KR102233211B1 - 반도체 소자 - Google Patents
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Abstract
반도체 소자가 제공된다. 복수의 로직 셀들이 제공되는 기판 및 상기 복수의 로직 셀들 내의 트랜지스터들이 제공된다. 상기 트랜지스터들의 단자들에 접속되는 콘택들, 상기 콘택들의 상면과 접하는 제 1 비아들; 및 상기 제 1 비아들의 상면과 접하는 제 1 배선들이 제공된다. 상기 제 1 배선들은 상기 제 1 콘택들을 통하여 상기 복수의 로직 셀들을 연결하는 공통 도전 라인을 포함하고, 상기 제 1 배선들 전부는 일 방향으로 긴 직선(straight line) 형상을 갖는다.
Description
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게 복수의 로직 셀들을 포함하는 반도체 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 제 1 배선을 단 방향(unidirectional)으로 형성할 수 있는 구조를 제공하여 반도체 소자의 집적도를 향상시키는데 있다.
본 발명이 해결하고자 하는 다른 과제는 게이트 구조체에 접속되는 콘택들의 배치를 변경하여 보다 용이하게 미세 피치의 콘택들을 형성하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 낫-쉐어드(not shared) 형태의 공통 도전 라인을 제공하여 반도체 소자의 전기적 특성을 향상시키는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 소자는 복수의 로직 셀들이 제공되는 기판; 상기 복수의 로직 셀들 내의 트랜지스터들; 상기 트랜지스터들의 단자들에 접속되는 콘택들; 상기 콘택들의 상면과 접하는 제 1 비아들; 및 상기 제 1 비아들의 상면과 접하는 제 1 배선들을 포함하고, 상기 제 1 배선들은 상기 제 1 콘택들을 통하여 상기 복수의 로직 셀들을 연결하는 공통 도전 라인을 포함하고, 상기 제 1 배선들 전부는 일 방향으로 긴 직선(straight line) 형상을 가질 수 있다.
상기 복수의 로직 셀들 각각은 상기 기판 상에 제공되고 제 1 방향으로 연장하는 복수의 활성 부분들; 및 상기 제 1 방향과 교차하는 제 2 방향으로 연장하는 게이트 구조체들을 포함할 수 있다.
상기 복수의 활성 부분들은 상기 기판의 상면으로부터 돌출될 수 있다.
상기 콘택들은: 상기 복수의 활성 부분들과 연결되는 제 1 콘택들; 및 상기 게이트 구조체들과 연결되는 제 2 콘택들을 포함할 수 있다.
상기 제 1 배선들은 상기 제 1 방향으로 긴 라인(line) 또는 바(bar) 형상일 수 있다.
상기 제 2 콘택들 중 일부는 상기 복수의 로직 셀들 사이에 제공될 수 있다.
상기 복수의 로직 셀들 각각은 PMOSFET 영역 및 NMOSFET 영역을 포함하고, 하나의 로직 셀 내에서, 상기 제 2 콘택들 중 인접하는 한 쌍의 제 2 콘택들은 상기 PMOSFET 영역 및/또는 상기 NMOSFET 영역을 사이에 두고 이격될 수 있다.
상기 복수의 로직 셀들 각각은 PMOSFET 영역 및 NMOSFET 영역을 포함하고, 상기 제 2 콘택들은: 상기 PMOSFET 영역과 상기 NMOSFET 영역 사이 제 1 부 콘택; 상기 PMOSFET 영역과 인접 로직 셀 사이의 제 2 부 콘택; 및 상기 NMOSFET 영역과 인접 로직 셀 사이의 제 3 부 콘택을 포함할 수 있다.
하나의 로직 셀 내에서, 상기 제 2 콘택들 중 인접하는 한 쌍의 제 2 콘택들은 상기 제 1 부 콘택, 상기 제 2 부 콘택, 및 상기 제 3 부 콘택들 중 서로 다른 두 개를 포함할 수 있다.
상기 복수의 로직 셀들은 제 1 로직 셀, 상기 제 1 로직 셀과 제 1 방향으로 이격된 제 2 로직 셀, 상기 제 1 로직 셀과 상기 제 1 방향과 교차하는 제 2 방향으로 이격된 제 3 로직 셀을 포함하고, 상기 공통 도전 라인은 상기 제 1 로직 셀과 상기 제 2 로직 셀 사이에 공유되고, 상기 제 1 로직 셀과 상기 제 3 로직 셀 사이에 공유되지 않을 수 있다.
상기 복수의 로직 셀들 각각은 PMOSFET 영역 및 NMOSFET 영역을 포함하고, 상기 공통 도전 라인은: 상기 PMOSFET 영역과 오버랩되는 제 1 공통 도전 라인; 및 상기 NMOSFET 영역과 오버랩되는 제 2 공통 도전 라인을 포함할 수 있다.
상기 제 1 배선들은 상기 제 2 콘택들과 연결되는 도전 라인들을 더 포함하고, 상기 도전 라인들은 상기 공통 도전 라인과 평행할 수 있다.
상기 제 1 배선들 상의 제 2 비아들; 및 상기 제 2 비아들의 상면과 접하는 제 2 배선들을 더 포함하고, 상기 제 2 배선들은 상기 제 1 방향과 교차하는 제 2 방향으로 연장될 수 있다.
복수의 로직 셀들이 제공되는 기판; 상기 기판 상에 제공되고 제 1 방향으로 연장하는 복수의 활성 부분들; 상기 제 1 방향과 교차하는 제 2 방향으로 연장하는 게이트 구조체들; 상기 복수의 활성 부분들과 연결되는 제 1 콘택들; 상기 게이트 구조체들과 연결되는 제 2 콘택들; 상기 제 1 방향으로 연장되며 상기 제 1 콘택들을 통하여 상기 복수의 로직 셀들을 연결하는 공통 도전 라인을 포함하고, 상기 공통 도전 라인과 동일 레벨의 도전 라인들 전부는 상기 제 1 방향으로 긴 직선(straight line) 형상을 가질 수 있다.
상기 복수의 로직 셀들 각각은 소자 분리막에 의하여 정의되는 PMOSFET 영역 및 NMOSFET 영역을 포함하고, 상기 공통 도전 라인은:
상기 PMOSFET 영역과 오버랩되는 제 1 공통 도전 라인; 및 상기 NMOSFET 영역과 오버랩되는 제 2 공통 도전 라인을 포함할 수 있다.
상기 공통 도전 라인은 상기 제 2 방향으로 인접한 로직 셀들 사이에 공유되지 않을 수 있다.
상기 제 2 콘택들 중 일부는 상기 복수의 로직 셀들 사이에 제공될 수 있다.
상기 복수의 로직 셀들 각각은 PMOSFET 영역 및 NMOSFET 영역을 포함하고, 하나의 로직 셀 내에서, 상기 제 2 콘택들 중 인접하는 한 쌍의 제 2 콘택들은 상기 PMOSFET 영역 및/또는 상기 NMOSFET 영역을 사이에 두고 이격될 수 있다.
상기 복수의 활성 부분들은 각각 소스/드레인 영역들을 포함하고, 상기 반도체 소자는 상기 소스/드레인 영역들과 상기 제 1 콘택들 사이에 연결 도전 패턴을 더 포함하고, 상기 연결 도전 패턴은 상기 제 2 방향으로 인접한 복수의 소스/드레인 영역들과 공통적으로 연결될 수 있다.
상기 연결 도전 패턴은 금속 실리사이드를 포함할 수 있다.
상기 게이트 구조체들은 상기 PMOSFET 영역으로부터 상기 NMOSFET 영역으로 연장될 수 있다.
소자 분리막에 의하여 분리된 복수의 로직 셀들이 제공되는 기판; 상기 기판 상에 제공되고 제 1 방향으로 연장하는 복수의 활성 부분들; 상기 제 1 방향과 교차하는 제 2 방향으로 연장하는 게이트 구조체들; 상기 복수의 활성 부분들과 연결되는 제 1 콘택들; 상기 게이트 구조체들과 연결되는 제 2 콘택들; 및 상기 제 1 방향으로 연장되며 상기 제 1 콘택들을 통하여 상기 복수의 로직 셀들을 연결하는 공통 도전 라인을 포함하고, 상기 제 2 콘택들 중 일부는 상기 복수의 로직 셀들 사이의 상기 소자 분리막 상에 제공될 수 있다.
상기 복수의 로직 셀들 각각은 PMOSFET 영역 및 NMOSFET 영역을 포함하고, 하나의 로직 셀 내에서, 상기 제 2 콘택들 중 인접하는 한 쌍의 제 2 콘택들은 상기 PMOSFET 영역 및/또는 상기 NMOSFET 영역을 사이에 두고 이격될 수 있다.
상기 복수의 로직 셀들 각각은 PMOSFET 영역 및 NMOSFET 영역을 포함하고, 상기 제 2 콘택들은: 상기 PMOSFET 영역과 상기 NMOSFET 영역 사이 제 1 부 콘택; 상기 PMOSFET 영역과 인접 로직 셀 사이의 제 2 부 콘택; 및 상기 NMOSFET 영역과 인접 로직 셀 사이의 제 3 부 콘택을 포함할 수 있다.
하나의 로직 셀 내에서, 상기 제 2 콘택들 중 인접하는 한 쌍의 제 2 콘택들은 상기 제 1 부 콘택, 상기 제 2 부 콘택, 및 상기 제 3 부 콘택들 중 서로 다른 두 개를 포함할 수 있다.
상기 복수의 로직 셀들은 제 1 로직 셀, 상기 제 1 로직 셀과 상기 제 1 방향으로 이격된 제 2 로직 셀, 상기 제 1 로직 셀과 상기 제 2 방향으로 이격된 제 3 로직 셀을 포함하고, 상기 공통 도전 라인은 상기 제 1 로직 셀과 상기 제 2 로직 셀 사이에 공유되고, 상기 제 1 로직 셀과 상기 제 3 로직 셀 사이에 공유되지 않을 수 있다.
상기 복수의 로직 셀들 각각은 PMOSFET 영역 및 NMOSFET 영역을 포함하고, 상기 공통 도전 라인은: 상기 PMOSFET 영역과 오버랩되는 제 1 공통 도전 라인; 및 상기 NMOSFET 영역과 오버랩되는 제 2 공통 도전 라인을 포함할 수 있다.
복수의 로직 셀들이 제공되는 기판; 상기 기판 상에 제공되고 제 1 방향으로 연장하는 복수의 활성 부분들; 상기 제 1 방향과 교차하는 제 2 방향으로 연장하는 게이트 구조체들; 상기 복수의 활성 부분들과 연결되는 제 1 콘택들; 상기 게이트 구조체들과 연결되는 제 2 콘택들; 및 상기 제 1 방향으로 연장되며 상기 제 1 콘택들을 통하여 상기 복수의 로직 셀들을 연결하는 공통 도전 라인을 포함하고, 상기 복수의 로직 셀들 각각은 소자 분리막에 의하여 정의되는 활성 영역들을 포함하고, 상기 공통 도전 라인은 상기 활성 영역들과 오버랩될 수 있다.
상기 복수의 로직 셀들은 제 1 로직 셀, 상기 제 1 로직 셀과 상기 제 1 방향으로 이격된 제 2 로직 셀, 상기 제 1 로직 셀과 상기 제 2 방향으로 이격된 제 3 로직 셀을 포함하고, 상기 공통 도전 라인은 상기 제 1 로직 셀과 상기 제 2 로직 셀 사이에 공유되고, 상기 제 1 로직 셀과 상기 제 3 로직 셀 사이에 공유되지 않을 수 있다.
상기 복수의 로직 셀들 각각은 PMOSFET 영역 및 NMOSFET 영역을 포함하고, 상기 공통 도전 라인은: 상기 PMOSFET 영역과 오버랩되는 제 1 공통 도전 라인; 및 상기 NMOSFET 영역과 오버랩되는 제 2 공통 도전 라인을 포함할 수 있다.
상기 공통 도전 라인과 동일 레벨의 도전 라인들 전부는 상기 제 1 방향으로 긴 직선 형상을 가질 수 있다.
상기 제 2 콘택들 중 일부는 상기 복수의 로직 셀들 사이에 제공될 수 있다.
상기 복수의 로직 셀들 각각은 PMOSFET 영역 및 NMOSFET 영역을 포함하고, 하나의 로직 셀 내에서, 상기 제 2 콘택들 중 인접하는 한 쌍의 제 2 콘택들은 상기 PMOSFET 영역 및/또는 상기 NMOSFET 영역을 사이에 두고 이격될 수 있다.
상기 복수의 로직 셀들 각각은 PMOSFET 영역 및 NMOSFET 영역을 포함하고, 상기 제 2 콘택들은: 상기 PMOSFET 영역과 상기 NMOSFET 영역 사이 제 1 부 콘택; 상기 PMOSFET 영역과 인접 로직 셀 사이의 제 2 부 콘택; 및 상기 NMOSFET 영역과 인접 로직 셀 사이의 제 3 부 콘택을 포함할 수 있다.
하나의 로직 셀 내에서, 상기 제 2 콘택들 중 인접하는 한 쌍의 제 2 콘택들은 상기 제 1 부 콘택, 상기 제 2 부 콘택, 및 상기 제 3 부 콘택들 중 서로 다른 두 개를 포함할 수 있다.
본 발명에 따른 반도체 소자는 제 1 배선을 단 방향으로 형성할 수 있는 구조를 제공하고 그에 따라 반도체 소자의 집적도가 향상될 수 있다. 본 발명에 따른 반도체 소자는 게이트 구조체에 접속되는 콘택들의 배치를 변경하여 보다 용이하게 미세 피치의 콘택들이 형성될 수 있다. 본 발명에 따른 공통 도전 라인은 낫-쉐어드 형태로 제공되어 반도체 소자의 전기적 특성이 향상될 수 있다.
도 1은 본 발명의 일 실시예 따른 반도체 소자의 평면도이다.
도 2는 도 1의 제 1 로직 셀(C1)의 평면도이다.
도 3은 제 1 로직 셀(C1)의 제 2 콘택들(CB)을 설명하기 위한 개념도이다.
도 4는 제 1 로직 셀(C1)의 제 1 배선을 설명하기 위한 평면도이다.
도 5는 제 1 로직 셀(C1)의 제 2 배선들(M2)을 설명하기 위한 평면도이다.
도 6a, 도 6b, 및 도 6c는 각각 도 2의 Ⅰ-Ⅰ'선, Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'선에 따른 단면도들이다.
도 7a 내지 도 10a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 도 2의 Ⅰ-Ⅰ'선에 따른 단면도들이다.
도 7b 내지 도 10b는 도 2의 Ⅱ-Ⅱ'선에 따른 단면도들이다.
도 7c 내지 도 10c는 도 2의 Ⅲ-Ⅲ'선에 따른 단면도들이다.
도 11 및 도 12는 본 발명의 일 실시예에 따른 제 1 배선들의 형성 공정을 설명하기 위한 단면도들이다.
도 13은 본 발명의 다른 실시예에 따른 반도체 소자의 활성 부분을 도시하는 개념도이다.
도 14는 본 발명의 또 다른 실시예에 따른 반도체 소자의 활성 부분을 도시하는 개념도이다.
도 15는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 2는 도 1의 제 1 로직 셀(C1)의 평면도이다.
도 3은 제 1 로직 셀(C1)의 제 2 콘택들(CB)을 설명하기 위한 개념도이다.
도 4는 제 1 로직 셀(C1)의 제 1 배선을 설명하기 위한 평면도이다.
도 5는 제 1 로직 셀(C1)의 제 2 배선들(M2)을 설명하기 위한 평면도이다.
도 6a, 도 6b, 및 도 6c는 각각 도 2의 Ⅰ-Ⅰ'선, Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'선에 따른 단면도들이다.
도 7a 내지 도 10a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 도 2의 Ⅰ-Ⅰ'선에 따른 단면도들이다.
도 7b 내지 도 10b는 도 2의 Ⅱ-Ⅱ'선에 따른 단면도들이다.
도 7c 내지 도 10c는 도 2의 Ⅲ-Ⅲ'선에 따른 단면도들이다.
도 11 및 도 12는 본 발명의 일 실시예에 따른 제 1 배선들의 형성 공정을 설명하기 위한 단면도들이다.
도 13은 본 발명의 다른 실시예에 따른 반도체 소자의 활성 부분을 도시하는 개념도이다.
도 14는 본 발명의 또 다른 실시예에 따른 반도체 소자의 활성 부분을 도시하는 개념도이다.
도 15는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 일 실시예 따른 반도체 소자의 평면도이다.
도 1을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자가 설명된다. 상기 반도체 소자는 기판(100) 상에 제공된 복수의 로직 셀들(C1, C2, C3, C4)을 포함할 수 있다. 상기 로직 셀들(C1, C2, C3, C4) 각각은 복수의 트랜지스터들을 포함할 수 있다. 일 예로, 상기 반도체 소자는 제 1 로직 셀(C1), 상기 제 1 로직 셀(C1)과 제 1 방향(이하, x 방향)으로 이격된 제 3 로직 셀(C3), 상기 제 1 로직 셀(C1)과 x 방향과 교차하는 제 2 방향(이하, y 방향)으로 이격된 제 2 로직 셀(C2), 및 상기 제 2 로직 셀(C2)과 x 방향으로 이격된 제 4 로직 셀(C4)을 포함할 수 있다. 각 로직 셀들(C1, C2, C3, C4)은 소자 분리막(ST)에 의하여 분리된 활성 영역들을 포함할 수 있다. 각 로직 셀들(C1, C2, C3, C4)은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함할 수 있다. 각 로직 셀들(C1, C2, C3, C4)의 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 상기 소자 분리막(ST)에 의하여 분리될 수 있다.
일 예로, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 y 방향으로 이격될 수 있다. 상기 제 1 로직 셀(C1)의 PMOSFET 영역(PR)은 상기 제 2 로직 셀(C2)의 PMOSFET 영역(PR)과 인접할 수 있다. 이하, 본 명세서에서 로직 셀은 하나의 논리 동작을 하기 위한 단위를 지칭할 수 있다.
도 2는 도 1의 제 1 로직 셀(C1)의 평면도이다. 도 6a, 도 6b, 및 도 6c는 각각 도 2의 Ⅰ-Ⅰ'선, Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'선에 따른 단면도들이다. 이하, 도 1의 제 1 로직 셀(C1)을 기준으로 설명되나 그 외의 로직 셀들(C2, C3, C4)도 동일하게 적용될 수 있다.
도 1, 도 2 및 도 6a, 도 6b, 및 도 6c를 참조하여, 상기 제 1 로직 셀(C1)은 소자 분리막(ST)에 의하여 분리된 PMOSFET 영역(PR)과 NMOSFET 영역(NR)을 포함할 수 있다. 상기 제 1 로직 셀(C1)은 상기 소자 분리막(ST)에 의하여 인접 로직 셀들(C2, C3, C4)과 분리될 수 있다. 상기 소자 분리막(ST)은 PMOSFET 영역(PR)과 NMOSFET 영역(NR)사이를 분리하는 제 1 소자 분리막(ST1), 상기 제 1 로직 셀(C1)을 인접 로직 셀들(C2, C3, C4)과 분리하는 제 2 소자 분리막(ST2)을 포함할 수 있다. 상기 제 1 소자 분리막(ST1)과 상기 제 2 소자 분리막(ST2)은 실질적으로 연결된 하나의 절연막의 일부일 수 있다. 상기 소자 분리막(ST)은 기판(100)의 상부에 형성될 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. 일 예로, 상기 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다.
일 예로, 상기 제 1 로직 셀(C1) 내에서, 상기 PMOSFET 영역(PR)은 상기 소자 분리막(ST)에 의하여 x 방향으로 분리된 복수의 PMOSFET 영역들(PR1, PR2)을 포함할 수 있다. 상기 NMOSFET 영역(NR)은 상기 소자 분리막(ST)에 의하여 x 방향으로 분리된 복수의 NMOSFET 영역들(NR1, NR2)을 포함할 수 있다. 이와는 달리, 다른 실시예에서, 상기 제 1 로직 셀(C1)은 하나의 PMOSFET 영역(PR) 및 하나의 NMOSFET 영역(NR)을 포함할 수 있다.
상기 제 1 로직 셀(C1)은 상기 기판(100) 상에 제공되고 x 방향으로 연장되는 복수의 활성 부분들(CR)을 포함할 수 있다. 일 예로, 상기 활성 부분들(CR)은 x 방향으로 연장되는 제 3 소자 분리막들(ST3) 사이로 돌출된 핀(fin) 형상을 가질 수 있다. 상기 제 3 소자 분리막들(ST3)은 상기 제 1 및 제 2 소자 분리막들(ST1, ST2) 보다 두께가 얇을 수 있다. 이 경우, 상기 제 3 소자 분리막들(ST3)은 상기 제 1 및 제 2 소자 분리막들(ST1, ST2)와 별도의 공정에 의하여 형성될 수 있다. 다른 실시예에서, 상기 제 3 소자 분리막들(ST3)은 상기 제 1 및 제 2 소자 분리막들(ST1, ST2)과 동시에 형성되고 실질적으로 동일한 두께를 가질 수 있다.
상기 활성 부분들(CR)은 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 각각 제공될 수 있다. 도시된 바와 같이, 상기 활성 부분들(CR)은 각 활성 영역들(PR, NR) 상에 각각 3개씩 배치될 수 있으나, 이에 한정되지 않는다.
상기 활성 부분들(CR) 상에 상기 활성 부분들(CR)과 교차하여 y 방향으로 연장되는 게이트 구조체들(GS)이 제공될 수 있다. 상기 게이트 구조체들(GS) 각각은 y 방향으로 연장하며 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역을 가로지를 수 있다. 상기 게이트 구조체들(GS) 각각은 차례로 적층된 게이트 절연막(GD), 게이트 전극(GE), 및 캐핑막(GP)을 포함할 수 있다. 상기 게이트 절연막(GD)은 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 상기 게이트 전극(GE)은 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 캐핑막(GP)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 활성 부분들(CR)에 소스/드레인 영역들(SD)이 제공될 수 있다. 도 6a에 도시된 바와 같이, 상기 소스/드레인 영역들(SD)은 상기 활성 부분들(CR) 내에 한정될 수 있으나, 이와 달리 상기 기판(100)의 상부, 즉, 상기 제 3 소자 분리막들(ST3) 사이로 연장될 수 있다. 상기 PMOSFET 영역(PR) 내의 소스/드레인 영역들(SD)은 p형 불순물 영역들일 수 있고, 상기 NMOSFET 영역(NR) 내의 소스/드레인 영역들(SD)은 n형 불순물 영역들일 수 있다.
상기 소스/드레인 영역들(SD)은 상기 활성 부분들(CR)에 형성되고 상기 활성 부분들(CR)은 상기 제 3 소자 분리막들(ST3)에 의하여 y 방향으로 상호 분리될 수 있다. 상기 PMOSFET 영역(PR) 내에서, 상기 y 방향으로 상호 이격된 소스/드레인 영역들(SD)은 연결 도전 패턴들(STP)에 의하여 상호 연결될 수 있다. 즉, 상기 연결 도전 패턴들(STP)은 상기 각 활성 부분들(CR) 상에 형성되고 y 방향으로 이격된 상기 소스/드레인 영역들(SD)을 서로 연결할 수 있다. 상기 연결 도전 패턴들(STP)은 상기 활성 부분들(CR)에 직접 연결될 수 있다. 상기 NMOSFET 영역(NR) 내의 상기 소스/드레인 영역들(SD)도 동일한 방식으로 상기 연결 도전 패턴들(STP)에 의하여 연결될 수 있다. 즉, 상기 NMOSFET 영역(NR) 내에서, 상기 y 방향으로 상호 이격된 소스/드레인 영역들(SD)은 상기 연결 도전 패턴들(STP)에 의하여 상호 연결될 수 있다.
상기 연결 도전 패턴들(STP)은 금속-실리사이드를 포함할 수 있다. 일 예로 상기 연결 도전 패턴들(STP)은 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다. 상기 연결 도전 패턴들(STP)은 금속층을 더 포함할 수 있다. 일 예로, 상기 금속층은 티타늄, 탄탈륨, 및 텅스텐 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 연결 도전 패턴들(STP)은 금속-실리사이드 층 및 상기 금속-실리사이드 층 상의 금속층을 포함할 수 있다. 상기 연결 도전 패턴들(STP)은 제 1 층간 절연막(111) 내에 제공될 수 있다. 상기 제 1 층간 절연막(111)은 실리콘 산화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 연결 도전 패턴들(STP) 상에 제 1 콘택들(CA)이 제공될 수 있다. 상기 제 1 콘택들(CA)은 상기 소스/드레인 영역들(SD)에 연결되는 콘택들일 수 있다. 상기 제 1 콘택들(CA)은 상기 연결 도전 패턴들(STP)의 상면과 접할 수 있다. 상기 제 1 콘택들(CA)은 도핑된 반도체, 금속, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 제 1 콘택들(CA)은 다양한 형상을 가질 수 있다. 일 예로, 상기 제 1 콘택들(CA) 중 일부는 y 방향으로 긴 바(bar) 형상을 가질 수 있다. 상기 제 1 콘택들(CA) 중 일부는 상기 PMOSFET 영역(PR)의 소스/드레인 영역(SD)과 상기 NMOSFET 영역(NR)의 소스/드레인 영역(SD)을 연결하도록 상기 소자 분리막(ST) 상으로 연장될 수 있다. 상기 PMOSFET 영역(PR)의 소스/드레인 영역(SD)과 상기 NMOSFET 영역(NR)의 소스/드레인 영역(SD)을 연결하는 제 1 콘택들(CA)은 y 방향으로 연장된 부분 및 x 방향으로 연장된 부분을 포함할 수 있다.
상기 게이트 구조체들(GS) 상에, 상기 게이트 구조체들(GS)과 전기적으로 연결되는 제 2 콘택들(CB)이 제공될 수 있다. 상기 제 2 콘택들(CB)은 상기 게이트 구조체들(GS)의 상기 게이트 전극(GE)에 직접 연결될 수 있다. 상기 제 2 콘택들(CB)은 상기 제 1 콘택들(CA)와 실질적으로 동일 레벨에 위치할 수 있다. 상기 제 1 콘택들(CA) 및 상기 제 2 콘택들(CB)은 도핑된 반도체, 금속, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 제 1 콘택들(CA) 및 상기 제 2 콘택들(CB)은 제 2 층간 절연막(113) 내에 제공될 수 있다. 상기 제 2 층간 절연막(113)은 실리콘 산화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 이하, 상기 제 2 콘택들(CB)의 배치에 대하여 보다 상세히 설명된다.
도 3은 제 1 로직 셀(C1)의 제 2 콘택들(CB)을 설명하기 위한 개념도이다. 상기 제 2 콘택들(CB)은 제 1 로직 셀(C1) 내의 상기 PMOSFET 영역(PR)과 상기 NMOSFET 영역(NR) 사이에 제공되는 제 1 부(sub) 콘택(CB1)을 포함할 수 있다. 즉, 상기 제 1 부 콘택(CB1)은 상기 제 1 소자 분리막(ST1) 상에 제공될 수 있다. 상기 제 2 콘택들(CB)은 인접 셀들과의 사이에 배치된 상기 제 2 소자 분리막(ST2) 상에 제공되는 부 콘택들(CB2, CB3)을 더 포함할 수 있다. 즉, 상기 제 2 콘택들(CB)은 y 방향으로 이격된 로직 셀들 사이에 배치된 부 콘택들(CB2, CB3)을 더 포함할 수 있다. 일 예로 상기 제 2 콘택들(CB)은 상기 제 1 로직 셀(C1)의 상기 PMOSFET 영역(PR)과 y 방향으로 인접한 인접 로직 셀 사이의 제 2 부 콘택(CB2) 및/또는 상기 제 1 로직 셀(C1)의 상기 NMOSFET 영역(NR)과 y 방향으로 인접한 인접 로직 셀 사이의 제 3 부 콘택(CB3)을 포함할 수 있다. 상기 제 1 로직 셀(C1)은 상기 제 1 부 콘택(CB1), 상기 제 2 부 콘택(CB2), 및 상기 제 3 부 콘택(CB3)을 모두 포함할 수 있으나 이에 한정되지 않는다. 다른 실시예에서, 상기 제 1 로직 셀(C1)은 상기 제 1 내지 제 3 부 콘택들(CB1, CB2, CB3) 중 두 개만을 포함할 수 있다. 일 예로, 상기 제 1 로직 셀(C1)은 상기 제 1 부 콘택(CB1) 및 상기 제 2 부 콘택(CB2)을 포함하거나, 상기 제 1 부 콘택(CB1) 및 상기 제 3 부 콘택(CB3)을 포함할 수 있다.
상기 제 2 콘택들(CB) 중, 인접한 한 쌍의 제 2 콘택들(CB)은 상기 제 1 내지 제 3 부 콘택들(CB1, CB2, CB3) 중 서로 다른 두 개일 수 있다. 즉, 상기 제 2 콘택들(CB) 중, 인접한 한 쌍의 제 2 콘택들(CB)은 상기 PMOSFET 영역(PR) 및/또는 상기 NMOSFET 영역(NR)을 사이에 두고 이격될 수 있다. 즉, 상기 제 2 콘택들(CB) 중 인접한 한 쌍의 콘택들은 상기 제 1 부 콘택(CB1)과 상기 제 2 부 콘택(CB2), 상기 제 1 부 콘택(CB1)과 상기 제 3 부 콘택(CB3), 또는 상기 제 2 부 콘택(CB2)과 상기 제 3 부 콘택(CB3)일 수 있다. 상기 제 1 내지 제 3 부 콘택들(CB1, CB2, CB3)의 배치 순서는 도 3에 한정되지 않으며 이하 설명된 배선들과의 관계를 고려하여 다양하게 변경될 수 있다.
본 발명의 일 실시예에 따라 상기 제 2 콘택들(CB)을 배치하는 경우, 상기 제 2 콘택들(CB)을 형성하기 위한 마스크의 개수를 줄일 수 있다. 상기 제 1 로직 셀(C1) 내에서, 상기 제 2 콘택들(CB) 전부를 상기 PMOSFET 영역(PR)과 상기 NMOSFET 영역(NR) 사이에 배치하는 경우, 상기 제 2 콘택들(CB) 사이의 거리는 포토 리소그래피 기술의 최소 피치 이상으로 제한된다. 이와 같은 제한을 극복하기 위하여 복수의 마스크를 사용할 수 있으나, 복수의 마스크 사용은 반도체 소자의 제조 단가를 상승시킨다. 본 발명의 일 실시예에 따른 상기 제 2 콘택들(CB)은 상기 PMOSFET 영역(PR)과 상기 NMOSFET 영역(NR) 사이에 한정되지 않고 배치될 수 있으므로, 최소 피치 이상의 거리를 확보할 수 있어 복수의 마스크를 사용하지 않고 하나의 마스크를 이용하여 형성될 수 있다.
도 3에 도시된 바와 같이, 상기 제 1 로직 셀(C1)은 상기 PMOSFET 영역(PR)과 오버랩되는 제 1 공통 도전 라인(PW1) 및 상기 NMOSFET 영역(NR)과 오버랩되는 제 2 공통 도전 라인(PW2)을 포함할 수 있다. 상기 제 1 및 제 2 공통 도전 라인들(PW1, PW2)은 x 방향으로 연장하며, x 방향으로 인접한 로직 셀들 사이에 공유될 수 있다. 이와는 달리, 상기 제 1 및 제 2 공통 도전 라인들(PW1, PW2)은 y 방향으로 인접한 로직 셀들 사이에 공유되지 않을 수 있다. 일 예로, 상기 제 1 공통 도전 라인(PW1)은 상기 제 1 로직 셀(C1)의 상기 PMOSFET 영역(PR)에 전기적으로 연결되나, 상기 제 1 로직 셀(C1)과 y 방향으로 인접한 상기 제 2 로직 셀(C2)은 상기 제 1 로직 셀(C1) 상의 제 1 공통 도전 라인(PW1)에 전기적으로 연결되지 않을 수 있다. 즉, 상기 제 1 로직 셀(C1)과 상기 제 2 로직 셀(C2)은 상기 제 1 공통 도전 라인(PW1)을 공유하지 않을 수 있다. 이와 같은 낫-쉐어드(not shared) 구조는 y 방향으로 인접한 로직 셀들 사이에 공통 도전 라인을 공유하는 쉐어드(shared) 구조에 비하여 공급되는 전류를 줄일 수 있으므로 전기 이동(electromigration) 및 전압 강하(IR drop)에 보다 유리하다.
도 1에는 인접 로직 셀들에서 동일 도전형의 활성 영역들이 서로 인접하도록 배치되었으나, 낫-쉐어드 구조에서는 동일 도전형의 활성 영역들이 서로 인접하지 않을 수 있다. 즉, 도 1에는 제 1 로직 셀(C1)의 PMOSFET 영역(PR)과 제 2 로직 셀(C2)의 PMOSFET 영역(PR)이 y 방향으로 인접하나, 본 발명의 다른 실시예에 따르면 상기 제 1 로직 셀(C1)의 PMOSFET 영역(PR)은 상기 제 2 로직 셀(C2)의 NMOSFET 영역(NR)과 y 방향으로 인접할 수 있다.
도 4는 제 1 로직 셀(C1)의 제 1 배선을 설명하기 위한 평면도이다. 도 4는 도 2와 실질적으로 동일하나, 제 1 배선의 위치 및 형상을 보다 강조하기 위하여 제 1 배선들은 동일한 해칭(hatching)으로 표시되었다. 본 명세서에서, 제 1 배선은 상기 공통 도전 라인들(PW1, PW2) 및 공통 도전 라인들(PW1, PW2) 과 동일 레벨의 도전층들을 지칭할 수 있다.
도 1 내지 도 4, 도 6a, 도 6b, 및 도 6c를 다시 참조하여, 본 발명의 제 1 배선 구조가 설명된다.
상기 공통 도전 라인들(PW1, PW2) 각각은 상기 제 1 콘택들(CA) 중 적어도 하나와 연결될 수 있다. 상기 공통 도전 라인들(PW1, PW2)은 상기 제 1 콘택들(CA)의 상면과 접할 수 있다. 이하, 상기 공통 도전 라인들(PW1, PW2)과 연결되는 제 1 콘택들(CA)은 공통 도전 콘택(CA1)으로 설명되고, 상기 공통 도전 콘택(CA1) 이외의 제 1 콘택들(CA)은 개별 도전 콘택(CA2)으로 설명된다.
일 예로, 상기 PMOSFET 영역(PR) 상의 상기 제 1 공통 도전 라인(PW1)은 하나의 공통 도전 콘택(CA1)과 연결될 수 있고, 상기 NMOSFET 영역(NR) 상의 상기 제 2 공통 도전 라인(PW2)은 두 개의 공통 도전 콘택들(CA1)과 연결될 수 있다. 상기 제 1 및 제 2 공통 도전 라인들(PW1, PW2)과 연결되는 상기 공통 도전 콘택들(CA1)의 개수 및 위치는 도시된 바에 한정되지 않으며, 반도체 소자의 설계에 따라 변형이 가능하다. 상기 공통 도전 라인들(PW1, PW2) 각각은 제 1 비아들(V1)을 통하여 상기 제 1 콘택들(CA)과 연결될 수 있다. 상기 제 1 비아들(V1)은 제 3 층간 절연막(115) 내에 제공되고, 상기 공통 도전 라인들(PW1, PW2)은 제 4 층간 절연막(117) 내에 제공될 수 있다. 일 예로, 상기 제 3 및 제 4 층간 절연막(115, 117)은 실리콘 산화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 다른 실시예에서, 상기 제 1 비아들(V1)은 제공되지 않고, 상기 공통 도전 라인들(PW1, PW2)은 상기 공통 도전 콘택들(CA1)과 직접 연결될 수 있다.
상기 PMOSFET 영역(PR)에서, 상기 제 1 공통 도전 라인(PW1)은 상기 제 1 비아들(V1), 상기 공통 도전 콘택(CA1), 및 상기 연결 도전 패턴들(STP)을 통하여 소스/드레인 영역들(SD)에 드레인 전압(Vdd), 일 예로, 파워 전압을 제공할 수 있다. 상기 NMOSFET 영역(NR)에서, 상기 제 2 공통 도전 라인(PW2)은 상기 제 1 비아들(V1), 상기 공통 도전 콘택들(CA1), 및 상기 연결 도전 패턴들(STP)을 통하여 상기 소스/드레인 영역들(SD)에 소스 전압(Vss), 일 예로, 접지 전압을 제공할 수 있다.
상기 제 1 및 제 2 공통 도전 라인들(PW1, PW2)과 연결되지 않는 상기 개별 도전 콘택들(CA2)은 제 1 도전 라인들(CAL)에 연결될 수 있다. 상기 제 1 도전 라인들(CAL)은 상기 개별 도전 콘택들(CA2)의 상면과 접할 수 있다. 상기 개별 도전 콘택들(CA2)은 상기 제 1 비아들(V1)을 통하여 상기 제 1 도전 라인들(CAL)에 연결될 수 있다. 상기 제 1 도전 라인들(CAL)은 복수의 개별 도전 콘택들(CA2)을 연결하고, 상기 제 1 도전 라인들(CAL)에 연결된 복수의 개별 도전 콘택들(CA2)은 상기 제 1 도전 라인들(CAL)에 의하여 동일한 전압을 상기 소스/드레인 영역들(SD)에 인가할 수 있다.
상기 제 2 콘택들(CB)에 연결되는 제 2 도전 라인들(CBL)이 제공될 수 있다. 상기 제 2 도전 라인들(CBL)은 상기 제 2 콘택들(CB)의 상면과 접할 수 있다. 상기 제 2 도전 라인들(CBL)은 제 2 비아들(V2) 및 상기 제 2 콘택들(CB)을 통하여 상기 게이트 구조체들(GS)에 게이트 전압을 인가할 수 있다. 상기 제 2 콘택들(CB)은 상기 캐핑막(GP)을 관통하여 상기 게이트 전극들(GE)에 접속될 수 있다. 상기 제 2 콘택들(CB)이 반도체 물질을 포함하는 경우, 상기 제 2 콘택들(CB)과 상기 게이트 전극들(GE) 사이에 오믹층(ohmic layer)이 제공될 수 있다.
상기 공통 도전 라인들(PW1, PW2), 상기 제 1 도전 라인들(CAL), 및 상기 제 2 도전 라인들(CBL)은 동일 레벨에 배치된 제 1 배선들(M1)의 일부일 수 있다. 도 4에 도시된 바와 같이, 상기 제 1 배선들(M1)은 단 방향(unidirectional) 형상을 가질 수 있다. 본 명세서에서 단 방향(unidirectional) 형상은 일 방향으로 긴(oblong) 직선(straight line) 형상 또는 바(bar) 형상을 가지며, 상기 일 방향과 교차하는 방향으로 돌출된 부분을 포함하지 않는 형상을 지칭한다.
상기 제 1 배선들(M1)을 단 방향 형상을 갖도록 형성하는 경우, 다 방향(multidirectional) 형상을 갖도록 형성하는 경우에 비하여 라우팅(routing)을 위한 면적을 줄일 수 있어 반도체 소자의 집적도를 높일 수 있다. 즉, 상기 제 1 배선들(M1)을 다 방향으로 형성한 경우, 상기 제 1 배선들(M1) 상호간의 이격 거리는 일 예로, x 방향으로의 이격 거리와 y 방향으로의 이격 거리 모두를 고려해야 한다. 이에 반하여, 상기 제 1 배선들(M1)을 단 방향으로 형성하는 경우, 상기 제 1 배선들(M1) 사이의 이격 거리는 일 방향(예를 들어, y 방향)으로의 이격 거리만 고려되면 충분하다. 또한, 상기 제 1 배선들(M1)을 단 방향으로 형성하는 경우, 상기 제 1 배선들(M1)을 다 방향으로 형성할 경우 배선들이 서로 교차됨에 따라 이를 우회하기 위한 라우팅 면적을 줄일 수 있다. 또한, 상기 제 1 배선들(M1)을 단 방향으로 형성하는 경우, 이하 제조 방법에서 설명될 바와 같이 상기 제 1 배선들(M1)의 폭을 보다 줄일 수 있는 공정이 사용될 수 있는 장점이 있다.
도 5는 제 1 로직 셀(C1)의 제 2 배선들(M2)을 설명하기 위한 평면도이다. 상기 제 2 배선들(M2)은 상기 제 1 배선들(M1) 상에 제공되고 비아들에 의하여 상기 제 1 배선들(M1)과 연결될 수 있다. 상기 제 2 배선들(M2)은 상기 공통 도전 라인들(PW1, PW2)과 연결되는 제 1 부 배선들(M2_1), 상기 제 2 도전 라인들(CBL)과 연결되는 제 2 부 배선들(M2_2), 및 상기 제 1 도전 라인들(CAL)과 연결되는 제 3 부 배선들(M2_3)을 포함할 수 있다. 상기 제 2 배선들(M2)은 단 방향(unidirectional) 형상을 가질 수 있다. 상기 제 2 배선들(M2)을 단 방향 형상을 갖도록 형성하는 경우, 다 방향(multidirectional) 형상을 갖도록 형성하는 경우에 비하여 라우팅(routing)을 위한 면적을 줄일 수 있어 반도체 소자의 집적도를 높일 수 있다. 상기 제 1 배선들(M1) 및 상기 제 2 배선들(M2)은 도핑된 반도체, 도전성 금속 질화막, 또는 금속 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 제 1 배선들(M1) 및 상기 제 2 배선들(M2)은 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 텅스텐(W), 티타늄(Ti), 티타늄질화물(TiN), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다.
도 7a 내지 도 10a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 도 2의 Ⅰ-Ⅰ'선에 따른 단면도들이다. 도 7b 내지 도 10b는 도 2의 Ⅱ-Ⅱ'선에 따른 단면도들이다. 도 7c 내지 도 10c는 도 2의 Ⅲ-Ⅲ'선에 따른 단면도들이다.
도 2, 도 7a, 도 7b, 도 7c를 참조하여, 기판(100) 상에 활성 부분들(CR)이 형성될 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. 일 예로, 상기 활성 부분들(CR)은 x 방향으로 연장되는 제 3 소자 분리막들(ST3) 사이로 돌출된 핀 형상일 수 있다. 일 예로, 상기 활성 부분들(CR)은 상기 기판(100)의 상부에 절연 패턴을 형성한 후, 상기 절연 패턴의 상부를 식각하여 형성될 수 있다.
상기 기판(100)에 제 1 소자 분리막(ST1) 및 제 2 소자 분리막(ST2)이 형성될 수 있다. 상기 제 1 소자 분리막(ST1)은 x 방향으로 연장되며 제 1 로직 셀(C1)의 PMOSFET 영역(PR)과 NMOSFET 영역(NR)을 분리할 수 있다. 상기 제 2 소자 분리막(ST2)은 x 방향으로 연장되며 상기 제 1 로직 셀(C1)과 인접 셀들을 분리할 수 있다. 상기 제 2 소자 분리막(ST2)의 폭은 상기 제 1 소자 분리막(ST1)의 폭보다 클 수 있다. 상기 제 1 및 제 2 소자 분리막들(ST1, ST2)은 STI(shallow trench isolation) 공정에 의하여 형성될 수 있다. 일 예로, 상기 제 1 및 제 2 소자 분리막들(ST1, ST2)은 실리콘 산화막을 포함할 수 있다. 상기 제 1 및 제 2 소자 분리막들(ST1, ST2)은 상기 제 3 소자 분리막들(ST3)보다 두껍게 형성될 수 있다. 다른 실시예에서, 상기 제 1 내지 제 3 소자 분리막들(ST1, ST2, ST3)은 동시에 형성되어 동일한 두께를 가질 수 있다.
도 2, 도 8a, 도 8b, 및 도 8c를 참조하여, 상기 활성 부분들(CR)과 교차하여 y 방향으로 연장되는 게이트 구조체들(GS)이 형성될 수 있다. 상기 게이트 구조체들(GS)은 상기 활성 부분들(CR) 상에 차례로 형성되는 게이트 절연막(GD), 게이트 전극(GE), 및 캐핑막(GP)을 포함할 수 있다. 상기 게이트 구조체들(GS)은 상기 활성 부분들(CR) 상에 절연층 및 도전층을 형성한 후, 패터닝 공정을 수행하여 형성될 수 있다. 상기 절연층은 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 상기 도전층은 도핑된 반도체, 금속, 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 절연층 및 상기 도전층은 화학 기상 증착 및/또는 스퍼터링 공정에 의하여 형성될 수 있다. 상기 캐핑막(GP)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
상기 게이트 구조체들(GS)이 형성된 결과물 상에 이온 주입 공정이 수행되어 소스/드레인 영역들(SD)이 형성될 수 있다. 상기 활성 부분들(CR) 중 상기 게이트 구조체들(GS)에 의하여 덮인 부분은 이온 주입 공정이 수행되지 않을 수 있다. 즉, 상기 이온 주입 공정은 상기 게이트 구조체들(GS)을 이온 주입 마스크로 사용하여 수행될 수 있다. 그 결과, 하나의 활성 부분(CR)은 상기 소스/드레인 영역(SD)이 형성된 부분과 상기 소스/드레인 영역(SD)이 형성되지 않은 부분들이 반복된 구조가 될 수 있다.
상기 PMOSFET 영역(PR)에서, 상기 소스/드레인 영역들(SD)은 p형 불순물을 주입하여 형성될 수 있으며, 상기 NMOSFET 영역(NR)에서, 상기 소스/드레인 영역들(SD)은 n형 불순물을 주입하여 형성될 수 있다.
도 2, 도 9a, 도 9b, 및 도 9c를 참조하여, 상기 게이트 구조체들(GS)을 덮는 제 1 층간 절연막(111)을 형성한 후, 이를 관통하여 상기 소스/드레인 영역들(SD)에 연결되는 연결 도전 패턴들(STP)이 형성될 수 있다. 상기 제 1 층간 절연막(111)은 실리콘 산화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 연결 도전 패턴들(STP)은 상기 제 1 층간 절연막(111)을 관통하여 상기 활성 부분들(CR)을 노출하는 리세스 영역들을 형성한 후, 상기 리세스 영역들을 도전 물질로 채워 형성할 수 있다. 상기 연결 도전 패턴들(STP)은 금속-실리사이드를 포함할 수 있다. 일 예로 상기 연결 도전 패턴들(STP)은 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다. 상기 연결 도전 패턴들(STP)은 금속층을 더 포함할 수 있다. 일 예로, 상기 금속층은 티타늄, 탄탈륨, 및 텅스텐 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 연결 도전 패턴들(STP)은 금속-실리사이드 층 및 상기 금속-실리사이드 층 상의 금속층을 포함할 수 있다.
상기 PMOSFET 영역(PR) 내에서, y 방향으로 상호 이격된 소스/드레인 영역들(SD)은 연결 도전 패턴들(STP)에 의하여 상호 연결될 수 있다. 즉, 상기 소스/드레인 영역들(SD)은 상기 활성 부분들(CR)에 형성되고 상기 활성 부분들(CR)은 상기 제 3 소자 분리막들(ST3)에 의하여 y 방향으로 상호 분리될 수 있다. 상기 연결 도전 패턴들(STP)은 상기 각 활성 부분들(CR) 상에 형성되고 y 방향으로 이격된 상기 소스/드레인 영역들(SD)을 서로 연결할 수 있다. 상기 NMOSFET 영역(NR) 내의 상기 소스/드레인 영역들(SD)도 동일한 방식으로 상기 연결 도전 패턴들(STP)에 의하여 연결될 수 있다. 즉, 상기 NMOSFET 영역(NR) 내에서, 상기 y 방향으로 상호 이격된 소스/드레인 영역들(SD)은 연결 도전 패턴들(STP)에 의하여 상호 연결될 수 있다. 상기 연결 도전 패턴들(STP)은 그 상면이 상기 게이트 구조체(GS)의 상면보다 높도록 형성될 수 있다.
도 2, 도 10a, 도 10b, 및 도 10c를 참조하여, 상기 연결 도전 패턴들(STP)이 형성된 결과물 상에 제 2 층간 절연막(113)을 형성한 후, 상기 제 2 층간 절연막(113)을 관통하는 제 1 콘택들(CA) 및 제 2 콘택들(CB)이 형성될 수 있다. 일 예로, 상기 제 1 및 제 2 콘택들(CA, CB)은 상기 제 2 층간 절연막(113)을 관통하는 콘택홀을 형성한 후, 상기 콘택홀 내에 도전 물질을 채워 형성될 수 있다. 상기 제 2 층간 절연막(113)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다. 상기 제 1 및 제 2 콘택들(CA, CB)은 도핑된 반도체, 도전성 금속 질화물, 및 금속 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 제 1 및 제 2 콘택들(CA, CB)은 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 텅스텐(W), 티타늄(Ti), 티타늄질화물(TiN), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다. 상기 제 1 및 제 2 콘택들(CA, CB)은 화학 기상 증착 또는 스퍼터링 공정에 의하여 형성될 수 있다.
상기 제 1 콘택들(CA)은 상기 연결 도전 패턴들(STP)을 통하여 상기 소스/드레인 영역들(SD)에 연결되는 콘택들일 수 있다. 상기 제 1 콘택들(CA)은 도핑된 반도체, 금속, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 제 1 콘택들(CA)은 다양한 형상을 가질 수 있다. 일 예로, 상기 제 1 콘택들(CA) 중 일부는 y 방향으로 긴 바(bar) 형상을 가질 수 있다. 상기 제 1 콘택들(CA) 중 일부는 상기 PMOSFET 영역(PR)의 소스/드레인 영역(SD)과 상기 NMOSFET 영역(NR)의 소스/드레인 영역(SD)을 연결하도록 상기 제 1 소자 분리막(ST1) 상으로 연장될 수 있다. 상기 PMOSFET 영역(PR)의 소스/드레인 영역(SD)과 상기 NMOSFET 영역(NR)의 소스/드레인 영역(SD)을 연결하는 제 1 콘택들(CA)은 y 방향으로 연장된 부분 및 x 방향으로 연장된 부분을 포함할 수 있다. 상기 제 1 콘택들(CA)은 이하 설명될 공통 도전 라인들(PW1, PW2)과 연결되는 공통 도전 콘택(CA1) 및 상기 공통 도전 콘택(CA1) 이외의 개별 도전 콘택(CA2)을 포함할 수 있다.
상기 제 2 콘택들(CB)은 상기 게이트 구조체들(GS)과 전기적으로 연결되는 콘택들일 수 있다. 일 예로, 상기 제 2 콘택들(CB)은 상기 제 2 층간 절연막(113) 및 상기 제 1 층간 절연막(111)을 관통하여 상기 게이트 구조체들(GS)에 접속될 수 있다. 상기 제 2 콘택들(CB)은 도핑된 반도체, 금속, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 제 2 콘택들(CB)은 도 3을 참조하여 설명한 바에 따라 배치될 수 있다. 즉, 상기 제 2 콘택들(CB) 중, x 방향으로 인접한 한 쌍의 제 2 콘택들(CB)은 상기 PMOSFET 영역(PR) 또는 상기 NMOSFET 영역(NR)을 사이에 두고 이격될 수 있다. 상기 제 1 콘택들(CA)과 상기 제 2 콘택들(CB)은 동시에 형성될 수 있으나, 이에 한정되지 않으며 별개의 공정에 의하여 형성될 수 있다.
도 2, 도 6a, 도 6b, 및 도 6c를 다시 참조하여, 상기 제 1 및 제 2 콘택들(CA, CB)이 형성된 결과물 상에 제 3 층간 절연막(115)을 형성한 후, 이를 관통하는 제 1 및 제 2 비아들(V1, V2)이 형성될 수 있다. 상기 제 1 비아들(V1)은 상기 제 1 콘택들(CA)에 접속되고, 상기 제 2 비아들(V2)은 상기 제 2 콘택들(CB)에 접속되도록 형성될 수 있다. 상기 제 1 및 제 2 비아들(V1, V2)은 도핑된 반도체, 금속, 또는 도전성 금속 질화물 중 적어도 하나를 포함하는 물질로 형성될 수 있다. 다른 실시예에서, 상기 제 1 및 제 2 비아들(V1, V2)의 형성 공정은 생략될 수 있다.
상기 제 1 및 제 2 비아들(V1, V2)이 형성된 결과물 상에 제 4 층간 절연막(117)을 형성한 후, 이를 관통하는 제 1 배선들이 형성될 수 있다. 상기 제 1 배선들은 상기 제 1 비아들(V1)을 통하여 상기 공통 도전 콘택들(CA1)과 연결되는 제 1 및 제 2 공통 도전 라인들(PW1, PW2), 상기 제 1 비아들(V1)을 통하여 개별 도전 콘택들(CA2)과 연결되는 제 1 도전 라인들(CAL), 및 상기 제 2 비아들(V2)을 통하여 상기 제 2 콘택들(CB)과 연결되는 제 2 도전 라인들(CBL)을 포함할 수 있다. 즉, 상기 제 1 및 제 2 공통 도전 라인들(PW1, PW2), 및 상기 제 1 및 제 2 도전 라인들(CAL, CBL)은 상기 기판(100) 상의 동일 레벨에 위치할 수 있다. 일 예로, 상기 제 1 배선들은 도핑된 반도체, 도전성 금속 질화막, 또는 금속 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 제 1 배선들은 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 텅스텐(W), 티타늄(Ti), 티타늄질화물(TiN), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다. 이하, 상기 제 1 배선들의 형성 공정이 보다 상세히 설명된다.
도 11 및 도 12는 본 발명의 일 실시예에 따른 제 1 배선들의 형성 공정을 설명하기 위한 단면도들이다.
도 11을 참조하여, 상기 제 1 및 제 2 비아들(V1, V2)이 형성된 결과물 상에, 제 4 층간 절연막(117) 및 마스크층(119)이 차례로 형성될 수 있다. 상기 마스크층(119)은 실리콘 산화막, 실리콘 질화막, 및 다결정 실리콘(Poly-Si) 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 마스크층(119)은 실리콘 산화막 및/또는 실리콘 질화막과, 그 위에 배치되는 다결정 실리콘층을 포함할 수 있다. 상기 마스크층(119) 상에 희생 패턴들(210)이 형성될 수 있다. 일 예로, 상기 희생 패턴들(210)은 탄소를 포함하는 비정질 층 및/또는 유기 평탄화층(Organic Planarization Layer:OPL)을 포함할 수 있다. 상기 희생 패턴들(210)은 x 방향으로 긴 단 방향(unidirectional) 형상을 가질 수 있다. 일 예로, 상기 희생 패턴들(210)은 x 방향으로 연장되는 복수의 라인들일 수 있으며, 상기 복수의 라인들 중 상기 제 1 배선들이 형성되지 않는 부분들은 블록(block) 마스크에 의하여 덮일 수 있다.
상기 희생 패턴들(210)의 측벽들 상에 스페이서 패턴들(215)이 형성될 수 있다. 상기 스페이서 패턴들(215)은 상기 희생 패턴들(210)의 측벽을 따라 단 방향으로 형성될 수 있다. 상기 스페이서 패턴들(215)은 상기 희생 패턴들(210)이 형성된 결과물을 실질적으로 콘포멀하게 덮는 절연층을 형성한 후, 이방성 식각 공정을 수행하여 형성될 수 있다. 일 예로, 상기 스페이서 패턴들(215)은 실리콘 산화막, 실리콘 산화질화막 및 실리콘 질화막 중 적어도 하나를 포함할 수 있다. 상기 스페이서 패턴들(215)은 상기 희생 패턴들(210)의 상면을 노출할 수 있다. 상기 희생 패턴들(210) 및 상기 스페이서 패턴들(215)은 화학적 기상 증착(Chemical Vapor Depsition:CVD), 물리적 기상 증착(Physical Vapor Deposition: PVD) 또는 원자층 증착(Atomic Layer Deposition: ALD)과 같은 증착 기술로 형성될 수 있다.
도 12를 참조하여, 상기 희생 패턴들(210)이 제거될 수 있다. 상기 희생 패턴들(210)의 제거는 선택적 식각 공정을 포함할 수 있다. 상기 희생 패턴들(210)의 제거 후, 상기 스페이서 패턴들(215)을 식각 마스크로 상기 마스크층(119)이 패터닝되어 마스크 패턴들(MP)이 형성될 수 있다. 상기 마스크 패턴들(MP)을 식각 마스크로 상기 제 4 층간 절연막(117)이 패터닝되어 상기 제 1 및 제 2 비아들(V1, V2)을 노출하는 리세스 영역들(TC)이 형성될 수 있다. 상기 제 1 배선들은 상기 리세스 영역들(TC)에 도전 물질을 채워 형성될 수 있다.
상기 스페이서 패턴들(215)은 상기 희생 패턴들(210)에 비하여 폭이 좁고, 그 결과, 상기 스페이서 패턴들(215)에 의하여 형성된 마스크 패턴들(MP)은 포토 리소그래피 공정의 한계보다 더 미세한 피치로 형성될 수 있다. 그 결과, 상기 제 1 배선들의 집적도는 포토 리소그래피 공정의 한계를 넘어 더 증가될 수 있다. 이와 같이, 희생 패턴 및 스페이서 패턴을 사용하는 패터닝 방식은 더블 패터닝 기술(Double Patterning Technology: DPT)이라고 불리며, 도 11 및 도 12를 참조하여 설명한 방식 이외에 다양한 변형이 가능하다.
이와 같은 더블 패터닝 기술은 포토 리소그래피 공정의 한계를 넘어 반도체 소자의 집적도를 향상시킬 수 있다. 그러나, 더블 패터닝 기술은 희생 패턴이 아닌 그 측벽에 형성되는 스페이서 패턴(또는, 스페이서 패턴 사이에 제공되는 추가적인 절연 패턴)이 마스크층을 패터닝하기 위한 식각 마스크로 사용되므로, 다 방향(multidirectional)의 형상을 갖는 배선 구조의 경우 제 1 방향으로 연장하는 패턴과 및 상기 제 1 방향에 교차하는 제 2 방향으로 연장하는 패턴이 서로 교차하는 부분에서 식각의 정확성이 문제가 될 수 있다. 반도체 소자의 집적도가 증가될수록, 보다 상세히는 약 14 나노 이하의 기술이 적용되는 반도체 소자에서는 제 1 배선의 집적도의 증가가 요구되나, 이와 같은 문제에 의하여 더블 패터닝 기술의 사용이 제한되었다.
본 발명의 일 실시예에 따르면, 본 발명의 일 실시예에 따른 제 1 배선들은 단 방향(unidirectional)으로 형성될 수 있다. 따라서, 상기 제 1 배선들을 형성하기 위한 상기 희생 패턴들(210)도 단 방향으로 형성될 수 있으므로, 다 방향(multidirectional)의 형상을 갖는 배선 구조에서 발생될 수 있는 식각 정확성의 문제 없이 더블 패터닝 기술로 미세 피치의 제 1 배선을 형성할 수 있다.
상기 활성 부분들(CR)은 핀 형상을 갖는 것으로 도시되었으나, 이와는 달리 다양한 변형이 가능하다. 도 13은 본 발명의 다른 실시예에 따른 반도체 소자의 활성 부분을 도시하는 개념도이다. 본 실시예에 있어서, 상기 활성 부분(CR)의 단면은 기판(100)에 인접한 넥 부분(NC)과 상기 넥 부분(NC)보다 넓은 폭의 바디 부분(BD)을 포함하는 오메가 형태(omega shaped)의 형상을 가질 수 있다. 상기 활성 부분(CR) 상에 게이트 절연막(GD) 및 게이트 전극(GE)이 차례로 제공될 수 있다. 상기 게이트 전극(GE)의 일부는 상기 활성 부분(CR) 아래로 연장된다.
도 14는 본 발명의 또 다른 실시예에 따른 반도체 소자의 활성 부분을 도시하는 개념도이다. 본 실시예에 있어서, 반도체 소자의 활성 부분(CR)은 기판(100)으로부터 이격된 나노 와이어 형태일 수 있다. 상기 활성 부분(CR) 상에 게이트 절연막(GD) 및 게이트 전극(GE)이 차례로 제공될 수 있다. 상기 게이트 전극(GE)은 상기 활성 부분(CR)과 상기 기판(100) 사이로 연장될 수 있다.
도 15는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 15를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 장치는 상기 기억 장치(1130) 내에 제공되거나, 상기 컨트롤러(1110), 상기 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (20)
- 복수의 로직 셀들이 제공되는 기판, 상기 복수의 로직 셀들 각각은 상기 기판 상에 제공되고 제 1 방향으로 연장하며 상기 제 1 방향과 교차하는 제 2 방향으로 서로 이격되는 복수의 활성 부분들 및 상기 제 2 방향으로 연장하며 상기 제 1 방향으로 서로 이격되는 게이트 구조체들을 포함하고;
상기 게이트 구조체들 각각의 양 측에서 상기 활성 부분들에 제공되는 소스/드레인 영역들;
제 1 수직 레벨에 위치하는 콘택들;
상기 콘택들의 상면과 접하는 제 1 비아들, 상기 제 1 비아들은 상기 제 1 수직 레벨보다 높은 제 2 수직 레벨에 위치하고; 및
상기 제 1 비아들의 상면과 접하는 제 1 배선들을 포함하고 상기 제 1 배선들은 상기 제 2 수직 레벨보다 높은 제 3 수직 레벨에 배치되고,
상기 콘택들은 상기 게이트 구조체들에 연결되는 제 2 콘택들과 상기 소스/드레인 영역들에 연결되는 제 1 콘택들을 포함하고,
상기 제 1 콘택들 중 적어도 하나는 상기 제 2 방향으로 연장되며 상기 제 2 방향으로 서로 인접한 소스/드레인 영역들을 전기적으로 연결하고,
상기 제 1 배선들 중 적어도 하나는 상기 제 1 콘택들을 통하여 상기 복수의 로직 셀들에 연결되고,
상기 제 1 배선들 전부는 일 방향으로 긴 직선(straight line) 형상을 갖고,
상기 복수의 로직 셀들 각각은 PMOSFET 영역 및 NMOSFET 영역을 포함하고, 상기 제 2 콘택들 중 인접하는 한 쌍의 제 2 콘택들은 상기 PMOSFET 영역 또는 상기 NMOSFET 영역을 사이에 두고 이격되는 반도체 소자. - 삭제
- 제 1 항에 있어서,
상기 복수의 활성 부분들은 상기 기판의 상면으로부터 돌출된 반도체 소자. - 삭제
- 제 1 항에 있어서,
상기 제 1 배선들은 상기 제 1 방향으로 긴 라인(line) 또는 바(bar) 형상인 반도체 소자. - 제 1 항에 있어서,
상기 제 2 콘택들 중 일부는 상기 복수의 로직 셀들 사이에 제공되는 반도체 소자. - 삭제
- 제 1 항에 있어서,
상기 제 2 콘택들은:
상기 PMOSFET 영역과 상기 NMOSFET 영역 사이 제 1 부 콘택;
상기 PMOSFET 영역과 인접 로직 셀 사이의 제 2 부 콘택; 및
상기 NMOSFET 영역과 인접 로직 셀 사이의 제 3 부 콘택을 포함하는 반도체 소자 - 제 8 항에 있어서,
하나의 로직 셀 내에서, 상기 제 2 콘택들 중 인접하는 한 쌍의 제 2 콘택들은 상기 제 1 부 콘택, 상기 제 2 부 콘택, 및 상기 제 3 부 콘택 중 서로 다른 두 개를 포함하는 반도체 소자. - 제 1 항에 있어서,
상기 복수의 로직 셀들은 제 1 로직 셀, 상기 제 1 로직 셀과 상기 제 1 방향으로 이격된 제 2 로직 셀, 상기 제 1 로직 셀과 상기 제 2 방향으로 이격된 제 3 로직 셀을 포함하고,
상기 제 1 배선들은 공통 도전 라인을 포함하고,
상기 공통 도전 라인은 상기 제 1 로직 셀과 상기 제 2 로직 셀 사이에 공유되고, 상기 제 1 로직 셀과 상기 제 3 로직 셀 사이에 공유되지 않는 반도체 소자. - 활성 부분들 및 게이트 구조체들을 포함하는 복수의 로직 셀들이 제공되는 기판, 상기 로직 셀들 각각은 PMOSFET 영역과 NMOSFET 영역을 포함하고;
상기 복수의 로직 셀들 내의 트랜지스터들;
상기 트랜지스터들의 단자들에 접속되는 콘택들, 상기 콘택들은 제 1 수직 레벨에 위치하고;
상기 콘택들의 상면과 접하는 제 1 비아들, 상기 제 1 비아들은 상기 제 1 수직 레벨보다 높은 제 2 수직 레벨에 위치하고; 및
상기 제 1 비아들의 상면과 접하는 제 1 배선들을 포함하고 상기 제 1 배선들은 상기 제 2 수직 레벨 보다 높은 제 3 수직 레벨에 배치되고,
상기 콘택들은 상기 게이트 구조체들에 연결되는 제 2 콘택들과 상기 제 1 수직 레벨 보다 낮은 상기 활성 부분들에 연결되는 제 1 콘택들을 포함하고,
상기 제 1 배선들은 상기 제 1 콘택들을 통하여 상기 복수의 로직 셀들을 연결하는 공통 도전 라인을 포함하고,
상기 제 1 배선들 전부는 일 방향으로 긴 직선(straight line) 형상을 갖고,
상기 제 2 콘택들은:
상기 PMOSFET 영역과 상기 NMOSFET 영역 사이의 제 1 부 콘택;
상기 PMOSFET 영역과 인접 로직 셀 사이의 제 2 부 콘택; 및
상기 NMOSFET 영역과 인접 로직 셀 사이의 제 3 부 콘택을 포함하는 반도체 소자. - 제 11 항에 있어서,
상기 제 2 콘택들 중 인접하는 한 쌍의 제 2 콘택들은 상기 제 1 부 콘택, 상기 제 2 부 콘택, 및 상기 제 3 부 콘택 중 서로 다른 두 개를 포함하는 반도체 소자.
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