CN108198801B - 互连结构及其制造方法、包括互连结构的电子设备 - Google Patents

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Abstract

公开了互连结构及其制造方法以及包括这种互连结构的电子设备。根据实施例，互连结构可以包括：处于第一高度的第一互连线，至少包括沿第一方向延伸的第一部分；处于比第一高度高的第二高度的第二互连线，至少包括沿与第一方向交叉的第二方向延伸的第二部分；设于第一互连线的第一部分与第二互连线的第二部分之间用于将第一互连线和第二互连线电连接的过孔插塞，其中，过孔插塞包括分别与第一部分的相对侧壁实质上平行延伸的第一对侧壁以及分别与第二部分的相对侧壁实质上平行延伸的第二对侧壁。

Description

互连结构及其制造方法、包括互连结构的电子设备
技术领域
本申请一般地涉及集成电路制造领域，更具体地，涉及一种互连结构及其制造方法以及包括这种互连结构的电子设备。
背景技术
随着集成电路(IC)的集成密度越来越高，用于制造互连结构的空间越来越小，这使得制造难度和电阻均增加。例如，互连线通常由导电金属如铜(Cu)、铝(Al)、钴(Co)或钨(W)等制成，由于线宽减小，因而金属晶粒尺寸较小，从而材料性能特别是导电性能劣化。而且，在使用金属互连线时，通常需要设置扩散阻挡层如氮化钛(TiN)或氮化钽(TaN)等。但是，在小尺度下，扩散阻挡层的厚度可能相对过厚。于是，可能导致大电阻。另外，因对准误差的原因，需要增加互联线之间的间距，增加了生产成本，且小尺寸接触孔的光刻、刻蚀和填充都比较困难。
发明内容
有鉴于此，本公开的目的至少部分地在于提供一种具有改进性能和/或制造的互连结构及其制造方法以及包括这种互连结构的电子设备。
根据本公开的一个方面，提供了一种互连结构，包括：处于第一高度的第一互连线，至少包括沿第一方向延伸的第一部分；处于比第一高度高的第二高度的第二互连线，至少包括沿与第一方向交叉的第二方向延伸的第二部分；设于第一互连线的第一部分与第二互连线的第二部分之间用于将第一互连线和第二互连线电连接的过孔插塞，其中，过孔插塞包括分别与第一部分的相对侧壁实质上平行延伸的第一对侧壁以及分别与第二部分的相对侧壁实质上平行延伸的第二对侧壁。
根据本公开的另一方面，提供了一种制造互连结构的方法，包括：在层间电介质层上依次形成第一互连线材料层和过孔插塞材料层；按照第一互连线的布局，对过孔插塞材料层和第一互连线材料层进行构图，从而由第一互连线材料层形成第一互连线，其中，第一互连线至少包括沿第一方向延伸的第一部分；进一步升高层间电介质层至与过孔插塞材料层的顶面实质上齐平；在层间电介质层上形成第二互连线材料层；以及按照第二互连线的布局，对第二互连线材料层和过孔插塞材料层进行构图，从而由第二互连线材料层形成第二互连线，其中，第二互连线至少包括沿与第一方向交叉的第二方向延伸的第二部分，从而在第一部分与第二部分相交之处由过孔插塞材料层形成过孔插塞。
根据本公开的又一方面，提供了一种电子设备，包括上述互连结构。
根据本公开的实施例，过孔插塞由位于其上下方的互连线来限定，因而自对准于其上下方的互连线并将它们彼此电连接。于是，可以避免误对准。另外，互连结构可以包括金属元素与半导体元素的化合物，例如金属硅化物、锗化物或硅锗化物等。使用这种材料，在制造互连结构时，可以利用半导体材料如(多晶或非晶)硅、锗、锗硅等，这些材料易于填充和构图。而且，在相同线宽下，相对于细金属线，由金属硅化物、锗化物或硅锗化物等形成的互连线可以具有更小的电阻。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1至17(c)示出了根据本公开实施例的制造互连结构的流程的示意图，其中，图1、2、3、4(a)、5是截面图，图4(b)是俯视图，其中AA′线示出了前述截面图的截取位置，图6(a)是俯视图，图6(b)、7是沿图6(a)中BB′线截取的截面图，图8(a)是俯视图，图8(b)是沿图8(a)中BB′线截取的截面图，图8(c)是沿图8(a)中CC′线截取的截面图，图9(a)、10(a)、11(a)是沿图8(a)中BB′线截取的截面图，图9(b)、10(b)、11(b)是沿图8(a)中CC′线截取的截面图，图12(a)是俯视图，图12(b)是沿图12(a)中BB′线截取的截面图，图12(c)是沿图12(a)中CC′线截取的截面图，图13是沿图12(a)中CC′线截取的截面图，图14(a)是俯视图，图14(b)是沿图14(a)中BB′线截取的截面图，图14(c)是沿图14(a)中DD′线截取的截面图，图15(a)、16(a)、17(a)是沿图14(a)中BB′线截取的截面图，图15(b)、16(b)是沿图14(a)中DD′线截取的截面图，图17(b)是沿图12(a)中CC′线截取的截面图，图17(c)是沿图14(a)中DD′线截取的截面图；
图18(a)、18(b)和18(c)示出了根据本公开另一实施例的互连结构的示意图，其中，图18(a)是沿图14(a)中BB′线截取的截面图，图18(b)是沿图12(a)中CC′线截取的截面图，图18(c)是沿图14(a)中DD′线截取的截面图。
贯穿附图，相同或相似的附图标记表示相同或相似的部件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开的实施例，代替常规技术如大马士革工艺在层间绝缘层中开槽或孔然后填充导电材料如金属来形成互连结构，而是先形成一层预备材料并将将其构图为所需的形状(例如用以形成互连线的线形或者用以形成过孔插塞的块状)，然后再形成层间绝缘层来填充互连结构之间的空隙。这样，可以避免开孔和填充的难度。另外，对过孔插塞的构图可以基于其上、下方的互连线的构图，从而可以自对准于其上下方的互连线。
更具体地，可以在层间电介质层上依次形成第一互连线材料层和过孔插塞材料层。然后，可以按照第一互连线的布局，对过孔插塞材料层和第一互连线材料层进行构图(以下称为“第一构图”)，从而由第一互连线材料层形成第一互连线。例如，第一互连线可以至少包括沿第一方向延伸的第一部分。此时，过孔插塞材料层被构图为与第一互连线相同或基本上相同的形状，并可以包括与第一互连线的相应侧壁平行或基本上平行(例如，大致共面)延伸的侧壁。
然后，可以进一步升高层间电介质层至与过孔插塞材料层的顶面实质上齐平，并在层间电介质层上形成第二互连线材料层。可以按照第二互连线的布局，对第二互连线材料层和过孔插塞材料层进行构图(以下称为“第二构图”)，从而由第二互连线材料层形成第二互连线。例如，第二互连线至少包括沿与第一方向交叉的第二方向延伸的第二部分。第一互连线(例如，其第一部分)和第二互连线(例如，其第二部分)可以在竖直方向上有交迭，以便于在它们之间形成电连接。如同第一互连线一样延伸的过孔插塞材料层在第二构图中被拆分成在第一互连线和第二互连线的相交位置处的过孔插塞。除了上述由第一互连线限定的侧壁之外，过孔插塞还包括与第二互连线的相应侧壁平行或基本上平行(例如，大致共面)延伸的侧壁。
如上所述，通过第一构图限定了过孔插塞的一对侧壁，且通过第二构图限定了过孔插塞的另一对侧壁。于是，过孔插塞由第一互连线和第二互连线的相交部分限定，并因此自对准于第一互连线和第二互连线的相交部分。
第一互连线和第二互连线可以有多个相交部分，或者可以形成一个或多个第一互连线(例如，彼此平行)和/或一个或多个第二互连线(例如，彼此平行)并由此导致多个相交部分。根据上述工艺，在每一相交之处，均存在过孔插塞。可以根据布局设计，选择性去除其中一些过孔插塞，而在真正需要电连接之处保留过孔插塞。由于过孔插塞的去除而留下的空隙随后可以被层间电介质层或低k电介质材料填充，或者可以至少部分地保留(导致层间电介质层中的空隙或气隙)，以减小互连线之间的电容。
互连结构中的各层可以由导电材料如金属(例如，Cu、Al、Co、W等)制成。根据本公开的实施例，(第一和/或第二)互连线材料层和过孔插塞材料层中至少之一可以包括半导体材料。这对于材料层的形成和构图来说是有利的。相邻两层之间可以具有刻蚀选择性，以便于构图。
例如，第一互连线材料层可以包括第一半导体材料，过孔插塞材料层可以包括相对于第一半导体材料具有刻蚀选择性的(例如，材料不同的)第二半导体材料。在第一构图时，可以先对上方的过孔插塞材料层进行构图，然后在构图后的过孔插塞材料层表面形成保护层，接着再对第一互连线材料层进行构图。对于构图后的第一互连线材料层，可以将其中的第一半导体材料转变为低阻材料，例如通过与金属进行反应(例如，硅化反应)而生成低阻的金属半导体化合物(例如，金属硅化物)，以形成第一互连线。由于保护层的存在，过孔插塞材料层可以保持为第二半导体材料，以便于后继在第二构图中对其进一步构图。当然，如果第二半导体材料与金属反应生成的化合物在随后便于刻蚀且相对于其相邻层具有刻蚀选择性，也可以不形成保护层。第三互连线材料层可以包括相对于第二半导体材料具有刻蚀选择性的(例如，材料不同的)第三半导体材料(可以与第一半导体材料相同或不同)。在第二构图时，可以依次对第三互连线材料层以及过孔插塞材料层(已经通过第一构图被部分地构图)进行构图。对于构图后的第三互连线材料层和过孔插塞材料层，可以将它们转变为低阻材料，以分别形成第三互连线和过孔插塞。
根据本公开的实施例，提供了这样一种互连结构，其中处于两层互连线之间用于将这两层互连线电连接的过孔插塞自对准于这两层互连线。例如，互连结构可以包括处于第一高度的第一互连线以及处于不同的第二高度(例如，高于第一高度)的第二互连线。第一互连线和第二互连线可以具有相交部分。互连结构还可以包括自对准于第一互连线和第二互连线的相交部分的过孔插塞。
如上所述，这是由于过孔插塞通过用于构图第一互连线的第一构图和用于构图第二互连线的第二构图来限定。过孔插塞的(通过第一构图限定的)一对侧壁可以与第一互连线的相应侧壁实质上平行延伸甚至是共面的，且(通过第二构图限定的)另一对侧壁可以与第二互连线的相应侧壁实质上平行延伸甚至是共面的。由于自对准，在俯视图中，第一互连线和第二互连线的相交部分与相应的过孔插塞可以是基本上重合的。例如，它们可以实质上中心对准。
本公开的技术可以多种形式呈现，以下将描述其中一些示例。
以下将参考图图1至17(c)描述根据本公开实施例的制造互连结构的示例流程。
如图1所示，可以提供衬底1001。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体硅(Si)衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如锗硅(SiGe)衬底等。在以下的描述中，为方便说明，以体Si衬底为例进行描述。
在衬底1001中或衬底1001上，可以通过集成电路(IC)制造工艺形成有各种各样的器件，例如有源器件如场效应晶体管(FET)以及无源器件如电容器、电阻器等。这些器件例如可以根据IC布局来布置，并且需要通过互连结构彼此互连。
在衬底1001上可以形成有层间电介质层1003。层间电介质层1003可以包括低k电介质材料如氧化物(例如，氧化硅)。在层间电介质层1003中，可以形成有到至少部分器件的端子(例如，FET的源/漏端子、栅极端子等)的接触部。这些接触部随后可以通过之上形成的互连结构而根据电路设计彼此互连。
在层间电介质层1003上，可以通过例如淀积如化学气相淀积(CVD)或等离子体增强(PECVD)或电子回旋共振PECVD(ECR-PECVD)，淀积温度例如约为250-750℃之间，依次形成第一互连线材料层1005-1和第一过孔插塞材料层1005-2。如上所述，为了便于材料填充和构图，第一互连线材料层1005-1和第一过孔插塞材料层1005-2可以包括相对于彼此具有刻蚀选择性的半导体材料。例如，第一互连线材料层1005-1可以包括多晶Si(或非晶Si)，第一过孔插塞材料层1005-2可以包括多晶SiGe(或非晶SiGe)。它们的厚度可以根据互连结构中各层的高度来确定，例如分别为约10-100nm。第一互连线材料层1005-1和第一过孔插塞材料层1005-2中至少之一可以是掺杂的，例如通过在淀积时原位掺杂或者在淀积之后注入掺杂。根据另一实施例，第一互连线材料层1005-1可以包括其他导电材料如金属，例如，钨(W)等。由于淀积时面积大，钨的电阻较填充小间隙时小，有利于减小互连的电阻。
另外，在第一过孔插塞材料层1005-2上，可以通过例如淀积如CVD，形成硬掩膜层1007。例如，硬掩膜层1007可以包括氮化物(例如，氮化硅)，厚度为约10-100nm。
如图2所示，根据第一互连线的布局，通过光刻工艺，可以对硬掩膜层1007进行构图例如反应离子刻蚀(RIE)。在此，示出了三条平行延伸(沿垂直于纸面的方向)的第一互连线。互连线的布局可以根据电路设计而定，不限于图中所示的具体示例。例如，同一层的互连线可以平行延伸或非平行延伸，同一互连线可以沿同一方向延伸或者可以包括弯折。优选地，在同一层中，互连线至少在局部区域中可以平行延伸。
然后，对第一过孔插塞材料层1005-2进行选择性刻蚀如RIE。刻蚀可以停止于之下的第一互连线材料层1005-1。于是，第一过孔插塞材料层1005-2被构图为与第一互连线的布局相一致的布局。原理上，在此应当一起对第一互连线材料层1005-1进行构图。但是，为了形成保护层(以下将进一步详细描述)，在此使刻蚀停止于第一互连线材料层1005-1。当然，在无需形成保护层的情况下，也可以继续对第一互连线材料层1005-1进行刻蚀。根据另一实施例，当第一互连线材料层1005-1为金属例如钨时，保护层可以省去，刻蚀可以停止于层间电介质层1003。
接着，如上所述，可以在构图后的第一过孔插塞材料层1005-2的表面上形成保护层。由于硬掩膜层1007的存在，第一过孔插塞材料层1005-2的顶面已被保护。于是，可以进一步在第一过孔插塞材料层1005-2的侧壁上形成保护层。例如，如图3所示，可以通过侧墙(spacer)形成工艺，在第一过孔插塞材料层1005-2的侧壁上形成侧墙1007′。例如，可以通过在图2所示的结构上大致共形地淀积一层氮化物层，厚度约为1-5nm，并沿大致垂直于衬底表面的方向对淀积的氮化物层进行RIE，以去除其横向延伸部分，从而留下其竖直延伸部分，得到侧墙1007′，厚度约为1-5nm。在该示例中，侧墙1007′和硬掩膜层1007均为氮化物，在以下附图中将它们一体示出为保护层(以1007′标示)。
在形成保护层1007′之后，可以进一步对第一互连线材料层1005-1进行构图。在此，以表面形成有保护层1007′的第一过孔插塞材料层1005-2(已经是第一互连线的布局)为掩模，对第一互连线材料层1005-1进行选择性刻蚀如RIE。刻蚀可以停止于层间电介质层1003。于是，第一互连线材料层1005-1被构图为其应有的布局，即，第一互连线的布局。
之后，可以将半导体材料的第一互连线材料层1005-1转变为低阻材料，以便形成第一互连线。例如，可以在图3所示的结构上，例如通过淀积如CVD或物理气相淀积(PVD)或者原子层外延(ALE)，形成能够与第一互连线材料层1005-1的半导体材料(在该示例中，Si)发生反应的金属层如Ni、NiPt、Co、Ti、Ru中至少之一。之后，例如通过热处理，使得形成的金属层与第一互连线材料层1005-1发生反应(硅化反应)，从而生成低阻的金属硅化物(例如，NiSi)。之后，可以去除未反应的多余金属层。第一互连线材料层1005-1可以全部或部分地(例如，其表面部分)转变为低阻金属硅化物，从而形成导电的第一互连线1005-1′，如图4(a)和4(b)所示。在另一实施例中，当第一互连线材料层1005-1为金属例如钨时，此步骤可以省去。
然后，可以通过选择性刻蚀，去除保护层1007′，以露出第一过孔插塞材料层1005-2，以便随后对其进一步构图。在没有保护层如当第一互连线材料层1005-1为金属例如钨时，此步骤可以省去。
可以进一步升高层间电介质层，以掩埋形成的第一互连线1005-1′以及第一过孔插塞材料层1005-2，以便形成更多层的互连结构。例如，如图5所示，可以通过例如淀积，在层间电介质层1003上形成另一层间电介质层1009。例如，层间电介质层1009可以包括低k电介质材料如氧化物(因此可以与层间电介质层1003包括相同材料并因此成一体)。可以对层间电介质层1009进行平坦化处理如化学机械抛光(CMP)，CMP可以停止于第一过孔插塞材料层1005-2。
接下来，可以类似于以上结合图1至4(b)描述的工艺，来进一步制造更多的互连线和接触插塞。
例如，在层间电介质层1009上，可以通过例如淀积如CVD、PECVD或ECR-PECVD，淀积温度例如约为250-750℃之间，依次形成第二互连线材料层1011-1和第二过孔插塞材料层1011-2。第二互连线材料层1011-1和第二过孔插塞材料层1011-2各自可以包括相对于相邻层具有刻蚀选择性的半导体材料。例如，第二互连线材料层1011-1可以包括多晶Si(或非晶Si)，第二过孔插塞材料层1011-2可以包括多晶SiGe(或非晶SiGe)。它们的厚度可以根据互连结构中各层的高度来确定，例如分别为约10-100nm。第二互连线材料层1011-1和第二过孔插塞材料层1011-2中至少之一可以是掺杂的。在第二过孔插塞材料层1011-2上，可以形成例如厚度为约10-100nm、材料为氮化物的硬掩膜层1013。根据另一实施例，第二互连线材料层1011-1可以包括金属，例如钨等。由于淀积时面积大，钨的电阻较填充小间隙时小，有利于减小互连的电阻。
可以按照上述工艺对第二互连线材料层1011-1和第二过孔插塞材料层1011-2进行构图。
具体地，根据第二互连线的布局，通过光刻工艺，可以对硬掩膜层1013进行构图例如RIE。在此，相邻层中的互连线可以至少部分地沿彼此交叉的方向延伸，以便实现平面上的二维路由。例如，如图6(a)和6(b)所示，如上所述形成的第一互连线可以(至少部分地)沿大致竖直方向延伸，第二互连线可以(至少部分地)沿与大致水平方向延伸。
然后，对第二过孔插塞材料层1011-2进行选择性刻蚀如RIE。刻蚀可以停止于之下的第二互连线材料层1011-1。于是，第二过孔插塞材料层1011-2被构图为与第二互连线的布局相一致的布局。同样地，可以在构图后的第二过孔插塞材料层1011-2的表面上形成保护层1013′。如上所述，在另一实施例中，当第二互连线材料层1011-1为金属例如钨时，保护层可以省去，刻蚀可以停止于层间电介质层1009。
接着，如图7所示，可以表面形成有保护层1013′的第二过孔插塞材料层1011-2(已经是第二互连线的布局)为掩模，依次对第二互连线材料层1011-1和第一过孔插塞材料层1005-2(已经是第一互连线的布局)进行选择性刻蚀如RIE。刻蚀可以停止于第一互连线1005-1′。
于是，第二互连线材料层1011-1被构图为其应有的布局，即，第二互连线的布局。此外，由于分别按照了第一互连线的布局和第二互连线的布局进行了两次刻蚀，第一过孔插塞材料层1005-2现在仅留于第一互连线与第二互连线相交部分之处，且其残留部分自对准于第一互连线与第二互连线的相交部分。而且，各第一互连线与各第二互连线的每一相交部分之处，均存在过孔插塞材料层的残留部分。可以根据电路设计，选择性去除这些残留部分中的至少一些。
例如，如图8(a)、8(b)和8(c)所示，可以在图7所示的结构上形成遮蔽层1015(例如，光刻胶或用介质材料氮化硅薄膜经过图形化形成硬掩模)，并通过例如光刻对遮蔽层1015进行构图，以遮蔽与需要保留的过孔插塞材料层残留部分相对应的区域，并露出与需要去除的过孔插塞材料层残留部分相对应的区域。在该示例中，示出了两横三纵的互连线以及它们之间的六个相交部分。如上所述，在这六个相交部分处，均存在过孔插塞材料层残留部分。如图8(a)中的虚线圈所示，例如所示位置处的残留部分根据电路设计应予去除。相应地，遮蔽层1015可以在该位置处开口。当然，这仅是一个示例，可能需要去除更多残留部分，或者可能不需要去除残留部分，这由电路设计中第一互连线与第二互连线之间的连接关系确定。
可以经由遮蔽层1015中的开口，对第一过孔插塞材料层1005-2进行选择性刻蚀。例如，可以利用能够对第一过孔插塞材料层1005-2(在该示例中，SiGe)进行刻蚀而不影响或基本上不影响第一互连线1005-1′(已经转变为金属硅化物)和第二互连线材料层1011-1(在该示例中，Si)的刻蚀剂(第二过孔插塞材料层1011-2此时被保护层1013′保护)，对第一过孔插塞材料层1005-2进行选择性刻蚀。于是，第一孔插塞材料层1005-2在遮蔽层1015中的开口之处的残留部分可以被去除。根据另一实施例，如果第一互连线材料层1005-1和第二互连线材料层1011-1为金属例如钨时，可以对第一过孔插塞材料层1005-2进行选择性刻蚀，例如Si各向同性刻蚀(例如Si Iso Etch)，对Si或SiGe刻蚀快，而对金属如钨刻蚀慢。
之后，可以去除遮蔽层1015。
然后，可以如以上结合图4(a)和4(b)所示，将第一过孔插塞材料层1005-2的残留部分以及第二互连线材料层1011-1转变为低阻材料，例如金属与半导体元素的化合物如硅化物(例如，NiSi)或硅锗化物(例如，NiSiGe)，从而形成导电的过孔插塞1005-2′和第二互连线1011-1′。在另一实施例中，如果第一互连线材料层1005-1和第二互连线材料层1011-1为金属例如钨时，也可用常规的形成硅化物和硅锗化物的方法，再去除没有反应的金属。例如，可以用湿法刻蚀(例如稀王水(Dil.aqua regia)，刻蚀Ni快，而刻蚀钨慢)的方法去除没有进行硅或硅锗化反应的Ni。
如图9(a)所示，过孔插塞1005-2′的一对侧壁可以由第二互连线1011-1′的相应侧壁限定(例如，大致平行延伸，甚至大致共面)；且如图9(b)所示，过孔插塞1005-2′的另一对侧壁可以由第一互连线1005-1′的相应侧壁限定(例如，大致平行延伸，在此由于保护层而略有缩进，在不设置保护层的情况下甚至可以大致共面)。这种过孔插塞1005-2′自对准于第一互连线1005-1′与第二互连线1011-1′的相交部分，并将第一互连线1005-1′与第二互连线1011-1′彼此电连接。
可以进一步升高层间电介质层，以掩埋形成的互连线、过孔插塞，以便形成更多层的互连结构。例如，如图10(a)和10(b)所示，可以去除保护层1013′，然后通过例如淀积低k电介质材料如氧化物(因此可以与层间电介质层1009包括相同材料并因此成一体)，使层间电介质层1009升高。可以对层间电介质层1009进行平坦化处理如CMP，CMP可以停止于第二过孔插塞材料层1011-2。层间电介质层1009可以填充例如由于过孔插塞的选择性去除而留下的空间。
根据本公开的另一实施例，如图11(a)和11(b)所示，可以控制层间电介质层1009的淀积，使得层间电介质层1009并没有完全填充第一互连线和第二互连线相交之处的空隙。例如，可以通过CVD或高密度等离子体(HDP)来淀积，控制淀积主要沿竖直方向进行。于是，可以在第一互连线和第二互连线相交之处，留有空隙或者说气隙G。同样，空隙G可以自对准于第一互连线和第二互连线相交之处。这有助于减小互连之间的(寄生)电容。根据另一实施例，在第一互连线和第二互连线相交之处的空隙处可以填入低k介质材料。
如图12(a)、12(b)和12(c)所示，在层间电介质层1009上，可以通过例如淀积如CVD、PECDV或ECR-PECVD，形成第三互连线材料层1017。第三互连线材料层1017也可以包括相对于相邻层具有刻蚀选择性的半导体材料，例如多晶Si(或非晶Si)。在第三互连线材料层1017上，可以形成用于对第三互连线材料层1017进行构图的光刻胶1019(或用介质材料氮化硅薄膜经过图形化形成硬掩模)。例如，光刻胶1019被光刻为第三互连线的布局。在该示例中，如图12(a)所示，第三互连线的布局与第一互连线的布局在所示出的部分内相同。但是，本公开不限于此，第三互连线的部件可以根据电路设计而定。根据另一实施例，第三互连线材料层1017也可以包括相对于相邻层具有刻蚀选择性的金属，例如钨。
如图13所示，可以光刻胶1019为掩模，依次对第三互连线材料层1017和第二过孔插塞材料层1011-2(已经是第二互连线的布局)进行选择性刻蚀如RIE。刻蚀可以停止于第二互连线1011-1′。之后可以去除光刻胶1019。根据实施例，还可以对层间电介质层1009进行回蚀，特别是去除与第二过孔插塞材料层1011-2相同层级的部分，以便于后继膜淀积。
于是，第三互连线材料层1017被构图为其应有的布局，即，第三互连线的布局。此外，由于分别按照了第二互连线的布局和第三互连线的布局进行了两次刻蚀，第二过孔插塞材料层1011-2现在仅留于第二互连线与第三互连线相交部分之处，且其残留部分自对准于第二互连线与第三互连线的相交部分。而且，各第二互连线与各第三互连线的每一相交部分之处，均存在第二过孔插塞材料层的残留部分。可以根据电路设计，选择性去除这些残留部分中的至少一些。
例如，如图14(a)、14(b)和14(c)所示，可以在图13所示的结构上形成遮蔽层1021(例如，光刻胶或用介质材料氮化硅薄膜经过图形化形成硬掩模)，并通过例如光刻对遮蔽层1021进行构图，以遮蔽与需要保留的过孔插塞材料层残留部分相对应的区域，并露出与需要去除的过孔插塞材料层残留部分相对应的区域。在该示例中，如图14(a)中的虚线圈所示，例如所示位置处的残留部分根据电路设计应予去除。
可以经由遮蔽层1021中的开口，对第二过孔插塞材料层1011-2进行选择性刻蚀。例如，可以利用能够对第二过孔插塞材料层1011-2(在该示例中，SiGe)进行刻蚀而不影响或基本上不影响第二互连线1011-1′(已经转变为金属硅化物)和第三互连线材料层1017(在该示例中，Si)的刻蚀剂，对第二过孔插塞材料层1011-2进行选择性刻蚀。于是，第二孔插塞材料层1011-2在遮蔽层1021中的开口之处的残留部分可以被去除，如图15(a)和15(b)所示。根据另一实施例，如果第二互连线材料层1011-1和第三互连线材料层1017为金属例如钨时，可以对第二过孔插塞材料层1011-2进行选择性刻蚀，例如Si各向同性刻蚀(Si IsoEtch)，对Si或SiGe刻蚀快，而对金属如钨刻蚀慢。
之后，可以去除遮蔽层1021。
然后，可以如以上结合图4(a)和4(b)所示，将第二过孔插塞材料层1011-2的残留部分以及第三互连线材料层1017转变为低阻材料，例如金属与半导体元素的化合物如硅化物(例如，NiSi)或硅锗化物(例如，NiSiGe)，从而形成导电的过孔插塞1011-2′和第三互连线1017′，如图16(a)和16(b)所示。在另一实施例中，如果第三互连线材料层1017为金属例如钨，只需要将第二过孔插塞材料层1011-2的残留部分转变为低阻材料。例如，可用常规的形成硅化物和硅锗化物的方法。在形成硅化物或硅锗化物如硅镍或硅锗镍化合物之后，可以用湿法刻蚀(例如稀王水(Dil.aqua regia)，刻蚀Ni快，而刻蚀钨慢)的方法去除没有进行硅或硅锗化反应的Ni。
如图16(a)所示，过孔插塞1011-2′的一对侧壁可以由第二互连线1011-1′的相应侧壁限定(例如，大致平行延伸，在此由于保护层而略有缩进，在不设置保护层的情况下甚至可以大致共面)；且如图16(b)所示，过孔插塞1011-2′的另一对侧壁可以由第三互连线1017′的相应侧壁限定(例如，大致平行延伸，甚至大致共面)。这种过孔插塞1011-2′自对准于的第二互连线1011-1′与第三互连线1017′的相交部分，并将第二互连线1011-1′与第三互连线1017′彼此电连接。
可以进一步升高层间电介质层，以掩埋形成的互连线、过孔插塞。例如，如图17(a)、17(b)和17(c)所示，然后通过例如淀积低k电介质材料如氧化物(因此可以与层间电介质层1009包括相同材料并因此成一体)，使层间电介质层1009升高。可以对层间电介质层1009进行平坦化处理如CMP。
这样，就得到了根据该实施例的互连结构。在该互连结构中，包括三层互连线(1005-1′、1011-1′、1017′)以及设于它们之间的两层过孔插塞(1005-2′、1011-2′)。如上所述，两层互连线之间的过孔插塞自对准于这两层互连线的相交之处。当然，本公开不限于此，而是可以包括更多或更少的层级。例如，通过插入互连线材料层和过孔插塞材料层对，并按上述方式对它们进行构图，可以实现层级增加。
图18(a)、18(b)和18(c)示出了根据本公开另一实施例的互连结构。该互连结构与图17(a)、17(b)和17(c)所示的互连结构基本上相似，除了在互连线相交但未设有过孔插塞之处设有空隙或低k材料。例如，这是通过以上结合图11(a)和11(b)所示的工艺得到的。
这里需要指出的是，在以上通过半导体材料然后将其转换为低阻材料来形成互连线和过孔插塞，但是本公开不限于此。例如，也可以直接通过导电材料如金属材料(相邻层之间可以具有刻蚀选择性)来形成互连结构。在这种情况下，可以省略例如上述保护层形成以及硅化反应处理。于是，过孔插塞的侧壁可以与其上下方的互连线的相应侧壁基本上共面，而不会存在由于保护层而导致的缩进。另外，不限于各层均包括由半导体材料转变而来的低阻材料或均包括金属材料，而是某些层可以包括由半导体材料转变而来的低阻材料，而另外一些层包括金属材料。
根据本公开实施例的互连结构可以应用于各种电子设备。例如，通过IC工艺制造了包括众多器件的管芯之后，可以在之上形成互连结构，并封装成IC芯片，并由此构建电子设备。因此，本公开还提供了一种包括上述互连结构的电子设备。电子设备还可以包括与互连结构电连接的显示屏幕以及与互连结构电连接的无线收发器等部件。这种电子设备例如智能电话、计算机、平板电脑(PC)、人工智能、可穿戴设备、移动电源等。
根据本公开的实施例，还提供了一种芯片系统(SoC)的制造方法。该方法可以包括上述制造互连器件的方法。具体地，可以在芯片上集成多种器件，并在其上根据本公开的方法制造互连结构。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (17)

1.一种互连结构，包括：
处于第一高度的第一互连线，至少包括沿第一方向延伸的第一部分；
处于比第一高度高的第二高度的第二互连线，至少包括沿与第一方向交叉的第二方向延伸的第二部分；
设于第一互连线的第一部分与第二互连线的第二部分之间用于将第一互连线和第二互连线电连接的过孔插塞，
其中，过孔插塞包括分别与第一部分的相对侧壁实质上平行延伸的第一对侧壁以及分别与第二部分的相对侧壁实质上平行延伸的第二对侧壁；第一互连线、第二互连线和过孔插塞中至少之一包括金属元素与半导体元素的化合物。
2.根据权利要求1所述的互连结构，其中，在俯视图中，过孔插塞与第一部分和第二部分的相交部分实质上中心对准。
3.根据权利要求1所述的互连结构，其中，过孔插塞的第二对侧壁分别与第二部分的相对侧壁实质上共面。
4.根据权利要求1所述的互连结构，其中，过孔插塞的第一对侧壁相对于第一部分的相对侧壁分别缩进基本上相同的距离。
5.根据权利要求1所述的互连结构，其中，过孔插塞包括的金属元素与半导体元素的化合物中至少部分半导体元素不同于第一互连线和/或第二互连线包括的金属元素与半导体元素的化合物中的半导体元素。
6.根据权利要求1所述的互连结构，其中，所述化合物包括硅化物、锗化物或硅锗化物中至少之一。
7.根据权利要求1所述的互连结构，其中，所述化合物中的金属元素包括Ni、Pt、Co、Ti和Ru中至少之一，半导体元素包括硅和锗中至少之一。
8.根据权利要求1所述的互连结构，还包括：
处于第一高度的第三互连线，至少包括沿第一方向延伸的第三部分；
处于第二高度的第四互连线，至少包括沿第二方向延伸的第四部分；以及
在第三互连线的第三部分与第四互连线的第四部分相交之处设有第三部分和第四部分之间的空隙或低k介质材料。
9.一种制造互连结构的方法，包括：
在层间电介质层上依次形成第一互连线材料层和过孔插塞材料层；
按照第一互连线的布局，对过孔插塞材料层和第一互连线材料层进行构图，从而由第一互连线材料层形成第一互连线，其中，第一互连线至少包括沿第一方向延伸的第一部分；
进一步升高层间电介质层至与过孔插塞材料层的顶面实质上齐平；
在层间电介质层上形成第二互连线材料层；以及
按照第二互连线的布局，对第二互连线材料层和过孔插塞材料层进行构图，从而由第二互连线材料层形成第二互连线，其中，第二互连线至少包括沿与第一方向交叉的第二方向延伸的第二部分，从而在第一部分与第二部分相交之处由过孔插塞材料层形成过孔插塞。
10.根据权利要求9所述的方法，还包括：
相对于第一互连线和第二互连线，选择性刻蚀选定的过孔插塞，以去除该选定的过孔插塞。
11.根据权利要求10所述的方法，还包括：
进一步升高层间电介质层，但至少部分地保留第一部分和第二部分相交之处由于过孔插塞的去除而留下的空隙。
12.根据权利要求9所述的方法，其中，
第一互连线材料层包括第一半导体材料，过孔插塞材料层包括第二半导体材料，
对过孔插塞材料层和第一互连线材料层进行构图包括：
按照第一互连线的布局，对过孔插塞材料层进行构图；
在过孔插塞材料层的表面上形成保护层；
以表面上形成有保护层的过孔插塞材料层为掩模，对第一互连线材料层进行构图，该方法还包括：
在存在保护层的情况下，使金属与构图后的第一互连线材料层发生反应，以生成低阻材料；
去除保护层。
13.根据权利要求12所述的方法，其中，
第二互连线材料层包括第三半导体材料，
该方法还包括：使金属与构图后的第二互连线材料层和过孔插塞材料层发生反应，以生成低阻材料。
14.根据权利要求13所述的方法，其中，第一半导体材料和第三半导体材料包括多晶硅或非晶硅，第二半导体材料包括多晶锗硅或非晶锗硅。
15.一种电子设备，包括如权利要求1至8中任一项所述的互连结构。
16.根据权利要求15所述的电子设备，还包括：与所述互连结构电连接的显示器以及与所述互连结构电连接的无线收发器。
17.根据权利要求15所述的电子设备，该电子设备包括智能电话、计算机、人工智能、可穿戴设备或移动电源。
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