DE112013007061T5 - Monolithische dreidimensionale (3D) ICS mit örtlichen ebenenübergreifenden Zwischenverbindungen - Google Patents

Monolithische dreidimensionale (3D) ICS mit örtlichen ebenenübergreifenden Zwischenverbindungen Download PDF

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Patrick Morrow
Kimin Jun
M. Clair Webb
Donald W. Nelson
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Intel Corp
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Abstract

Monolithische 3D-IC, die eine oder mehrere örtliche ebenenübergreifende Zwischenverbindung(en) aufweist, die eng mit zumindest einer Struktur zumindest eines Transistors auf zumindest einer Transistorebene innerhalb der 3D-IC integriert sind. In gewissen Ausführungsformen schneidet die örtliche ebenenübergreifende Zwischenverbindung eine Gate-Elektrode oder ein Source/Drain-Gebiet zumindest eines Transistors und erstreckt sich durch zumindest eine ebenenübergreifende Dielektrikumsschicht, die zwischen einer ersten und zweiten Transistorebene in der 3D-IC angeordnet ist. Örtliche ebenenübergreifende Zwischenverbindungen können vorteilhafterweise eine direkte vertikale Verbindung zwischen Transistoren in verschiedenen Ebenen der 3D-IC herstellen, ohne lateral um den Fußabdruck (d. h., laterale oder planare Fläche) entweder der darüber liegenden oder darunter liegenden Transistorebene, die verbunden ist, geführt zu werden.

Description

  • TECHNISCHES GEBIET
  • Ausführungsformen der Erfindung betreffen im Allgemeinen integrierte Schaltungen (ICs) und beziehen sich insbesondere auf monolithische dreidimensionale (3D) ICs.
  • ALLGEMEINER STAND DER TECHNIK
  • Monolithische ICs weisen im Allgemeinen eine Reihe von Transistoren auf, wie Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs), die über einem ebenen Substrat, wie einem Siliziumwafer hergestellt werden. Während für Jahrzehnte das Moore'sche Gesetz in der IC-Industrie gegolten hat, wird eine laterale Skalierung von IC-Dimensionen mit MOSFET Gate-Dimensionen, die nun unter 20 nm liegen, immer schwieriger. Da Vorrichtungsgrößen immer kleiner werden, wird ein Punkt eintreffen, wo es nicht mehr möglich ist, mit einem standardmäßigen Planarskalieren fortzufahren. Dieser Wendepunkt könnte durch Ökonomie oder Physik, wie eine untragbar hohe Kapazität oder quantenbasierende Variabilität bedingt sein. Ein Stapeln von Transistoren in einer dritten Dimension, typischerweise als vertikales Skalieren oder 3D-Integration bezeichnet, ist daher ein vielversprechender Weg hin zu einer größeren Transistordichte.
  • Während eine 3D-Integration auf Package-Ebene erzielt werden kann, zum Beispiel durch Stapeln separat hergestellter Chips, bietet ein monolithischer 3D-Ansatz die größte schichtübergreifende Zwischenverbindungsdichte, die eine Konstruktion von 3D-Schaltungen auf der untersten Ebene und die engste Schaltungsdichte ermöglicht. Im Allgemeinen beinhalten monolithische 3D-ICs zwei oder mehr Ebenen von Transistoren, die der Reihe nach hergestellt und über einem Substrat miteinander verbunden werden. Beginnend mit einer ersten Halbleiterträgerschicht, wird zum Beispiel eine erste Ebene von Transistoren mit herkömmlichen Techniken hergestellt. Ein Donor-Substrat wird dann an das erste Substrat gebondet und ein Teil des Donor-Substrats wird abgespalten, um einen Halbleiterdünnfilm über der ersten Ebene von Transistoren zurückzulassen. Dieses Verfahren ist natürlich nur eine von vielen Möglichkeiten, eine einzige Kristallträgerschicht für die zweite Schicht von Vorrichtungen zu erhalten. Eine zweite Ebene von Transistoren wird dann im Halbleiterdünnfilm hergestellt und zwischen den Transistorebenen werden ebenenübergreifende Zwischenverbindungen gebildet. Obwohl eine größere Ausrichtung zwischen Transistorebenen mit monolithischen 3D-ICs möglich ist, ist die Architektur der ebenenübergreifenden Zwischenverbindung zum Erreichen guter Größenvorteile wichtig, wo der planare Fußabdruck der monolithischen 3D-IC proportional mit der Anzahl von Transistorebenen abnimmt.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Das hier beschriebene Material wird anhand eines Beispiels und nicht als Einschränkung in den beiliegenden Figuren gezeigt. Der Einfachheit und Klarheit der Darstellung wegen sind Elemente, die in den Figuren dargestellt sind, nicht unbedingt im Maßstab. Zum Beispiel können die Dimensionen einiger Elemente relativ zu anderen Elementen der Deutlichkeit wegen übertrieben sein. Ferner wurden, wenn angebracht, Bezugszeichen unter den Figuren wiederholt, um entsprechende oder analoge Elemente zu bezeichnen. In den Figuren:
  • ist 1A eine isometrische Ansicht einer monolithischen 3D-IC mit örtlichen ebenenübergreifenden Zwischenverbindungen gemäß einer Ausführungsform;
  • ist 1B eine zweite isometrische Ansicht der in 1A dargestellten monolithischen 3D-IC gemäß einer Ausführungsform;
  • ist 1C eine SRAM-Zellenschaltung, die auf die in 1A und 1B dargestellten ebenenübergreifenden Zwischenverbindungen gemäß einer Ausführungsform abgebildet ist;
  • ist 2A eine Querschnittsansicht einer in 1A dargestellten ebenenübergreifenden Source/Drain-Zwischenverbindung in der monolithischen 3D-IC gemäß einer Ausführungsform;
  • ist 2B eine Querschnittsansicht einer ebenenübergreifenden Source/Drain-Zwischenverbindung in einer monolithischen 3D-IC gemäß einer Ausführungsform;
  • ist 2C eine Querschnittsansicht einer ebenenübergreifenden Gate-Elektroden-Zwischenverbindung in der in 1A dargestellten monolithischen 3D-IC gemäß einer Ausführungsform;
  • ist 2D eine Querschnittsansicht einer ebenenübergreifenden Gate-Elektroden-Zwischenverbindung in einer monolithischen 3D-IC gemäß einer Ausführungsform;
  • ist 2E eine Querschnittsansicht einer ebenenübergreifenden Gate-Elektroden-Zwischenverbindung in einer monolithischen 3D-IC gemäß einer Ausführungsform;
  • ist 3 ein Ablaufdiagramm, das Verfahren zum Bilden einer monolithischen 3D-IC mit örtlichen ebenenübergreifenden Zwischenverbindungen gemäß Ausführungsformen zeigt;
  • ist 4A ein Ablaufdiagramm, das Verfahren zum Bilden einer ebenenübergreifenden Source/Drain-Zwischenverbindung gemäß Ausführungsformen zeigt;
  • ist 4B ein Ablaufdiagramm, das Verfahren zum Bilden einer ebenenübergreifenden Gate-Elektroden-Zwischenverbindung gemäß Ausführungsformen zeigt;
  • sind 5A, 5B, 5C und 5D Querschnittsansichten eines ebenenübergreifenden Source/Drain-Zwischenverbindungsbereichs gemäß einer Ausführungsform, während besondere Herstellungsvorgänge, die in 4A dargestellt sind, durchgeführt werden;
  • sind 6A, 6B und 6C Querschnittsansichten eines ebenenübergreifenden Gate-Elektroden-Zwischenverbindungsbereichs gemäß einer Ausführungsform, während besondere Herstellungsvorgänge, die in 4B dargestellt sind, durchgeführt werden;
  • sind 7A, 7B, 7C und 7D Querschnittsansichten eines ebenenübergreifenden Gate-Elektroden-Zwischenverbindungsbereichs gemäß einer Ausführungsform, während besondere Herstellungsvorgänge, die in 4B dargestellt sind, durchgeführt werden;
  • sind 8A, 8B, 8C und 8D Querschnittsansichten eines ebenenübergreifenden Gate-Elektroden-Zwischenverbindungsbereichs gemäß einer Ausführungsform, während besondere Herstellungsvorgänge, die in 4B dargestellt sind, durchgeführt werden;
  • sind 9A, 9B, 9C und 9D Querschnittsansichten eines ebenenübergreifenden Gate-Elektroden-Zwischenverbindungsbereichs gemäß einer Ausführungsform, während besondere Herstellungsvorgänge, die in 4B dargestellt sind, durchgeführt werden;
  • zeigt 10 eine mobile Rechnerplattform und eine Datenservermaschine, die eine monolithische 3D-IC mit örtlichen ebenenübergreifenden Zwischenverbindungen gemäß Ausführungsformen der vorliegenden Erfindung verwenden; und
  • ist 11 ein Funktionsblockdiagramm einer elektronischen Rechnervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Eine oder mehrere Ausführungsform(en) werden unter Bezugnahme auf die beiliegenden Figuren beschrieben. Während spezielle Konfigurationen und Anordnungen dargestellt und im Einzelnen besprochen sind, sollte klar sein, dass dies nur der Veranschaulichung dient. Fachleute auf dem relevanten Gebiet werden erkennen, dass andere Konfigurationen und Anordnungen möglich sind, ohne vom Wesen und Umfang der Beschreibung abzuweichen. Für Fachleute auf dem relevanten Gebiet ist offensichtlich, dass hier beschriebene Techniken und/oder Anordnungen in zahlreichen anderen Systemen und Anwendungen verwendet werden können, die anders als jene sind, die hier ausführlich beschrieben werden.
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und beispielhafte Ausführungsformen zeigen. Ferner ist klar, dass andere Ausführungsformen verwendet werden können und strukturelle und/oder logische Änderungen vorgenommen werden können, ohne vom Umfang des beanspruchten Gegenstandes abzuweichen. Es solle auch festgehalten werden, dass Richtungen und Verweise, zum Beispiel nach oben, nach unten, oben, unten und so weiter, nur der Erleichterung der Beschreibung von Merkmalen in den Zeichnungen dienen können und nicht als Einschränkung der Anwendung des beanspruchten Gegenstandes gedacht sind. Daher ist die folgende ausführliche Beschreiung nicht in einem einschränkenden Sinn zu verstehen und der Umfang des beanspruchten Gegenstandes ist nur durch die beiliegenden Ansprüche und ihre Äquivalente definiert.
  • In der folgenden Beschreibung sind zahlreiche Einzelheiten angeführt, aber für einen Fachmann auf dem Gebiet ist offensichtlich, dass die vorliegende Erfindung ohne diese speziellen Einzelheiten ausgeführt werden kann. In einigen Fällen sind allgemein bekannte Verfahren und Vorrichtungen in Form eines Blockdiagramms, nicht im Einzelnen, dargestellt, um eine Verschleierung der vorliegenden Erfindung zu vermeiden. Eine Bezugnahme in der gesamten Beschreibung auf ”eine Ausführungsform” oder ”eine (1) Ausführungsform” bedeutet, dass ein bestimmtes Merkmal, eine Struktur, Funktion oder Eigenschaft, die in Verbindung mit der Ausführungsform beschrieben ist, in zumindest einer (1) Ausführungsform der Erfindung enthalten ist. Somit beziehen sich die an verschiedenen Stellen in dieser Beschreibung vorkommenden Phrasen ”in einer Ausführungsform” oder ”in einer (1) Ausführungsform” nicht unbedingt auf dieselbe Ausführungsform der Erfindung. Ferner können die besonderen Merkmale, Strukturen, Funktionen oder Eigenschaften in jeder geeigneten Weise in einer oder mehreren Ausführungsform(en) kombiniert werden. Zum Beispiel kann eine erste Ausführungsform mit einer zweiten Ausführungsform immer dann kombiniert werden, wenn die besonderen Merkmale, Strukturen, Funktionen oder Eigenschaften, die mit den zwei Ausführungsformen verknüpft sind, einander nicht ausschließen.
  • Wie in der Beschreibung der Erfindung und den beiliegenden Ansprüchen verwendet, sollen die Singularformen des unbestimmten Artikels auch die Pluralformen enthalten, falls der Zusammenhang nicht eindeutig anderes angibt. Es ist auch klar, dass der Begriff ”und/oder”, wie hier verwendet, sich auf jede und alle möglichen Kombinationen aus einem oder mehreren der zugehörigen genannten Gegenstände bezieht und diese umfasst.
  • Die Begriffe ”gekoppelt” und ”verbunden”, gemeinsam mit ihren Ableitungen, können hier zur Beschreibung funktioneller oder struktureller Beziehungen zwischen Komponenten verwendet werden. Es sollte klar sein, dass diese Begriffe nicht als Synonyme füreinander gedacht sind. Vielmehr kann in bestimmen Ausführungsformen ”verbunden” verwendet werden um anzugeben, dass zwei oder mehr Elemente in direktem physischen, optischen oder elektrischen Kontakt miteinander stehen. ”Gekoppelt” kann verwendet werden um anzugeben, dass zwei oder mehr Elemente entweder in direktem oder indirektem (mit anderen dazwischen liegenden Elemente) physischen, optischen oder elektrischen Kontakt miteinander stehen können und/oder dass die zwei oder mehr Elemente miteinander zusammenwirken oder interagieren (z. B. wie in einer Ursache- und Wirkung-Beziehung).
  • Die Begriffe ”über”, ”unter”, ”zwischen” und ”auf”, wie hier verwendet, beziehen sich auf eine relative Position einer Komponente oder Materialschicht in Bezug auf andere Komponenten oder Schichten, wo solche physischen Beziehungen nennenswert sind. Zum Beispiel im Zusammenhang mit Materialschichten kann eine Schicht über oder unter einer anderen Schicht direkt mit der anderen Schicht in Kontakt sein oder kann eine oder mehrere dazwischen liegende Schicht(en) haben. Ferner kann eine Schicht, die zwischen zwei Schichten angeordnet ist, direkt in Kontakt mit den zwei Schichten sein oder kann eine oder mehrere dazwischen liegende Schicht(en) haben. Im Gegensatz dazu steht eine erste Schicht ”auf” einer zweiten Schicht in direktem Kontakt mit dieser zweiten Schicht. Ähnliche Unterscheidungen werden im Zusammenhang mit Komponentengruppen gemacht.
  • Wie in der Folge ausführlicher beschrieben ist, verwenden monolithische 3D-ICs gemäß Ausführungsformen eine oder mehrere örtliche ebenenübergreifende Zwischenverbindung(en). Eine ”örtliche” ebenenübergreifende Zwischenverbindung ist eng mit zumindest einer Struktur zumindest eines Transistors auf zumindest einer Transistorebene innerhalb der 3D-ICintegriert. Zum Beispiel schneidet in gewissen Ausführungsformen die örtliche ebenenübergreifende Zwischenverbindung eine Gate-Elektrode oder ein Source/Drain-Gebiet zumindest eines Transistors. Eine örtliche ”ebenenübergreifende” Zwischenverbindung erstreckt sich durch zumindest eine ebenenübergreifende Dielektrikumsschicht, die zwischen einer ersten (z. B. unteren) und zweiten (z. B. oberen) Transistorebene in der monolithischen 3D-IC angeordnet ist. Die hier beschriebenen Ausführungsformen einer örtlichen ebenenübergreifenden Zwischenverbindung können vorteilhafterweise eine direkte vertikale Verbindung zwischen Transistoren in verschiedenen Ebenen der monolithischen 3D-IC herstellen, ohne seitlich um den Fußabdruck (d. h., laterale oder planare Fläche) entweder der darüber liegenden oder darunter liegenden Transistorebene geführt zu werden, die verbunden ist. Die hier beschriebenen örtlichen ebenenübergreifenden Zwischenverbindungen können den Fußabdruck einer monolithischen 3D-IC verringern. In gewissen Ausführungsformen ist die örtliche ebenenübergreifende Zwischenverbindung multi-funktionell, die zum Beispiel eine Funktion erfüllt, die einem oder mehreren Transistoren eigen ist, wie auch elektrisch zwei oder mehr Transistoren verbindet. Zum Beispiel dient in einer Ausführungsform eine örtliche ebenenübergreifende Zwischenverbindung als ein Kontakt zu einem Halbleiter Source/Drain-(d. h., Diffusions-)Gebiet eines Transistors auf einer Transistorebene und dient ferner als Zwischenverbindung für dieses Source/Drain-Gebiet mit einer Anschlussklemme eines anderen Transistors auf einer anderen Transistorebene. Auf diese Weise kann die Substratfläche und Herstellungskomplexität im Wesentlichen nicht wesentlich mehr als für eine vergleichbar dimensionierte Einzel-Transistorebene IC sein.
  • Wie in der Folge auch näher beschrieben wird, kann in gewissen Ausführungsformen ein Bilden einer monolithischen 3D-IC ein Aufnehmen eines ersten Transistors, der über einem Substrat angeordnet ist, Anordnen eines zweiten Transistors über dem ersten Transistor mit einer oder mehr dazwischen angeordneten, ebenenübergreifenden Dielektrikumsschicht(en) enthalten. Dann wird eine ebenenübergreifende Durchkontaktierung gebildet, die eine Gate-Elektrode oder ein Halbleiter-Source/Drain-Gebiet des zweiten Transistors schneidet, sich durch zumindest eine (1) der einen oder mehreren ebenenübergreifenden Dielektrikumsschicht(en) erstreckt und ein leitendes Durchkontaktierungsfeld freilegt, das elektrisch an den ersten Transistor gekoppelt ist. Die ebenenübergreifende Durchkontaktierung wird dann mit Metall gefüllt, das sowohl mit dem Durchkontaktierungsfeld wie auch einer Gate-Elektrode oder einem Source/Drain-Gebiet in Kontakt steht, um die örtliche ebenenübergreifende Zwischenverbindung zu bilden.
  • 1A ist eine isometrische Ansicht einer monolithischen 3D-IC 101 mit örtlichen ebenenübergreifenden Zwischenverbindungen gemäß einer Ausführungsform der vorliegenden Erfindung. 1B ist eine zweite isometrische Ansicht einer monolithischen 3D-IC 101. In Bezug auf 1A wird die monolithische 3D-IC 101 in 1B um die A-A'-Linie gedreht, die sich entlang der vertikalen (z) Dimension erstreckt, die in 1A dargestellt ist, wie auch um eine Linie parallel zur B-B' Linie, die sich lateral entlang einer ersten horizontalen (x) Dimension erstreckt, und um eine Linie parallel zur C-C' Linie, die sich lateral entlang einer zweiten horizontalen (y) Dimension erstreckt. Die monolithische 3D-IC 101 wird auf dem Substrat 110 angeordnet, das jedes Substrat sein kann, von dem in der Technik bekannt ist, dass es zum Bilden einer IC geeignet ist, wie, ohne aber darauf beschränkt zu sein, ein Halbleitersubstrat, Halbleiter-auf-Isolator-(SOI)Substrat oder ein Isolatorsubstrat (z. B. Saphir), oder dergleichen und/oder Kombinationen davon. In einer beispielhaften Ausführungsform weist das Substrat 110 einen im Wesentlichen monokristallinen Halbleiter auf, wie, ohne aber darauf beschränkt zu sein, Silizium. Über dem Substrat 110 ist eine Transistorebene 100 angeordnet und über der Transistorebene 100 ist eine Transistorebene 200 angeordnet. In Ausführungsformen enthält eine Transistorebene zumindest einen Halbleiterkörper, der vorteilhafterweise im Wesentlichen monokristallin ist, obwohl polykristalline Ausführungsformen auch möglich sind.
  • Wie in 1A und 1B dargestellt, enthält die Transistorebene 100 einen Halbleiterkörper 120A, der sich lateral über eine Fläche des Substrats 110 erstreckt. Ein lateral ausgerichteter Transistor beinhaltet im Allgemeinen ein Halbleiterkanalgebiet, das eine erste Fläche eines Substrats belegt, während Halbleiter-Source/Drain-Gebiete eine zweite Fläche des Substrats belegen (im Gegensatz zu einer vertikalen Orientierung, wo ein Kanalgebiet dieselbe Substratfläche wie die Source/Drain-Gebiete belegt). Obwohl in 1A oder 1B nicht dargestellt, erstreckt sich ein zweiter, im Wesentlichen mit Halbleiterkörper 120A identischer Halbleiterkörper auch lateral auf der Transistorebene 100 (d. h., in einer Ebene mit dem Halbleiterkörper 120A), da die 3D-IC 101 eine 180° Drehsymmetrie um die A-A' Linie hat. Die zweite Transistorebene 200 enthält Halbleiterkörper 221A, 222A und 223B, von welchen jeder vorteilhafterweise im Wesentlichen monokristallin ist, obwohl polykristalline Ausführungsformen auch möglich sind. Obwohl in 1A oder 1B nicht dargestellt, erstrecken sich drei zusätzliche, im Wesentlichen mit den Halbleiterkörper 221A, 222A und 223B identische Halbleiterkörper (von welchen einer der Halbleiterkörper 223A ist) auch lateral innerhalb der Transistorebene 200 (d. h., in einer Ebene mit Halbleiterkörpern 221A, 222A und 223B), da die 3D-IC 101 eine 180° Rotationssymmetrie um die A-A' Linie hat. Vor allem sind in dieser beispielhaften Ausführungsform alle der Halbleiterkörper in beiden Transistorebenen 100, 200 Grate. Während eine ”FinFET”-Architektur den aktuellen Stand der Technik in der herstellbaren Transistortechnologie darstellt, sind auch andere Ausführungsformen möglich, wo einer oder mehrere der Halbleiterkörper für eine oder mehrere der Transistorebenen in einer 3D-IC planar ist oder eine andere nicht planare Struktur hat, die nach dem Stand der Technik bekannt ist, wie ein Nanoband, Nanodraht, usw. Ferner kann eine Transistorebene Halbleiterkörper einer ersten Art (z. B. Grate) haben, während eine andere Transistorebene Halbleiterkörper einer zweiten Art haben kann (z. B. planar).
  • Innerhalb der Transistorebene 100 ist ein Paar von Source/Drain-Metallisierungen 130A, 131A über dotierten (z. B. n-Typ oder p-Typ) Source/Drain-Gebieten des Halbleiterkörpers 120A angeordnet. Zwischen dem Paar von Source/Drain-Metallisierungen 130A, 131A befindet sich eine Gate-Elektrode 115A mit einer Breite, die sich in der x-Dimension erstreckt, und eine Länge, die sich in der y-Dimension erstreckt. Die Gate-Elektrode 115A ist über einem Kanalgebiet des Halbleiterkörpers 120A angeordnet, mit einer Gate-Dielektrikumsschicht (nicht dargestellt), die zwischen der Gate-Elektrode 115A und dem Halbleiterkörper 120A angeordnet ist, um einen Gate-Stapel zu bilden, der imstande ist, die Leitfähigkeit zwischen Source/Drain-Metallisierungen 130A, 131A durch den Feldeffekt innerhalb des Kanalgebiets zu modulieren. Eine andere Gate-Elektrode 115B erstreckt sich ebenso über einen zweiten Transistor der ersten Ebene (nicht dargestellt), der die Kanalleitfähigkeit zwischen Source/Drain-Metallisierung 130B und einer entsprechenden zweiten Source/Drain-Metallisierung (nicht dargestellt) an einer gegenüberliegenden Seite der Gate-Elektrode 115B moduliert. Die Gate-Elektroden 115A, 115B stehen jeweils mit der Gate-Elektrodenmetallisierung 116A, 116B in Kontakt.
  • Innerhalb der zweiten Transistorebene 200 gibt es ähnliche Paare von Source/Drain-Metallisierungen 232A, 233A für Halbleiterkörper 221A, 222A und Paare von Source/Drain-Metallisierungen 231B, 233B für Halbleiterkörper 223B. Ein zweites Paar von Source/Drain-Metallisierungen 231A, 233A ist ferner an Source/Drain-Gebiete des Halbleiterkörpers 223A gekoppelt, wobei ein zweites Paar von Source/Drain-Metallisierungen 232B, 233B an Source/Drain-Gebiete von zwei Halbleiterkörper gekoppelt ist, die im Wesentlichen mit Halbleiterkörpern 221A und 222A identisch sind. Vier Gate-Elektroden 215A, 215B, 215C und 215D steuern Kanalgebiete der Transistoren der zweiten Ebene. Auf den Gate-Elektroden 215A und 215B sind Gate-Elektrodenkontaktmetallisierungen 216A bzw. 216B angeordnet, die eine Schnittstelle zwischen den Gate-Elektroden und einer Zwischenverbindungsmetallisierung der zweiten Ebene (nicht dargestellt) herstellen, die zum Beispiel als eine Wortlinie einer SRAM-Bitzelle dient. Die verschiedenen Source/Drain-Metallisierungen, Gate-Elektroden, Gate-Elektrodenmetallisierung und Gate-Dielektrika können jeweils jede herkömmliche Zusammensetzung aufweisen. Für beispielhafte Ausführungsformen mit Siliziumhalbleiterkörpern in beiden Transistorebenen 100, 200 können die Source/Drain-Metallisierungen ein ohmsches Metall oder mehrere ohmsche Metalle (z. B. ein Silicid) und ein oder mehrere Bulkmetall(e) enthalten. Ebenso können die Gate-Elektroden eines oder mehr der folgenden enthalten: Polysilizium; ein Arbeitsfunktionsmetall; und/oder ein oder mehrere Bulkmetall(e). Die Gate-Dielektrika können zum Beispiel jedes herkömmliche Material (z. B. Siliziumdioxid, Siliziumoxynitride, usw.) oder Hoch-K Material (z. B. mit einer dielektrischen Bulk-Konstante von zumindest 10) enthalten, das nach dem Stand der Technik bekannt ist.
  • Zwischen Transistorebenen befinden sich eine oder mehrere ebenenübergreifende(n) dielektrische(n) Schicht(en). In der veranschaulichenden Ausführungsform, die in 1A, 1B dargestellt ist, ist die ebenenübergreifende Dielektrikumsschicht 210 in Kontakt mit der ebeneninternen Dielektrikumsschicht 160, die beide in gestrichelter Linie gezeichnet sind, um andere Merkmale der 3D-IC 101 nicht zu verschleiern. Eine weitere ebeneninterne Dielektrikumsschicht kann unter der ebeneninternen Dielektrikumsschicht 160 angeordnet sein, um verschiedene leitende Gebiete der Transistorebene 100 zu isolieren, und eine oder mehrere ebeneninterne Dielektrikumsschicht(en) können gleichermaßen über der ebenenübergreifenden Dielektrikumsschicht 210 angeordnet sein, um verschiedene leitende Gebiete der Transistorebene 200 zu isolieren. Der Deutlichkeit wegen sind die verschiedenen ebeneninternen Dielektrika in 1A, 1B nicht eingezeichnet. Die ebenenübergreifende Dielektrikumsschicht 210 steht mit zumindest einem Teil der Halbleiterkörper 221A, 222A und 223B in direktem Kontakt. Die Schnittstelle zwischen der oberen ebenenübergreifenden Dielektrikumsschicht 210 und der ebeneninternen Dielektrikumsschicht 160 kann sich zum Beispiel aus dem Bonden eines Donor-Substrats an das Substrat 110 ergeben. Die Zusammensetzung der Dielektrikumsschichten 160, 210 kann dieselbe oder jeweils unterschiedlich sein, wobei jede dielektrische Zusammensetzung in der Technik als im Allgemeinen zulässig angesehen wird. Beispielhafte Materialien enthalten Siliziumdioxid, Siliziumnitrid, Siliziumoxynitrid, kohlenstoffdotiertes Siliziumdioxid (CDO) oder anderes Nieder-k Material.
  • Gemäß Ausführungsformen sind Transistoren von zumindest zwei verschiedenen Ebenen durch örtliche ebenenübergreifende Zwischenverbindungen gekoppelt, die entweder eine Gate-Elektrode oder ein Source/Drain-Gebiet eines Transistors in zumindest einer Ebene schneiden und sich vertikal (z. B. im Wesentlichen orthogonal zu den lateral orientierten Transistoren) durch zumindest eine ebenenübergreifende Dielektrikumsschicht zwischen einer oberen und einer unteren Transistorebene erstrecken. Zum Beispiel, wie ferner in 1A und 1B dargestellt, enthält die 3D-IC 101 zwei Paare von örtlichen ebenenübergreifenden Zwischenverbindungen: die zwei Source/Drain-Metallisierungen 233A und 233B, die Source/Drain-Gebiete der Halbleiterkörper 221A, 222A bzw. 231B schneiden; und die zwei Gate-Elektroden-Zwischenverbindungen 240A und 240B, die Gate-Elektroden 215C bzw. 215D schneiden. Wie dargestellt, erstreckt sich jede dieser örtlichen ebenenübergreifenden Zwischenverbindungen entlang der z-Dimension durch die ebenenübergreifende Dielektrikumsschicht 210, um einen elektrischen Kontakt mit einer oder mehreren Anschlussklemme(n) eines Transistors der ersten Ebene herzustellen.
  • In einer beispielhaften Ausführungsform verwendet eine monolithische 3D SRAM-Zelle örtliche ebenenübergreifende Zwischenverbindungen. 1C zeigt eine 3D SRAM-Anordnung 150, die mehrere solcher SRAM-Bitzellen enthält. Die erweiterte Ansicht 151 zeigt eine schematische Schaltungsdarstellung einer 3D SRAM-Zelle, die auf die Transistoren und örtlichen ebenenübergreifenden Zwischenverbindungen abgebildet ist, die in 1A und 1B dargestellt sind. In einer Ausführungsform, wo eine Speicheranordnung 150 eine Sechs-Transistor (6T) SRAM-Zelle verwendet, enthält jede Bitzelle sechs Transistoren, die wie in 1C dargestellt angeordnet sind. In einer (1) solchen Ausführungsform sind zwei p-Kanal Lasttransistoren 155, 156 in Transistorebene 100 (1A, 1B) angeordnet, während vier n-Kanal Transistoren, einschließlich zwei Treibertransistoren 158, 159 (1C) und zwei Pass-Gate-Transistoren 160, 161, in Transistorebene 200 angeordnet sind (1A, 1B). Die Treibertransistoren 158, 159 enthalten jeweils zwei Halbleiterkörper (z. B. 221A, 222A) mit drei Anschlussklemmen, die für einen erhöhten Antriebsstrom/Beta elektrisch parallel aneinander gekoppelt sind. Die Treiber- und Lasttransistoren bilden zwei kreuzgekoppelte Inverter, wobei der Ausgang eines Inverters der Eingang zum anderen Inverter ist. Zwei Pass-Gate-Transistoren 160, 161 sind durch eine Wortlinie (WL) gegated oder gekoppelt und jeder Pass-Gate-Transistor koppelt den Ausgang eines der Inverter an eine Bitlinie (BL). Wie in 1C dargestellt, sind die Gates der Treibertransistoren 158, 159 durch ebenenübergreifende Gate-Elektroden-Zwischenverbindungen 240A bzw. 240B an die Gates der Lasttransistoren 155, 156 gekoppelt, während die Drains der Treibertransistoren 158, 159 durch Source/Drain-Metallisierungen 233A, 233B an die Drains der Lasttransistoren 155, 156 gekoppelt sind. Die Verwendung von örtlichen ebenenübergreifenden Zwischenverbindungen innerhalb der monolithischen 3D SRAM-Zelle 151 ermöglicht eine signifikante Verringerung im Fußabdruck der 6T Bitzelle. Eine ähnliche Fußabdruckverringerung kann für andere Zellen erwartet werden, wie XOR, INV, usw.
  • Die zwei Paare von örtlichen ebenenübergreifenden Zwischenverbindungen, die in 1A und 1B dargestellt sind, werden nun ihrerseits besprochen, beginnend mit 2A, die eine Querschnittsansicht einer ebenenübergreifenden Source/Drain-Zwischenverbindung gemäß einer Ausführungsform entlang einer Ebene ist, die die B-B' Linie in 1B enthält. Im Allgemeinen schneidet eine ebenenübergreifende Source/Drain-Zwischenverbindung ein Source/Drain-Halbleiter Gebiet eines Transistors in einer Transistorebene (z. B. oberen Ebene). In der beispielhaften Ausführungsform, die in 2A dargestellt ist, wo Halbleiterkörper 221A, 222A Grate sind, steht die Source/Drain-Metallisierung 233A zumindest mit einer Halbleitergratseitenwand 225A, 227A in Kontakt und kann vorteilhafterweise mit beiden gegenüberliegenden Source/Drain-Halbleiterseitenwänden 225A, 227A wie auch der Deckfläche 228A des Source/Drain-Halbleiters in Kontakt stehen. In der dargestellten Ausführungsform erstreckt sich die Source/Drain-Metallisierung 233A über die (unter der) Source/Drain-Halbleiterbodenfläche 226A und durch die ebenenübergreifende Dielektrikumsschicht 210, um mit einem Teil einer ebeneninternen Zwischenverbindungsmetallisierung 142A in lateraler Ausrichtung mit der Source/Drain-Metallisierung 233A in Kontakt zu gelangen. Wie in 2A dargestellt, können Reste der ebenenübergreifenden Dielektrikumsschicht 210 unter der Source/Drain-Halbleiterbodenfläche 226A angeordnet sein, zum Beispiel maskiert von einem Halbleiterkörper. In anderen Ausführungsformen, wo zum Beispiel Halbleiterkörper 221A, 222A Nanobänder oder Nanodrähte sind, kann eine Source/Drain-Metallisierung 233A zusätzlich mit der Source/Drain-Halbleiterbodenfläche 226A in Kontakt stehen, um sich vollständig um den dargestellten querverlaufenden Querschnitt des Source/Drain-Gebiets zu schlingen. Für Ausführungsformen mit einem planaren Halbleiterkörper dient eine Deckfläche analog zu 228A in 2A als die primäre Kontaktfläche, außer wenn die Kontaktmetallisierung in das Source-Drain-Gebiet eingebettet ist, wobei in diesem Fall auch eine Seitenwandkontaktfläche vorhanden sein kann.
  • Wie in 1A, 1B und 2A dargestellt, ist die Source/Drain-Metallisierung 233A elektrisch mit der Source/Drain-Metallisierung 130A indirekt durch eine dazwischen liegende ebeneninterne Zwischenverbindungsmetallisierung 142A gekoppelt, die unter der Transistorebene 200 angeordnet ist. 2B ist eine Querschnittsansicht einer ebenenübergreifenden Source/Drain-Zwischenverbindung in der monolithischen 3D-IC 102 gemäß einer anderen Ausführungsform. In dieser beispielhaften Ausführungsform ist die Source/Drain-Metallisierung 233A elektrisch direkt mit der Source/Drain-Metallisierung 130A verbunden, wobei sich die Source/Drain-Metallisierung 233A vertikal sowohl durch die ebenenübergreifende Dielektrikumsschicht 210 wie auch ebeneninterne Dielektrikumsschicht 160 erstreckt. Es ist eine derartige Ausführungsform möglich, dass die Source/Drain-Metallisierung 233A lateral ausgerichtet ist, so dass sie direkt über der Source/Drain-Metallisierung 130A liegt. Abhängig von der besonderen Schaltung kann die Source/Drain-Metallisierung 233A mit einer Gate-Elektrode auf Transistorebene 100 auch elektrisch direkt oder indirekt verbunden sein oder kann mit mehreren Transistoranschlussklemmen und/oder Transistoren auf Transistorebene 100 elektrisch (z. B. indirekt durch eine dazwischen liegende ebeneninterne Zwischenverbindung) verbunden sein.
  • In weiteren Ausführungsformen kann die Source/Drain-Metallisierungsdeckfläche 234A eine Schnittstelle des Source/Drain-Halbleiters zur ebeneninternen Zwischenverbindungsmetallisierung (nicht dargestellt) sein, die in der zweiten Transistorebene angeordnet ist. Abgesehen von der Deckfläche ist die Source/Drain-Metallisierung 233A von einem ebeneninternen Dielektrikum 211 umgeben. Auf diese Weise kann die Source/Drain-Metallisierung 233A ferner die Funktion eines Mehrfach-(3D)Source/Drain-Kontakts wie auch einer örtlichen ebenenübergreifenden Zwischenverbindung erfüllen. Als solches kann die Source/Drain-Metallisierung 233A im Wesentlichen denselben Fußabdruck wie für eine planare Vorrichtung mit Einzel-Transistorebene (2D) beibehalten, die die Source/Drain-Metallisierungsdeckfläche 234A zur Herstellung einer Zwischenverbindungsfunktionalität nutzen würde, die jener der Source/Drain-Metallisierung 233A äquivalent ist.
  • In Fortsetzung der Beschreibung des zweiten Paares von örtlichen ebenenübergreifenden Zwischenverbindungen, die in 1A und 1B dargestellt sind, schneidet eine ebenenübergreifende Gate-Elektroden-Zwischenverbindung im Allgemeinen ein Gate-Elektrodengebiet eines Transistors in einer (z. B. oberen) Transistorebene. Wie in gestrichelter Linie in 1B dargestellt, schneidet die ebenenübergreifende Gate-Elektroden-Zwischenverbindung 240A ein Endteil der Gate-Elektrode 215C. Dieser Schnittpunkt ist ferner in 2C sichtbar, die eine Querschnittsansicht einer monolithischen 3D-IC 101 entlang einer Ebene ist, die die C-C' Linie in 1B enthält. Für die beispielhafte Ausführungsform, die in 1B und 2C dargestellt ist, steht die ebenenübergreifende Gate-Elektroden-Zwischenverbindung 240A mit zumindest einer Gate-Elektrodenseitenwand 216C, 218C in Kontakt und kann vorteilhafterweise Kontakt sowohl mit beiden gegenüberliegenden Gate-Elektrodenseitenwänden 216C, 218C wie auch der Gate-Elektroden-Deckfläche 219C haben. In der dargestellten Ausführungsform erstreckt sich die ebenenübergreifende Gate-Elektroden-Zwischenverbindung 240A über die (unter der) Gate-Elektrodenbodenfläche 217C und durch die ebenenübergreifende Dielektrikumsschicht 210, um mit einem Teil der ebeneninternen Zwischenverbindungsmetallisierung 142B in lateraler Ausrichtung mit der ebenenübergreifenden Gate-Elektroden-Zwischenverbindung 240A in Kontakt zu gelangen. Wie in 2C dargestellt, können Reste der ebenenübergreifenden Dielektrikumsschicht 210 unter der Gate-Elektrodenbodenfläche 217C angeordnet sein, zum Beispiel maskiert durch die Gate-Elektrode. In anderen Ausführungsformen kann die ebenenübergreifende Gate-Elektroden-Zwischenverbindung 240A zusätzlich mit der Gate-Elektrodenbodenfläche 217C in Kontakt stehen, um sich vollständig um den querverlaufenden Querschnitt des Gebiets der Gate-Elektrode 215C zu schlingen, wie in 2C dargestellt.
  • Wie in 1A und 1B dargestellt, ist die ebenenübergreifende Gate-Elektroden-Zwischenverbindung 240A elektrisch mit der Source/Drain-Metallisierung 130B indirekt durch eine dazwischen liegende ebeneninterne Zwischenverbindungsmetallisierung 142B gekoppelt, die unter der Transistorebene 200 angeordnet ist. Die ebenenübergreifende Gate-Elektroden-Zwischenverbindung 240A kann auch mit der Source/Drain-Metallisierung 130B elektrisch direkt verbunden sein, wenn die ebenenübergreifende Gate-Elektroden-Zwischenverbindung 240A lateral ausgerichtet ist, um direkt über der Source/Drain-Metallisierung 130B zu liegen. Abhängig von der Schaltung kann die ebenenübergreifende Gate-Elektroden-Zwischenverbindung 240A auch mit einer Gate-Elektrode auf Transistorebene 100 elektrisch direkt oder indirekt verbunden sein oder kann an mehrere Transistoranschlussklemmen und/oder Transistoren auf Transistorebene 100 elektrisch (z. B. indirekt durch eine dazwischen liegende ebeneninterne Zwischenverbindung) gekoppelt sein. Wie zum Beispiel in 2D dargestellt ist, die eine Querschnittsansicht einer ebenenübergreifenden Gate-Elektroden-Zwischenverbindung in einer monolithischen 3D-IC 103 ist. Gemäß dieser anderen Ausführungsform ist die ebenenübergreifende Gate-Elektroden-Zwischenverbindung 240A über der Gate-Elektrode 215C angeordnet und erstreckt sich durch die ebenenübergreifende Dielektrikumsschicht 210 nach unten, um direkt mit der Gate-Elektrode 115A in Kontakt zu gelangen.
  • In weiteren Ausführungsformen bildet die Gate-Elektroden-Zwischenverbindung eine Schnittstelle von einer Gate-Elektrode zu einer ebeneninternen Zwischenverbindungsmetallisierung, die innerhalb einer oberen Transistorebene angeordnet ist. Zum Beispiel kann die ebenenübergreifende Gate-Elektroden-Zwischenverbindungsdeckfläche 241B eine Schnittstelle von der Gate-Elektrode 215C zu einer ebeneninternen Zwischenverbindungsmetallisierung 252B bilden, wobei die Gate-Elektrode sonst von dem ebeneninternen Dielektrikum 211 umgeben ist. Auf diese Weise kann die ebenenübergreifende Gate-Elektroden-Zwischenverbindung 240A ferner die Funktion eines Mehrfach-(3D)Gate-Elektrodenkontakts wie auch einer örtlichen ebenenübergreifenden Zwischenverbindung erfüllen. Als solches kann die Gate-Elektrode 215C im Wesentlichen denselben Fußabdruck beibehalten, wie für eine planare Einzel-Transistorebene (2D), bei der eine ebeneninterne Zwischenverbindung, die der ebenenübergreifenden Gate-Elektroden-Zwischenverbindung 240A funktionell äquivalent ist, verlegt werden muss.
  • 2E ist eine Querschnittsansicht einer ebenenübergreifenden Gate-Elektroden-Zwischenverbindung in einer monolithischen 3D-IC 104 gemäß einer anderen Ausführungsform. In dieser beispielhaften Ausführungsform liegt die ebenenübergreifende Gate-Elektroden-Zwischenverbindung 240A, entweder aufgrund des Designs oder infolge von Herstellungsausrichtungstoleranzen, nur an einer Seitenwand der Gate-Elektrode 215C. Dennoch wird die Gate-Elektrode Kontakt- und ebenenübergreifende Zwischenverbindungsfunktionalität aufrechterhalten. Ebenso ist in 2E eine ebeneninterne Zwischenverbindung 252B dargestellt, die mit einer ebenenübergreifenden Gate-Elektroden-Zwischenverbindungsdeckfläche 241B in Kontakt steht, wodurch nach Wunsch eine Mehrfach-(3D)Zwischenverbindung ohne gleichzeitige Vergrößerung des Fußabdrucks vorgesehen wird.
  • Nachdem nun eine Reihe von Strukturelementen, die mit beispielhaften örtlichen ebenenübergreifenden Zwischenverbindungen verknüpft sind, ausführlich beschrieben wurde, werden Verfahren zur Herstellung von örtlichen ebenenübergreifenden Zwischenverbindungen, um eine mikroelektronische Vorrichtung vertikal zu integrieren, ferner unter Bezugnahme auf das Ablaufdiagramm in 3 beschrieben. In der dargestellten Implementierung kann ein Prozess 300 eine oder mehrere Operation(en), Funktion(en) oder Aktionen enthalten, wie durch eine oder mehrere der Operationen 310, 320, 330, 340 und/oder 350 dargestellt Ausführungsformen können hier jedoch jede beliebige Anzahl von Operationen enthalten, so dass einige ausgelassen werden können oder dergleichen. Ferner können verschiedene Ausführungsformen zusätzliche Operationen enthalten, die der Deutlichkeit wegen nicht dargestellt sind.
  • Das beispielhafte Verfahren 301 beginnt bei Operation 310 mit dem Aufnehmen eines Substrats mit einer ersten oder unteren, Transistorebene, wie Transistorebene 100 in 1A, 1B. Da diese erste Transistorebene durch jedes herkömmliche Mittel gebildet worden sein kann, ist hier keine weitere Beschreibung ihrer Herstellung vorgesehen.
  • Das Verfahren 301 fährt mit Operation 320 fort, wo eine zweite Transistorebene, wie Transistorebene 200 in 1A, 1B, über der ersten Transistorebene angeordnet wird. Während es viele geeignete Techniken gibt, beinhaltet Operation 320 beispielsweise eine Übertragung der Siliziumschicht eines SOI-Substrats auf ein Host-Substrat, auf dem die erste Transistorebene angeordnet ist. Die Übertragung kann ferner ein Bilden eines Oxids auf einer Oberfläche der Silizium-SOI-Schicht, ein Kompressionsbonden der Oxidfläche an ein ebeneninternes Dielektrikum, das die erste Transistorebene bedeckt, und ein Entfernen des Donor-Substrats von der Silizium-SOI-Schicht, zum Beispiel an der vergrabenen Isolatorschicht, usw. beinhalten. Es wird festgehalten, dass es auch andere Verfahren gibt und Ausführungsformen in dieser Hinsicht nicht beschränkt sind. Nach der Halbleiterschichtübertragung wird eine zweite oder obere Transistorschicht teilweise durch herkömmliche Techniken hergestellt. Zum Beispiel wird die Bearbeitung, die zur Herstellung der ersten Transistorschicht durchgeführt wird, wiederholt, bis eine ebenenübergreifende Zwischenverbindung gebildet ist.
  • Das Verfahren 301 fährt dann mit Operation 330 fort, wo eine ebenenübergreifende Durchkontaktierung in die zweite Transistorebene geätzt wird, um eine Gate-Elektrode oder einen Source/Drain-Halbleiter eines Transistors auf der zweiten Transistorebene freizulegen. Die Ätzung der ebenenübergreifenden Durchkontaktierung erstreckt sich über eine Basis des Transistors auf der zweiten Transistorebene und entfernt zumindest eine ebenenübergreifende Dielektrikumsschicht, um eine darunter liegendes Durchkontaktierungsfeld innerhalb der ersten Transistorebene freizulegen. Die Ätzung der ebenenübergreifenden Durchkontaktierung kann jede herkömmliche Ätzung mit hohem Aspektverhältnis sein, die darauf abgestimmt ist, eine Selektivität zu haben, die die Sollzusammensetzung des Films (z. B. jene des ebenenübergreifenden Dielektrikums) gegenüber der Gate-Elektrode oder dem Source/Drain-Halbleiter begünstigt. In einer besonderen Ausführungsform kann die Ätzung der ebenenübergreifenden Durchkontaktierung im Wesentlichen dieselbe sein wie jene, die zur Bildung einer Source/Drain-Metallisierung in der ersten Transistorebene verwendet wurde, aber zum Beispiel mit einer längeren Dauer.
  • In Operation 340 wird die ebenenübergreifende Durchkontaktierung metallisiert, zum Beispiel mit jeder Metallfüllungs- und Planisierungstechnik, die in der Technik als geeignet für das (die) gewünschte(n) Metall(e) bekannt ist. Beispielsweise wird eine Source/Drain-Metallisierung auf dem freigelegten Durchkontaktierungsfeld und auf dem Source/Drain-Halbleiter unter Verwendung im Wesentlichen derselben Abscheidungstechnik(en) (z. B. Atomlagenabscheidung und/oder Plattieren usw.) abgeschieden, die zur Bildung der Source/Drain-Metallisierung innerhalb der ersten Transistorebene verwendet wird (werden). Beispielsweise wird eine Gate-Elektroden-Zwischenverbindung auf dem freigelegten Durchkontaktierungsfeld und auf der Gate-Elektrode unter Verwendung im Wesentlichen derselben Abscheidungstechnik(en) (z. B. Atomlagenabscheidung und/oder Plattieren, usw.) abgeschieden, die zur Bildung der Gate-Elektroden-Kontaktmetallisierung innerhalb der ersten Transistorebene verwendet wird. Abhängig davon, ob es mehr als eine Art von örtlicher ebenenübergreifender Zwischenverbindung (z. B. ebenenübergreifender Gate-Elektroden-Zwischenverbindung und ebenenübergreifender Source/Drain-Zwischenverbindung) gibt, können die Operationen 330 und 340 wiederholt werden, wobei jede Wiederholung eine Art von ebenenübergreifender Durchkontaktierung öffnet (z. B. Freilegen einer Gate-Elektrode oder Freilegen eines Source/Drain-Halbleiters) und jede Wiederholung eine Art von ebenenübergreifender Durchkontaktierung füllt. Das Verfahren 301 endet dann mit der Vollendung der monolithischen 3D-IC in Operation 350. In einer (1) Ausführungsform beinhaltet die Vollendung der monolithischen 3D-IC nur eine Backend-Zwischenverbindungbearbeitung, die über der zweiten Transistorebene gebildet wird. Zum Beispiel können die Zwischenverbindungen der zweiten Ebene auf Deckflächen der örtlichen ebenenübergreifenden Zwischenverbindungen aufgelegt werden, um sowohl mit einem Transistor der ersten Ebene wie auch mit einer Gate-Elektrode oder einem Source/Drain eines Transistors der zweiten Ebene verbunden zu sein. In einer anderen Ausführungsform beinhaltet die Vollendung der monolithischen 3D-IC ferner zusätzliche Schichtübertragungen und zusätzliche Wiederholungen sowohl herkömmlicher Transistorherstellungstechniken wie auch einer oder mehrerer der hier beschriebenen Ausführungsformen einer örtlichen ebenenübergreifenden Zwischenverbindung.
  • Eine zusätzliche Beschreibung verschiedener Operationen, die für das Herstellungsverfahren 401 einer ebenenübergreifenden Source/Drain-Zwischenverbindung speziell sind, findet sich im Zusammenhang mit dem Ablaufdiagramm in 4A, wobei 5A–5D Querschnittsansichten eines ebenenübergreifenden Source/Drain-Zwischenverbindungsbereichs bereitstellen, da gemäß einer Ausführungsform besondere Herstellungsoperationen des Verfahrens 401 durchgeführt werden. Unter Bezugnahme auf zunächst auf 4A beginnt das Verfahren 401 bei Operation 410 mit der Bildung einer Öffnung über einem Transistor-Source/Drain-Gebiet der oberen Ebene eines Halbleiterkörpers. Wie zum Beispiel in 5A dargestellt, wird eine Maske 514 über einer ebeneninternen Dielektrikumsschicht 211 gebildet, wobei Merkmale der Maske 514 in Bezug auf ein Source/Drain-Gebiet des darunter liegenden Halbleiterkörpers 221A ausgerichtet sind. Das Verfahren 401 (4A) fährt mit Operation 420 fort, wo eine tiefe dielektrische Ätzung durchgeführt wird, um zumindest einen Teil (z. B. eine Seitenwand) eines Halbleiter-Source/Drain-Gebiets freizulegen und ein darunter liegendes Durchkontaktierungsfeld in einer unteren Transistorebene freizulegen. Wie in 5A dargestellt, entfernt die Ätzoperation 420 ein ebeneninternes Dielektrikum 211, um eine Deckfläche und zwei gegenüberliegende Seitenwände des Halbleiterkörpers 221A freizulegen, und entfernt die ebenenübergreifende Dielektrikumsschicht 210, um einen Teil der ebeneninternen Zwischenverbindungsmetallisierung 142A freizulegen, die mit einem Merkmal in der Maske 514 ausgerichtet ist. Eine herkömmliche Ätzung des Dielektrikums, wie eine anisotropische Plasmaätzung, kann für die Ätzoperation 420 verwendet werden, die einen Rest einer ebenenübergreifenden Dielektrikumsschicht 210 zurücklassen kann, die direkt unter dem Halbleiterkörper 221A angeordnet ist. Alternativ, kann eine leicht isotropische Ätzung oder eine Kombination aus anisotropischer und isotropischer Ätzung verwendet werden, um das Source/Drain-Gebiet des Transistorgrats 221A der zweiten Ebene zu hinterschneiden. 5C zeigt ferner eine spezielle Ausführungsform, wo die Operation 420 eine Bearbeitung der Doppel-Damaszener Art beinhaltet, wobei ferner Gräben 212 im ebeneninternen Dielektrikum 211 gebildet werden. Zurück zu 4A, schließt das Verfahren 401 mit Operation 440, wo die ebenenübergreifende Durchkontaktierung mit Metallisierung gefüllt und planarisiert wird. Wie in 5D dargestellt, steht die Source/Drain-Metallisierung 233A sowohl mit der ebeneninternen Zwischenverbindungsmetallisierung 142A wie auch dem Source/Drain-Gebiet des Halbleiterkörpers 221A in Kontakt.
  • Eine Beschreibung verschiedener Operationen, die für ein Herstellungsverfahren 402 einer ebenenübergreifenden Gate-Elektroden-Zwischenverbindung speziell sind, ist in Zusammenhang mit dem Ablaufdiagramm in 4B vorgesehen, wobei 6A–6C, 7A–7D, 8A–8F und 9A–9D Querschnittsansichten eines ebenenübergreifenden Gate-Elektroden-Zwischenverbindungsbereichs zeigen, während spezielle Operationen des Verfahrens 402 gemäß Ausführungsformen ausgeführt werden. Unter Bezugnahme zunächst auf 4B, beginnt das Verfahren 402 mit Operation 450 mit dem Freilegen eines Transistorkanalgebiets der oberen Ebene eines Halbleiterkörpers. Im Allgemeinen kann die Operation 450 in jeder herkömmlichen Weise für einen Ersatz-Gate-Prozess durchgeführt werden, wo ein Platzhalter- oder Dorn-Gate-Stapel (z. B. Polysilizium auf Siliziumdioxid) vom Transistor der oberen Ebene in Vorbereitung für ein Einsetzen einer Hoch-k/Metall-Gate-Elektrode entfernt wird.
  • Sobald das Platzhalter-Gate entfernt und das Halbleiterkanalgebiet freigelegt ist, kann die ebenenübergreifenden Gate-Elektroden-Zwischenverbindung vor, nach oder während des Ersatz-Gate-Prozess gebildet werden. Zum Beispiel fährt das Verfahren 402 entweder mit Operation 455 fort, wo ein vollständiger Ersatz-Gate-Stapel (Hoch-k-Dielektrikum/Metall-Gate) über dem freigelegten Kanalgebiet gebildet wird, bevor eine ebenenübergreifende Durchkontaktierung geätzt wird, oder fährt mit Operation 480 fort, wo eine ebenenübergreifende Durchkontaktierung gebildet wird, bevor ein Ersatz-Gate-Stapel über dem freigelegten Kanalgebiet gebildet wird, oder fährt mit Operation 490 fort, wo ein Ersatz-Gate-Dielektrikum über dem freigelegten Kanalgebiet gebildet wird, bevor eine ebenenübergreifende Durchkontaktierung geätzt wird. Für die letztgenannten Alternativen schneidet die ebenenübergreifende Gate-Elektroden-Zwischenverbindung im Wesentlichen den Kanalkopplungsteil der Gate-Elektrode exakt, während für die erste Alternative die ebenenübergreifende Gate-Elektroden-Zwischenverbindung einen Teil der Gate-Elektrode distal vom Kanalgebiet schneidet (z. B. wie in 1A, 1B dargestellt).
  • 6A zeigt einen ebenenübergreifenden Gate-Elektroden-Zwischenverbindungsbereich nach Operation 455, wobei ein Gate-Stapel, der ein Gate-Dielektrikum 214C (z. B. Siliziumdioxid und/oder Hoch-K-Material) und eine Gate-Elektrode 215C enthält, über einem Kanalgebiet des Halbleiterkörpers 221A gebildet wird. Zurück zu 4B, fährt das Verfahren 401 nach der Operation 455 entweder mit Operation 457 fort, wo ein Dielektrikum, das einen Teil der Gate-Elektrode distal vom Kanalgebiet umgibt, durch eine ebenenübergreifende Durchkontaktierung freigelegt wird, oder fährt mit Operation 470 fort, wo das Kanalgebiet durch eine ebenenübergreifende Durchkontaktierung freigelegt wird. 6B zeigt ein Beispiel der erstgenannten, wobei eine Maskenöffnung über der Gate-Elektrode 215C und dem ebeneninternen Dielektrikum 211 mit einer tiefen Dielektrikumsätzung des ebeneninternen Dielektrikums 211 und der ebenenübergreifenden Dielektrikumsschicht 210, die die ebenenübergreifende Durchkontaktierung 640 bildet, gebildet wird. Unter weiterer Bezugnahme auf 4B kann die tiefe Dielektrikumsätzungsoperation 459 im Wesentlichen wie für die Dielektrikumsätzungsoperation 420 (4A) beschrieben sein. Das Verfahren 402 fährt dann mit einer Metallisierungsoperation 461 fort, wo jedes geeignete Metall in der ebenenübergreifenden Durchkontaktierung abgeschieden wird, um sowohl mit einer Gate-Elektrode eines Transistors der oberen Ebene wie auch mit einem Durchkontaktierungsfeld in Kontakt zu gelangen, das an eine Anschlussklemme eines Transistors in der unteren Transistorebene gekoppelt ist. Wie zum Beispiel in 6C dargestellt, wird eine ebenenübergreifende Gate-Elektroden-Zwischenverbindung 240A, die ein Metall aufweist, das einen ohmschen Kontakt mit zumindest einer Seitenwand der Gate-Elektrode 215C und mit einem Teil der ebeneninternen Zwischenverbindung 142B herstellt, innerhalb der ebenenübergreifenden Durchkontaktierung 640 abgeschieden. Sobald die ebenenübergreifende Zwischenverbindung der Gate-Elektrode hergestellt ist, kehrt das Verfahren 402 dann zu Operation 350 des Verfahrens 301 zurück (3).
  • Für die alternative Ausführungsform, wo das Kanalgebiet durch eine ebenenübergreifende Durchkontaktierung freigelegt werden soll, wird eine Maskenöffnung über dem Kanalgebiet in Operation 470 ausgerichtet, wenn die ebenenübergreifende Durchkontaktierung nur einen Teil des Gebiets belegen soll, das zuvor vom Platzhalter-Gate belegt war, und die Gate-Elektrode wird in Operation 473 geätzt. Wie zum Beispiel in 7A dargestellt, wird die Gate-Elektrode 215C durchgeätzt, um das Gate-Dielektrikum 214C am Boden der Durchkontaktierung 740 freizulegen. Wie in 7B dargestellt, entfernt eine anschließende anisotropische Ätzung dann das Gate-Dielektrikum vom Boden der Durchkontaktierung 740. Eine Deckfläche des Halbleiterkörpers 221A kann ebenso während der Gate-Dielektrikumsätzung freigelegt werden, jedoch bleiben Seitenwände des Halbleiterkörpers 221A vom Gate-Dielektrikum bedeckt. Wie in 7C dargestellt, fährt die Durchkontaktierungsätzung mit dem Entfernen der ebenenübergreifenden Dielektrikumsschicht 210 fort, um auf der ebeneninternen Zwischenverbindung 142B zu landen. Die ebenenübergreifende Gate-Elektroden-Zwischenverbindung 240A wird dann mit einer Metallfüllungs- und Planarisierungsoperation 461 vollendet, wie hier an anderer Stelle beschrieben. Für solche Ausführungsformen führt das Verfahren 402 zu einer Gate-Elektroden-Zwischenverbindungsstruktur, die in 7D dargestellt ist, die sich von den Strukturen, die in 1A und 1B dargestellt sind, zumindest in dem Ausmaß unterscheidet, dass für die in 7D dargestellte Ausführungsform, die ebenenübergreifende Zwischenverbindung 240A der Gate-Elektrode nahe einem Kanalgebiet des Halbleiterkörpers 221A angeordnet wird, getrennt nur durch das Gate-Dielektrikum 814C. Das Verfahren 402 kehrt dann zu Verfahren 301 zur Vollendung der 3D-IC zurück.
  • Zurück zu 4B, wird in alternativen Ausführungsformen, wo das Verfahren 402 mit Operation 480 fortfährt, wobei eine ebenenübergreifende Durchkontaktierung gebildet wird, bevor ein Ersatz-Gate-Stapel über dem freigelegten Kanalgebiet gebildet wird, eine Maskenöffnung über dem Kanalgebiet gebildet, wenn die ebenenübergreifende Durchkontaktierung nur einen Teil des Gebiets belegen soll, das zuvor vom Platzhalter-Gate belegt war. Wie zum Beispiel in 8A dargestellt, definiert die Maske 805 eine Öffnung, die kleiner als die Breite des Platzhalter-Gates ist. Zurück zu 4B, wird in Operation 483 das ebenenübergreifende Dielektrikum selektiv zum Kanalhalbleiter geätzt. Zum Beispiel, wie in 8B dargestellt, wird die ebenenübergreifende Dielektrikumsschicht 210 entfernt, wobei ein Teil der ebeneninternen Zwischenverbindung 142B am Boden der ebenenübergreifenden Durchkontaktierung 840 freigelegt wird. Das Verfahren 402 (4B) fährt dann mit Operation 485 fort, wo das Gate-Dielektrikum unter Verwendung einer herkömmlichen Technik gebildet wird. Wie zum Beispiel in 8C dargestellt, wird das Gate-Dielektrikum 814C über dem freigelegten Kanalgebiet des Halbleiterkörpers 221A abgeschieden. Dann wird jedes Gate-Dielektrikum, das auf der ebeneninternen Zwischenverbindung 142B vorhanden ist, selektiv entfernt, indem zum Beispiel zuerst selektiv eine Schutzmaske 807 nur auf der Deckflächentopologie gebildet wird, wie in 8D dargestellt. Das Verfahren 402 kann dann mit dem Entfernen der Schutzmaske 807 (falls vorhanden) und dem Durchführen einer Metallfüllungs- und Planarisierungsoperation 461 fortfahren. Wie aus 8D hervorgeht, ist nach der Metallfüllung die erste ebenenübergreifende Zwischenverbindung von einer Seitenwand eines Kanalgebiets des Halbleiterkörpers 221A nur durch das Gate-Dielektrikum 814C getrennt. In weiterem Gegensatz zu gewissen anderen Ausführungsformen, die anderswo beschrieben sind, verbleibt das Gate-Dielektrikum 814C auch zwischen der ebenenübergreifenden Zwischenverbindung und ebenenübergreifenden Dielektrikumsschicht 210. Das Verfahren 402 kehrt dann zu Verfahren 301 zurück um die monolithische 3D-IC zu vollenden. In gewissen Ausführungsformen wird das Gate-Dielektrikum über einer schützenden Hartmaske angeordnet, die auf einer Deckfläche des Halbleiterkörpers vorhanden ist, wobei in diesem Fall die Entfernung des Gate-Dielektrikums von einer Deckfläche des Halbleiterkörpers, wie in 7B dargestellt, eine geringe Wirkung auf den Transistorbetrieb hat, da der Transistor im Wesentlichen eine Bi-Gate- oder Doppel-Gate Vorrichtung ist.
  • In alternativen Ausführungsformen fährt das Verfahren 402 mit Operation 490 mit der Bildung eines Ersatz-Gate-Dielektrikums über dem freigelegten Kanalgebiet vor einer Maskierung und Ätzung einer ebenenübergreifenden Durchkontaktierung in Operationen 493 bzw. 495 fort. Auch hier kann jeder Gate-Dielektrikum-Bildungsprozess in Operation 490 verwendet werden. Nach der Bildung einer geeigneten Maskenöffnung des Kanalgebiets in Operation 493 zur Einschränkung des Fußabdrucks der ebenenübergreifenden Durchkontaktierung auf kleiner als jenen des Platzhalter-Gates wird die ebenenübergreifende Durchkontaktierung in Operation 495 in einer Weise geätzt, dass das Gate-Dielektrikum und das ebenenübergreifende Dielektrikum im Wesentlichen wie im Zusammenhang mit Operation 473 und 7B, 7C beschrieben entfernt werden. Ein Beispiel einer solchen Ausführungsform ist ferner in 9A–9C dargestellt, wo ein Ätzen einer ebenenübergreifenden Durchkontaktierung 941 nach Bildung des Gate-Dielektrikums garantiert, dass kein Gate-Dielektrikum unter der Basis des Halbleiterkörpers 221A vorhanden ist. Dies ist ein strukturelles Attribut, das sich von der Gate-Dielektrikumsstruktur unterscheidet, die gebildet wird, wenn die ebenenübergreifende Durchkontaktierung geätzt wird, bevor das Gate-Dielektrikum gebildet wird (wie z. B. in 8D dargestellt). In gewissen Ausführungsformen wird das Gate-Dielektrikum über einer schützenden Hartmaske angeordnet, die auf einer Deckfläche des Halbleiterkörpers vorhanden ist. Zum Beispiel ist eine schützende Hartmaske 908 in den 9A–9D vorhanden. In solchen Ausführungsformen hat die Entfernung des Gate-Dielektrikums während der ebenenübergreifenden Durchkontaktierungsätzung eine geringe, wenn überhaupt, Wirkung auf den Transistorbetrieb, da der Transistor im Wesentlichen eine Bi-Gate- oder Doppel-Gate-Vorrichtung mit Hartmaske 908 vor Ort ist.
  • In gewissen anderen Ausführungsformen wird die Gate-Dielektrikumsätzung selektiv durchgeführt; mit einer Entfernung des Gate-Dielektrikums entlang des Bodens des Halbleitergrats und Bewahren des Gate-Dielektrikums, das auf einer Deckfläche des Halbleitergrats angeordnet ist. Zum Beispiel kann eine Schutzmaske auf der Oberseite des Gate-Dielektrikums gebildet werden, im Wesentlichen wie im Zusammenhang mit Operation 487 und 8D gezeigt wurde. Wenn das Gate-Dielektrikum vom ebenenübergreifenden Durchkontaktierungsfeld entfernt ist, fährt das Verfahren 402 in Operation 461 mit einer Metallfüllung der ebenenübergreifenden Durchkontaktierung fort. In dem speziellen Beispiel, das in 9D dargestellt ist, enthält das Füllmetall ein Arbeitsfunktionsmetall 945A und ein Bulkmetall 940A. Das Verfahren 402 kehrt dann zu Verfahren 301 (3) zur Vollendung der 3D-IC zurück.
  • 10 zeigt ein System 1000, in dem eine mobile Rechnerplattform 1005 und/oder eine Datenservermaschine 1006 eine monolithische 3D-IC mit örtlichen ebenenübergreifenden Zwischenverbindungen gemäß Ausführungsformen der vorliegenden Erfindung verwenden. Die Servermaschine 1006 kann jeder kommerzielle Server sein, der zum Beispiel eine beliebige Anzahl von Hochleistungsrechnerplattformen enthält, die in einem Gestell angeordnet und miteinander für eine elektronische Datenverarbeitung vernetzt sind, der in der beispielhaften Ausführungsform eine eingehäuste monolithische 3D-IC 1050 enthält. Die mobile Rechnerplattform 1005 kann jede tragbare Vorrichtung sein, die für jedes von elektronischer Datenanzeige, elektronischer Datenverarbeitung, drahtloser elektronischer Datenübertragung oder dergleichen konfiguriert ist. Zum Beispiel kann die mobile Rechnerplattform 1005 jedes von einem Tablet, einem Smartphone, Laptop-Computer, usw. sein und kann einen Anzeigeschirm (z. B. einen kapazitiven, induktiven, resistiven, Berührungsbildschirm), ein integriertes System 1010 auf Chip-Ebene oder Package-Ebene und eine Batterie 1015 enthalten.
  • Egal, ob innerhalb des integrierten Systems 1010, das in der erweiterten Ansicht 1020 dargestellt ist, oder als eigenständiger eingehäuster Chip innerhalb der Servermaschine 1006 angeordnet, die eingehäuste monolithische 3D-IC 1050 enthält einen Speicher-Chip (z. B. RAM) oder einen Prozessor-Chip (z. B. einen Mikroprozessor, einen Mehrfachkern-Mikroprozessor, einen Grafikprozessor oder dergleichen), der eine monolithische 3D-Architektur mit zumindest zwei Ebenen von Transistoren enthält, die durch zumindest eine örtliche ebenenübergreifende Zwischenverbindung verbunden sind. In einer Ausführungsform ist die monolithische 3D-IC 1050 ein Mikroprozessor, der einen SRAM Cache-Speicher enthält, der mehreren Zellen verwendet, von welchen jede zumindest zwei Ebenen von Transistoren hat, die durch zumindest eine örtliche ebenenübergreifende Zwischenverbindung verbunden sind. Zum Beispiel kann der SRAM Cache-Speicher die Gates der Treibertransistoren an Gates von Lasttransistoren durch ebenenübergreifende Zwischenverbindungen der Gate-Elektrode koppeln und kann Drains der Treibertransistoren an Drains der Lasttransistoren durch Source/Drain- ebenenübergreifende Zwischenverbindungen koppeln, im Wesentlichen wie hier an anderer Stelle beschrieben. Eine oder mehrere ebenenübergreifende(n) Zwischenverbindung(en) können eine Gate-Elektrode oder ein Source/Drain-Halbleitergebiet eines n-Typ Transistors in einer oberen Ebene einer SRAM-Zelle schneiden und ferner elektrisch an eine Anschlussklemme eines p-Typ Transistors koppeln, der sich in einer unteren Ebene derselben SRAM-Zelle befindet. Die monolithische 3D-IC 1050 kann ferner an eine Platine, ein Substrat oder ein Zwischenstück 1060 gemeinsam mit einer oder mehreren von einer integrierten Leistungsmanagementschaltung (PMIC) 1030, RF (drahtlosen) integrierten Schaltung (RFIC) 1025, die einen Breitband-RF (drahtlosen) Sender und/oder Empfänger (TX/RX) enthält (die z. B. ein digitales Basisband und ein analoges Front-End-Modul enthält, das ferner einen Leistungsverstärker auf einem Sendepfad und einen rauscharmen Verstärker auf einem Empfangspfad aufweist) und einer Steuerung dafür 1035 gekoppelt sein.
  • Funktionell kann die PMIC 1030 eine Batterieleistungsregulierung, DC-DC-Umwandlung usw. durchführen und hat somit einen Eingang, der an die Batterie 1015 gekoppelt ist, und einen Ausgang, der anderen funktionellen Modulen eine Stromversorgung bereitstellt. Wie ferner dargestellt, hat in der beispielhaften Ausführungsform der RFIC 1025 einen Ausgang, der an eine Antenne (nicht dargestellt) gekoppelt ist, um einen bzw. eines von zahlreichen drahtlosen Standards oder Protokollen auszuführen, einschließlich, ohne aber darauf beschränkt zu sein Wi-Fi (IEEE 802.11 Familie), WiMAX (IEEE 802.16 Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen davon, wie auch sämtlich andere drahtlose Protokolle, die als 3G, 4G, 5G und darüber hinaus gestaltet sind. In alternativen Implementierungen kann jedes dieser Module auf Platinenebene auf separaten ICs integriert sein, die an das Package-Substrat der monolithischen 3D-IC 1050 gekoppelt sind, oder innerhalb einer einzelnen IC, die an das Package-Substrat der monolithischen 3D-IC 1050 gekoppelt ist.
  • 11 ist ein Funktionsblockdiagramm einer Rechnervorrichtung 1100, die gemäß zumindest einigen Implementierungen der vorliegenden Offenbarung angeordnet ist. Die Rechnervorrichtung 1100 kann sich zum Beispiel im Inneren der Plattform 1005 oder Servermaschine 1006 befinden und enthält ferner eine Hauptplatine 1102, die eine Reihe von Komponenten aufnimmt, wie, ohne aber darauf beschränkt zu sein, einen Prozessor 1104 (z. B. einen Anwendungsprozessor), der örtliche ebenenübergreifende Zwischenverbindungen wie hier besprochen und zumindest einen Kommunikations-Chip 1106 enthalten kann. in Ausführungsformen zumindest einen von dem der Prozessor 1104, einen oder mehrere Kommunikations-Chips 1106 oder dergleichen. Der Prozessor 1104 kann physisch und/oder elektrisch an die Hauptplatine 1102 gekoppelt sein. In einigen Beispielen enthält der Prozessor 1104 eine integrierte Schaltung, die im Prozessor 1104 eingehäust ist. Im Allgemeinen kann sich der Begriff ”Prozessor” oder ”Mikroprozessor” auf jede Vorrichtung oder jeden Teil einer Vorrichtung beziehen, die bzw. der elektronische Daten von Registern und/oder vom Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten umzuwandeln, die in Registern und/oder dem Speicher gespeichert werden können.
  • In verschiedenen Beispielen können ein oder mehrere Kommunikations-Chip(s) 1106 auch physisch und/oder elektrisch an die Hauptplatine 1102 gekoppelt sein. In weiteren Implementierungen können die Kommunikations-Chips 1106 Teil des Prozessors 1104 sein. Abhängig von ihren Anwendungen kann die Rechnervorrichtung 1100 andere Komponenten enthalten, die physisch und elektrisch an die Hauptplatine 1102 gekoppelt sein können oder nicht. Diese anderen Komponenten enthalten, ohne aber darauf beschränkt zu sein, einen flüchtigen Speicher (z. B. DRAM), nicht flüchtigen Speicher (z. B. ROM), Flash-Speicher, einen Grafikprozessor, einen Digitalsignalprozessor, einen Kryptoprozessor, einen Chipsatz, eine Antenne, eine Berührungsbildschirmanzeige, eine Berührungsbildschirmsteuerung, eine Batterie, einen Audio-Codec, einen Video-Codec, einen Leistungsverstärker, eine globale Navigationssystem-(GPS)Vorrichtung, einen Kompass, einen Beschleunigungsmesser, ein Gyroskop, einen Lautsprecher, eine Kamera und eine Massenspeichervorrichtung (wie ein Festplattenlaufwerk, ein Solid-State-Laufwerk (SSD), eine Compact Disk (CD), eine Digital Versatile Disk (DVD) und so weiter) oder dergleichen.
  • Kommunikations-Chips 1106 können drahtlose Kommunikationen für die Übertragung von Daten zu und von der Rechnervorrichtung 1100 ermöglichen. Der Begriff ”drahtlos” und seine Ableitungen kann zum Beschreiben von Schaltungen, Vorrichtungen, Systemen, Verfahren, Techniken, Kommunikationskanälen, usw. verwendet werden, die Daten durch die Verwendung von modulierter elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Begriff impliziert nicht, dass die zugehörigen Vorrichtungen keine Drähte enthalten, obwohl dies in einigen Ausführungsformen der Fall sein könnte. Kommunikations-Chips 1106 können eine Reihe drahtloser Standards oder Protokolle implementieren, einschließlich, ohne aber darauf beschränkt zu sein, jener, die hier anderswo beschrieben sind. Wie besprochen, kann die Rechnervorrichtung 1100 mehrere Kommunikations-Chips 706 enthalten. Zum Beispiel kann ein erster Kommunikations-Chip drahtlosen Kommunikationen kürzerer Reichweite, wie Wi-Fi und Bluetooth, zugeordnet sein und ein zweiter Kommunikations-Chip kann drahtlosen Kommunikationen längerer Reichweite zugeordnet sein, wie GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und anderen.
  • Wie in einer hier beschriebenen Implementierung verwendet, bezieht sich der Begriff ”Modul” auf jede Kombination von Software, Firmware und/oder Hardware, die zum Bereitstellen der hier beschriebenen Funktionalität konfiguriert ist. Die Software kann als Software-Paket, Code und/oder Anweisungssatz oder Anweisungen verkörpert sein und ”Hardware”, wie in einer der hier beschriebenen Implementierungen verwendet, kann zum Beispiel im Einzelnen oder in jeder Kombination einen hartverdrahteten Schaltkreis, einen programmierbaren Schaltkreis, einen Zustandsmaschinenschaltkreis und/oder Firmware enthalten, die Anweisungen speichert, die von einem programmierbaren Schaltkreis ausführbar sind. Die Module können, gemeinsam oder einzeln, als Schaltkreis verkörpert sein, der Teil eines größeren Systems bildet, zum Beispiel, eine integrierte Schaltung (IC), ein System on-Chip (SoC) und so weiter.
  • Während gewisse hier angeführte Merkmale unter Bezugnahme auf verschiedene Implementierungen beschrieben wurden, soll diese Beschreibung nicht in einschränkendem Sinn ausgelegt werden. Somit werden verschiedene Modifizierungen der hier beschriebenen Implementierungen wie auch andere Implementierungen, die für Fachleute auf dem Gebiet offensichtlich sind, auf das sich die vorliegende Offenbarung bezieht, als im Wesen und Umfang der vorliegenden Offenbarung angesehen.
  • Die folgenden Beispiele betreffen besondere beispielhafte Ausführungsformen.
  • Eine vertikal integrierte mikroelektronische Vorrichtung kann einen ersten Transistor, der einen ersten Halbleiterkörper enthält, der sich lateral innerhalb einer ersten Transistorebene erstreckt, die über einem Substrat angeordnet ist, einen zweiten Transistor, der einen zweiten Halbleiterkörper enthält, der sich lateral innerhalb einer zweiten Transistorebene erstreckt, die über dem Substrat angeordnet ist und durch eine oder mehrere ebenenübergreifenden Dielektrikumsschichten vertikal von der ersten Transistorebene getrennt ist, und eine Gate-Elektrode, die über einem Kanalgebiet zwischen einem Paar von Source/Drain-Gebieten des zweiten Halbleiterkörpers angeordnet ist, enthalten, so dass eine erste ebenenübergreifende Zwischenverbindung vorhanden ist, die die Gate-Elektrode oder eines der Source/Drain-Gebiete schneidet, sich durch zumindest eine der einen oder mehreren ebenenübergreifenden Dielektrikumsschicht(en) erstreckt und elektrisch mit einer Anschlussklemme des ersten Transistors gekoppelt ist.
  • In einem weiteren Beispiel ist die zweite Transistorebene über der ersten Transistorebene angeordnet, wobei der zweite Halbleiterkörper über der einen oder den mehreren ebenenübergreifenden Dielektrikumsschicht(en) angeordnet ist, der zweite Halbleiterkörper einen Grat aufweist und die erste ebenenübergreifende Zwischenverbindung entlang zumindest einer Seitenwand eines Source/Drain-Gebiets des Grats angeordnet ist.
  • In einem weiteren Beispiel ist die zweite Transistorebene über der ersten Transistorebene angeordnet, wobei der zweite Halbleiterkörper über der einen oder den mehreren ebenenübergreifenden Dielektrikumsschicht(en) angeordnet ist, der zweite Halbleiterkörper einen Grat aufweist und die erste ebenenübergreifende Zwischenverbindung entlang zumindest zwei gegenüberliegenden Seitenwänden eines Source/Drain-Gebiets des Grats angeordnet ist und elektrisch mit einem Source/Drain-Gebiet des ersten Halbleiterkörpers gekoppelt ist.
  • In einem weiteren Beispiel ist die zweite Transistorebene über der ersten Transistorschicht angeordnet, wobei der zweite Halbleiterkörper über der einen oder den mehreren ebenenübergreifenden Dielektrikumsschicht(en) angeordnet ist und die erste ebenenubergreifende Zwischenverbindung durch eine erste dazwischen liegende Zwischenverbindungsmetallisierung elektrisch an die Anschlussklemme gekoppelt ist, die unter der zweiten Transistorebene angeordnet ist.
  • In einem weiteren Beispiel ist die zweite Transistorebene über der ersten Transistorebene angeordnet, wobei der zweite Halbleiterkörper über der einen oder den mehreren ebenenübergreifenden Dielektrikumsschicht(en) angeordnet ist und die erste ebenenübergreifende Zwischenverbindung entlang zumindest einer Seitenwand der Gate-Elektrode angeordnet ist.
  • In einem weiteren Beispiel ist die zweite Transistorebene über der ersten Transistorebene angeordnet, wobei der zweite Halbleiterkörper über der einen oder den mehreren ebenenübergreifenden Dielektrikumsschicht(en) angeordnet ist, der zweite Halbleiterkörper einen Grat aufweist, die erste ebenenübergreifende Zwischenverbindung entlang zumindest einer Seitenwand eines Source/Drain-Gebiets des Grats angeordnet ist und die Vorrichtung ferner eine zweite ebenenübergreifende Zwischenverbindung hat, die entlang zumindest einer Seitenwand der Gate-Elektrode angeordnet ist und sich durch zumindest eine der einen oder mehreren ebenenübergreifenden Dielektrikumsschicht(en) erstreckt und elektrisch mit einem Transistor in der ersten Transistorebene verbunden ist.
  • In einem weiteren Beispiel ist die zweite Transistorebene über der ersten Transistorebene angeordnet, wobei der zweite Halbleiterkörper über der einen oder den mehreren ebenenübergreifenden Dielektrikumsschicht(en) angeordnet ist, der zweite Halbleiterkörper einen Grat aufweist, die erste ebenenübergreifende Zwischenverbindung entlang zumindest zwei gegenüberliegenden Seitenwänden eines Source/Drain-Gebiets des Grats angeordnet ist, elektrisch mit einer Source/Drain-Anschlussklemme durch eine erste dazwischen liegende Zwischenverbindungsmetallisierung gekoppelt ist, die unter der zweiten Transistorebene angeordnet ist und die Vorrichtung ferner eine zweite ebenenübergreifende Zwischenverbindung hat, die entlang zumindest einer Seitenwand der Gate-Elektrode angeordnet ist, sich durch zumindest eine der einen oder mehreren ebenenübergreifenden Dielektrikumsschicht(en) erstreckt, elektrisch mit einem Transistor in der ersten Transistorebene durch eine zweite dazwischen liegende Zwischenverbindungsmetallisierung verbunden ist, die unter der zweiten Transistorebene angeordnet ist.
  • In einem weiteren Beispiel ist die erste ebenenübergreifende Zwischenverbindung von einer Seitenwand eines Kanalgebiets des zweiten Halbleiterkörpers nur durch ein Gate-Dielektrikum getrennt.
  • In einem weiteren Beispiel ist die erste ebenenübergreifende Zwischenverbindung von einer Seitenwand eines Kanalgebiets des zweiten Halbleiterkörpers nur durch ein Gate-Dielektrikum getrennt und wobei das Gate-Dielektrikum ferner zwischen der ersten ebenenübergreifenden Zwischenverbindung und zumindest einer der einen oder mehreren ebenenübergreifenden Dielektrikumsschicht(en) angeordnet ist.
  • In einem weiteren Beispiel ist die erste ebenenübergreifende Zwischenverbindung von einer Seitenwand eines Kanalgebiets des zweiten Halbleiterkörpers nur durch ein Gate-Dielektrikum getrennt und wobei die erste ebenenübergreifende Zwischenverbindung in direktem Kontakt mit zumindest einer der einen oder mehreren ebenenübergreifenden Dielektrikumsschicht(en) steht.
  • In einem weiteren Beispiel kann ein 3D SRAM Cache-Speicher mehrere Ebenen von Transistoren in jeder 3D SRAM-Zelle haben, die durch eine der oben genannten beispielhaften örtlichen ebenenübergreifenden Zwischenverbindungsstrukturen gekoppelt sind.
  • Beispielsweise hat die 3D SRAM Bitzelle zwei Lasttransistoren, die auf einer ersten Transistorebene über einem Substrat angeordnet sind, zwei Treibertransistoren und zwei Pass-Gate-Transistoren, die auf einer zweiten Transistorebene über der ersten Transistorebene angeordnet sind, mit einer dazwischen angeordneten ebenenübergreifenden Dielektrikumsschicht, ein erstes Paar von ebenenübergreifenden Zwischenverbindungen, von welchen jede mit einem Halbleiter-Drain-Gebiet eines der Treibertransistoren in Kontakt steht und sich durch die ebenenübergreifende Dielektrikumsschicht erstreckt, und ein zweites Paar von ebenenübergreifenden Zwischenverbindungen, von welchen jede mit einer Gate-Elektrode eines der Treibertransistoren in Kontakt steht und sich durch die ebenenübergreifende Dielektrikumsschicht erstreckt. In einem weiteren Beispiel sind das erste und zweite Paar von ebenenübergreifenden Zwischenverbindungen elektrisch an eine Anschlussklemme der Lasttransistoren gekoppelt.
  • In einem weiteren Beispiel einer 3D SRAM-Zelle weisen die Last- und Treibertransistoren lateral orientierte Grate auf mit Halbleiterkanalgebieten, die über ersten Flächen des Substrats angeordnet sind, die neben den Halbleiter-Drain-Gebieten liegen, die über zweiten Flächen des Substrats angeordnet sind, und das erste und zweite Paar von ebenenübergreifenden Zwischenverbindungen sind elektrisch an Anschlussklemmen der Lasttransistoren gekoppelt und erstrecken sich vertikal durch die ebenenübergreifende Dielektrikumsschicht, im Wesentlichen orthogonal zu den lateral orientierten Graten.
  • In einem weiteren Beispiel einer 3D SRAM-Zelle ist eine von dem ersten Paar und eine von dem zweiten Paar von ebenenübergreifenden Zwischenverbindungen elektrisch an eine Drain-Anschlussklemme eines ersten der zwei Lasttransistoren und eine Gate-Elektrode eines zweiten der zwei Lasttransistoren gekoppelt, während eine andere von dem ersten Paar und eine andere von dem zweiten Paar von ebenenübergreifenden Zwischenverbindungen elektrisch an eine Drain-Anschlussklemme des zweiten der zwei Lasttransistoren und eine Gate-Elektrode des ersten der zwei Lasttransistoren gekoppelt ist. Ferner ist jede von dem ersten Paar von ebenenübergreifenden Zwischenverbindungen entlang zumindest zwei gegenüberliegenden Seitenwänden des Drain-Gebiets angeordnet und steht mit einer separaten dazwischen liegenden Zwischenverbindungsmetallisierung in Kontakt, die unter dem zweiten Transistor angeordnet ist, während jede von dem zweiten Paar von ebenenübergreifenden Zwischenverbindungen entlang zumindest einer Seitenwand der Gate-Elektrode oder zumindest einer Seitenwand eines Halbleiterkanalgebiets eines der Treibertransistoren angeordnet ist und mit einer der separaten dazwischen liegenden Zwischenverbindungsmetallisierungen in Kontakt steht.
  • In einem weiteren Beispiel enthält ein Mikroprozessor einen SRAM Cache-Speicher, wobei der SRAM Cache-Speicher ferner die monolithische 3D SRAM-Zelle enthält. In einem weiteren Beispiele enthält eine mobile Rechnerplattform den Mikroprozessor wie auch einen Anzeigeschirm, der kommunikativ an den Mikroprozessor gekoppelt ist und einen drahtlosen Sender/Empfänger, der kommunikativ an den Mikroprozessor gekoppelt ist.
  • In einem Beispiel eines Verfahrens zum Herstellen einer vertikal integrierten mikroelektronischen Vorrichtung kann das Verfahren ein Empfangen eines ersten Transistors, der über einem Substrat angeordnet ist, ein Anordnen eines zweiten Transistors über dem ersten Transistor, so dass eine oder mehrere ebenenübergreifenden Dielektrikumsschicht(en) dazwischen angeordnet sind und ein Verbinden des ersten und zweiten Transistors durch Ätzen einer ersten ebenenübergreifenden Durchkontaktierung, die eine Gate-Elektrode oder ein Halbleiter-Source/Drain-Gebiet des zweiten Transistors schneidet, sich durch zumindest eine der einen oder mehreren ebenenübergreifenden Dielektrikumsschicht(en) erstreckt, und ein Freilegen eines ersten leitenden Durchkontaktierungsfeldes, das elektrisch an den ersten Transistor gekoppelt ist und dann ein Abscheiden einer ersten ebenenübergreifenden Zwischenverbindung in der ersten ebenenübergreifenden Durchkontaktierung enthalten, wobei das Metall sowohl mit dem ersten Durchkontaktierungsfeld wie auch mit zumindest einem von der Gate-Elektrode und dem Halbleiter-Source/Drain-Gebiet in Kontakt steht.
  • In einem weiteren Beispiel eines Herstellungsverfahrens ist das Halbleiter-Source/Drain-Gebiet in einem Teil eines Halbleitergrats angeordnet, legt ein Ätzen der ersten ebenenübergreifenden Durchkontaktierung zumindest eine Gratseitenwand frei, weist ein Abscheiden der ersten ebenenübergreifenden Zwischenverbindung ferner ein Abscheiden einer Source/Drain-Metallisierung auf zumindest der Gratseitenwand auf und ist die erste Durchkontaktierungsfeld ein Teil einer Zwischenverbindungsmetallisierung, die zumindest mit einem von einer Gate-Elektrode oder einem Halbleiter-Source/Drain-Gebiet des ersten Transistors in Kontakt steht.
  • In einem weiteren Beispiel eines Herstellungsverfahrens ist das Halbleiter-Source/Drain-Gebiet in einem Halbleitergrat angeordnet, legt ein Ätzen der ersten ebenenübergreifenden Durchkontaktierung eine Oberseite und zwei gegenüberliegende Gratseitenwände frei und legt ferner einen Teil einer ebeneninternen Zwischenverbindungsmetallisierung frei, die mit einem Halbleiter-Source/Drain-Gebiet des ersten Transistors in Kontakt steht, und weist ein Abscheiden der ersten ebenenübergreifenden Zwischenverbindung ferner ein Abscheiden einer Source/Drain-Diffusionsmetallisierung auf der Gratoberseite, auf den zwei Gratseitenwänden und auf dem freigelegten Teil der ebeneninternen Zwischenverbindungsmetallisierung auf.
  • In einem weiteren Beispiel eines Herstellungsverfahrens legt ein Ätzen der ersten ebenenübergreifenden Durchkontaktierung eine Gate-Elektrodenoberseite und eine Gate-Elektrodenseitenwand frei, weist ein Abscheiden der ersten ebenenübergreifenden Zwischenverbindung ferner ein Abscheiden einer Gate-Kontaktmetallisierung auf der Gate-Elektrodenoberseite und Seitenwand und das erste Durchkontaktierungsfeld auf, das ein Teil einer Zwischenverbindungsmetallisierung ist, die zumindest mit einem von einer Gate-Elektrode oder einem Halbleiter-Source/Drain-Gebiet des ersten Transistors in Kontakt steht.
  • In einem weiteren Beispiel eines Herstellungsverfahrens Bilden eines Durchkontaktierungsfeldes der zweiten Ebene auf einer Deckfläche der ersten ebenenübergreifenden Zwischenverbindung für eine elektrische Verbindung sowohl mit dem ersten Transistor wie auch mit der Gate-Elektrode oder dem Source/Drain des zweiten Transistors.
  • In einem weiteren Beispiel eines Herstellungsverfahrens bildet das Halbleiter-Source/Drain-Gebiet einen Teil eines Halbleitergrats, legt ein Ätzen der ersten ebenenübergreifenden Durchkontaktierung zwei gegenüberliegende Seitenwände des Source/Drain-Gebiets frei, weist ein Abscheiden der ersten ebenenübergreifenden Zwischenverbindung ferner ein Abscheiden einer Source/Drain-Diffusionsmetallisierung auf zumindest den zwei gegenüberliegenden Source/Drain-Seitenwänden auf und weist das Verfahren ferner ein Verbinden des zweiten Transistors mit einem Transistor in der ersten Transistorebene durch Ätzen einer zweiten ebenenübergreifenden Durchkontaktierung auf, die zumindest eine Seitenwand der Gate-Elektrode des zweiten Transistor freilegt, sich durch zumindest eine der einen oder mehreren ebenenübergreifenden Dielektrikumsschicht(en) erstreckt und ein zweites leitendes Durchkontaktierungsfeld freilegt, das an zumindest eines von einer Gate-Elektrode oder einem Halbleiter-Source/Drain-Gebiet des Transistors in der ersten Transistorebene elektrisch gekoppelt ist, und dann Abscheiden einer zweiten ebenenübergreifenden Zwischenverbindung in der zweiten ebenenübergreifenden Durchkontaktierung, wobei die zweite ebenenübergreifende Zwischenverbindung sowohl mit der Gate-Elektrode wie auch dem zweiten Durchkontaktierungsfeld in Kontakt steht.
  • In einem weiteren Beispiel eines Herstellungsverfahrens weist ein Ätzen der ersten ebenenübergreifenden Durchkontaktierung ferner ein Ätzen durch eine Gate-Dielektrikumsschicht und ein Abscheiden der ersten ebenenübergreifenden Zwischenverbindung ferner ein Abscheiden einer Gate-Elektrodenmetallisierung auf einen verbleibenden Teil des Gate-Dielektrikums auf.
  • In einem weiteren Beispiel eines Herstellungsverfahrens weist ein Ätzen der ersten ebenenübergreifenden Durchkontaktierung ferner ein Ätzen durch eine Gate-Dielektrikumsschicht nach einem Ätzen durch die eine oder mehreren ebenenübergreifende(n) Dielektrikumsschicht(en) und ein Abscheiden der ersten ebenenübergreifenden Zwischenverbindung ferner ein Abscheiden einer Gate-Elektrodenmetallisierung auf einen verbleibenden Teil des Gate-Dielektrikums auf.
  • In einem weiteren Beispiel eines Herstellungsverfahrens weist ein Ätzen der ersten ebenenübergreifenden Durchkontaktierung ferner ein Ätzen durch eine Gate-Dielektrikumsschicht vor einem Ätzen durch die eine oder mehreren ebenenübergreifende(n) Dielektrikumsschicht(en) und ein Abscheiden der ersten ebenenübergreifenden Zwischenverbindung ferner ein Abscheiden einer Gate-Elektrodenmetallisierung auf einen verbleibenden Teil des Gate-Dielektrikums auf.
  • In einem weiteren Beispiel eines Herstellungsverfahrens weist ein Ätzen der ersten ebenenübergreifenden Durchkontaktierung ferner ein Ätzen durch eine Gate-Dielektrikumsschicht nach einem Bilden einer Schutzmaske über einem Teil der Gate-Dielektrikumsschicht, die auf einer Deckfläche eines Halbleiterkörper angeordnet ist, und ein Abscheiden der ersten ebenenübergreifenden Zwischenverbindung ferner ein Abscheiden einer Gate-Elektrodenmetallisierung auf einen verbleibenden Teil des Gate-Dielektrikums auf.
  • Es wird erkannt werden, dass die Erfindung nicht auf die derart beschriebenen Ausführungsformenbeschränkt ist, sondern mit einer Modifizierung und Abänderung ausgeführt werden kann, ohne vom Umfang der beiliegenden Ansprüche abzuweichen. Zum Beispiel können die oben genannten Ausführungsformen eine spezielle Kombination von Merkmalen enthalten. Die oben genannten Ausführungsformen sind jedoch in dieser Hinsicht nicht beschränkt und in verschiedenen Implementierungen können die oben genannten Ausführungsformen die Verwendung nur eines Teilsatzes solcher Merkmale, die Verwendung einer anderen Reihenfolge solcher Merkmale, die Verwendung einer anderen Kombination solcher Merkmale und/oder die Verwendung zusätzlicher Merkmale neben jenen Merkmalen, die ausdrücklich angeführt sind enthalten. Der Umfang der Erfindung sollte daher unter Bezugnahme auf die beiliegenden Ansprüche bestimmt werden, gemeinsam mit dem vollem Umfang von Äquivalenten, zu welchen solche Ansprüche berechtigt sind.

Claims (25)

  1. Vertikale integrierte mikroelektronische Vorrichtung, aufweisend: einen ersten Transistor, der einen ersten Halbleiterkörper enthält, der sich lateral innerhalb einer ersten Transistorebene erstreckt, die über einem Substrat angeordnet ist; einen zweiten Transistor, enthaltend: einen zweiten Halbleiterkörper, der sich lateral innerhalb einer zweiten Transistorebene erstreckt, die über dem Substrat angeordnet ist und durch eine oder mehrere ebenenübergreifende Dielektrikumsschicht(en) vertikal von der ersten Transistorebene getrennt ist; und eine Gate-Elektrode, die über einem Kanalgebiet zwischen einem Paar von Source/Drain-Gebieten des zweiten Halbleiterkörpers angeordnet ist; und eine erste ebenenübergreifende Zwischenverbindung, die die Gate-Elektrode oder eines der Source/Drain-Gebiete schneidet, sich durch zumindest eine der einen oder mehreren ebenenübergreifenden Dielektrikumsschicht(en) erstreckt und elektrisch mit einer Anschlussklemme des ersten Transistors gekoppelt ist.
  2. Vorrichtung nach Anspruch 1, wobei: die zweite Transistorebene über der ersten Transistorebene angeordnet ist, wobei der zweite Halbleiterkörper über der einen oder den mehreren ebenenübergreifenden Dielektrikumsschicht(en) angeordnet ist; der zweite Halbleiterkörper einen Grat aufweist; und die erste ebenenübergreifende Zwischenverbindung entlang zumindest einer Seitenwand eines Source/Drain-Gebiets des Grats angeordnet ist.
  3. Vorrichtung nach Anspruch 1, wobei: die zweite Transistorebene über der ersten Transistorebene angeordnet ist, wobei der zweite Halbleiterkörper über der einen oder den mehreren ebenenübergreifenden Dielektrikumsschicht(en) angeordnet ist; der zweite Halbleiterkörper einen Grat aufweist; und die erste ebenenübergreifende Zwischenverbindung entlang zumindest zwei gegenüberliegenden Seitenwänden eines Source/Drain-Gebiets des Grats angeordnet ist und elektrisch mit einem Source/Drain-Gebiet des ersten Halbleiterkörpers gekoppelt ist.
  4. Vorrichtung nach Anspruch 1, wobei: die zweite Transistorebene über der ersten Transistorschicht angeordnet ist, wobei der zweite Halbleiterkörper über der einen oder den mehreren ebenenübergreifenden Dielektrikumsschicht(en) angeordnet ist; und die erste ebenenübergreifende Zwischenverbindung durch eine erste dazwischen liegende Zwischenverbindungsmetallisierung elektrisch an die Anschlussklemme gekoppelt ist, die unter der zweiten Transistorebene angeordnet ist.
  5. Vorrichtung nach Anspruch 1, wobei: die zweite Transistorebene über der ersten Transistorebene angeordnet ist, wobei der zweite Halbleiterkörper über der einen oder den mehreren ebenenübergreifenden Dielektrikumsschicht(en) angeordnet ist; und die erste ebenenübergreifende Zwischenverbindung entlang zumindest einer Seitenwand der Gate-Elektrode angeordnet ist.
  6. Vorrichtung nach Anspruch 1, wobei: die zweite Transistorebene über der ersten Transistorebene angeordnet ist, wobei der zweite Halbleiterkörper über der einen oder den mehreren ebenenübergreifenden Dielektrikumsschicht(en) angeordnet ist; der zweite Halbleiterkörper einen Grat aufweist; die erste ebenenübergreifende Zwischenverbindung entlang zumindest einer Seitenwand eines Source/Drain-Gebiets des Grats angeordnet ist; und wobei die Vorrichtung ferner aufweist: eine zweite ebenenübergreifende Zwischenverbindung, die entlang zumindest einer Seitenwand der Gate-Elektrode angeordnet ist und sich durch zumindest eine der einen oder mehreren ebenenübergreifenden Dielektrikumsschicht(en) erstreckt und elektrisch mit einem Transistor in der ersten Transistorebene verbunden ist.
  7. Vorrichtung nach Anspruch 1, wobei: die zweite Transistorebene über der ersten Transistorebene angeordnet ist, wobei der zweite Halbleiterkörper über der einen oder den mehreren ebenenübergreifenden Dielektrikumsschicht(en) angeordnet ist; der zweite Halbleiterkörper einen Grat aufweist; die erste ebenenübergreifende Zwischenverbindung entlang zumindest zwei gegenüberliegenden Seitenwänden eines Source/Drain-Gebiets des Grats angeordnet ist, elektrisch mit einer Source/Drain-Anschlussklemme durch eine erste dazwischen liegende Zwischenverbindungsmetallisierung gekoppelt ist, die unter der zweiten Transistorebene angeordnet ist; und wobei die Vorrichtung ferner aufweist: eine zweite ebenenübergreifende Zwischenverbindung, die entlang zumindest einer Seitenwand der Gate-Elektrode angeordnet ist, sich durch zumindest eine der einen oder mehreren ebenenübergreifenden Dielektrikumsschicht(en) erstreckt, elektrisch mit einem Transistor in der ersten Transistorebene durch eine zweite dazwischen liegende Zwischenverbindungsmetallisierung verbunden ist, die unter der zweiten Transistorebene angeordnet ist.
  8. Vorrichtung nach Anspruch 1, wobei die erste ebenenübergreifende Zwischenverbindung von einer Seitenwand eines Kanalgebiets des zweiten Halbleiterkörpers nur durch ein Gate-Dielektrikum getrennt ist.
  9. Vorrichtung nach Anspruch 1, wobei die erste ebenenübergreifende Zwischenverbindung von einer Seitenwand eines Kanalgebiets des zweiten Halbleiterkörpers nur durch ein Gate-Dielektrikum getrennt ist und wobei das Gate-Dielektrikum ferner zwischen der ersten ebenenübergreifenden Zwischenverbindung und zumindest einer der einen oder mehreren ebenenübergreifenden Dielektrikumsschicht(en) angeordnet ist.
  10. Vorrichtung nach Anspruch 1, wobei die erste ebenenübergreifende Zwischenverbindung von einer Seitenwand eines Kanalgebiets des zweiten Halbleiterkörpers nur durch ein Gate-Dielektrikum getrennt ist und wobei die erste ebenenübergreifende Zwischenverbindung in direktem Kontakt mit zumindest einer der einen oder mehreren ebenenübergreifenden Dielektrikumsschicht(en) steht.
  11. Monolithische dreidimensionale (3D) SRAM-Zelle, aufweisend: zwei Lasttransistoren, die auf einer ersten Transistorebene über einem Substrat angeordnet sind; zwei Treibertransistoren und zwei Pass-Gate-Transistoren, die auf einer zweiten Transistorebene über der ersten Transistorebene angeordnet sind, mit einer dazwischen angeordneten ebenenübergreifenden Dielektrikumsschicht; ein erstes Paar von ebenenübergreifenden Zwischenverbindungen, von welchen jede mit einem Halbleiter-Drain-Gebiet eines der Treibertransistoren in Kontakt steht und sich durch die ebenenübergreifende Dielektrikumsschicht erstreckt; und ein zweites Paar von ebenenübergreifenden Zwischenverbindungen, von welchen jede mit einer Gate-Elektrode eines der Treibertransistoren in Kontakt steht und sich durch die ebenenübergreifende Dielektrikumsschicht erstreckt.
  12. 3D SRAM-Zelle nach Anspruch 11, wobei: die Last- und Treibertransistoren lateral orientierte Grate aufweisen mit Halbleiterkanalgebieten, die über ersten Flächen des Substrats angeordnet sind, die neben den Halbleiter-Drain-Gebieten liegen, die über zweiten Flächen des Substrats angeordnet sind; und das erste und zweite Paar von ebenenübergreifenden Zwischenverbindungen elektrisch an Anschlussklemmen der Lasttransistoren gekoppelt sind und sich vertikal durch die ebenenübergreifende Dielektrikumsschicht, im Wesentlichen orthogonal zu den lateral orientierten Graten erstrecken.
  13. 3D SRAM-Zelle nach Anspruch 11, wobei: eine von dem erste Paar und eine von dem zweiten Paar von ebenenübergreifenden Zwischenverbindungen elektrisch an eine Drain-Anschlussklemme eines ersten der zwei Lasttransistoren und eine Gate-Elektrode eines zweiten der zwei Lasttransistoren gekoppelt ist; eine andere von dem ersten Paar und eine andere von dem zweiten Paar von ebenenübergreifenden Zwischenverbindungen elektrisch an eine Drain-Anschlussklemme des zweiten der zwei Lasttransistoren und eine Gate-Elektrode des ersten der zwei Lasttransistoren gekoppelt ist; jede von dem ersten Paar von ebenenübergreifenden Zwischenverbindungen entlang zumindest zwei gegenüberliegenden Seitenwänden des Drain-Gebiets angeordnet ist und mit einer separaten dazwischen liegenden Zwischenverbindungsmetallisierung in Kontakt steht, die unter der zweiten Transistorebene angeordnet ist; und jede von dem zweiten Paar von ebenenübergreifenden Zwischenverbindungen entlang zumindest einer Seitenwand der Gate-Elektrode oder zumindest einer Seitenwand eines Halbleiterkanalgebiets eines der Treibertransistoren angeordnet ist und mit einer der separaten dazwischen liegenden Zwischenverbindungsmetallisierungen in Kontakt steht.
  14. Mikroprozessor, aufweisend: einen SRAM Cache-Speicher, wobei der SRAM Cache-Speicher ferner die 3D SRAM-Zelle nach Anspruch 11 aufweist.
  15. Mobile Rechnerplattform, aufweisend: den Mikroprozessor nach Anspruch 14; einen Anzeigeschirm, der kommunikativ an den Mikroprozessor gekoppelt ist; und einen drahtlosen Sender/Empfänger, der kommunikativ an den Mikroprozessor gekoppelt ist.
  16. Verfahren zum Herstellen einer vertikal integrierten mikroelektronischen Vorrichtung, wobei das Verfahren aufweist: Aufnehmen eines ersten Transistors, der über einem Substrat angeordnet ist; Anordnen eines zweiten Transistors über dem ersten Transistor, so dass eine oder mehrere ebenenübergreifende(n) Dielektrikumsschicht(en) dazwischen angeordnet ist/sind; und Verbinden des ersten und zweiten Transistors durch: Ätzen einer ersten ebenenübergreifenden Durchkontaktierung, die: zumindest eines von einer Gate-Elektrode und einem Halbleiter-Source/Drain-Gebiet des zweiten Transistors schneidet; sich durch zumindest eine der einen oder mehreren ebenenübergreifenden Dielektrikumsschicht(en) erstreckt; und ein erstes leitendes Durchkontaktierungsfeld freilegt, das elektrisch an den ersten Transistor gekoppelt ist; und Abscheiden einer ersten ebenenübergreifenden Zwischenverbindung in der ersten ebenenübergreifenden Durchkontaktierung, wobei das Metall der ersten ebenenübergreifenden Zwischenverbindung sowohl mit dem ersten Durchkontaktierungsfeld wie auch mit zumindest einem von der Gate-Elektrode und dem Halbleiter-Source/Drain-Gebiet in Kontakt steht.
  17. Verfahren nach Anspruch 16, wobei: das Halbleiter-Source/Drain-Gebiet in einem Teil eines Halbleitergrats angeordnet ist; ein Ätzen der ersten ebenenübergreifenden Durchkontaktierung zumindest eine Gratseitenwand freilegt; ein Abscheiden der ersten ebenenübergreifenden Zwischenverbindung ferner ein Abscheiden einer Source/Drain-Metallisierung auf zumindest der Gratseitenwand aufweist; und das erste Durchkontaktierungsfeld ein Teil einer Zwischenverbindungsmetallisierung ist, die zumindest mit einem von einer Gate-Elektrode oder einem Halbleiter-Source/Drain-Gebiet des ersten Transistors in Kontakt steht.
  18. Verfahren nach Anspruch 16, wobei: das Halbleiter-Source/Drain-Gebiet in einem Halbleitergrat angeordnet ist; ein Ätzen der ersten ebenenübergreifenden Durchkontaktierung eine Oberseite und zwei gegenüberliegende Gratseitenwände freilegt und ferner einen Teil einer ebeneninternen Zwischenverbindungsmetallisierung freilegt, die mit einem Halbleiter-Source/Drain-Gebiet des ersten Transistors in Kontakt steht; und ein Abscheiden der ersten ebenenübergreifenden Zwischenverbindung ferner ein Abscheiden einer Source/Drain-Diffusionsmetallisierung auf der Gratoberseite, auf den zwei Gratseitenwänden und auf dem freigelegten Teil der ebeneninternen Zwischenverbindungsmetallisierung aufweist.
  19. Verfahren nach Anspruch 16, wobei: ein Ätzen der ersten ebenenübergreifenden Durchkontaktierung eine Gate-Elektrodenoberseite und eine Gate-Elektrodenseitenwand freilegt; ein Abscheiden der ersten ebenenübergreifenden Zwischenverbindung ferner ein Abscheiden einer Gate-Kontaktmetallisierung auf der Gate-Elektrodenoberseite und Seitenwand aufweist; und das erste Durchkontaktierungsfeld ein Teil einer Zwischenverbindungsmetallisierung ist, die zumindest mit einem von einer Gate-Elektrode oder einem Halbleiter-Source/Drain-Gebiet des ersten Transistors in Kontakt steht.
  20. Verfahren nach Anspruch 16, ferner aufweisend: Bilden eines Durchkontaktierungsfeldes der zweiten Ebene auf einer Deckfläche der ersten ebenenübergreifenden Zwischenverbindung für eine elektrische Verbindung sowohl mit dem ersten Transistor wie auch mit der Gate-Elektrode oder dem Source/Drain des zweiten Transistors.
  21. Verfahren nach Anspruch 16, wobei: das Halbleiter-Source/Drain-Gebiet einen Teil eines Halbleitergrats bildet; ein Ätzen der ersten ebenenübergreifenden Durchkontaktierung zwei gegenüberliegende Seitenwände des Source/Drain-Gebiets freilegt; ein Abscheiden der ersten ebenenübergreifenden Zwischenverbindung ferner ein Abscheiden einer Source/Drain-Diffusionsmetallisierung auf zumindest den zwei gegenüberliegenden Source/Drain-Seitenwänden aufweist; und wobei das Verfahren ferner ein Verbinden des zweiten Transistors mit einem Transistor in der ersten Transistorebene durch Ätzen einer zweiten ebenenübergreifenden Durchkontaktierung aufweist, die: zumindest eine Seitenwand der Gate-Elektrode des zweiten Transistors freilegt; sich durch zumindest eine der einen oder mehreren ebenenübergreifenden Dielektrikumsschicht(en) erstreckt; und ein zweites leitendes Durchkontaktierungsfeld freilegt, das an zumindest eines von einer Gate-Elektrode oder einem Halbleiter-Source/Drain-Gebiet des Transistors in der ersten Transistorebene elektrisch gekoppelt ist; und Abscheiden einer zweiten ebenenübergreifenden Zwischenverbindung in der zweiten ebenenübergreifenden Durchkontaktierung, wobei die zweite ebenenübergreifende Zwischenverbindung sowohl mit der Gate-Elektrode wie auch dem zweiten Durchkontaktierungsfeld in Kontakt steht.
  22. Verfahren nach Anspruch 16, wobei: ein Ätzen der ersten ebenenübergreifenden Durchkontaktierung ferner ein Ätzen durch eine Gate-Dielektrikumsschicht aufweist; und ein Abscheiden der ersten ebenenübergreifenden Zwischenverbindung ferner ein Abscheiden einer Gate-Elektrodenmetallisierung auf einen verbleibenden Teil des Gate-Dielektrikums aufweist.
  23. Verfahren nach Anspruch 16, wobei: ein Ätzen der ersten ebenenübergreifenden Durchkontaktierung ferner ein Ätzen durch eine Gate-Dielektrikumsschicht nach einem Ätzen durch die eine oder mehreren ebenenübergreifende(n) Dielektrikumsschicht(en) aufweist; und ein Abscheiden der ersten ebenenübergreifenden Zwischenverbindung ferner ein Abscheiden einer Gate-Elektrodenmetallisierung auf einen verbleibenden Teil des Gate-Dielektrikums aufweist.
  24. Verfahren nach Anspruch 16, wobei: ein Ätzen der ersten ebenenübergreifenden Durchkontaktierung ferner ein Ätzen durch eine Gate-Dielektrikumsschicht vor einem Ätzen durch die eine oder mehreren ebenenübergreifende(n) Dielektrikumsschicht(en) aufweist; und ein Abscheiden der ersten ebenenübergreifenden Zwischenverbindung ferner ein Abscheiden einer Gate-Elektrodenmetallisierung auf einen verbleibenden Teil des Gate-Dielektrikums aufweist.
  25. Verfahren nach Anspruch 16, wobei: ein Ätzen der ersten ebenenübergreifenden Durchkontaktierung ferner ein Ätzen durch eine Gate-Dielektrikumsschicht nach einer Bildung einer Schutzmaske über einem Teil der Gate-Dielektrikumsschicht aufweist, die auf einer Deckfläche eines Halbleiterkörpers angeordnet ist; und ein Abscheiden der ersten ebenenübergreifenden Zwischenverbindung ferner ein Abscheiden einer Gate-Elektrodenmetallisierung auf einen verbleibenden Teil des Gate-Dielektrikums aufweist.
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