DE102019135734A1 - 3d-1t1c-stapel-dram-struktur und fertigungsverfahren - Google Patents

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Abstract

Hier offenbarte Ausführungsformen beinhalten dreidimensionale 3D-Arrays aus Speicherzellen und Verfahren zum Bilden solcher Vorrichtungen. Bei einer Ausführungsform umfasst eine Speichervorrichtung eine Substratoberfläche und ein dreidimensionales (3D) Array aus Speicherzellen über der Substratoberfläche. Bei einer Ausführungsform umfasst jede Speicherzelle einen Transistor und einen Kondensator. Bei einer Ausführungsform umfasst der Transistor jeder Speicherzelle einen Halbleiterkanal, wobei ein erstes Ende des Halbleiterkanals elektrisch mit einer Bitleitung gekoppelt ist, die im Wesentlichen parallel zu der Substratoberfläche verläuft, und ein zweites Ende des Halbleiterkanals elektrisch mit dem Kondensator gekoppelt ist. Der Transistor kann auch ein Gate-Dielektrikum auf einer Oberfläche des Halbleiterkanals zwischen dem ersten Ende und dem zweiten Ende des Halbleiterkanals umfassen. Bei einer Ausführungsform wird das Gate-Dielektrikum durch eine Wortleitung kontaktiert, die im Wesentlichen senkrecht zu der Substratoberfläche verläuft.

Description

  • TECHNISCHES GEBIET
  • Ausführungsformen der Offenbarung liegen in dem Gebiet von Halbleiterstrukturen und -verarbeitung und insbesondere von 3D-Stapel-dynamischer-Direktzugriffsspeicher(DRAM)-Strukturen und Verfahren zum Fertigen solcher Vorrichtungen.
  • HINTERGRUND
  • Typischerweise werden DRAM-Architekturen (für entweder DRAM oder eDRAM) mit einer Einzelschichtkonfiguration gebildet. Eine weitere Skalierung solcher Vorrichtungen ist schwierig, da die Kondensatoren groß sein müssen und erfordern, dass entweder ein grabenartiger Kondensator gebildet wird oder ein Kondensator-über-Bitleitung(COB: Capacitor Over Bitline)-Kondensator in den oberen Metallschichten gebildet wird. Diese Einschränkungen beschränken die Fähigkeit, die Speicherdichte von Vorrichtungen zu erhöhen.
  • Figurenliste
    • 1A ist eine Draufsichtveranschaulichung einer einzelnen Schicht eines dreidimensionalen (3D) Speicherarrays gemäß einer Ausführungsform.
    • 1B ist eine Draufsichtveranschaulichung einer einzelnen Speicherzelle in einer Schicht eines 3D-Speicherarrays mit einem auf die Struktur überlagerten Schaltbild gemäß einer Ausführungsform.
    • 2A ist eine Draufsichtveranschaulichung einer Speicherzelle in einem 3D-Speicherarray gemäß einer Ausführungsform.
    • 2B ist eine Draufsichtveranschaulichung einer Speicherzelle in einem 3D-Speicherarray mit einem kreuzförmigen Kondensator gemäß einer Ausführungsform.
    • 2C ist eine Draufsichtveranschaulichung einer Speicherzelle in einem 3D-Speicherarray mit einem Kondensator, der sich zu der Bitleitung hin zurückbiegt, gemäß einer Ausführungsform.
    • 2D ist eine Draufsichtveranschaulichung einer Speicherzelle in einem 3D-Speicherarray mit einem fingerartig verschränkten Kondensator gemäß einer Ausführungsform.
    • 3A ist eine perspektivische Veranschaulichung eines Stapels, der mehrere leitfähige Schichten umfasst, die mit mehreren ersten Isolationsschichten alternieren, gemäß einer Ausführungsform.
    • 3B ist eine Draufsichtveranschaulichung einer Maske, die zum Strukturieren des Stapels verwendet wird, gemäß einer Ausführungsform.
    • 4 ist eine perspektivische Veranschaulichung des strukturierten Stapels, der ein Bitleitungsgebiet und ein Speicherzellengebiet beinhaltet, gemäß einer Ausführungsform.
    • 5 ist eine perspektivische Veranschaulichung nach dem Bilden einer Abstandshalterschicht entlang Seitenwandoberflächen der Bitleitungsgebiete gemäß einer Ausführungsform.
    • 6A ist eine perspektivische Veranschaulichung nach dem Anordnen einer zweiten Isolationsschicht über dem strukturierten Stapel und dem Bilden erster Gräben, um Transistorgebiete freizulegen.
    • 6B ist eine Draufsichtveranschaulichung einer Schicht des strukturierten Stapels in 6A gemäß einer Ausführungsform.
    • 6C ist eine Draufsichtveranschaulichung nach dem Entfernen von Opferkanalgebieten mit einer Hohlraumätzung gemäß einer Ausführungsform.
    • 6D ist eine Draufsichtveranschaulichung nach dem Anordnen des Halbleiterkanals und des Gate-Dielektrikums in den Hohlräumen gemäß einer Ausführungsform.
    • 6E ist eine Draufsichtveranschaulichung nach dem Anordnen von Wortleitungen in den ersten Gräben gemäß einer Ausführungsform.
    • 7 ist eine perspektivische Veranschaulichung des strukturierten Stapels nach dem Anordnen von Wortleitungen in den ersten Gräben gemäß einer Ausführungsform.
    • 8A ist eine perspektivische Veranschaulichung nach dem Bilden zweiter Gräben durch die zweite Isolationsschicht, um Kondensatorgebiete freizulegen, gemäß einer Ausführungsform.
    • 8B ist eine Draufsichtveranschaulichung einer Schicht des strukturierten Stapels in 8A gemäß einer Ausführungsform.
    • 8C ist eine Draufsichtveranschaulichung nach dem Anordnen eines Kondensatordielektrikums über den Kondensatorelektroden gemäß einer Ausführungsform.
    • 8D ist eine Draufsichtveranschaulichung nach dem Anordnen von Masseelektroden in den zweiten Gräben gemäß einer Ausführungsform.
    • 8E ist eine perspektivische Veranschaulichung des strukturierten Stapels nach dem Anordnen der Masseelektroden in den zweiten Gräben gemäß einer Ausführungsform.
    • 9 ist eine Querschnittsveranschaulichung des strukturierten Stapels, die eine Treppenkonfiguration der gestapelten Bitleitungen zeigt, gemäß einer Ausführungsform.
    • 10 ist ein Schaltbild der Schaltungsanordnung einer Speichervorrichtung gemäß einer Ausführungsform.
    • 11 veranschaulicht eine Rechenvorrichtung gemäß einer Implementierung einer Ausführungsform der Offenbarung.
    • 12 ist ein Interposer, der eine oder mehrere Ausführungsformen der Offenbarung implementiert.
  • BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Hier beschriebene Ausführungsformen umfassen 3D-Stapel-DRAM-Strukturen und Verfahren zum Bilden solcher Vorrichtungen. In der folgenden Beschreibung werden zahlreiche spezielle Einzelheiten, wie etwa spezielle Integrations- und Materialbedingungen, dargelegt, um ein umfassendes Verständnis von Ausführungsformen der vorliegenden Offenbarung zu vermitteln. Es wird für einen Fachmann ersichtlich sein, dass Ausführungsformen der vorliegenden Offenbarung ohne diese speziellen Einzelheiten umgesetzt werden können. In anderen Fällen werden wohlbekannte Merkmale, wie etwa Gestaltungslayouts integrierter Schaltkreise, nicht ausführlich beschrieben, um Ausführungsformen der vorliegenden Offenbarung nicht unnötig zu verschleiern. Außerdem versteht es sich, dass die verschiedenen Ausführungsformen, die in den Figuren gezeigt sind, veranschaulichende Repräsentationen sind und nicht notwendigerweise maßstabsgetreu gezeichnet sind.
  • Eine gewisse Terminologie kann in der folgenden Beschreibung auch lediglich zum Zweck der Bezugnahme verwendet werden und soll dementsprechend nicht beschränkend sein. Zum Beispiel beziehen sich Ausdrücke wie „oberer“, „unterer“, „oberhalb“, „unterhalb“, „unten“ und „oben“ auf Richtungen in den Zeichnungen, auf die Bezug genommen wird. Ausdrücke, wie etwa „vorne“, „hinten“, „Rückseite“ und „Seite“, beschreiben die Orientierung und/oder Lage von Teilen der Komponente innerhalb eines konsistenten, aber willkürlichen Bezugsrahmens, der durch Bezugnahme auf den Text und die assoziierten Zeichnungen, die die besprochene Komponente beschreiben, klargemacht wird. Eine solche Terminologie beinhaltet möglicherweise die oben speziell erwähnten Wörter, Ableitungen davon und Wörter mit ähnlicher Bedeutung.
  • Wie oben angemerkt, ist das Skalieren von DRAM, um eine erhöhte Speicherdichte bereitzustellen, derzeit durch große Kondensatorkonfigurationen beschränkt. Entsprechend beinhalten hier offenbarte Ausführungsformen Speichervorrichtungen mit 3D-Stapel-DRAM-Zellen. Bei einer Ausführungsform kann jede Schicht der Speichervorrichtung eine Bitleitung und mehrere Speicherzellen umfassen. Bei einer Ausführungsform können die Speicherzellen einen Transistor und einen Kondensator umfassen. Der Transistor und Kondensator jeder Speicherzelle können so orientiert sein, dass sie sich in einer Ebene befinden, die im Wesentlichen parallel zu einer darunterliegenden Substratoberfläche ist. Da der Transistor und Kondensator jeder Speicherzelle in einer einzigen Ebene liegen, können die Speicherzellen in der vertikalen Richtung gestapelt werden, um eine erhöhte Speicherdichte bereitzustellen. Ausführungsformen ermöglichen auch eine Fertigung jeder Schicht der Speichervorrichtung im Wesentlichen parallel. Entsprechend ermöglichen Ausführungsformen, dass die Komplexität und die Kosten des Fertigens von 3D-Stapel-DRAM-Zellen reduziert werden.
  • Nun unter Bezugnahme auf 1A ist eine Draufsichtveranschaulichung einer einzelnen Schicht 102 einer Speichervorrichtung gezeigt. Während der Einfachheit halber eine einzelne Schicht 102 gezeigt ist, versteht es sich, dass die Speichervorrichtung eine oder mehrere Schichten 102 umfassen kann, die in der vertikalen Richtung (d. h. aus der Ebene in 1A heraus) gestapelt sind. Zum Beispiel kann die Speichervorrichtung zwei oder mehr Schichten 102, vier oder mehr Schichten 102, acht oder mehr Schichten 102, sechzehn oder mehr Schichten 102 umfassen. Insbesondere ist die Anzahl an Schichten 102 der Speichervorrichtung möglicherweise nur durch die Möglichkeiten verfügbarer Lithografie-, Ätz- und Abscheidungswerkzeuge beschränkt.
  • Bei einer Ausführungsform kann jede Schicht 102 mehrere Speicherzellen 150 umfassen, die lateral von einer Isolationsschicht 112 umgeben sind. Bei einer Ausführungsform kann die Isolationsschicht 112 beliebige geeignete Isolatoren, wie etwa ein beliebiges geeignetes Oxid oder Nitrid, beinhalten. Bei manchen Ausführungsformen kann die Isolationsschicht 112 ein Zwischenschichtdielektrikum(IILD: Interlayer Dielectric) sein, das dotiert oder undotiert sein kann. In 1A ist ein Array aus vier Speicherzellen 150 in der Schicht 102 gezeigt. Bei anderen Ausführungsformen kann jede Schicht 102 eine oder mehrere Speicherzellen 150, zwei oder mehr Speicherzellen 150, vier oder mehr Speicherzellen 150, sechs oder mehr Speicherzellen oder acht oder mehr Speicherzellen 150 umfassen. Bei einer Ausführungsform kann jede Speicherzelle 150 einen Transistor 170 und einen Kondensator 160 umfassen.
  • Bei einer Ausführungsform kann der Transistor 170 einen Halbleiterkanal 175 umfassen. Der Halbleiterkanal 175 kann ein Dünnfilmhalbleitermaterial sein. Bei manchen Ausführungsformen kann der Halbleiterkanal 175 mit einem Niedertemperaturabscheidungsprozess abgeschieden werden, der zur Verwendung in den Back-End-Of-Line(BEOL)-Metallschichten eines Die geeignet ist. Zum Beispiel kann der Halbleiterkanal 175 aus einem amorphen, polykristallinen oder kristallinen Halbleiter oder einem amorphen, polykristallinen oder kristallinen halbleitenden Oxid gebildet sein. Bei manchen Ausführungsformen kann der Halbleiterkanal 175 aus Folgendem gebildet sein: einem amorphen, polykristallinen oder kristallinen Gruppe-III-V-Material, amorphem, polykristallinem oder kristallinem Silicium; amorphem, polykristallinem oder kristallinem Germanium; amorphem, polykristallinem oder kristallinem Siliciumgermanium; amorphem, polykristallinem oder kristallinem Galliumarsenid; amorphem, polykristallinem oder kristallinem Indiumantimonid; amorphem, polykristallinem oder kristallinem Indiumgalliumarsenid; amorphem, polykristallinem oder kristallinem Galliumantimonid; amorphem, polykristallinem oder kristallinem Zinnoxid; amorphem, polykristallinem oder kristallinem Indiumgalliumoxid (IGO); oder amorphem, polykristallinem oder kristallinem Indiumgalliumzinkoxid (IGZO).
  • Bei einer Ausführungsform kann ein erstes Ende des Halbleiterkanals 175 durch eine Bitleitung 105 kontaktiert werden und kann ein von dem ersten Ende gegenüberliegendes zweites Ende des Halbleiterkanals 175 durch den Kondensator 160 kontaktiert werden. Bei einer Ausführungsform kann sich der Halbleiterkanal 175 in eine Richtung (d. h. zwischen dem ersten Ende und dem zweiten Ende) erstrecken, die im Wesentlichen senkrecht zu der Richtung ist, in der sich die Bitleitung 105 erstreckt. Des Weiteren können der Halbleiterkanal 175 und die Bitleitung 105 in im Wesentlichen derselben Ebene orientiert sein, wie in 1A gezeigt ist. Bei einer Ausführungsform kontaktiert die Bitleitung 105 den Halbleiterkanal 175 mehrerer Transistoren 150. Zum Beispiel kontaktiert die Bitleitung 105 in 1A den Halbleiterkanal 175 von vier Transistoren 150.
  • Bei einer Ausführungsform kann die Bitleitung 105 einen Abstandshalter 107 aufweisen, der entlang Seitenwandoberflächen gebildet ist. Bei einer Ausführungsform kann der Abstandshalter 107 eine elektrische Isolation für die Bitleitung 105 bereitstellen. Zum Beispiel kann der Abstandshalter 107 die Bitleitung 105 elektrisch von der Wortleitung 115 isolieren. Insbesondere kann die Wortleitung 115, wie in 1A gezeigt, durch den Abstandshalter 107, der Teile der Wortleitung 115 und der Bitleitung 105 direkt kontaktiert, von der Bitleitung 105 getrennt werden. Bei einer Ausführungsform kann der Abstandshalter ein beliebiges geeignetes Isolationsmaterial sein, wie etwa ein mit Kohlenstoff dotiertes Oxid, Siliciumnitrid, Siliciumoxid oder andere Carbide oder Nitride (z. B. Siliciumcarbid, mit Kohlenstoff dotiertes Siliciumnitrid und Siliciumoxinitrid). Die Wortleitungen 115 und die Bitleitungen 105 können aus einem beliebigen geeigneten leitfähigen Material, wie etwa einem Metall (z. B. Kupfer, Kobalt, Wolfram, Titan, Aluminium, Ruthenium usw.) gebildet sein.
  • Bei einer Ausführungsform kann der Transistor 170 ferner ein Gate-Dielektrikum 177 umfassen, das über einer Oberfläche des Halbleiterkanals 175 positioniert ist. Bei einer Ausführungsform kann die Gate-Dielektrikum-Schicht 177 den Halbleiterkanal 175 von einer Wortleitung 115 trennen, die als die Gate-Elektrode für die Speicherzelle 150 dient. Das Gate-Dielektrikum 177 kann ein High-k-Dielektrikum-Material, wie etwa zum Beispiel Siliciumoxid, Aluminiumoxid, oder ein High-k-Dielektrikum, wie etwa Hafniumoxid, umfassen. Allgemeiner kann das Gate-Dielektrikum 177 Elemente, wie etwa Hafnium, Silicium, Sauerstoff, Titan, Tantal, Lanthan, Aluminium, Zirconium, Barium, Strontium, Yttrium, Blei, Scandium, Niob und Zink, beinhalten. Beispiele für Materialien, die in dem Gate-Dielektrikum 177 verwendet werden können, können unter anderem Hafniumoxid, Hafniumsiliciumoxid, Lanthanoxid, Lanthanaluminiumoxid, Zirconiumoxid, Zirconiumsiliciumoxid, Tantaloxid, Titanoxid, Bariumstrontiumtitanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Tantaloxid, Tantalsiliciumoxid, Bleiscandiumtantaloxid und Bleizinkniobat beinhalten. Bei manchen Ausführungsformen kann das Gate-Dielektrikum 177 ein mehrschichtiges Gate-Dielektrikum sein, das mehrere unterschiedliche Materialien beinhaltet.
  • Bei einer Ausführungsform wird jede der Speicherzellen 150 in einer Schicht 102 durch unterschiedliche Wortleitungen 115 kontaktiert. Die Wortleitungen 115 können sich in einer Richtung erstrecken, die im Wesentlichen senkrecht zu der Ebene der Bitleitung 105 (d. h. aus der Ebene aus 1A heraus) ist. Entsprechend kann jede Wortleitung 115 als die Gate-Elektrode zu Speicherzellen 150 in unterschiedlichen Schichten der Speichervorrichtungen dienen, wie unten ausführlicher beschrieben wird.
  • Bei einer Ausführungsform kann jeder Kondensator 160 eine Kondensatorelektrode 168, ein Kondensatordielektrikum 164 und eine Masseelektrode 162 umfassen. Bei einer Ausführungsform kann die Kondensatorelektrode 168 das zweite Ende des Halbleiterkanals 175 kontaktieren. Das heißt, in dem Transistor 170 kann die Bitleitung 105 als die Source-Elektrode betrachtet werden und kann die Kondensator-Elektrode 168 als die Drain-Elektrode betrachtet werden. Bei einer Ausführungsform kann das Kondensatordielektrikum 164 laterale Oberflächen der Kondensatorelektrode 168 umgeben. Zum Beispiel kann, wie in 1A gezeigt, das Kondensatordielektrikum 164 eine U-Form um einen Teil der Kondensatorelektrode 168 herum bilden. Des Weiteren kann das Kondensatordielektrikum 164 über einer oberen Oberfläche und unteren Oberfläche (aus der Ebene aus 1A heraus) der Kondensatorelektrode 168 gebildet werden. Bei einer Ausführungsform kann das Kondensatordielektrikum 164 ein beliebiges geeignetes High-k-Dielektrikum-Material sein, wie etwa jene oben mit Bezug auf das Gate-Dielektrikum 177 beschriebenen. Zum Beispiel kann das Kondensatordielektrikum 164 Hafniumoxid sein.
  • Bei einer Ausführungsform kann eine Masseelektrode 162 durch das Kondensatordielektrikum 164 von der Kondensatorelektrode 168 separiert sein. Obwohl sie als eine Masseelektrode 162 bezeichnet wird, versteht es sich, dass die Masseelektrode 162 auf einem beliebigen gewünschten Potential gehalten werden kann. Bei einer Ausführungsform kann die Masseelektrode 162 in einer U-Form um das Kondensatordielektrikum 164 herumgewickelt sein, wie in 1A gezeigt ist. Bei einer Ausführungsform kann eine Oberfläche 167 der Masseelektrode 162 im Wesentlichen komplanar mit einer Oberfläche 169 des Kondensatordielektrikums 164 sein. Bei einer Ausführungsform kann sich die Masseelektrode 162 in eine Richtung erstrecken, die im Wesentlichen orthogonal zu der Richtung der Bitleitung 105 ist. Von daher kann jede Masseelektrode 162 als die Masseelektrode für mehrere Kondensatoren 160 dienen, die übereinander gestapelt sind. Bei einer Ausführungsform kann sich die Masseelektrode 162 in eine Richtung erstrecken, die im Wesentlichen parallel zu der Richtung ist, in der sich die Wortleitung 115 erstreckt.
  • Nun unter Bezugnahme auf 1B ist eine Draufsichtveranschaulichung einer Speicherzelle in einer Schicht 102 mit einem über der Struktur überlagerten Schaltbild gemäß einer Ausführungsform gezeigt. Die Speicherzelle in 1B ist im Wesentlichen jenen in 1A veranschaulichten ähnlich, mit der Ausnahme, dass das Schaltbild bereitgestellt ist, um klarer zu veranschaulichen, wie die Speichervorrichtung funktioniert. Wie gezeigt, erstreckt sich die Bitleitung entlang dem Transistor 1T und zweigt zu diesem hin ab. Der erste Anschluss des Transistors 1T ist mit der Bitleitung gekoppelt und der zweite Anschluss des Transistors 1T ist mit dem Kondensator 1C gekoppelt. Bei einer Ausführungsform fungiert die Wortleitung als die Gate-Elektrode für den Transistor 1T. Bei einer Ausführungsform ist der zweite Anschluss des Kondensators 1C mit der Masseelektrode gekoppelt. Wie gezeigt, stellt die Kombination eine Speicherzelle mit einer 1T1C-Konfiguration bereit. Des Weiteren beinhalten Ausführungsformen eine Speicherzelle mit einer 1T1C-Konfiguration, bei der der Transistor 1T und der Kondensator 1C in derselben Ebene liegen.
  • Nun unter Bezugnahme auf 2A-2D sind verschiedene Draufsichtveranschaulichungen von Speicherzellen mit verschiedenen Kondensatorkonfigurationen gemäß verschiedenen Ausführungsformen gezeigt. Es versteht sich, dass die in 2A-2D veranschaulichten Kondensatorkonfigurationen von beispielhafter Natur sind und der Kondensator eine beliebige gewünschte Form annehmen kann, um eine gewünschte Kapazität bereitzustellen. Des Weiteren ist das Kondensatordielektrikum 264 als selektiv über nur der Kondensatorelektrode 268 abgeschieden gezeigt. Eine solche Ausführungsform kann mit einer High-k-Dielektrikum-Abscheidung erhalten werden, die selektiv gegenüber dem leitfähigen Material der Kondensatorelektrode 268 ist. Jedoch versteht es sich, dass das Kondensatordielektrikum 264 auch konform abgeschieden werden kann. Bei einer solchen Ausführungsform kann das High-k-Dielektrikum-Material auch zwischen der Isolationsschicht 212 und der Masseelektrode 262 vorhanden sein.
  • Nun unter Bezugnahme auf 2A ist eine Speicherzelle 250, die im Wesentlichen jenen in 1A gezeigten Speicherzellen 150 ähnlich ist, gemäß einer Ausführungsform gezeigt. Insbesondere kann die Speicherzelle 250 eine Bitleitung 205, einen Abstandshalter 207 entlang Seitenwänden der Bitleitung 205, einen Halbleiterkanal 275, ein Gate-Dielektrikum 277, eine Wortleitung 215, eine Kondensatorelektrode 268, ein Kondensatordielektrikum 264 und eine Masseelektrode 262 umfassen.
  • Wie gezeigt, kann der Halbleiterkanal 275 durch eine Erweiterung 269 von der Bitleitung 205 mit der Bitleitung 205 gekoppelt werden. Die Erweiterung 269 kann durch den Abstandshalter 207 hindurchgehen und das erste Ende des Halbleiterkanals 275 direkt kontaktieren. Bei einer Ausführungsform kann die Kondensatorelektrode 268 das zweite Ende des Halbleiterkanals 275 kontaktieren und sich im Wesentlichen orthogonal zu dem Halbleiterkanal 275 erstrecken. Entsprechend kann sich die Kondensatorelektrode 268 in eine Richtung erstrecken, die im Wesentlichen parallel zu der Bitleitung 205 ist. Ähnlich 1A können das Kondensatordielektrikum 264 und die Masseelektrode 262 eine U-Form bilden, die die Kondensatorelektrode 268 teilweise umgibt.
  • Nun unter Bezugnahme auf 2B ist eine Draufsichtveranschaulichung einer Speicherzelle 250 mit einer kreuzförmigen Kondensatorelektrode 268 gemäß einer Ausführungsform gezeigt. Bei einer Ausführungsform kann die Kondensatorelektrode 268 einen ersten Teil 268A , der sich im Wesentlichen parallel zu der Bitleitung 205 erstreckt, und einen zweiten Teil 268B , der sich im Wesentlichen orthogonal zu der Bitleitung 205 erstreckt, umfassen. Der zweite Teil 268B der Kondensatorelektrode 268 kann den ersten Teil 268A der Kondensatorelektrode 268 schneiden. Bei einer Ausführungsform kann die Verwendung einer solchen Kondensatorkonfiguration einen erhöhten Oberflächenbereich für den Kondensator bereitstellen und die Leistungsfähigkeit der Speicherzelle verbessern.
  • Nun unter Bezugnahme auf 2C ist eine Draufsichtveranschaulichung einer Speicherzelle 250 mit einer Kondensatorelektrode mit einem ersten Teil 268A und einem zweiten Teil 268B , der sich zurück zu der Bitleitung 205 hin erstreckt, gemäß einer Ausführungsform gezeigt. Bei einer Ausführungsform können sich der zweite Teil 268B und der erste Teil 268A schneiden und im Wesentlichen orthogonal zueinander sein. Bei einer Ausführungsform kann der zweite Teil 268B , der sich zurück zu der Bitleitung 205 hin erstreckt, einen zusätzlichen Oberflächenbereich bereitstellen, um die Kapazität zu erhöhen.
  • Nun unter Bezugnahme auf 2D ist eine Draufsichtveranschaulichung einer Speicherzelle 250 mit einer Kondensatorelektrode 268 mit mehreren Zinken 268p, die fingerartig mit Zinken 262P der Masseelektrode 262 verschränkt sind, gemäß einer Ausführungsform gezeigt. Bei einer Ausführungsform erhöhen die fingerartig verschränkten Zinken 268P und 262P den Oberflächenbereich des Kondensators und verbessern daher die Leistungsfähigkeit.
  • Nun unter Bezugnahme auf 3A ist eine perspektivische Veranschaulichung eines Stapels 320, der zum Bilden einer Speichervorrichtung 300 gezeigt ist, gemäß einer Ausführungsform gezeigt. Bei einer Ausführungsform kann der Stapel 320 über einem darunterliegenden Substrat 301 positioniert sein. Das darunterliegende Substrat 301 kann ein beliebiges Substrat oder eine beliebige Schicht sein. Zum Beispiel kann das Substrat 301 eine Vorrichtungsschicht eines Halbleiter-Die sein. Bei anderen Ausführungsformen kann das Substrat 301 eine Metallschicht in dem BEOL-Stapel eines Die sein.
  • Bei einer Ausführungsform kann der Stapel 320 mehrere leitfähige Schichten 304 und mehrere erste Isolatorschichten 306 umfassen. Die leitfähigen Schichten 304 können sich in einer alternierenden Struktur mit den Isolatorschichten 306 befinden. Das heißt, bei manchen Ausführungsformen kann jede leitfähige Schicht 304 sandwichartig zwischen Isolatorschichten 306 eingeschlossen sein. Wie in den folgenden Figuren ersichtlich wird, wird jede leitfähige Schicht 304 verwendet, um eine Schicht zu fertigen, die eine Bitleitung und ein Array aus Speicherzellen umfasst. Entsprechend kann der Stapel 320 verwendet werden, um ein 3D-Array aus gestapelten Speicherzellen zu fertigen.
  • Nun unter Bezugnahme auf 3B ist eine Draufsichtveranschaulichung einer Maske 390, die zum Strukturieren des Stapels 310 verwendet werden kann, gemäß einer Ausführungsform gezeigt. Bei einer Ausführungsform kann die Maske 390 ein Bitleitungsgebiet 391 und mehrere Speicherzellengebiete 392 beinhalten. Das Bitleitungsgebiet 391 kann eine Öffnung sein, die bei manchen Ausführungsformen im Wesentlichen rechteckig ist. Bei einer Ausführungsform sind vier Speicherzellengebiete 392 gezeigt. Jedoch versteht es sich, dass eine beliebige Anzahl an Speicherzellengebieten 392 mit dem Bitleistungsgebiet 391 gekoppelt sein kann.
  • Bei einer Ausführungsform kann das Speicherzellengebiet 392 Öffnungen für ein Transistorgebiet 393 und ein Kondensatorgebiet 394 umfassen. Insbesondere ist die Öffnung für das Kondensatorgebiet als im Wesentlichen rechteckig gezeigt. Eine solche Öffnung kann verwendet werden, um einen Kondensator ähnlich der in 2A gezeigten Kondensatorkonfiguration zu bilden. Jedoch versteht es sich, dass andere Kondensatorkonfigurationen (z. B. ähnlich den in 2B-2D gezeigten Kondensatorkonfigurationen oder beliebige andere Konfigurationen) vorgenommen werden können, indem die Form der Öffnung in dem Kondensatorgebiet 394 geändert wird.
  • Nun unter Bezugnahme auf 4 ist eine perspektivische Veranschaulichung einer Speichervorrichtung 400 nach dem Strukturieren des Stapels (z. B. unter Verwendung eines Ätzprozesses mit hohem Aspektverhältnis in Verbindung mit einer Maske 390), um einen strukturierten Stapel 421 zu bilden, gemäß einer Ausführungsform gezeigt. Wie gezeigt, werden das Bitleitungsgebiet 391 und das Speicherzellengebiet 392 der Maske 390 in den Stapel 320 transferiert, um den strukturierten Stapel 421 zu bilden. Das heißt, jede Schicht des Stapels 320 ist im Wesentlichen parallel strukturiert, um den strukturierten Stapel zu bilden. Entsprechend wird nur ein einziger lithografischer Vorgang benötigt, um den strukturierten Stapel 421 zu bilden. Bei der veranschaulichten Ausführungsform kann das Substrat 401 durch eine der ersten Isolationsschichten 406 bedeckt werden. Bei anderen Ausführungsformen kann das Substrat 401 freigelegt werden.
  • Bei einer Ausführungsform kann der strukturierte Stapel 421 mehrere strukturierte Schichten umfassen. Zum Beispiel können die strukturierten leitfähigen Schichten 304 strukturiert werden, um eine Bitleitung 405 und mehrere Speicherzellengebiete zu bilden. Bei der in 4 veranschaulichten Ansicht ist eine Kondensatorelektrode 468 des Speicherzellengebiets sichtbar. Obwohl dies in 4 nicht sichtbar ist, versteht es sich, dass ein Opfertransistorgebiet die Kondensatorelektrode 468 an der Bitleitung 405 anbringt. Das Opfertransistorgebiet wird unten ausführlicher beschrieben. Bei einer Ausführungsform werden die ersten Isolationsschichten 406 ebenfalls strukturiert und entsprechen dem Profil der Bitleitung 405, des Opferkanalgebiets und der Kondensatorelektrode 468. Für eine gegebene Schicht des strukturierten Stapels 421 werden die Bitleitung 405, die Opfertransistorgebiete und die Kondensatorelektroden 468 alle aus derselben leitfähigen Schicht 304 gebildet. Entsprechend können eine Dicke der Bitleitung 405, der Opferschichtgebiete und der Kondensatorelektroden 468 in jeder Schicht im Wesentlichen einheitlich sein.
  • Nun unter Bezugnahme auf 5 ist eine perspektivische Veranschaulichung der Speichervorrichtung 500 nach dem Bilden einer Abstandshalterschicht 507 über dem strukturierten Stapel 521 gemäß einer Ausführungsform gezeigt. Bei einer Ausführungsform kann die Abstandshalterschicht 507 mit einem Abstandshalterabscheidungs- und -ätzprozess, die in der Technik bekannt sind, gebildet werden. Der Abstandshalter 507 kann entlang Seitenwandoberflächen der Bitleitungen 505 und der strukturierten ersten Isolatorschichten 506 gebildet werden. Wie gezeigt, kann das Speicherzellengebiet durch Durchqueren des Abstandshalters 507 mit der Bitleitung 505 verbunden werden. Zum Beispiel kann das Opferkanalgebiet 509 die Kondensatorelektrode 568 mit der Bitleitung 505 koppeln.
  • Nun unter Bezugnahme auf 6A ist eine perspektivische Veranschaulichung der Speichervorrichtung 600 nach dem Bilden einer zweiten Isolationsschicht 612 über dem strukturierten Stapel 621 und den ersten Gräben 635 gemäß einer Ausführungsform gezeigt. Bei einer Ausführungsform kann die zweite Isolationsschicht 612 mit einem beliebigen geeigneten flächendeckenden Abscheidungsprozess abgeschieden und zurückpoliert werden, so dass sie im Wesentlichen komplanar mit einer oberen Oberfläche des strukturierten Stapels 621 ist. Bei einer Ausführungsform können die ersten Gräben 635 durch die zweite Isolationsschicht 612 hindurch gebildet werden, um Opferkanalgebiete 609 der Speicherzellen freizulegen. Bei einer Ausführungsform ist die zweite Isolationsschicht 612 gegenüber der ersten Isolationsschicht 606 und dem leitfähigen Material ätzselektiv.
  • Bei einer Ausführungsform legen die ersten Gräben 635 ein Wortleitungsgebiet frei. Insbesondere wird das Opferkanalgebiet 609 freigelegt, während die Bitleitung 605 und die Kondensatorelektrode (in 6A nicht gezeigt) durch die ersten Isolationsschichten 606, die Abstandshalter 607 und/oder die zweite Isolationsschicht 612 geschützt verbleiben. Bei einer Ausführungsform erstrecken sich die ersten Gräben 635 vollständig durch die zweite Isolationsschicht 612 hindurch, um die Opferkanalgebiete 609 in jeder Schicht des Stapels 621 freizulegen. Die Anzahl der ersten Gräben 635 kann der Anzahl an Speicherzellen in jeder Schicht entsprechen. Zum Beispiel sind in 6A vier erste Gräben 635 gezeigt. Jedoch versteht es sich, dass, falls zusätzliche oder weniger Speicherzellen in jeder Schicht gebildet sind, dann möglicherweise mehr oder weniger erste Gräben 635 verwendet werden.
  • Nun unter Bezugnahme auf 6B ist eine Draufsichtveranschaulichung einer einzelnen Schicht 602 des strukturierten Stapels 621 in 6A gemäß einer Ausführungsform gezeigt. Wie gezeigt, legen die ersten Gräben 635 das Opferkanalgebiet 609 frei, das die Kondensatorelektrode 668 mit der Bitleitung 605 koppelt.
  • Nun unter Bezugnahme auf 6C ist eine Draufsichtveranschaulichung einer Schicht 602 nach dem Entfernen des Opferkanals 609 gemäß einer Ausführungsform gezeigt. Bei einer Ausführungsform kann der Opferkanal 609 mit einem Ätzprozess entfernt werden. Der Ätzprozess kann als ein Hohlraumätzprozess bezeichnet werden, da die Entfernung des Opferkanals 609 einen Hohlraum 636 zwischen Schichten der ersten Opferschichten (die oberhalb und unterhalb der in 6C veranschaulichten Ebene liegen) zurücklässt. Wie in 6C gezeigt, ist der Hohlraum 636 als eine Vertiefung gezeigt, die die Kondensatorelektrode 668 von einer Erweiterung 669 der Bitleitung 605 trennt. Bei einer Ausführungsform kann der Hohlraumätzprozess eine zeitlich festgelegte Nassätzung sein.
  • Nun unter Bezugnahme auf 6D ist eine Draufsichtveranschaulichung einer Schicht nach dem Bilden des Halbleiterkanals 675 und der Gate-Dielektrikum-Schicht 677 gemäß einer Ausführungsform gezeigt. Bei einer Ausführungsform kann der Halbleiterkanal 675 mit einem konformen Abscheidungsprozess, gefolgt von einer Trockenätzung zum vertikalen Planarisieren der Oberfläche des Halbleiterkanals 675 mit dem Rand des Hohlraums 636 abgeschieden werden. Bei manchen Ausführungsformen kann der Halbleiterkanal 675 den Hohlraum 636 vollständig füllen und wird das Gate-Dielektrikum 677 über dem Halbleiterkanal 675, aber außerhalb des Hohlraums 636 abgeschieden. Bei anderen Ausführungsformen (wie etwa in 6D gezeigt) füllt der Halbleiterkanal 675 den Hohlraum 636 nicht vollständig und wird das Gate-Dielektrikum 677 auch in dem Hohlraum 636 gebildet. Bei einer Ausführungsform kontaktiert die Erweiterung 669 der Bitleitung 605 ein erstes Ende des Halbleiterkanals 675 und kontaktiert die Kondensatorelektrode 668 ein zweites Ende des Halbleiterkanals 675 gegenüber von dem ersten Ende.
  • Nun unter Bezugnahme auf 6E ist eine Draufsichtveranschaulichung der Schicht 602 nach dem Bilden von Wortleitungen 615 in den ersten Gräben gemäß einer Ausführungsform gezeigt. Bei einer Ausführungsform können die Wortleitungen 615 mit einem beliebigen geeigneten leitfähigen Halbleitermaterial gebildet werden. Die Wortleitungen 615 kontaktieren die Gate-Dielektrika 677 und fungieren als die Gate-Elektrode für den Halbleiterkanal 675.
  • Nun unter Bezugnahme auf 7 ist eine perspektivische Veranschaulichung der Speichervorrichtung 700 nach dem Bilden der Wortleitungen 715 gemäß einer Ausführungsform gezeigt. Wie gezeigt, erstrecken sich die Wortleitungen 715 in eine Richtung, die im Wesentlichen orthogonal zu den Bitleitungen (in 7 nicht sichtbar) ist. Entsprechend kann jede Wortleitung 715 die Gate-Elektrode für mehrere Speicherzellen sein, die vertikal übereinander gestapelt sind. Bei einer Ausführungsform können sich die Wortleitungen 715 in Kontakt mit dem Abstandshalter 707 befinden und kann die zweite Isolatorschicht 712 einen Teil des Umfangs der Wortleitungen 715 verkapseln.
  • Nun unter Bezugnahme auf 8A ist eine perspektivische Veranschaulichung der Speichervorrichtung 800 nach dem Bilden zweiter Gräben 837 in der zweiten Dielektrikumsschicht 812 gemäß einer Ausführungsform gezeigt. Bei einer Ausführungsform können die zweiten Gräben 837 das Kondensatorgebiet jeder Speicherzelle freilegen. Insbesondere sind die Kondensatorelektroden 868 jeder Speicherzelle freigelegt und verbleiben die Bitleitungen 805, der Halbleiterkanal (nicht sichtbar) und das Gate-Dielektrikum (nicht sichtbar) bedeckt (z. B. durch die ersten Isolatorschichten 806, den Abstandshalter 807, die Wortleitungen 815 und/oder die zweite Isolatorschicht 812). Bei einer Ausführungsform können die zweiten Gräben 837 mit einem ersten Ätzprozess, der die zweite Isolationsschicht 812 entfernt, und einem zweiten Ätzprozess, der die ersten Isolationsschichten 806 zwischen den Kondensatorelektroden 868 entfernt, gebildet werden.
  • Nun unter Bezugnahme auf 8B ist eine Draufsichtveranschaulichung einer Schicht 802 der Speichervorrichtung nach dem Bilden der zweiten Gräben 837 gemäß einer Ausführungsform gezeigt. Wie gezeigt, erstrecken sich die Kondensatorelektroden 868 von dem Halbleiterkanal 875 heraus durch eine Seitenwand der zweiten Gräben 837. Entsprechend kann wenigstens ein Teil der Kondensatorelektroden 868 außerhalb der zweiten Gräben 837 liegen.
  • Nun unter Bezugnahme auf 8C eine Draufsichtveranschaulichung der Schicht 802 nach dem Bilden einer Kondensatordielektrikumsschicht 864 über den freigelegten Teilen der Kondensatorelektroden 868. Bei einer Ausführungsform kann die Kondensatordielektrikumsschicht 864 mit einem konformen Abscheidungsprozess abgeschieden werden. Bei der veranschaulichten Ausführungsform ist die Kondensatordielektrikumsschicht 864 der Einfachheit halber nur über den Kondensatorelektroden 868 gezeigt. Eine solche Ausführungsform kann erhalten werden, wenn die Abscheidung des Kondensatordielektrikums 864 bevorzugt auf den Kondensatorelektroden 868 abgeschieden wird. Jedoch versteht es sich, dass das Kondensatordielektrikum 864 auch Seitenwände der zweiten Gräben auskleiden kann (z. B. wenn eine konforme Abscheidung des Kondensatordielektrikums 864 verwendet wird). Bei einer Ausführungsform kann das Kondensatordielektrikum 864 eine U-Form um die Kondensatorelektrode 868 herum bilden. Obwohl dies in 8C nicht sichtbar ist, versteht es sich, dass das Kondensatordielektrikum 864 auch über oberen Oberflächen und unteren Oberflächen der Kondensatorelektroden 868 abgeschieden werden kann.
  • Nun unter Bezugnahme auf 8D ist eine Draufsichtveranschaulichung der Schicht 802 nach dem Füllen der zweiten Gräben 837 mit einem leitfähigen Material, um die Masseelektroden 862 zu bilden, gemäß einer Ausführungsform gezeigt. Bei einer Ausführungsform können die Masseelektroden 862 die zweiten Gräben 837 füllen und eine U-Form um die Kondensatorelektrode 868 herum bilden. Da die Masseelektrode 862 und das Kondensatordielektrikum 864 beide durch die zweiten Gräben 837 definiert sind, können die Oberfläche 867 der Masseelektrode 862 und die Oberfläche 869 des Kondensatordielektrikums 864 im Wesentlichen komplanar zueinander sein.
  • Nun unter Bezugnahme auf 8E ist eine perspektivische Veranschaulichung der Speichervorrichtung nach dem Bilden der Masseelektroden 862 gemäß einer Ausführungsform gezeigt. Wie gezeigt, erstrecken sich die Masseelektroden 862 in eine Richtung, die im Wesentlichen parallel zu den Wortleitungen 815 und orthogonal zu den Bitleitungen 805 ist. Entsprechend können die Masseelektroden 862 als die Masseelektrode für mehrere Speicherzellen in einem vertikalen Stapel dienen.
  • Nun unter Bezugnahme auf 9 ist eine Querschnittveranschaulichung des strukturierten Stapels 921 der Speichervorrichtung 900 entlang den Bitleitungen 905 nach dem Bilden von Zwischenverbindungen 919 zu jeder Bitleitung 905 gemäß einer Ausführungsform gezeigt. Bei einer Ausführungsform können die Bitleitungen 9051-n eine Treppenstufenstruktur aufweisen. Das heißt, jede der Bitleitungen kann eine zunehmend kürzere Länge mit jeder folgenden Schicht aufweisen. Zum Beispiel ist die Bitleitung 9051 die längste Bitleitung 905 und ist die Bitleitung 905n die kürzeste Bitleitung 905. Die Treppenstufenstruktur kann mit einem in der Technik bekannten Ätzprozess gebildet werden. Entsprechend weisen Zwischenverbindungen 9191-n einen Zwischenraum auf, um auf der entsprechenden Bitleitung 9051-n anzukommen.
  • Nun unter Bezugnahme auf 10 ist ein schematisches Schaltbild einer Speichervorrichtung 1000 und einer Steuerschaltungsanordnung, die in Verbindung mit Speichervorrichtungen (z. B. in 1A-9 offenbarten Speichervorrichtungen) verwendet werden kann, gezeigt. Bei einer Ausführungsform kann die Speichervorrichtung 1000 Speicherzellen 1050 mit Kondensatoren 1060 und Transistoren 170 gemäß verschiedenen Ausführungsformen beinhalten. Die Speicherzellen 1050 und ihre Zwischenverbindungen können die Form einer beliebigen der hier offenbarten Ausführungsformen annehmen. Die Speichervorrichtung 1000 aus 10 kann ein bidirektionales Cross-Point-Array sein, in dem jede Spalte mit einer Bitleitung 1005 assoziiert ist, die durch eine Spaltenauswahlschaltungsanordnung 1041 angesteuert wird. Jede Zeile kann mit einer Wortleitung 1015 assoziiert sein, die durch eine Zeilenauswahlschaltungsanordnung 1042 angesteuert wird. Während eines Betriebs kann eine Lese/Schreib-Steuerschaltungsanordnung 1043 Speicherzugriffsanforderungen (z. B. von einer oder mehreren Verarbeitungsvorrichtungen oder Kommunikationschips einer elektrischen Vorrichtung) empfangen und kann durch Erzeugen eines angemessenen Steuersignals (z. B. Lesen, Schreiben von 0 oder Schreiben von 1) antworten, wie in der Technik bekannt ist. Die Lese/Schreib-Steuerschaltungsanordnung 1043 kann die Zeilenauswahlschaltungsanordnung 1042 und die Spaltenauswahlschaltungsanordnung 1041 dazu steuern, die gewünschte(n) Speicherzelle(n) 1050 auszuwählen. Spannungsversorgungen 1003 können gesteuert werden, um die zum Vorspannen der Speichervorrichtung 1000 notwendige(n) Spannung(en) bereitzustellen, um die angeforderte Aktion an einer oder mehreren Speicherzellen 1050 zu ermöglichen. Die Zeilenauswahlschaltungsanordnung 1042 und die Spaltenauswahlschaltungsanordnung 1041 können angemessene Spannungen über das Speicherarray 1000 anlegen, um auf die Speicherzellen 1050 zuzugreifen (z. B. durch Liefern angemessener Spannungen an die Speicherzellen 1050, um zu ermöglichen, dass die gewünschten Transistoren 1070 Strom leiten). Der Lese/Schreib-Steuerschaltkreis 1043 kann eine Erfassungsverstärkerschaltungsanordnung, wie in der Technik bekannt, beinhalten. Die Zeilenauswahlschaltungsanordnung 1042, die Spaltenauswahlschaltungsanordnung 1041 und die Lese/Schreib-Schaltungsanordnung 1043 können unter Verwendung beliebiger Vorrichtungen und Techniken, die in der Technik bekannt sind, implementiert werden.
  • Hier offenbarte Ausführungsformen können zur Herstellung einer großen Vielfalt verschiedener Typen integrierter Schaltkreise und/oder mikroelektronischer Vorrichtungen verwendet werden. Beispiele für solche integrierte Schaltkreise beinhalten unter anderem Prozessoren, Chipsatzkomponenten, Grafikprozessoren, digitale Signalprozessoren, Mikrocontroller und dergleichen. Bei anderen Ausführungsformen kann ein Halbleiterspeicher hergestellt werden. Darüber hinaus können die integrierten Schaltkreise oder andere mikroelektronische Vorrichtungen in einer breiten Vielfalt von elektronischen Vorrichtungen verwendet werden, die in der Technik bekannt sind. Zum Beispiel in Computersystemen (z. B. Desktop, Laptop, Server), Mobiltelefonen, Elektronik für den persönlichen Gebrauch usw. Die integrierten Schaltkreise können mit einem Bus und anderen Komponenten in den Systemen gekoppelt sein. Zum Beispiel kann ein Prozessor durch einen oder mehrere Busse mit einem Speicher, einem Chipsatz usw. gekoppelt sein. Jeder von dem Prozessor, dem Speicher und dem Chipsatz kann möglicherweise unter Verwendung der hier offenbarten Ansätze hergestellt werden.
  • 11 veranschaulicht eine Rechenvorrichtung 1100 gemäß einer Implementierung einer Ausführungsform der Offenbarung. Die Rechenvorrichtung 1100 beherbergt eine Platine 1102. Die Platine 1102 kann eine Anzahl an Komponenten, einschließlich unter anderem eines Prozessors 1104 und wenigstens eines Kommunikationschips 1106, beinhalten. Der Prozessor 1104 ist physisch und elektrisch mit der Platine 1102 gekoppelt. Bei manchen Implementierungen ist der wenigstens eine Kommunikationschip 1106 auch physisch und elektrisch mit der Platine 1102 gekoppelt. Bei weiteren Implementierungen ist der Kommunikationschip 1106 Teil des Prozessors 1104.
  • In Abhängigkeit von ihren Anwendungen kann die Rechenvorrichtung 1100 andere Komponenten beinhalten, die physisch und elektrisch mit der Platine 1102 gekoppelt sein können oder auch nicht. Diese anderen Komponenten beinhalten unter anderem flüchtigen Speicher (z. B. DRAM), nichtflüchtigen Speicher (z. B. ROM), Flash-Speicher, einen Grafikprozessor, einen digitalen Signalprozessor, einen Kryptoprozessor, einen Chipsatz, eine Antenne, eine Anzeige, eine Berührungsbildschirmanzeige, eine Berührungsbildschirmsteuerung, eine Batterie, einen Audiocodec, einen Videocodec, einen Leistungsverstärker, eine Globales-Positionierungssystem(GPS)-Vorrichtung, einen Kompass, einen Beschleunigungsmesser, ein Gyroskop, einen Lautsprecher, eine Kamera und eine Massenspeichervorrichtung (wie ein Festplattenlaufwerk, eine Compact-Disk (CD), eine Digital-Versatile-Disk (DVD) und so weiter).
  • Der Kommunikationschip 1106 ermöglicht drahtlose Kommunikationen für die Übertragung von Daten zu und von der Rechenvorrichtung 1100. Der Begriff „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltkreise, Vorrichtungen, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die durch die Verwendung von modulierter elektromagnetischer Strahlung durch ein nicht festes Medium Daten kommunizieren können. Der Begriff impliziert nicht, dass die assoziierten Vorrichtungen keinerlei Drähte enthalten, obwohl dies bei manchen Ausführungsformen der Fall sein kann. Der Kommunikationschip 1106 kann beliebige einer Anzahl an drahtlosen Standards oder Protokollen implementieren, einschließlich unter anderem Wi-Fi (IEEE-802. 11 -Familie), WiMAX (IEEE-802.16-Familie), IEEE-802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen derselben sowie beliebiger anderer Drahtlosprotokolle, die als 3G, 4G, 5G und darüber hinaus bezeichnet werden. Die Rechenvorrichtung 1100 kann mehrere Kommunikationschips 1106 beinhalten. Beispielsweise kann ein erster Kommunikationschip 1106 kürzerreichweitiger drahtloser Kommunikation, wie etwa Wi-Fi und Bluetooth, gewidmet sein und kann ein zweiter Kommunikationschip 1106 längerreichweitiger drahtloser Kommunikation, wie etwa GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und anderen, gewidmet sein.
  • Der Prozessor 1104 der Rechenvorrichtung 1100 beinhaltet einen Integrierter-Schaltkreis-Die, der innerhalb des Prozessors 1104 gekapselt ist. Bei einer Ausführungsform kann der Integrierter-Schaltkreis-Die des Prozessors ein 3D-Stapel-DRM-Array in den BEOL-Schichten umfassen, wie hier beschrieben ist. Der Begriff „Prozessor“ kann sich auf eine beliebige Vorrichtung oder einen beliebigen Teil einer Vorrichtung beziehen, die bzw. der elektronische Daten aus Registern und/oder einem Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten, die in Registern und/oder einem Speicher gespeichert werden können, umzuwandeln.
  • Der Kommunikationschip 1106 beinhaltet auch einen Integrierter-Schaltkreis-Die, der innerhalb des Kommunikationschips 1106 verkapselt ist. Bei einer Ausführungsform kann der Integrierter-Schaltkreis-Die des Kommunikationschips ein 3D-Stapel-DRAM-Array in den BEOL-Metallschichten, wie hier beschrieben ist, beinhalten.
  • Bei weiteren Implementierungen kann eine andere innerhalb der Rechenvorrichtung 1100 untergebrachte Komponente ein 3D-Stapel-DRM-Array in den BEOL-Metallschichten umfassen, wie hier beschrieben ist.
  • Bei verschiedenen Implementierungen kann die Rechenvorrichtung 1100 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein persönlicher digitaler Assistent (PDA), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungssteuereinheit, eine Digitalkamera, ein tragbarer Musikabspieler oder ein digitaler Videorecorder sein. Bei weiteren Implementierungen kann die Rechenvorrichtung 1100 eine beliebige andere elektronische Vorrichtung, die Daten verarbeitet, sein.
  • 12 veranschaulicht einen Interposer 1200, der eine oder mehrere Ausführungsformen der Offenbarung umfasst. Der Interposer 1200 ist ein Zwischensubstrat, das zur Überbrückung von einem ersten Substrat 1202 zu einem zweiten Substrat 1204 verwendet wird. Das erste Substrat 1202 kann zum Beispiel ein Integrierter-Schaltkreis-Die sein. Das zweite Substrat 1204 kann zum Beispiel ein Speichermodul, eine Computer-Hauptplatine oder ein anderer Integrierter-Schaltkreis-Die sein. Allgemein ist der Zweck eines Interposers 1200, eine Verbindung zu einem breiteren Rastermaß aufzuweiten oder eine Verbindung zu einer anderen Verbindung umzuleiten. Zum Beispiel kann ein Interposer 1200 einen Integrierter-Schaltkreis-Die mit einer Kugelgitteranordnung (BGA: Ball Grid Array) 1206 koppeln, die anschließend mit dem zweiten Substrat 1204 gekoppelt werden kann. Bei manchen Ausführungsformen sind das erste und zweite Substrat 1202/1204 an gegenüberliegenden Seiten des Interposers 1200 angebracht. Bei anderen Ausführungsformen sind das erste und zweite Substrat 1202/1204 an der gleichen Seite des Interposers 1200 angebracht. Und bei weiteren Ausführungsformen sind drei oder mehr Substrate über den Interposer 1200 miteinander verbunden.
  • Der Interposer 1200 kann aus einem Epoxidharz, einem glasfaserverstärkten Epoxidharz, einem Keramikmaterial oder einem Polymermaterial, wie etwa Polyimid, gebildet sein. Bei weiteren Implementierungen kann der Interposer aus alternierend starren oder flexiblen Materialien gebildet sein, die die gleichen oben zur Verwendung in einem Halbleitersubstrat beschriebenen Materialien beinhalten können, wie etwa Silicium, Germanium und andere Gruppe-III-V- und Gruppe-IV-Materialien.
  • Der Interposer kann Metallzwischenverbindungen 1208 und Vias 1210 aufweisen, die unter anderem Siliciumdurchkontaktierungen (TSV - Through-Silicon Vias) 1212 beinhalten. Der Interposer 1200 kann ferner eingebettete Vorrichtungen 1214 beinhalten, die sowohl passive als auch aktive Vorrichtungen beinhalten. Solche Vorrichtungen beinhalten unter anderem Kondensatoren, Entkopplungskondensatoren, Widerstände, Induktivitäten, Sicherungen, Dioden, Transformatoren, Sensoren und ESD(elektrostatische Entladung)-Vorrichtungen. Komplexere Vorrichtungen, wie etwa Hochfrequenz(HF)-Vorrichtungen, Leistungsverstärker, Leistungsverwaltungsvorrichtungen, Antennen, Arrays, Sensoren und MEMS-Vorrichtungen, können auch auf dem Interposer 1200 gebildet werden. Gemäß Ausführungsformen der Offenbarung können hier offenbarte Einrichtungen oder Prozesse bei der Fertigung des Interposers 1200 verwendet werden.
  • Dementsprechend umfassen Ausführungsformen der vorliegenden Offenbarung ein 3D-Stapel-DRAM-Array in den BEOL-Metallschichten eines Die und die resultierenden Strukturen.
  • Die obige Beschreibung von veranschaulichten Implementierungen von Ausführungsformen der Offenbarung, einschließlich dem, was in der Zusammenfassung beschrieben ist, soll nicht erschöpfend sein oder die Offenbarung auf die offenbarten genauen Formen beschränken. Obgleich spezielle Implementierungen der und Beispiele für die Offenbarung hier zu veranschaulichenden Zwecken beschrieben sind, sind verschiedene äquivalente Modifikationen innerhalb des Schutzumfangs der Offenbarung möglich, wie Fachleute auf dem betreffenden Gebiet erkennen werden.
  • Diese Modifikationen können im Hinblick auf die obige ausführliche Beschreibung an der Offenbarung vorgenommen werden. Die in den folgenden Ansprüchen verwendeten Ausdrücke sollten nicht so ausgelegt werden, dass sie die Offenbarung auf die speziellen Implementierungen, die in der Beschreibung und den Ansprüchen offenbart sind, beschränken. Vielmehr soll der Schutzumfang der Offenbarung vollständig durch die folgenden Ansprüche bestimmt werden, die gemäß eingeführter Lehren für die Anspruchsinterpretation ausgelegt werden sollen.
  • Beispiel 1: eine Speichervorrichtung, die Folgendes umfasst: eine Substratoberfläche; und ein dreidimensionales (3D) Array aus Speicherzellen über der Substratoberfläche, wobei jede Speicherzelle einen Transistor und einen Kondensator umfasst, wobei der Transistor jeder Speicherzelle Folgendes umfasst: einen Halbleiterkanal, wobei ein erstes Ende des Halbleiterkanals elektrisch mit einer Bitleitung gekoppelt ist, die im Wesentlichen parallel zu der Substratoberfläche verläuft, und ein zweites Ende des Halbleiterkanals elektrisch mit dem Kondensator gekoppelt ist; und ein Gate-Dielektrikum auf einer Oberfläche des Halbleiterkanals zwischen dem ersten Ende und dem zweiten Ende des Halbleiterkanals, wobei das Gate-Dielektrikum durch eine Wortleitung kontaktiert wird, die im Wesentlichen senkrecht zu der Substratoberfläche verläuft.
  • Beispiel 2: die Speichervorrichtung aus Beispiel 1, die ferner Folgendes umfasst: mehrere Bitleitungen in einem Stapel, wobei die Bitleitungen durch Isolationsschichten getrennt sind.
  • Beispiel 3: die Speichervorrichtung aus Beispiel 1 oder Beispiel 2, wobei die mehreren Bitleitungen acht oder mehr Bitleitungen umfassen.
  • Beispiel 4: die Speichervorrichtung aus Beispielen 1-3, wobei jede Bitleitung elektrisch mit zwei oder mehr Halbleiterkanälen gekoppelt ist.
  • Beispiel 5: die Speichervorrichtung aus Beispielen 1-4, die ferner Folgendes umfasst: einen Abstandshalter entlang Seitenwandoberflächen der mehreren Bitleitungen.
  • Beispiel 6: die Speichervorrichtung aus Beispielen 1-5, wobei die mehreren Bitleitungen in einer Treppenstufenstruktur enden.
  • Beispiel 7: die Speichervorrichtung aus Beispielen 1-6, wobei die Halbleiterkanäle Dünnfilmhalbleiterkanäle sind.
  • Beispiel 8: die Speichervorrichtung aus Beispielen 1-7, wobei jeder Kondensator Folgendes umfasst: eine Kondensatorelektrode, die elektrisch mit dem zweiten Ende des Halbleiterkanals verbunden ist, ein Kondensatordielektrikum über der Kondensatorelektrode; und eine Drain-Elektrode.
  • Beispiel 9: die Speichervorrichtung aus Beispielen 1-8, wobei die Kondensatorelektrode und die Drain-Elektrode fingerartig verschränkte Oberflächen aufweisen.
  • Beispiel 10: die Speichervorrichtung aus Beispielen 1-9, wobei mehrere Kondensatoren die gleiche Drain-Elektrode teilen.
  • Beispiel 11: die Speichervorrichtung aus Beispielen 1-10, wobei die sich die Drain-Elektrode in einer Richtung parallel zu der Wortleitung erstreckt.
  • Beispiel 12: die Speichervorrichtung aus Beispielen 1-11, wobei die Kondensatorelektroden eine Dicke aufweisen, die gleich einer Dicke der Bitleitung ist.
  • Beispiel 13: ein Verfahren zum Bilden einer Speichervorrichtung, das Folgendes umfasst: Bilden eines Stapels, der mehrere leitfähige Schichten umfasst, die mit ersten Isolationsschichten alternieren; Strukturieren des Stapels, wobei jede leitfähige Schicht strukturiert wird, um eine Bitleitung und ein Array aus Speicherzellengebieten zu bilden, wobei jedes Speicherzellengebiet Folgendes umfasst: ein Transistorgebiet mit einem Opferkanal, der aus der leitfähigen Schicht gebildet ist; und ein Kondensatorgebiet mit einer Kondensatorelektrode, die aus der leitfähigen Schicht gebildet ist und mit dem Opferkanal verbunden ist; Bilden von Abstandshaltern entlang Seitenwänden der Bitleitungen; Anordnen einer zweiten Isolationsschicht über dem strukturierten Stapel und den Abstandshaltern; Bilden erster Gräben durch die zweite Isolationsschicht, um die Transistorgebiete freizulegen; Entfernen des Opferkanals mit einem Ätzprozess, um einen Hohlraum zu bilden; Anordnen eines Halbleiterkanals in dem Hohlraum; Anordnen eines Gate-Dielektrikums über dem Halbleiterkanal; Füllen der ersten Gräben mit einem leitfähigen Material, um mehrere Wortleitungen zu bilden; Bilden zweiter Gräben durch die zweite Isolationsschicht, um die Kondensatorgebiete freizulegen; Anordnen eines Kondensatordielektrikums über den freigelegten Kondensatorelektroden; und Füllen der zweiten Gräben mit einem leitfähigen Material.
  • Beispiel 14: das Verfahren aus Beispiel 13, wobei vier oder mehr Speicherzellengebiete in jede leitfähige Schicht strukturiert werden.
  • Beispiel 15: das Verfahren aus Beispiel 13 oder Beispiel 14, wobei die mehreren leitfähigen Schichten in dem Stapel acht oder mehr Schichten umfassen.
  • Beispiel 16: das Verfahren aus Beispielen 13-15, wobei der Stapel in Back-End-Metallschichten eines Die positioniert ist.
  • Beispiel 17: eine Speicherzelle, die Folgendes umfasst: einen Transistor, wobei der Transistor Folgendes umfasst: einen Halbleiterkanal mit einem ersten Ende und einem dem ersten Ende gegenüberliegenden zweiten Ende; ein Gate-Dielektrikum über einer Oberfläche des Halbleiterkanals zwischen dem ersten Ende und dem zweiten Ende; eine Bitleitung, die das erste Ende des Halbleiterkanals kontaktiert; und eine Wortleitung, die das Gate-Dielektrikum kontaktiert, wobei sich die Bitleitung in einer Richtung erstreckt, die im Wesentlichen orthogonal zu der Wortleitung ist; und einen Kondensator, wobei der Kondensator Folgendes umfasst: eine Kondensatorelektrode, wobei die Kondensatorelektrode das zweite Ende des Halbleiterkanals kontaktiert; ein Kondensatordielektrikum über der Kondensatorelektrode; und eine Masseelektrode, die das Kondensatordielektrikum kontaktiert.
  • Beispiel 18: die Speicherzelle aus Beispiel 17, wobei der Kondensator und der Transistor in derselben Ebene liegen.
  • Beispiel 19: die Speicherzelle aus Beispiel 17 oder Beispiel 18, wobei die Kondensatorelektrode und die Bitleitung die gleiche Dicke aufweisen.
  • Beispiel 20: die Speicherzelle aus Beispielen 17-19, wobei die Kondensatorelektrode und die Drain-Elektrode fingerartig verschränkt sind.
  • Beispiel 21: die Speicherzelle aus Beispielen 17-20, wobei der Halbleiterkanal ein Dünnfilmhalbleiter ist.
  • Beispiel 22: die Speicherzelle aus Beispielen 17-21, wobei die Speicherzelle ein Teil eines dreidimensionalen Arrays aus Speicherzellen ist.
  • Beispiel 23: die Speicherzelle aus Beispielen 17-22, wobei sich die Speicherzelle in einer Back-End-Metallschicht eines Die befindet.
  • Beispiel 24: ein elektronisches System, das Folgendes umfasst: eine Hauptplatine; einen Die, der mit der Hauptplatine gekoppelt ist, wobei der Die Folgendes umfasst: eine Substratoberfläche; und ein dreidimensionales (3D) Array aus Speicherzellen über der Substratoberfläche, wobei jede Speicherzelle einen Transistor und einen Kondensator umfasst, wobei der Transistor und der Kondensator in einer Ebene orientiert sind, die im Wesentlichen parallel zu der Substratoberfläche ist, und wobei der Transistor jeder Speicherzelle Folgendes umfasst: einen Halbleiterkanal, wobei ein erstes Ende des Halbleiterkanals elektrisch mit einer Bitleitung gekoppelt ist, die im Wesentlichen parallel zu der Substratoberfläche verläuft, und ein zweites Ende des Halbleiterkanals elektrisch mit dem Kondensator gekoppelt ist; und ein Gate-Dielektrikum auf einer Oberfläche des Halbleiterkanals zwischen dem ersten Ende und dem zweiten Ende des Halbleiterkanals, wobei das Gate-Dielektrikum durch eine Wortleitung kontaktiert wird, die im Wesentlichen senkrecht zu dem Substrat verläuft; und wobei der Kondensator jeder Speicherzelle Folgendes umfasst: eine Kondensatorelektrode, die elektrisch mit dem zweiten Ende des Halbleiterkanals verbunden ist, ein Kondensatordielektrikum über der Kondensatorelektrode; eine Drain-Elektrode.
  • Beispiel 25: das elektronische System aus Beispiel 24, wobei das 3D-Array aus Speicherzellen in einer Back-End-Metallschicht des Die positioniert ist.

Claims (25)

  1. Speichervorrichtung, die Folgendes umfasst: eine Substratoberfläche; und ein dreidimensionales (3D) Array aus Speicherzellen über der Substratoberfläche, wobei jede Speicherzelle einen Transistor und einen Kondensator umfasst, wobei der Transistor jeder Speicherzelle Folgendes umfasst: einen Halbleiterkanal, wobei ein erstes Ende des Halbleiterkanals elektrisch mit einer Bitleitung gekoppelt ist, die im Wesentlichen parallel zu der Substratoberfläche verläuft, und ein zweites Ende des Halbleiterkanals elektrisch mit dem Kondensator gekoppelt ist; und ein Gate-Dielektrikum auf einer Oberfläche des Halbleiterkanals zwischen dem ersten Ende und dem zweiten Ende des Halbleiterkanals, wobei das Gate-Dielektrikum durch eine Wortleitung kontaktiert wird, die im Wesentlichen senkrecht zu der Substratoberfläche verläuft.
  2. Speichervorrichtung nach Anspruch 1, die Folgendes umfasst: mehrere Bitleitungen in einem Stapel, wobei die Bitleitungen durch Isolationsschichten getrennt sind.
  3. Speichervorrichtung nach Anspruch 2, wobei die mehreren Bitleitungen acht oder mehr Bitleitungen umfassen.
  4. Speichervorrichtung nach Anspruch 2 oder 3, wobei jede Bitleitung elektrisch mit zwei oder mehr Halbleiterkanälen gekoppelt ist.
  5. Speichervorrichtung nach Anspruch 2 oder 3, die ferner Folgendes umfasst: einen Abstandshalter entlang Seitenwandoberflächen der mehreren Bitleitungen.
  6. Speichervorrichtung nach Anspruch 2 oder 3, wobei die mehreren Bitleitungen in einer Treppenstufenstruktur enden.
  7. Speichervorrichtung nach Anspruch 1 oder 2, wobei die Halbleiterkanäle Dünnfilmhalbleiterkanäle sind.
  8. Speichervorrichtung nach Anspruch 1 oder 2, wobei jeder Kondensator Folgendes umfasst: eine Kondensatorelektrode, die elektrisch mit dem zweiten Ende des Halbleiterkanals verbunden ist, ein Kondensatordielektrikum über der Kondensatorelektrode; und eine Drain-Elektrode.
  9. Speichervorrichtung nach Anspruch 8, wobei die Kondensatorelektrode und die Drain-Elektrode fingerartig verschränkte Oberflächen aufweisen.
  10. Speichervorrichtung nach Anspruch 8, wobei mehrere Kondensatoren die gleiche Drain-Elektrode teilen.
  11. Speichervorrichtung nach Anspruch 10, wobei die sich die Drain-Elektrode in einer Richtung parallel zu der Wortleitung erstreckt.
  12. Speichervorrichtung nach Anspruch 8, wobei die Kondensatorelektroden eine Dicke aufweisen, die gleich einer Dicke der Bitleitung ist.
  13. Verfahren zum Bilden einer Speichervorrichtung, das Folgendes umfasst: Bilden eines Stapels, der mehrere leitfähige Schichten umfasst, die mit ersten Isolationsschichten alternieren; Strukturieren des Stapels, wobei jede leitfähige Schicht strukturiert wird, um eine Bitleitung und ein Array aus Speicherzellengebieten zu bilden, wobei jedes Speicherzellengebiet Folgendes umfasst: ein Transistorgebiet mit einem Opferkanal, der aus der leitfähigen Schicht gebildet ist;und ein Kondensatorgebiet mit einer Kondensatorelektrode, die aus der leitfähigen Schicht gebildet ist und mit dem Opferkanal verbunden ist; Bilden von Abstandshaltern entlang Seitenwänden der Bitleitungen; Anordnen einer zweiten Isolationsschicht über dem strukturierten Stapel und den Abstandshaltern; Bilden erster Gräben durch die zweite Isolationsschicht, um die Transistorgebiete freizulegen; Entfernen des Opferkanals mit einem Ätzprozess, um einen Hohlraum zu bilden; Anordnen eines Halbleiterkanals in dem Hohlraum; Anordnen eines Gate-Dielektrikums über dem Halbleiterkanal; Füllen der ersten Gräben mit einem leitfähigen Kanal, um mehrere Wortleitungen zu bilden; Bilden zweiter Gräben durch die zweite Isolationsschicht, um die Kondensatorgebiete freizulegen; Anordnen eines Kondensatordielektrikums über den freigelegten Kondensatorelektroden; und Füllen der zweiten Gräben mit einem leitfähigen Material.
  14. Verfahren nach Anspruch 13, wobei vier oder mehr Speicherzellengebiete in jede leitfähige Schicht strukturiert werden.
  15. Verfahren nach Anspruch 13, wobei die mehreren leitfähigen Schichten in dem Stapel acht oder mehr Schichten umfassen.
  16. Verfahren nach Anspruch 13, 14 oder 15, wobei der Stapel in Back-End-Metallschichten eines Die positioniert ist.
  17. Speicherzelle, die Folgendes umfasst: einen Transistor, wobei der Transistor Folgendes umfasst: einen Halbleiterkanal mit einem ersten Ende und einem dem ersten Ende gegenüberliegenden zweiten Ende; ein Gate-Dielektrikum über einer Oberfläche des Halbleiterkanals zwischen dem ersten Ende und dem zweiten Ende; eine Bitleitung, die das erste Ende des Halbleiterkanals kontaktiert; und eine Wortleitung, die das Gate-Dielektrikum kontaktiert, wobei sich die Bitleitung in einer Richtung erstreckt, die im Wesentlichen orthogonal zu der Wortleitung ist; und einen Kondensator, wobei der Kondensator Folgendes umfasst: eine Kondensatorelektrode, wobei die Kondensatorelektrode das zweite Ende des Halbleiterkanals kontaktiert; ein Kondensatordielektrikum über der Kondensatorelektrode; und eine Masseelektrode, die das Kondensatordielektrikum kontaktiert.
  18. Speicherzelle nach Anspruch 17, wobei der Kondensator und der Transistor in derselben Ebene liegen.
  19. Speicherzelle nach Anspruch 17 oder 18, wobei die Kondensatorelektrode und die Bitleitung die gleiche Dicke aufweisen.
  20. Speicherzelle nach Anspruch 17 oder 18, wobei die Kondensatorelektrode und die Drain-Elektrode fingerartig verschränkt sind.
  21. Speicherzelle nach Anspruch 17 oder 18, wobei der Halbleiterkanal ein Dünnfilmhalbleiter ist.
  22. Speicherzelle nach Anspruch 17 oder 18, wobei die Speicherzelle ein Teil eines dreidimensionalen Arrays aus Speicherzellen ist.
  23. Speicherzelle nach Anspruch 22, wobei sich die Speicherzelle in einer Back-End-Metallschicht eines Die befindet.
  24. Elektronisches System, das Folgendes umfasst: eine Hauptplatine; einen Die, der mit der Hauptplatine gekoppelt ist, wobei der Die Folgendes umfasst: eine Substratoberfläche; und ein dreidimensionales (3D) Array aus Speicherzellen über der Substratoberfläche, wobei jede Speicherzelle einen Transistor und einen Kondensator umfasst, wobei der Transistor und der Kondensator in einer Ebene orientiert sind, die im Wesentlichen parallel zu der Substratoberfläche ist, und wobei der Transistor jeder Speicherzelle Folgendes umfasst: einen Halbleiterkanal, wobei ein erstes Ende des Halbleiterkanals elektrisch mit einer Bitleitung gekoppelt ist, die im Wesentlichen parallel zu der Substratoberfläche verläuft, und ein zweites Ende des Halbleiterkanals elektrisch mit dem Kondensator gekoppelt ist; und ein Gate-Dielektrikum auf einer Oberfläche des Halbleiterkanals zwischen dem ersten Ende und dem zweiten Ende des Halbleiterkanals, wobei das Gate-Dielektrikum durch eine Wortleitung kontaktiert wird, die im Wesentlichen senkrecht zu dem Substrat verläuft; und wobei der Kondensator jeder Speicherzelle Folgendes umfasst: eine Kondensatorelektrode, die elektrisch mit dem zweiten Ende des Halbleiterkanals verbunden ist; ein Kondensatordielektrikum über der Kondensatorelektrode; und eine Drain-Elektrode.
  25. Elektronisches System nach Anspruch 24, wobei das 3D-Array aus Speicherzellen in einer Back-End-Metallschicht des Die positioniert ist.
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