DE112017008139T5 - Dünnfilmtransistoren mit relativ erhöhter Breite und gemeinschaftlich verwendeten Bitleitungen - Google Patents

Dünnfilmtransistoren mit relativ erhöhter Breite und gemeinschaftlich verwendeten Bitleitungen Download PDF

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Brian S. Doyle
Abhishek A. Sharma
Ravi Pillarisetty
Prashant Majhi
Elijah V. Karpov
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Abstract

Dünnfilmtransistoren mit relativ erhöhter Breite und gemeinschaftlich verwendeten Bitleitungen sind beschrieben. Bei einem Beispiel umfasst eine integrierte Schaltungsstruktur eine Mehrzahl von Transistoren, die in einer Isolatorstruktur über einem Substrat gebildet sind. Die Mehrzahl von Transistoren ist in einer Spalte so angeordnet, dass die jeweilige laterale Anordnung der Source, des Gates und des Drains von jedem der Transistoren mit einem benachbarten Dünnfilmtransistor ausgerichtet ist, wobei sich die Mehrzahl der Transistoren vertikal durch die Isolatorstruktur auf mindestens zwei Verbindungsebenen erstreckt, um eine erhöhte relative Breite bereitzustellen. Ein erster leitfähiger Kontakt ist zwischen einer der Sources und Drains von zumindest zwei der Mehrzahl von Transistoren in der Spalte gebildet, wobei sich der leitfähige Kontakt durch die Isolatorstruktur auf zumindest zwei Verbindungsebenen erstreckt.

Description

  • TECHNISCHES GEBIET
  • Ausführungsbeispiele der Offenbarung befinden sich auf dem Gebiet von integrierten Schaltungsstrukturen und insbesondere von Dünnfilmtransistoren mit relativ erhöhter Breite und gemeinschaftlich verwendeten Bitleitungen.
  • HINTERGRUND
  • In den letzten Jahrzehnten war die Skalierung von Merkmalen bei integrierten Schaltungen eine Antriebskraft hinter einer ständig wachsenden Halbleiterindustrie. Das Skalieren auf immer kleinere Merkmale ermöglicht erhöhte Dichten von funktionalen Einheiten auf der begrenzten Grundfläche von Halbleiterchips.
  • Zum Beispiel erlaubt eine schrumpfende Transistorgröße die Einbringung einer erhöhten Anzahl von Speicher- oder Logik-Bauelementen auf einem Chip, was die Herstellung von Produkten mit erhöhter Kapazität ermöglicht. Das Streben nach immer höherer Kapazität ist jedoch nicht ohne Grund. Die Notwendigkeit, die Performance jedes Bauelements zu optimieren, wird immer wichtiger. Bei der Herstellung von integrierten Schaltungsbauelementen sind Multi-Gate-Transistoren, wie beispielsweise Trigate-Transistoren, immer mehr geworden, da Bauelement-Abmessungen immer geringer werden. Bei herkömmlichen Prozessen werden Trigate-Transistoren im Allgemeinen entweder auf Bulk-Silizium-Substraten oder Silizium-auf-Isolator-Substraten hergestellt. In einigen Fällen sind Bulk-Silizium-Substrate aufgrund ihrer niedrigeren Kosten und Kompatibilität mit der bestehenden Hochertrags-Bulk-Silizium-Substrat-Infrastruktur bevorzugt. Die Skalierung von Multi-Gate-Transistoren war jedoch nicht ohne Folgen. Da die Abmessungen dieser grundlegenden Bausteine einer mikroelektronischen Schaltungsanordnung reduziert werden und da die reine Anzahl von grundlegenden Bausteinen, die in einer gegebenen Region hergestellt werden, erhöht wird, wurden die Einschränkungen auf die Halbleiterprozesse, die zum Herstellen dieser Bausteine verwendet werden, überwältigend.
  • Die Performance eines Dünnfilmtransistors (TFT; thin-film transistor) kann von einer Anzahl von Faktoren abhängen. Die Effizienz, mit der ein TFT arbeiten kann, kann zum Beispiel von der Unterschwellen-Schwingung (sub-threshold swing) des TFTs abhängen, die den Betrag der Änderung der Gate-Source-Spannung charakterisiert, der erforderlich ist, um eine bestimmte Änderung des Drain-Stromes zu erreichen. Eine kleinere Unterschwellen-Schwingung ermöglicht es dem TFT, auf einen niedrigeren Leckwert abzuschalten, wenn die Gate-Source-Spannung unter die Schwellenspannung des TFTs fällt. Die herkömmliche theoretische Untergrenze bei Raumtemperatur für die Unterschwellen-Schwingung des TFT liegt bei 60 Millivolt pro Dekade Änderung des Drain-Stromes.
  • Eine Variabilität herkömmlicher und bekannter Herstellungsprozesse auf dem Stand der Technik kann die Möglichkeit ihrer künftigen Weiterführung z.B. in den 10-nm- oder Sub-10-nm-Bereich beschränken. Folglich kann die Herstellung der funktionalen Komponenten, die für Knoten zukünftiger Technologie benötigt werden, die Einführung von neuen Methoden oder die Integration neuer Techniken in aktuelle Herstellungsprozesse oder anstelle von aktuellen Herstellungsprozessen erfordern.
  • Figurenliste
    • 1A stellt eine Querschnittansicht entnommen entlang einer Gate-„Breite“ einer integrierten Dünnfilm-Schaltungsstruktur mit relativ vergrößerter Breite gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 1B und 1C stellen gewinkelte und direkte Querschnittansichten einer integrierten Dünnfilm-Schaltungsstruktur mit relativ vergrößerter Breite gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 2 stellt eine gewinkelte dreidimensionale Ansicht einer anderen integrierten Dünnfilm-Schaltungsstruktur mit relativ vergrößerter Breite gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 3A ist eine dreidimensionale Ansicht, die eine laterale Querschnittsansicht eines TFTs mit einer nicht-planaren Back-End-FET-Architektur gemäß den offenbarten Ausführungsbeispielen zeigt.
    • 3B ist eine gewinkelte dreidimensionale Ansicht, die einen Stapel benachbarter Vertikalbreiten-TFTs zeigt.
    • 3C ist eine gewinkelte dreidimensionale Ansicht, die ein Array von Vertikalbreiten-TFTs mit einer gemeinschaftlich verwendeten Bitleitung zeigt.
    • 4A-4E veranschaulichen Querschnittsansichten, die verschiedene Operationen bei einem Verfahren zum Herstellen von BEOL-Vertikalbreiten-TFTs gemäß einem Ausführungsbeispiel darstellen.
    • 5A und 5B sind Draufsichten eines Wafers und von Dies, die einen oder mehrere Dünnfilm-Transistoren mit relativ vergrößerter Breite gemäß einem oder mehreren hierin offenbarten Ausführungsbeispielen umfassen.
    • 6 ist eine Querschnitt-Seitenansicht eines Integrierte-Schaltung- (IC-) Bauelements, das einen oder mehrere Dünnfilmtransistoren mit relativ erhöhter Breite umfassen kann, gemäß einem oder mehreren hierin offenbarten Ausführungsbeispielen.
    • 7 ist eine Querschnitt-Seitenansicht einer Integrierte-Schaltung- (IC-) Bauelementanordnung, die einen oder mehrere Dünnfilmtransistoren mit relativ erhöhter Breite umfassen kann, gemäß einem oder mehreren hierin offenbarten Ausführungsbeispielen.
    • 8 stellt eine Rechenvorrichtung gemäß einer Implementierung eines Ausführungsbeispiels der Offenbarung dar.
  • BESCHREIBUNG DER AUSFÜHRUNGSBEISPIELE
  • Dünnfilmtransistoren mit relativ erhöhter Breite und gemeinschaftlich verwendeten Bitleitungen sind beschrieben. In der folgenden Beschreibung werden zahlreiche spezifische Details ausgeführt, wie beispielsweise spezifische Material- und Werkzeugsysteme, um ein tiefgreifendes Verständnis von Ausführungsbeispielen der vorliegenden Offenbarung bereitzustellen. Für einen Fachmann auf dem Gebiet ist es jedoch offensichtlich, dass Ausführungsbeispiele der vorliegenden Offenbarung ohne diese spezifischen Details ausgeführt werden können. In anderen Fällen werden bekannte Merkmale, wie etwa einfache oder duale Damascene-Verarbeitung, nicht detailliert beschrieben, um die Ausführungsbeispiele der vorliegenden Offenbarung nicht unnötigerweise zu verschleiern. Weiterhin wird davon ausgegangen, dass die verschiedenen in den Figuren gezeigten Ausführungsbeispiele veranschaulichende Darstellungen sind, und nicht notwendigerweise maßstabsgetreu gezeichnet sind. In einigen Fällen werden verschiedene Operationen wiederum als mehrere diskrete Operationen beschrieben, in einer Weise, die für das Verständnis der vorliegenden Offenbarung am hilfreichsten ist, jedoch sollte die Reihenfolge der Beschreibung nicht so ausgelegt werden, dass sie impliziert, dass diese Operationen zwingend von der Reihenfolge abhängig sind. Insbesondere müssen diese Operationen nicht in der vorliegenden Reihenfolge ausgeführt werden.
  • Eine bestimmte Terminologie kann auch in der nachfolgenden Beschreibung ausschließlich zum Zweck der Referenz verwendet werden und soll nicht einschränkend sein. Zum Beispiel beziehen sich Ausdrücke wie „obere“, „untere“ und „über“, „unter“, „unten“ und „oben“ auf Richtungen in den Zeichnungen, auf die Bezug genommen wird. Ausdrücke wie beispielsweise „vorne“, „hinten“, „Rück-“ und „Seiten-“ beschreiben die Ausrichtung und/oder die Position von Abschnitten der Komponente innerhalb eines konsistenten aber beliebigen Bezugsrahmens, der Bezug nehmend auf den Text und die zugeordneten Zeichnungen deutlich gemacht wird, die die erörterte Komponente beschreiben. Eine solche Terminologie kann die Wörter umfassen, die oben spezifisch erwähnt wurden, Ableitungen davon und Wörter ähnlicher Bedeutung.
  • Hierin beschriebene Ausführungsbeispiele können sich auf eine Front-End-of-Line-(FEOL-) Halbleiter-Verarbeitung und -Strukturen beziehen. FEOL ist der erste Abschnitt der Herstellung einer integrierten Schaltung (IC; integrated circuit), wo die individuellen Bauelemente (z.B. Transistoren, Kondensatoren, Widerstände, etc.) in dem Halbleitersubstrat oder der -Schicht strukturiert werden. FEOL deckt im Allgemeinen alles ab bis zu (aber nicht einschließlich) der Abscheidung von Metall-Zwischenverbindungsschichten. Nach der letzten FEOL-Operation ist das Ergebnis üblicherweise ein Wafer mit isolierten Transistoren (z.B. ohne jegliche Drähte).
  • Hierin beschriebene Ausführungsbeispiele können sich auf eine Back-End-of-Line-(BEOL-) Halbleiter-Verarbeitung und -Strukturen beziehen. BEOL ist der zweite Abschnitt einer IC-Herstellung, wo die individuellen Bauelemente (z.B. Transistoren, Kondensatoren, Widerstände, etc.) mit einer Verdrahtung auf dem Wafer verbunden werden, z.B. der Metallisierungs-Schicht oder -Schichten. BEOL umfasst Kontakte, Isolierschichten (Dielektrika), Metallebenen und Bond-Positionen für Chip-zu-Package-Verbindungen. Bei dem BEOL-Teil der Herstellungsstufe werden Kontakte (Anschlussflächen), (Zwischen)-Verbindungsdrähte (interconnect wires), Vias und dielektrische Strukturen gebildet. Für moderne IC-Prozesse können bei dem BEOL mehr als 10 Metallschichten hinzugefügt werden.
  • Nachstehend beschriebene Ausführungsbeispiele können an FEOL-Verarbeitung und - Strukturen, BEOL-Verarbeitung und -Strukturen, oder sowohl FEOL- als auch BEOL-Verarbeitung und -Strukturen anwendbar sein. Genauer gesagt, obwohl ein exemplarisches Verarbeitungsschema dargestellt sein kann, das ein FEOL-Verarbeitungsszenario verwendet, können solche Ansätze auch an eine BEOL-Verarbeitung anwendbar sein. Auf ähnliche Weise, obwohl ein exemplarisches Verarbeitungsschema dargestellt sein kann, das ein BEOL-Verarbeitungsszenario verwendet, können solche Ansätze auch an eine FEOL-Verarbeitung anwendbar sein.
  • Ein oder mehrere hier beschriebene Ausführungsbeispiele sind auf Strukturen und Architekturen zur Herstellung von BEOL-Dünnfilmtransistoren (TFTs) ausgerichtet, die im Vergleich zu TFTs mit herkömmlicher Geometrie eine relativ größere Breite haben und gemeinschaftlich verwendete Bitleitungen aufweisen. Ausführungsbeispiele können einen oder mehrere aus Backend-Transistoren, IGZO, Halbleiter-Oxidmaterialien, Dünnfilmtransistoren und System-auf-Chip- (SoC-) Technologien umfassen oder sich auf diese beziehen. Ein oder mehrere Ausführungsbeispiele können implementiert sein, um Hoch-Performance-Backend-Transistoren zu realisieren, um die monolithische Integration von Backend-Logik plus Speicher in SoCs zukünftiger Technologieknoten potenziell zu erhöhen.
  • Um einen Kontext bereitzustellen, besteht ein erhöhter Bedarf an fortschrittlichen SoCs, um monolithisch integrierte BEOL-Transistoren für die Logikfunktionalität auf höheren Metallschichten zu umfassen. Solche BEOL-Transistoren haben aufgrund der erhöhten thermischen Empfindlichkeit der Backend-Materialien typischerweise ein geringeres Wärmebudget als Frontend-Transistoren. Außerdem kann die Performance solcher Transistoren aufgrund der geringen Kanalmobilität bei BEOL-kompatiblen Kanalmaterialien wie IGZO (Indium-Gallium-Zinkoxid) stark beeinträchtigt werden.
  • In Übereinstimmung mit einem oder mehreren hier beschriebenen Ausführungsbeispielen werden nicht-planare BEOL-kompatible Dünnfilmtransistoren (TFTs) hergestellt, indem die Transistorbreite (und damit die Antriebsstärke und Performance) für einen gegebenen projizierten Bereich effektiv vergrößert wird. Ein TFT, der mit einer solchen Architektur hergestellt wird, kann eine Steigerung der Gate-Steuerung, Stabilität und Performance von Dünnfilmtransistoren aufweisen. Anwendungen solcher Systeme können Back-End- (BEOL-) Logik-, Speicher- oder analoge Anwendungen umfassen, sind aber nicht darauf beschränkt. Die hier beschriebenen Ausführungsbeispiele können nicht-planare Strukturen umfassen, die die Transistorbreite (im Vergleich zu einem planaren Bauelement) durch die Integration der Bauelemente in einzigartige Architekturen effektiv vergrößern.
  • Als ein erstes Beispiel einer Struktur mit relativ erhöhter Transistorbreite stellt 1A eine Querschnittansicht entnommen entlang einer Gate-„Breite“ einer integrierten Dünnfilm-Schaltungsstruktur mit relativ vergrößerter Breite gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Der nicht planare TFT 150 ist über einem Substrat 152 gebildet, z.B. auf einer Isolierschicht 154 über einem Substrat. Ein Paar aus dielektrischen Finnen 155 befindet sich auf der Isolierschicht 154. Der nicht-planare TFT 150 umfasst ein Halbleiter-Oxidmaterial 156 oder ein ähnlich geeignetes Kanalmaterial. Das Halbleiter-Oxidmaterial 156 ist konform mit dem Paar dielektrischer Finnen 155 und mit freiliegenden Abschnitten der Isolierschicht 154 zwischen dem Paar dielektrischer Finnen 155. Eine Gate-Elektrode 158 ist auf einer Gatedielektrikumsschicht 164 gebildet, die auf dem Halbleiter-Oxidmaterial 156 gebildet ist. Die Gate-Elektrode 158 kann ein Füllmaterial 160 auf einer Arbeitsfunktionsschicht 162 umfassen, wie dargestellt. Die Gate-Elektrode 158 kann die Regionen 166 des Halbleiter-Oxidmaterials 156 und der Gatedielektrikumsschicht 164 freilegen, wie dargestellt ist. Alternativ haben das Halbleiter-Oxidmaterial 156 und die Gatedielektrikumsschicht 164 die gleiche laterale Abmessung wie die Gate-Elektrode 158. Es wird darauf hingewiesen, dass die Source/Drain-Regionen in die und aus der Seite der Ansicht von 1B sind.
  • Der nicht-planare TFT 150 hat eine effektive Gate-Breite, die der Länge des konformen Halbleiter-Oxidmaterials 156 zwischen den Positionen A' und B' entspricht, d.h. der vollen Länge umfassend wellenförmige Abschnitte über den Oberseiten und Seitenwänden der dielektrischen Finnen 155, wie in 1B dargestellt. Der TFT 150 kann hierin als nicht-planarer BEOL-Feldeffekttransistor (FET) bezeichnet werden. Im Vergleich zu einem herkömmlichen planaren TFT unterstreicht die Struktur von 1A den Vorteil einer nicht planaren Architektur zur Erhöhung der effektiven Gatebreite, die hier als relativ vergrößerte Breite bezeichnet wird
  • Um andere Aspekte einer nicht-planaren TFT-Topographie zu unterstreichen stellen 1B und 1C gewinkelte und direkte Querschnittansichten einer integrierten Dünnfilm-Schaltungsstruktur mit relativ vergrößerter Breite gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar. Es wird darauf hingewiesen, dass eine dielektrische Finne in den 1B und 1C der Einfachheit halber dargestellt ist. Ausführungsbeispiele können ein einzelnes Bauelement umfassen, das über einer (1B und 1C), zwei (1A) oder mehreren solcher dielektrischer Finnen hergestellt ist.
  • Bezugnehmend auf 1B und 1C umfasst eine integrierte Schaltungsstruktur 170 eine dielektrische Finne 155 auf einer Isolatorschicht 154 über einem Substrat 152. Die Isolatorstruktur 155 hat eine Topographie, die entlang einer Ebene (ab) parallel zu einer globalen Ebene des Substrats 152 variiert. Die dielektrische Finne 155 weist eine Oberseite und Seitenwände auf. Ein Halbleiter-Oxidmaterial 156 oder ein ähnlich geeignetes Kanalmaterial befindet sich auf der Oberseite und den Seitenwänden der dielektrischen Finne 155. Eine Gate-Elektrode 158 befindet sich über einem ersten Abschnitt des Halbleiter-Oxidmaterials 156 auf der Oberseite und den Seitenwänden der dielektrischen Finne 155. Die Isolatorstruktur 155 hat eine Topographie, die entlang einer Ebene (ab) parallel zu einer globalen Ebene des Substrats 152 variiert. Die Gate- Elektrode 158 weist eine erste Seite gegenüber einer zweiten Seite auf. Ein erster leitfähiger Kontakt (links 174) befindet sich benachbart zu der ersten Seite der Gate-Elektrode 158, über einem zweiten Abschnitt des Halbleiter-Oxidmaterials 156 auf der Oberseite und den Seitenwänden der dielektrischen Finne 155. Ein zweiter leitfähiger Kontakt (rechts 174) befindet sich benachbart zu der zweiten Seite der Gate-Elektrode 158, über einem dritten Abschnitt des Halbleiter-Oxidmaterials 156 auf der Oberseite und den Seitenwänden der dielektrischen Finne 155.
  • Bei einem Ausführungsbeispiel umfasst die integrierte Schaltungsstruktur 170 ferner eine Gatedielektrikumsschicht 164 zwischen der Gate-Elektrode 158 und dem ersten Abschnitt des Halbleiter-Oxidmaterials 156 auf der Oberseite und den Seitenwänden der dielektrischen Finne 155, wie in 1C gezeigt ist. Bei einem Ausführungsbeispiel umfasst die integrierte Schaltungsstruktur 170 ferner einen ersten dielektrischen Abstandshalter (links 172) zwischen dem ersten leitfähigen Kontakt 174 und der ersten Seite der Gate-Elektrode 158, wobei der erste dielektrische Abstandshalter 172 über einem vierten Abschnitt des Halbleiter-Oxidmaterials 156 auf der Oberseite und den Seitenwänden der dielektrischen Finne 155 liegt, wie in 1B dargestellt ist. Ein zweiter dielektrischer Abstandshalter (rechts 172) befindet sich zwischen dem zweiten leitfähigen Kontakt 174 und der zweiten Seite der Gate-Elektrode 158, wobei der zweite dielektrische Abstandhalter 172 über einem fünften Abschnitt des zweiten Halbleiter-Oxidmaterials 156 auf der Oberseite und den Seitenwänden der dielektrischen Finne 155 liegt, wie in 1C dargestellt. Bei einem solchen Ausführungsbeispiel liegt die Gatedielektrikumsschicht 164 ferner entlang dem ersten und zweiten dielektrischen Abstandhalter 172, wie ferner in 1C gezeigt ist.
  • Bei einem Ausführungsbeispiel besteht die Isolatorstruktur (wie beispielsweise Finne oder Finnen 155) aus einem dielektrischen Material, wie beispielsweise aber nicht beschränkt auf Siliziumdioxid, Siliziumoxynitrid, Siliziumnitrid oder Kohlenstoff-dotiertem Siliziumnitrid. Bei einem Ausführungsbeispiel besteht die Isolatorstruktur aus einem Low-k-Dielektrikumsmaterial. Bei einem Ausführungsbeispiel umfasst die Gatedielektrikumsschicht 164 eine Schicht aus einem High-k-Dielektrikumsmaterial direkt auf dem Halbleiter-Oxidmaterial 156.
  • Als ein zweites Beispiel einer Struktur mit relativ vergrößerter Transistorbreite stellt 2 eine gewinkelte dreidimensionale Ansicht einer anderen integrierten Dünnfilm-Schaltungsstruktur mit relativ vergrößerter Breite gemäß einem anderen Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Bezugnehmend auf 2 umfasst eine integrierte Schaltungsstruktur 200 eine Isolatorstruktur 250 über einem Substrat 202. Die Isolatorstruktur 250 kann, wie dargestellt, auf einer Isolatorschicht 204 gebildet werden. Die Isolatorstruktur 250 hat einen ersten Graben 252 in derselben, wobei der erste Graben 252 Seitenwände und einen Boden hat. Ein Halbleiter-Oxidmaterial 206 oder ein ähnlich geeignetes Kanalmaterial befindet sich in dem ersten Graben 252 in der Isolatorstruktur 250. Das Halbleiter-Oxidmaterial 206 ist konform mit den Seitenwänden und dem Boden des ersten Grabens 252. Eine Gatedielektrikumsschicht 214 ist auf dem Halbleiter-Oxidmaterial 206 in dem ersten Graben 252. Die Gatedielektrikumsschicht 214 ist konform mit dem Halbleiter-Oxidmaterial 206 und konform mit den Seitenwänden und dem Boden des ersten Grabens 252. Eine Gate-Elektrode ist auf der Gatedielektrikumsschicht 214 in dem ersten Graben 252. Die Gate- Elektrode 208 weist eine erste Seite gegenüber einer zweiten Seite auf und hat eine freiliegende obere Oberfläche. Ein erster leitfähiger Kontakt (links 254) ist lateral benachbart zu der ersten Seite der Gate-Elektrode 208. Der erste leitfähige Kontakt (links 254) befindet sich auf einem ersten Abschnitt des Halbleiter-Oxidmaterials 206 konform mit den Seitenwänden des ersten Grabens 252. Ein zweiter leitfähiger Kontakt (rechts 254) ist lateral benachbart zu der zweiten Seite der Gate-Elektrode 208. Der zweite leitfähige Kontakt (rechts 254) befindet sich auf einem zweiten Abschnitt des Halbleiter-Oxidmaterials 206, der konform mit den Seitenwänden des ersten Grabens 252 ist. Es wird darauf hingewiesen, dass die leitfähigen Kontakte 254 aus Gründen der Übersichtlichkeit der Zeichnung nur im vorderen Abschnitt des Grabens 252 dargestellt sind. Bei einem Ausführungsbeispiel erstrecken sich die leitfähigen Kontakte 254 über den gesamten oder im Wesentlichen über den gesamten Weg des Grabens 252, um den Source/Drain-Bereich zu maximieren und eine relativ kleine effektive Gate-Länge beizubehalten.
  • Bei einem Ausführungsbeispiel ist die Isolatorstruktur 250 eine einzige Schicht aus ILD-Material, wie dargestellt ist. Bei einem anderen Ausführungsbeispiel ist die Isolatorstruktur 250 ein Stapel von abwechselnden dielektrischen Schichten
  • Bei einem Ausführungsbeispiel ist ein dritter leitfähiger Kontakt 258 über und in Kontakt mit der freiliegenden oberen Oberfläche der Gate-Elektrode 208, wie dargestellt ist. Bei einem Ausführungsbeispiel befindet sich der erste leitfähige Kontakt (links 254) in einem zweiten Graben 270 in der Isolatorstruktur 250, und der dritte leitfähige Kontakt (rechts 254) befindet sich in einem dritten Graben 272 in der Isolatorstruktur 250, wie dargestellt ist. Bei einem Ausführungsbeispiel ist der dritte leitfähige Kontakt 258 mit einer leitfähigen Leitung 260 gekoppelt, die, wie dargestellt, eine Wortleitung sein kann. Bei einem Ausführungsbeispiel sind der erste und der zweite leitfähige Kontakt 254 mit den entsprechenden leitfähigen Leitungen 256 gekoppelt, die bei einem Ausführungsbeispiel den Source- und Drain-Leitungen entsprechen können.
  • Bei einem Ausführungsbeispiel umfasst das Halbleiter-Oxidmaterial 206 Indium-Gallium-Zinkoxid (IGZO). Bei einem Ausführungsbeispiel umfasst das Halbleiter-Oxidmaterial 206 ein Material, ausgewählt aus der Gruppe bestehend aus Zinnoxid, Antimonoxid, Indiumoxid, Indiumzinnoxid, Titanoxid, Zinkoxid, Indiumzinkoxid, Galliumoxid, Titanoxynitrid, Rutheniumoxid und Wolframoxid. Bei einem Ausführungsbeispiel umfasst die Gatedielektrikumsschicht 214 eine Schicht aus einem High-k-Dielektrikumsmaterial direkt auf dem Halbleiter-Oxidmaterial 206. Bei einem alternativen Ausführungsbeispiel ist das Kanalmaterial kein Halbleiter-Oxidmaterial, sondern eine Schicht aus polykristallinem Silizium.
  • Bei einem weiteren Ausführungsbeispiel kann die Isolatorstruktur eine gewellte Topographie (nicht dargestellt) sein, die sich entlang einer Ebene normal zu einer globalen Ebene des Substrats verändert. Bei einem spezifischen solchen Ausführungsbeispiel befindet sich die gewellte Topographie innerhalb einer einzigen Schicht von ILD-Material. Bei einem anderen spezifischen solchen Ausführungsbeispiel befindet sich die gewellte Topographie innerhalb einer Anordnung von abwechselnden dielektrischen Schichten.
  • 3A ist eine dreidimensionale Ansicht, die eine laterale Querschnittsansicht eines TFTs mit einer nicht-planaren Back-End-FET-Architektur gemäß den offenbarten Ausführungsbeispielen zeigt. Sowohl in 2 als auch in 3A wird eine vertikale Länge (Tiefe) des Grabens 252 verwendet, um die effektive Breite des Transistors zu erhöhen. Das heißt, die Tiefe des Grabens 252 ist das Z des TFT, wobei die effektive Breite (Weff) durch die Einstellung von Z auf die Tiefe des Grabens relativ vergrößert wird. Dementsprechend stellen die Ausführungsbeispiele einen Vertikalbreiten-Feldeffekttransistor (hier als Vertikalbreiten-TFT bezeichnet) 300 mit einer lateralen Anordnung einer Source 302, eines Gates 304 und eines Drains 306 mit einer relativ vergrößerten vertikalen Länge (Tiefe) bereit.
  • 3B ist eine gewinkelte dreidimensionale Ansicht, die einen Stapel benachbarter Vertikalbreiten-TFTs zeigt. Gemäß einem weiteren Ausführungsbeispiel der Offenbarung werden die Vertikalbreiten-TFTs 300 wiederholt, um eine integrierte Schaltungsstruktur 310 bereitzustellen, wie z.B. ein Speicherbauelement oder ein Logikbauelement. Die integrierte Schaltungsstruktur 310 umfasst einen Stapel einer Mehrzahl von Vertikalbreiten-TFTs 300, die in einer Isolatorstruktur 312 über einem Substrat (nicht gezeigt) gebildet sind. Jeder der Vertikalbreiten-TFTs 300 umfasst eine laterale Anordnung in der Isolationsstruktur 312 eines Gates 304, einer Source 302 lateral benachbart zu einer ersten Seite des Gates 304 und eines Drains 306 lateral benachbart zu einer gegenüberliegenden zweiten Seite des Gates 304. Die Vertikalbreiten-TFTs 300 sind in einer Spalte auf dem Substrat so angeordnet, dass die jeweilige laterale Anordnung der Source 302, des Gates 304 und des Drains 306 jedes der Vertikalbreiten-TFTs 300 mit einem benachbarten Vertikalbreiten-TFT 300 ausgerichtet ist.
  • Gemäß einem Aspekt des Ausführungsbeispiels erstrecken sich die Vertikalbreiten-TFTs 300 vertikal durch die Isolatorstruktur 312 mindestens zwei Verbindungsebenen 314, um eine vergrößerte relative Breite bereitzustellen. Ein leitfähiger Kontakt 316 ist zwischen zumindest einer der Sources und der Drains von zumindest zwei der Mehrzahl von Vertikalbreiten-TFTs 300 in der Spalte gebildet, wobei sich der leitfähige Kontakt 316 auch durch die Isolatorstruktur 312 auf zumindest zwei Verbindungsebenen 314 erstreckt. Bei einem Ausführungsbeispiel bildet ein mit einem Metallmaterial gefüllter Metallgraben den leitfähigen Kontakt 316. Bei einem Ausführungsbeispiel kann mindestens eine Verbindungsebene tiefer (höher) als die anderen gemacht werden, um das Bauelement mit breiteren Vertikalbreiten-TFTs 300 unterzubringen.
  • Bei dem Ausführungsbeispiel, bei dem die integrierte Schaltungsstruktur ein Logik-Bauelement umfasst, können separate leitfähige Kontakte 316 zwischen den Drains der jeweiligen Paare der Vertikalbreiten-TFTs 300 gebildet werden.
  • Bei dem Ausführungsbeispiel, bei dem die integrierte Schaltungsstruktur eine Speichervorrichtung umfasst, ist der leitfähige Kontakt 316 zwischen den Drains aller Vertikalbreiten-TFTs in der Spalte gebildet. Bei diesem Ausführungsbeispiel umfasst der leitfähige Kontakt 316 eine Bitleitung. So wird eine Speichervorrichtung bereitgestellt, wobei die Drains 306 jeder Zelle mit einer niederohmigen Bitleitung miteinander verbunden sind.
  • Bei einem wiederum weiteren Ausführungsbeispiel ist der leitfähige Kontakt 316 zwischen den Sources 302 von zumindest zwei der Vertikalbreiten-TFTs 300 in der Spalte gebildet. Bei einem anderen Ausführungsbeispiel ist der leitfähige Kontakt 316 zwischen den Sources 302 aller Vertikalbreiten-TFTs 300in der Spalte gebildet.
  • Bei einem weiteren Ausführungsbeispiel ist ein erster leitfähiger Kontakt 316 zwischen den Drains der Vertikalbreiten-TFTs 300 gebildet und ein zweiter leitfähiger Kontakt (nicht abgebildet) ist zwischen den Sources 302 der Vertikalbreiten-TFTs 300 in der Spalte gebildet.
  • 3C ist eine gewinkelte dreidimensionale Ansicht, die ein Array von Vertikalbreiten-TFTs mit einer gemeinschaftlich verwendeten Bitleitung zeigt. Gemäß einem weiteren Ausführungsbeispiel der Offenbarung wird eine integrierte Schaltungsstruktur 320 bereitgestellt, die ein Array aus Vertikalbreiten-TFTs 322 umfasst, die in einer Isolatorstruktur (nicht abgebildet) gebildet sind.
  • Wie vorangehend beschrieben, umfasst jeder der Vertikalbreiten-TFTs 322 eine laterale Anordnung aus: einem Gate 304, einer Source 302 lateral benachbart zu einer ersten Seite des Gates 304 und einem Drain 316 lateral benachbart zu einer gegenüberliegenden zweiten Seite des Gates 304. Bei einem Ausführungsbeispiel umfasst das Array Zeilen von lateral benachbarten Vertikalbreiten-TFTs 322 und Spalten von Gate-ausgerichteten Vertikalbreiten-TFTs 322, derart, dass die jeweilige laterale Anordnung von der Source, dem Gate und dem Drain von jedem der Vertikalbreiten-Transistoren mit einem benachbarten Dünnfilmtransistor in derselben Spalte ausgerichtet ist. Die Vertikalbreiten-TFTs 322 erstrecken sich vertikal durch eine Isolatorstruktur mit zumindest zwei Verbindungsebenen 314.
  • Das Array 320 umfasst jedoch einzelne leitfähige Kontakte 324, die gemeinsame Drains 316 entlang der jeweiligen Spalten des Arrays verbinden, so dass jeder der einzelnen leitfähigen Kontakte 324 zwischen benachbarten Paaren von Vertikalbreiten-TFTs 322 in jeder Zeile des Arrays gemeinschaftlich verwendet wird, wodurch ein Bereich des Arrays verringert wird, da kein separater Drain für jeden Vertikalbreiten-TFT 322 in einem Paar erforderlich ist. Bei dem Speicher-Ausführungsbeispiel stellt dies eine Bitleitung bereit, die über Zeilen aus Zellen gemeinschaftlich verwendet wird, was sowohl die Größe des Speichers reduziert als auch den Widerstand der Bitleitung verringert. Darüber hinaus erstreckt sich der leitfähige Kontakt 324 oder die gemeinschaftlich verwendete Bitleitung über eine volle Breite der Vertikalbreiten-TFTs 322, wobei die Transistorbreite nun die Tiefe des Gates 304 in die Isolationsstruktur 312 ist. Diese Tiefe in das Verbindungssystem verringert den Querschnittsbereich der Bitleitung, indem die Vertikalbreiten-TFTs 322 mehrere Verbindungsebenen 314 belegen.
  • Bei einem weiteren Aspekt ist, bei dem Ausführungsbeispiel, bei dem der leitfähige Kontakt 316 eine Bitleitung ist, ist die gemeinschaftlich verwendete Bitleitung durch einen Backbone-Graben in der Isolationsstruktur 312 gebildet, der mit einem Metallmaterial gefüllt ist, wie weiter unten beschrieben wird. Bei einem Ausführungsbeispiel kann der Backbone-Graben lateral breiter gemacht werden (dargestellt durch die Linie 318), um den Widerstand der Bitleitung zu verringern.
  • 4A-4E veranschaulichen Querschnittsansichten, die verschiedene Operationen bei einem Verfahren zum Herstellen von BEOL-Vertikalbreiten-TFTs gemäß einem Ausführungsbeispiel darstellen. 4A zeigt das Array von BEOL-Vertikalbreiten-TFTs 400, nachdem eine Isolationsstruktur 402 bis zu einer gewünschten Verbindungsebene 404 über leitfähige Leitungen, die Source- und Drainleitungen auf einem Substrat darstellen, gebildet wurde (nicht dargestellt). Bei dem gezeigten Ausführungsbeispiel ist die Isolationsstruktur 402 bis zu einer Tiefe von zwei Verbindungsebenen 404 abgeschieden. Tiefe Vias 406 und Backbone-Gräben 408 wurden durch Ätzen bis zur gleichen Verbindungsebene 404 in der Isolationsstruktur 402 gebildet.
  • 4B veranschaulicht das Array von BEOL-Vertikalbreiten-TFTs 400, nachdem die tiefen Vias 406 und die Backbone-Gräben 408 mit leitfähigem Metall gefüllt wurden, um leitfähige Kontakte 410 zu bilden, die Source-Leitungen (S) und Drain-Leitungen (D) darstellen. Bei dem gezeigten Ausführungsbeispiel überspannen die leitfähigen Kontakte 410, die in den Backbone-Gräben 408 gebildet sind, die Spalten des Arrays, um zu bilden, was die gemeinschaftlich verwendeten Bitleitungen werden.
  • 4C zeigt das Array von BEOL-Vertikalbreiten-TFTs 400, nachdem die Photoresist-Maske auf die Isolationsstruktur 402 mit Öffnungen abgeschieden wurde, die die Positionen der Kanalbereiche zwischen den Source- und den Drainleitungen definieren, und das Ätzen der Isolationsstruktur 402 an diesen Positionen bis zur gleichen Verbindungsebene 404 wie die Isolationsstruktur 402, um Kanalbereichsgräben 412 zu bilden.
  • 4D zeigt das Array von BEOL-Vertikalbreiten-TFTs 400, nachdem ein Halbleiter-Oxidmaterial 414 oder ein ähnlich geeignetes Kanalmaterial in den Kanalbereichsgräben 412 in der Isolatorstruktur 402 gebildet wurde. Eine Gatedielektrikumsschicht 416 (z.B. ein ferroelektrisches Material für eine Speichervorrichtung) wird über dem Halbleiter-Oxidmaterial 414 in den Kanalbereichsgräben 412 gebildet. Sowohl das Halbleiter-Oxidmaterial 414 als auch die Gatedielektrikumsschicht 416 sind konform mit den Seitenwänden und dem Boden der Kanalbereichsgräben 412. Bei einem Ausführungsbeispiel können das Halbleiter-Oxidmaterial 414 und die Gatedielektrikumsschicht 416 mittels Atomschichtabscheidungs- (ALD; atomic layer deposition) Prozessen abgeschieden werden.
  • 4E zeigt das Array von BEOL-Vertikalbreiten-TFTs 400, nachdem eine Gate-Elektrode 418 auf der Gatedielektrikumsschicht 416 gebildet wurde, um Kanalbereichs-Gräben 412 vollständig auszufüllen und die Herstellung der Vertikalbreiten-TFTs 400 effektiv abzuschließen.
  • 4F zeigt das Array der BEOL-Vertikalbreiten-TFTs 400, nach einem letzten Schritt der Bildung von Vias 420 auf den Gate-Elektroden 418 und der Bildung von Wortleitungen 422 auf der obersten Oberfläche der Vias. Wie gezeigt, sind die Wortleitungen 422 senkrecht zu den gemeinschaftlich verwendeten Bitleitungen 410 ausgelegt. Gemäß den Aspekten der offenbarten Ausführungsbeispiele werden mehr Antriebsstrom und breitere TFTs durch die Erweiterung der TFTs nach unten auf zusätzliche Verbindungsebenen 404 erreicht.
  • Bei einem anderen Aspekt können die hierin beschriebenen integrierten Schaltungsstrukturen in einem elektronischen Bauelement umfasst sein. Als ein erstes Beispiel eines Bauelements, das einen oder mehrere der hierin offenbarten TFTs umfassen kann, sind 5A und 5B Draufsichten eines Wafers und von Dies, die einen oder mehrere Dünnfilm-Transistoren mit relativ vergrößerter Breite gemäß irgendeinem der hierin offenbarten Ausführungsbeispielen umfassen.
  • Bezugnehmend auf 5A und 5B, kann ein Wafer 500 aus einem Halbleitermaterial bestehen und kann einen oder mehrere Dies 502 mit Integrierte-Schaltung- (IC-) Strukturen, die auf einer Oberfläche des Wafers 500 gebildet sind, umfassen. Jeder der Dies 502 kann eine sich wiederholende Einheit eines Halbleiterprodukts sein, das irgendeine geeignete IC (z.B. ICs umfassend eine oder mehrere Strukturen, wie beispielsweise Strukturen 150, 170, 200 oder 300) umfasst. Nachdem die Herstellung des Halbleiter-Produkts abgeschlossen ist (z.B. nach der Herstellung der Strukturen 150, 170, 200 oder 300), kann der Wafer 500 einem Vereinzelungsprozess unterzogen werden, bei dem jeder der Dies 502 von einem anderen getrennt wird, um einzelne „Chips“ des Halbleiterprodukts bereitzustellen. Insbesondere können Bauelemente, die einen TFT umfassen, wie hierin offenbart ist, die Form des Wafers 500 (z.B. nicht vereinzelt) oder die Form des Dies 502 (z.B. vereinzelt) annehmen. Der Die 502 kann einen oder mehrere Transistoren und/oder eine unterstützende Schaltungsanordnung umfassen, um elektrische Signale zu den Transistoren zu routen, sowie jegliche andere IC-Komponenten. Bei einigen Ausführungsbeispielen können der Wafer 500 oder der Die 502 ein Speicherbauelement (z.B. ein statischer-Direktzugriffsspeicher (SRAM - Static Random Access Memory) -Bauelement), ein Logikbauelement (z.B. ein AND-, OR-, NAND-, oder NOR-Gate) oder irgendein anderes geeignetes Schaltungselement umfassen. Mehrere dieser Bauelemente können auf einem einzelnen Die 502 kombiniert sein. Zum Beispiel kann ein Speicher-Array, das durch mehrere Speicherbauelemente gebildet ist, auf einem selben Die 502 wie eine Verarbeitungsvorrichtung oder andere Logik gebildet sein, die ausgebildet ist zum Speichern von Informationen in den Speicherbauelementen oder Ausführen von Anweisungen, die in dem Speicher-Array gespeichert sind.
  • 6 ist eine Querschnitt-Seitenansicht eines Integrierte-Schaltung- (IC-) Bauelements, das einen oder mehrere Dünnfilmtransistoren mit relativ erhöhter Breite umfassen kann, gemäß einem oder mehreren hierin offenbarten Ausführungsbeispielen.
  • Wie in 6 gezeigt ist, ist ein IC-Bauelement 600 auf einem Substrat 602 (z.B. dem Wafer 500 von 5A) gebildet und kann in einem Die (z.B. dem Die 502 von 5B) umfasst sein, der vereinzelt sein kann oder in einem Wafer umfasst sein kann. Obwohl einige Beispiele von Materialien, aus denen das Substrat 602 gebildet sein kann, oben in Zuordnung zu dem Substrat 152, 202, 302 oder 400 beschrieben sind, kann irgendein Material, das als Grundlage für ein IC-Bauelement 600 dienen kann, verwendet werden.
  • Das IC-Bauelement 600 kann eine oder mehrere Bauelementschichten umfassen, wie beispielsweise Bauelementschicht 604, die auf dem Substrat 602 angeordnet sind. Die Bauelementschicht 604 kann Merkmale von einem oder mehreren Transistoren 640 (z.B. vorangehend beschriebene TFTs) umfassen, die auf dem Substrat 602 gebildet sind. Die Bauelementschicht 604 kann zum Beispiel eine oder mehrere Source- und/oder Drain- (S/D) Regionen 620, ein Gate 622 zum Steuern des Stromflusses in den Transistoren 640 zwischen den S/D-Regionen 620 und einen oder mehrere S/D-Kontakte 624 zum Routen elektrischer Signale zu/von den S/D-Regionen 620 umfassen. Die Transistoren 640 können zusätzliche Merkmale umfassen, die der Klarheit halber nicht gezeigt sind, wie beispielsweise Bauelement-Isolationsregionen, Gate-Kontakte und ähnliches. Die Transistoren 640 sind nicht auf den Typ und die Konfiguration beschränkt, die in 6 gezeigt sind, und können eine breite Vielzahl von anderen Typen und Konfigurationen umfassen, wie beispielsweise planare Transistoren, nicht planare Transistoren oder eine Kombination aus beiden. Nicht planare Transistoren können Finnen-basierte Transistoren aufweisen, wie etwa Doppel-Gate-Transistoren oder Tri-Gate-Transistoren sowie Wrap-Around- (Umwickel-) oder All-Around- (Ringsum-) Transistoren, wie etwa Nanoband- und Nanodraht-Transistoren. Insbesondere haben einer oder mehrere der Transistoren 640 die Form der Transistoren 150, 170, 200 oder 300. Dünnfilmtransistoren, wie 100 oder 300, können besonders vorteilhaft sein, wenn sie in den Metallschichten eines Mikroprozessorbauelements für eine analoge Schaltungsanordnung, Logikschaltungsanordnung oder Speicherschaltungsanordnung verwendet werden, und können zusammen mit existierenden komplementären Metalloxid-Halbleiter (CMOS; complementary metal oxide semiconductor)-Prozessen gebildet werden.
  • Elektrische Signale, wie beispielsweise Leistungs- und/oder Eingangs-/Ausgangs- (I/O) Signale, können zu und/oder von den Transistoren 640 der Bauelementschicht 604 durch eine oder mehrere Verbindungsschichten geroutet werden, die auf der Bauelementschicht 604 (dargestellt in 6 als Verbindungsschichten 606-610) angeordnet sind. Zum Beispiel können elektrisch leitfähige Merkmale der Bauelementschicht 604 (z.B. das Gate 622 und die S/D-Kontakte 624) elektrisch mit den Verbindungsstrukturen 628 der Verbindungsschichten 606-610 gekoppelt sein. Die eine oder mehreren Verbindungsschichten 606-610 können einen Zwischenschicht-Dielektrikum- (ILD; interlayer dielectric) Stapel 619 des IC-Bauelements 600 bilden.
  • Die Verbindungstrukturen 628 können innerhalb der Verbindungsschichten 606-610 angeordnet sein, um elektrische Signale gemäß einer breiten Vielzahl von Entwürfen (genauer gesagt ist die Anordnung nicht auf die bestimmte Konfiguration von Verbindungstrukturen 628 beschränkt, die in 6 gezeigt ist) zu routen. Obwohl eine bestimmte Anzahl von Verbindungsschichten 606-610 in 6 abgebildet ist, umfassen Ausführungsbeispiele der vorliegenden Offenbarung IC-Bauelemente, die mehr oder weniger Verbindungsschichten aufweisen, als abgebildet sind.
  • Bei einigen Ausführungsbeispielen können die Verbindungstrukturen 628 Grabenstrukturen 628a (manchmal bezeichnet als „Leitungen“) und/oder Via-Strukturen 628b umfassen, die mit einem elektrisch leitfähigen Material gefüllt sind, wie beispielsweise einem Metall. Die Grabenstrukturen 628a können angeordnet sein, um elektrische Signale in einer Richtung einer Ebene zu routen, die im Wesentlichen parallel zu einer Oberfläche des Substrats 602 ist, auf der die Bauelementschicht 604 gebildet ist. Zum Beispiel können die Grabenstrukturen 628a elektrische Signale in einer Richtung in die und aus der Seite aus der Perspektive von 6 routen. Die Via-Strukturen 628b können angeordnet sein, um elektrische Signale in einer Richtung einer Ebene zu routen, die im Wesentlichen senkrecht zu der Oberfläche des Substrats 602 ist, auf der die Bauelementschicht 604 gebildet ist. Bei einigen Ausführungsbeispielen können die Via-Strukturen 628b die Grabenstrukturen 628a von unterschiedlichen Verbindungsschichten 606-610 elektrisch miteinander koppeln.
  • Die Verbindungsschichten 606-610 können ein dielektrisches Material 626 umfassen, das zwischen den Verbindungstrukturen 628 angeordnet ist, wie in 6 gezeigt ist. Bei einigen Ausführungsbeispielen kann das dielektrische Material 626, das zwischen den Verbindungsstrukturen 628 in Unterschiedlichen der Verbindungsschichten 606-610 angeordnet ist, unterschiedliche Zusammensetzungen aufweisen; bei anderen Ausführungsbeispielen kann die Zusammensetzung des dielektrischen Materials 626 zwischen unterschiedlichen Verbindungsschichten 606-610 die Gleiche sein. In jedem Fall können solche dielektrischen Materialien als Inter-Layer-Dielektrikum (ILD; Zwischenschicht-Dielektrikum) bezeichnet werden.
  • Eine erste Verbindungsschicht 606 (bezeichnet als Metall 1 oder „M1“) kann direkt auf der Bauelementschicht 604 gebildet sein. Bei einigen Ausführungsbeispielen kann die erste Verbindungsschicht 606 Grabenstrukturen 628a und/oder Via-Strukturen 628b umfassen, wie gezeigt ist. Die Grabenstrukturen 628a der ersten Verbindungsschicht 606 können mit Kontakten (z.B. den S/D-Kontakten 624) der Bauelementschicht 604 gekoppelt sein.
  • Eine zweite Verbindungsschicht 608 (bezeichnet als Metall 2 oder „M2“) kann direkt auf der ersten Verbindungsschicht 606 gebildet sein. Bei einigen Ausführungsbeispielen kann die zweite Verbindungsschicht 608 Via-Strukturen 628b umfassen, um die Grabenstrukturen 628a der zweiten Verbindungsschicht 608 mit den Grabenstrukturen 628a der ersten Verbindungsschicht 606 zu koppeln. Obwohl die Grabenstrukturen 628a und die Via-Strukturen 628b strukturell mit einer Linie innerhalb jeder Verbindungsschicht (z.B. innerhalb der zweiten Verbindungsschicht 608) der Klarheit halber abgegrenzt sind, können die Grabenstrukturen 628a und die Via-Strukturen 628b strukturell und/oder materiell angrenzend sein (z.B. während eines Dual-Damascene-Prozesses gleichzeitig gefüllt werden), bei einigen Ausführungsbeispielen.
  • Eine dritte Verbindungsschicht 610 (bezeichnet als Metall 3 oder„M3“) (und zusätzliche Verbindungsschichten, nach Wunsch) kann in Folge auf der zweiten Verbindungsschicht 608 gemäß ähnlichen Techniken und Konfigurationen gebildet werden, die in Verbindung mit der zweiten Verbindungsschicht 608 oder der ersten Verbindungsschicht 606 beschrieben sind.
  • Das IC-Bauelement 600 kann ein Lötmittel-Resistmaterial 634 (z.B. Polyimid oder ein ähnliches Material) und eine oder mehrere Bondanschlussflächen 636 umfassen, die auf den Verbindungsschichten 606-610 gebildet sind. Die Bondanschlussflächen 636 können elektrisch mit den Verbindungstrukturen 628 gekoppelt sein und ausgebildet sein, um die elektrischen Signale des oder der Transistoren 640 zu anderen externen Bauelementen zu routen. Zum Beispiel können Lötmittel-Bonds auf der einen oder den mehreren Bondanschlussflächen 636 gebildet sein, um einen Chip, umfassend das IC-Bauelement 600, mechanisch und/oder elektrisch mit einer anderen Komponente (z.B. einer Schaltungsplatine) zu koppeln. Das IC-Bauelement 600 kann andere alternative Konfigurationen haben, um die elektrischen Signale von den Verbindungsschichten 606-610 zu routen, als die, die bei anderen Ausführungsbeispielen gezeigt sind. Zum Beispiel können die Bondanschlussflächen 636 durch andere analoge Merkmale (z.B. Stäbe) ersetzt werden oder können ferner solche umfassen, die die elektrischen Signale zu externen Komponenten routen.
  • 7 ist eine Querschnitt-Seitenansicht einer Integrierte-Schaltung- (IC-) Bauelementanordnung, die einen oder mehrere Dünnfilmtransistoren mit relativ erhöhter Breite umfassen kann, gemäß einem oder mehreren hierin offenbarten Ausführungsbeispielen.
  • Unter Bezugnahme auf 7 umfasst eine IC-Bauelementanordnung 700 Komponenten, die eine oder mehrere der hierin beschriebenen integrierten Schaltungsstrukturen aufweisen. Die IC-Bauelementanordnung 700 weist eine Anzahl von Komponenten auf, die auf einer Schaltungsplatine 702 angeordnet sind (die z. B. eine Hauptplatine sein kann). Die IC-Bauelementanordnung 700 umfasst Komponenten, die auf einer ersten Fläche 740 der Schaltungsplatine 702 und einer gegenüberliegenden zweiten Fläche 742 der Schaltungsplatine 702 angeordnet sind. Im Allgemeinen können Komponenten auf einer oder beiden Flächen 740 und 742 angeordnet sein. Insbesondere können irgendwelche geeigneten der Komponenten der IC-Bauelementanordnung 700 eine Anzahl von TFT-Strukturen 150, 170, 20 oder 300 umfassen, wie hierin offenbart.
  • Bei einigen Ausführungsbeispielen kann die Schaltungsplatine 702 eine gedruckte Schaltungsplatine (PCB) sein, umfassend mehrere Metallschichten, die voneinander durch Schichten aus dielektrischem Material getrennt und durch elektrisch leitfähige Vias verbunden sind. Jegliche eine oder mehrere der Metallschichten können in einer gewünschten Schaltungsstruktur gebildet sind, um elektrische Signale (optional in Verbindung mit anderen Metallschichten) zwischen den Komponenten zu routen, die mit der Schaltungsplatine 702 gekoppelt sind. Bei anderen Ausführungsbeispielen kann die Schaltungsplatine 702 ein Nicht-PCB-Substrat sein.
  • Die IC-Bauelementanordnung 700, die in 7 dargestellt ist, umfasst eine Gehäuse-auf-Interposer-Struktur 736, die mit der ersten Fläche 740 der Schaltungsplatine 702 durch Kopplungskomponenten 716 gekoppelt ist. Die Kopplungskomponenten 716 können die Gehäuse-auf-Interposer-Struktur 736 elektrisch und mechanisch mit der Schaltungsplatine 702 koppeln und können Lötkugeln umfassen (wie in 7 gezeigt ist), Stecker und Buchse, ein Haftmittel, ein Unterfüllmaterial und/oder irgendeine andere geeignete elektrische und/oder mechanische Kopplungsstruktur.
  • Die Gehäuse-auf-Interposer-Struktur 736 kann ein IC-Gehäuse 720 umfassen, das mit einem Interposer 704 durch Kopplungskomponenten 718 gekoppelt ist. Die Kopplungskomponenten 718 können jegliche geeignete Form für die Anwendung annehmen, wie z.B. die Formen, die vorangehend Bezug nehmend auf die Kopplungskomponenten 716 beschrieben wurden. Obwohl ein einzelnes IC-Gehäuse 720 in 7 gezeigt ist, können mehrere IC-Gehäuse mit dem Interposer 704 gekoppelt sein. Es wird darauf hingewiesen, dass zusätzliche Interposer mit dem Interposer 704 gekoppelt sein können. Der Interposer 704 kann ein dazwischenliegendes Substrat bereitstellen, das verwendet wird, um die Schaltungsplatine 702 und das IC-Gehäuse 720 zu überbrücken. Das IC-Gehäuse 720 kann zum Beispiel sein oder umfassen einen Die (den Die 502 aus 5B), ein IC-Bauelement (z.B. das IC-Bauelement 600 aus 6) oder jegliche andere geeignete Komponente. Im Allgemeinen kann der Interposer 704 eine Verbindung zu einem weiteren Abstand ausbreiten oder eine Verbindung zu einer unterschiedlichen Verbindung umleiten. Zum Beispiel kann der Interposer 704 das IC-Gehäuse 720 (z.B. ein Die) mit einem Kugelgitterarray (BGA) der Kopplungskomponenten 716 zum Koppeln mit der Schaltungsplatine 702 koppeln. Bei dem in 7 dargestellten Ausführungsbeispiel sind das IC-Gehäuse 720 und die Schaltungsplatine 702 an gegenüberliegende Seiten des Interposers 704 angebracht. Bei anderen Ausführungsbeispielen können das IC-Gehäuse 720 und die Schaltungsplatine 702 an einer gleichen Seite des Interposers 704 angebracht sein. Bei einigen Ausführungsbeispielen können drei oder mehr Komponenten mithilfe des Interposers 704 zwischenverbunden sein.
  • Der Interposer 704 kann aus einem Epoxidharz, einem glasfaserverstärkten Epoxidharz, einem Keramikmaterial oder einem Polymermaterial gebildet sein, wie beispielsweise Polyimid. Bei einigen Implementierungen kann der Interposer 704 aus wechselnden starren oder flexiblen Materialien gebildet sein, die dieselben Materialien umfassen können, die vorangehend zur Verwendung in einem Halbleitersubstrat beschrieben wurden, wie beispielsweise Silizium, Germanium und andere Gruppe III-V und Gruppe IV Materialien. Der Interposer 704 kann Metall-Verbindungen 708 und Vias 710 umfassen, umfassend aber nicht beschränkt auf Silizium-Durchkontaktierungen (TSV; through-silicon via) 706. Der Interposer 704 kann ferner eingebettete Bauelemente 714 umfassen, umfassend sowohl passive als auch aktive Bauelemente. Solche Bauelemente können umfassen, sind aber nicht beschränkt auf Kondensatoren, Entkopplungs-Kondensatoren, Widerstände, Induktoren, Sicherungen, Dioden, Transformatoren, Sensoren, ESD-Bauelemente (ESD = elektrostatische Entladung; electrostatic discharge) und Speicherbauelemente. Komplexere Bauelemente, wie beispielsweise Radiofrequenz- (RF-) Bauelemente, Leistungsverstärker, Leistungsmanagement-Bauelemente, Antennen, Arrays, Sensoren und mikroelektromechanisches-System- (MEMS-) Bauelemente können ebenfalls auf dem Interposer 704 gebildet sein. Die Gehäuse-auf-Interposer-Struktur 736 kann die Form von jeglicher Gehäuse-auf-Interposer-Struktur annehmen, die in der Technik bekannt ist.
  • Die IC-Bauelementanordnung 700 kann ein IC- Gehäuse 724 umfassen, das mit der ersten Fläche 740 der Schaltungsplatine 702 durch Kopplungskomponenten 722 gekoppelt ist. Die Kopplungskomponenten 722 können die Form von jeglichem der Ausführungsbeispiele annehmen, die oben Bezug nehmend auf die Kopplungskomponenten 716 erörtert wurden, und das IC-Gehäuse 724 kann die Form von jeglichem der Ausführungsbeispiele annehmen, die oben Bezug nehmend auf das IC-Gehäuse 720 erörtert wurde.
  • Die IC-Bauelementanordnung 700, die in 7 dargestellt ist, umfasst eine Gehäuse-auf-Gehäuse-Struktur 734, die mit der zweiten Fläche 742 der Schaltungsplatine 702 durch Kopplungskomponenten 728 gekoppelt ist. Die Gehäuse-auf-Gehäuse-Struktur 734 kann ein IC-Gehäuse 726 und ein IC-Gehäuse 732 umfassen, die durch Kopplungskomponenten 730 miteinander gekoppelt sind, derart, dass das IC-Gehäuse 726 zwischen der Schaltungsplatine 702 und dem IC-Gehäuse 732 angeordnet ist. Die Kopplungskomponenten 728 und 730 können die Form von irgendeinem der Ausführungsbeispiele der Kopplungskomponenten 716 annehmen, die oben erörtert wurden, und die IC-Gehäuse 726 und 732 können die Form von irgendeinem der Ausführungsbeispiele des oben erörterten IC-Gehäuses 720 annehmen. Die Package-auf-Package-Struktur 734 kann gemäß irgendeiner der im Stand der Technik bekannten Package-auf-Package-Strukturen ausgebildet sein.
  • Hierin offenbarte Ausführungsbeispiele können verwendet werden, um eine große Vielfalt unterschiedlicher Arten integrierter Schaltungen und/oder mikroelektronischer Bauelemente herzustellen. Beispiele solcher integrierten Schaltungen umfassen, sind aber nicht beschränkt auf Prozessoren, Chipsatz-Komponenten, Graphik-Prozessoren, digitale Signalprozessoren, Microcontroller und ähnliches. Bei anderen Ausführungsbeispielen kann ein Halbleiterspeicher hergestellt werden. Ferner können die integrierten Schaltungen oder andere mikroelekronische Bauelemente in einer Vielzahl von elektronischen Bauelementen verwendet werden, die in der Technik bekannt sind. Zum Beispiel in Computer-Systemen (z.B. Desktop, Laptop, Server), Mobiltelefonen, persönlicher Elektronik, etc. Die integrierten Schaltungen können mit einem Bus und anderen Komponenten in den Systemen gekoppelt sein. Zum Beispiel kann ein Prozessor durch einen oder mehrere Busse mit einem Speicher, einem Chipsatz, etc. gekoppelt sein. Jeder von dem Prozessor, dem Speicher und dem Chipsatz kann potenziell unter Verwendung der hierin offenbarten Ansätze hergestellt werden.
  • 8 stellt eine Rechenvorrichtung 800 gemäß einer Implementierung der Offenbarung dar. Die Rechenvorrichtung 800 häust eine Platine 802. Die Platine 802 kann eine Anzahl von Komponenten umfassen, umfassend aber nicht beschränkt auf einen Prozessor 804 und zumindest einen Kommunikationschip 806. Der Prozessor 804 ist physisch und elektrisch mit der Platine 802 gekoppelt. Bei einigen Implementierungen ist der zumindest eine Kommunikationschip 806 auch physisch und elektrisch mit der Platine 802 gekoppelt. Bei weiteren Implementierungen ist der Kommunikationschip 806 Teil des Prozessors 804.
  • Abhängig von ihren Anwendungen kann die Rechenvorrichtung 800 andere Komponenten umfassen, die physisch und elektrisch mit der Platine 802 gekoppelt sein können oder nicht. Diese anderen Komponenten umfassen, sind aber nicht beschränkt auf einen flüchtigen Speicher (z.B. DRAM), einen nichtflüchtigen Speicher (z.B. ROM), einen Flash-Speicher, einen Graphikprozessor, einen digitalen Signalprozessor, einen Krypto-Prozessor, einen Chipsatz, eine Antenne, ein Display, eine Touchscreen-Anzeige, eine Touchscreen-Steuerung, eine Batterie, einen Audio-Codec, einen Video-Codec, einen Leistungsverstärker, ein GPS-Bauelement (global positioning system; globales Positionierungssystem), einen Kompass, ein Akzelerometer, ein Gyroskop, einen Lautsprecher, eine Kamera, und eine Massenspeichervorrichtung (wie beispielsweise Festplattenlaufwerk, CD (compact disk), DVD (digital versatile disk) usw.).
  • Der Kommunikationschip 806 ermöglicht eine drahtlose Kommunikation für die Übertragung von Daten zu und von der Rechenvorrichtung 800. Der Ausdruck „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltungen, Bauelemente, Systeme, Verfahren, Techniken, Kommunikationskanäle etc. zu beschreiben, die Daten durch die Verwendung modulierter, elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Ausdruck impliziert nicht, dass die zugeordneten Bauelemente nicht irgendwelche Drähte enthalten, obwohl sie dies bei einigen Ausführungsbeispielen möglicherweise nicht tun. Der Kommunikationschip 806 kann irgendeine Anzahl von drahtlosen Standards oder Protokollen implementieren, umfassend aber nicht beschränkt auf Wi-Fi (IEEE 802.11 Familie), WiMAX (IEEE 802.16 Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen davon, sowie irgendwelche anderen drahtlosen Protokolle, die bezeichnet werden als 3G, 4G, 5G, und darüber hinaus. Die Rechenvorrichtung 800 kann eine Mehrzahl von Kommunikationschips 806 umfassen. Zum Beispiel kann ein erster Kommunikationschip 806 zweckgebunden sein für drahtlose Kommunikation mit kürzerem Bereich, wie beispielsweise Wi-Fi und Bluetooth, und ein zweiter Kommunikationschip 806 kann zweckgebunden sein für drahtlose Kommunikation mit längerem Bereich, wie beispielsweise GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, und andere.
  • Der Prozessor 804 der Rechenvorrichtung 800 umfasst einen Integrierte-Schaltungs-Die, der innerhalb des Prozessors 804 gehäust ist. Bei einigen Implementierungen der Offenbarung umfasst der integrierte Schaltungs-Die des Prozessors einen oder mehrere Dünnfilm-Transistoren mit relativ vergrößerter Breite gemäß Implementierungen der Ausführungsbeispiele der Offenbarung. Der Ausdruck „Prozessor“ kann sich auf irgendein Bauelement oder Abschnitt eines Bauelements beziehen, das/der elektronische Daten aus Registern und/oder Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu transformieren, die in Registern und/oder Speichern gespeichert werden können.
  • Der Kommunikationschip 806 umfasst auch einen Integrierte-Schaltungs-Die, der innerhalb des Kommunikationschips 806 gehäust ist. Gemäß einer anderen Implementierung der Ausführungsbeispiele der Offenbarung umfasst der integrierte Schaltungs-Die des Kommunikationschips einen oder mehrere Dünnfilm-Transistoren mit relativ vergrößerter Breite gemäß Implementierungen der Ausführungsbeispiele der Offenbarung.
  • Bei weiteren Implementierungen kann eine andere Komponente, die innerhalb der Rechenvorrichtung 800 gehäust ist, einen integrierten Schaltungs-Die enthalten, der einen oder mehrere Dünnfilm-Transistoren mit relativ vergrößerter Breite gemäß Implementierungen der Ausführungsbeispiele der Offenbarung umfasst.
  • Bei verschiedenen Implementierungen kann die Rechenvorrichtung 800 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein PDA (persönlicher digitaler Assistent), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungs-Steuereinheit (entertainment control unit), eine Digitalkamera, ein tragbarer Musikspieler oder ein digitaler Videorecorder sein. Bei weiteren Implementierungen kann die Rechenvorrichtung 800 jegliches andere elektronische Bauelement sein, das Daten verarbeitet.
  • Daher umfassen die hier beschriebenen Ausführungsbeispiele Dünnfilmtransistoren mit relativ vergrößerter Breite. Die vorangegangene Beschreibung von veranschaulichenden Implementierungen von Ausführungsbeispielen der Offenbarung, umfassend was in der Zusammenfassung beschrieben ist, soll nicht erschöpfend sein oder die Offenbarung auf die präzisen offenbarten Formen begrenzen. Während spezifische Implementierungen, und Beispiele dafür, der Offenbarung hierin zur Veranschaulichung beschrieben werden, sind verschiedene äquivalente Veränderungen innerhalb des Umfangs der Offenbarung möglich, wie es Fachleute auf dem relevanten Gebiet erkennen werden.
  • Diese Veränderungen können an der Offenbarung auf der Grundlage der zuvor ausgeführten Beschreibung durchgeführt werden. Die Ausdrücke, die in den folgenden Ansprüchen verwendet werden, sollten nicht derart betrachtet werden, dass sie die Offenbarung auf die spezifischen Implementierungen einschränken, die in der Beschreibung und den Ansprüchen offenbart sind. Stattdessen soll der Schutzbereich der Offenbarung vollständig durch die nachfolgenden Ansprüche bestimmt sein, die gemäß etablierter Vorgaben der Anspruchsinterpretation ausgelegt werden sollen.
  • Beispielhaftes Ausführungsbeispiel 1: Eine integrierte Schaltungsstruktur umfasst eine Mehrzahl von Transistoren, die in einer Isolatorstruktur über einem Substrat gebildet sind, jeder umfassend eine laterale Anordnung von: einem Gate in der Isolationsstruktur, einer Source lateral benachbart zu einer ersten Seite des Gates; und einem Drain, lateral benachbart zu einer gegenüberliegenden zweiten Seite des Gates. Die Mehrzahl von Transistoren ist in einer Spalte so angeordnet, dass die jeweilige laterale Anordnung der Source, des Gates und des Drains von jedem der Transistoren mit einem benachbarten Dünnfilmtransistor ausgerichtet ist, wobei sich die Mehrzahl der Transistoren vertikal durch die Isolatorstruktur auf mindestens zwei Verbindungsebenen erstreckt, um eine erhöhte relative Breite bereitzustellen. Ein erster leitfähiger Kontakt ist zwischen einer der Sources und Drains von zumindest zwei der Mehrzahl von Transistoren in der Spalte gebildet, wobei sich der leitfähige Kontakt durch die Isolatorstruktur auf zumindest zwei Verbindungsebenen erstreckt.
  • Beispielhaftes Ausführungsbeispiel 2: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 1, wobei der erste leitfähige Kontakt zwischen den Drains eines oder mehrerer Paare der Transistoren in der Spalte gebildet ist.
  • Beispielhaftes Ausführungsbeispiel 3: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 1 oder 2 wobei der erste leitfähige Kontakt zwischen den Drains aller Transistoren in der Spalte gebildet ist.
  • Beispielhaftes Ausführungsbeispiel 4: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 1 oder 2, wobei der erste leitfähige Kontakt eine Bitleitung umfasst.
  • Beispielhaftes Ausführungsbeispiel 5: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 1, wobei der erste leitfähige Kontakt zwischen Sources der zumindest zwei der Mehrzahl von Transistoren in der Spalte gebildet ist.
  • Beispielhaftes Ausführungsbeispiel 6: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 5, wobei der erste leitfähige Kontakt zwischen den Sources aller der Mehrzahl von Transistoren in der Spalte gebildet ist.
  • Beispielhaftes Ausführungsbeispiel 7: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 1, wobei der erste leitfähige Kontakt zwischen den Drains der Transistoren gebildet ist und ein zweiter Kontakt zwischen den Sources der Transistoren in der Spalte gebildet ist.
  • Beispielhaftes Ausführungsbeispiel 8: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 1, 2 oder 3, ferner umfassend ein Array von Transistoren, bei dem lateral benachbarte Transistoren in jeder Zeile des Arrays einen Drain gemeinschaftlich verwenden.
  • Beispielhaftes Ausführungsbeispiel 9: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 8, wobei gemeinsame Drains entlang derselben Spalte des Arrays durch den ersten leitfähigen Kontakt miteinander verbunden sind, wodurch eine gemeinschaftlich verwendete Bitleitung bereitgestellt wird.
  • Beispielhaftes Ausführungsbeispiel 10: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 8, wobei sich die gemeinschaftlich verwendete Bitleitung über eine volle Breite der Transistoren erstreckt.
  • Beispielhaftes Ausführungsbeispiel 11: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 8 oder 9, wobei die gemeinschaftlich verwendete Bitleitung durch einen Backbone-Graben in der Isolationsstruktur gebildet wird, der mit einem Metallmaterial gefüllt ist.
  • Beispielhaftes Ausführungsbeispiel 12: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 11, wobei der Backbone-Graben seitlich breiter gemacht ist, um den Bitleitungs-Widerstand zu verringern.
  • Beispielhaftes Ausführungsbeispiel 13: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 1, 2, 5, 6, 7, 9, 10, 11, oder 12, ferner umfassend ein Halbleiter-Oxidmaterial auf der Isolatorstruktur, wobei das Halbleiter-Oxidmaterial mit der Topographie der Isolatorstruktur konform ist.
  • Beispielhaftes Ausführungsbeispiel 14: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 13, wobei ferner umfassend eine Gate-Elektrode über einem ersten Abschnitt des Halbleiter-Oxidmaterials auf der Isolatorstruktur.
  • Beispielhaftes Ausführungsbeispiel 15: Eine integrierte Schaltungsstruktur umfasst ein Array von Transistoren, die in einer Isolatorstruktur über einem Substrat gebildet sind. Jeder der Transistoren umfasst eine laterale Anordnung von: einem Gate in der Isolationsstruktur, einer Source lateral benachbart zu einer ersten Seite des Gates; und einem Drain, lateral benachbart zu einer gegenüberliegenden zweiten Seite des Gates. Das Array von Transistoren ist in Zeilen von lateral benachbarten Transistoren und Spalten so angeordnet, dass die jeweilige laterale Anordnung der Source, des Gates und des Drains von jedem der Transistoren mit einem benachbarten Dünnfilmtransistor in einer gleichen Spalte ausgerichtet ist. Die Mehrzahl der Transistoren erstreckt sich vertikal durch die Isolatorstruktur auf mindestens zwei Verbindungsebenen, um eine erhöhte relative Breite bereitzustellen. Erste leitfähige Kontakte verbinden die Drains entlang der jeweiligen Spalten des Arrays so, dass jeder der einzelnen leitfähigen Kontakte zwischen benachbarten Paaren von Transistoren in jeder Zeile des Arrays gemeinschaftlich verwendet wird, und wobei sich der erste leitfähige Kontakt durch die Isolatorstruktur auf zumindest zwei Verbindungsebenen erstreckt.
  • Beispielhaftes Ausführungsbeispiel 16: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 15, wobei die ersten leitfähigen Kontakte gemeinschaftlich verwendete Bitleitungen umfassen.
  • Beispielhaftes Ausführungsbeispiel 17: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 16, wobei sich die gemeinschaftlich verwendeten Bitleitungen eine volle Breite der Transistoren in die Isolationsstruktur erstrecken.
  • Beispielhaftes Ausführungsbeispiel 18: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 15, 16 oder 17, wobei die gemeinschaftlich verwendeten Bitleitungen durch einen Backbone-Graben in der Isolationsstruktur gebildet werden, der mit einem Metallmaterial gefüllt ist.
  • Beispielhaftes Ausführungsbeispiel 19: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 18, wobei der Backbone-Graben seitlich breiter gemacht ist, um den Bitleitungs-Widerstand zu verringern.
  • Beispielhaftes Ausführungsbeispiel 20: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 15, 16, 17, 18 oder 19, ferner umfassend zweite leitfähige Kontakte gebildet zwischen Sources der zumindest zwei Transistoren in jeder der Spalten.
  • Beispielhaftes Ausführungsbeispiel 21: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 20, wobei die zweiten leitfähigen Kontakte zwischen den Sources aller der Mehrzahl von Transistoren in der Spalte gebildet sind.
  • Beispielhaftes Ausführungsbeispiel 22: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 15, 16, 17, 18, 19 oder 21, ferner umfassend ein Halbleiter-Oxidmaterial auf der Isolatorstruktur, wobei das Halbleiter-Oxidmaterial mit der Topographie der Isolatorstruktur konform ist.
  • Beispielhaftes Ausführungsbeispiel 23: Die integrierte Schaltungsstruktur von Ausführungsbeispiel 22, ferner umfassend eine Gate-Elektrode über einem ersten Abschnitt des Halbleiter-Oxidmaterials auf der Isolatorstruktur.
  • Beispielhaftes Ausführungsbeispiel 24: Ein Verfahren zum Herstellen eines Arrays aus Dünnfilmtransistoren umfasst das Bilden einer Isolationsstruktur über einem Substrat zu einer gewünschten Verbindungsebene über leitfähigen Leitungen, die Source- und Drain-Leitungen auf einem Substrat darstellen. Vias und Backbone-Gräben werden in der Isolationsstruktur gebildet. Die Vias und Backbone-Gräben werden mit leitfähigem Metall gefüllt, um leitfähige Kontakte zu bilden, die Source-Leitungen und Drain-Leitungen darstellen, wobei die in den Backbone-Gräben gebildeten leitfähigen Kontakte Spalten des Arrays überspannen, um gemeinschaftlich verwendete Bitleitungen zu bilden. Eine Photoresist-Maske wird auf der Oberseite der Isolationsstruktur mit Öffnungen gebildet, die die Positionen von Kanalbereichen zwischen den Source- und Drain-Leitungen definieren. Kanalbereichs-Gräben werden durch Ätzen der Isolationsstruktur an den Positionen gebildet, die die Kanalbereiche definieren, bis zur gleichen Verbindungsebene wie die Isolierung. Ein Halbleiter-Oxidmaterial wird in den Kanalgräbenbereichen gebildet. Eine Gatedielektrikumsschicht wird über dem Halbleiter-Oxidmaterial in den Kanalbereichsgräben gebildet. Eine Gate-Elektrode wird auf der Gatedielektrikumsschicht zum Einfüllen der Kanalgräbenbereiche gebildet. Auf der Gate-Elektrode werden Vias gebildet. Wortleitungen werden auf einer obersten Oberfläche der Vias gebildet, wobei die Wortleitungen senkrecht zu den gemeinschaftlich verwendeten Bitleitungen ausgelegt sind.
  • Beispielhaftes Ausführungsbeispiel 25: Das Verfahren zum Herstellen eines Arrays von Dünnfilmtransistoren von Ausführungsbeispiel 23 umfasst ferner das Bilden von Vias und Backbone-Gräben zur gleichen Verbindungsebene wie die Isolationsstruktur.

Claims (25)

  1. Eine integrierte Schaltungsstruktur, umfassend: eine Mehrzahl von Transistoren, die in einer Isolatorstruktur über einem Substrat gebildet sind, jeder umfassend eine laterale Anordnung von: einem Gate in der Isolationsstruktur, einer Source lateral benachbart zu einer ersten Seite des Gates; und einem Drain, lateral benachbart zu einer gegenüberliegenden zweiten Seite des Gates, wobei die Mehrzahl von Transistoren in einer Spalte so angeordnet sind, dass die jeweilige laterale Anordnung der Source, des Gates und des Drains von jedem der Transistoren mit einem benachbarten Dünnfilmtransistor ausgerichtet ist, wobei sich die Mehrzahl der Transistoren vertikal durch die Isolatorstruktur auf mindestens zwei Verbindungsebenen erstreckt, um eine erhöhte relative Breite bereitzustellen; und einem ersten leitfähigen Kontakt, der zwischen einer der Sources und Drains von zumindest zwei der Mehrzahl von Transistoren in der Spalte gebildet ist, wobei sich der leitfähige Kontakt durch die Isolatorstruktur auf zumindest zwei Verbindungsebenen erstreckt.
  2. Die integrierte Schaltungsstruktur gemäß Anspruch 1, wobei der erste leitfähige Kontakt zwischen den Drains eines oder mehrerer Paare der Transistoren in der Spalte gebildet ist.
  3. Die integrierte Schaltungsstruktur gemäß Anspruch 2, wobei der erste leitfähige Kontakt zwischen den Drains aller Transistoren in der Spalte gebildet ist.
  4. Die integrierte Schaltungsstruktur gemäß Anspruch 2, wobei der erste leitfähige Kontakt eine Bitleitung umfasst.
  5. Die integrierte Schaltungsstruktur gemäß Anspruch 1, wobei der erste leitfähige Kontakt zwischen Sources der zumindest zwei der Mehrzahl von Transistoren in der Spalte gebildet ist.
  6. Die integrierte Schaltungsstruktur gemäß Anspruch 5, wobei der erste leitfähige Kontakt zwischen den Sources aller der Mehrzahl von Transistoren in der Spalte gebildet ist.
  7. Die integrierte Schaltungsstruktur gemäß Anspruch 1, wobei der erste leitfähige Kontakt zwischen den Drains der Transistoren gebildet ist und ein zweiter Kontakt zwischen den Sources der Transistoren in der Spalte gebildet ist.
  8. Die integrierte Schaltungsstruktur gemäß Anspruch 1, ferner umfassend ein Array von Transistoren, bei dem lateral benachbarte Transistoren in jeder Zeile des Arrays einen Drain gemeinschaftlich verwenden.
  9. Die integrierte Schaltungsstruktur gemäß Anspruch 8, wobei gemeinsame Drains entlang derselben Spalte des Arrays durch den ersten leitfähigen Kontakt miteinander verbunden sind, wodurch eine gemeinschaftlich verwendete Bitleitung bereitgestellt wird.
  10. Die integrierte Schaltungsstruktur gemäß Anspruch 8, wobei sich die gemeinschaftlich verwendete Bitleitung über eine volle Breite der Transistoren erstreckt.
  11. Die integrierte Schaltungsstruktur gemäß Anspruch 8, wobei die gemeinschaftlich verwendete Bitleitung durch einen Backbone-Graben in der Isolationsstruktur gebildet wird, der mit einem Metallmaterial gefüllt ist.
  12. Die integrierte Schaltungsstruktur gemäß Anspruch 8, wobei der Backbone-Graben seitlich breiter gemacht ist, um den Bitleitungs-Widerstand zu verringern.
  13. Die integrierte Schaltungsstruktur gemäß Anspruch 1, ferner umfassend ein Halbleiter-Oxidmaterial auf der Isolatorstruktur, wobei das Halbleiter-Oxidmaterial mit der Topographie der Isolatorstruktur konform ist.
  14. Die integrierte Schaltungsstruktur gemäß Anspruch 13, ferner umfassend eine Gate-Elektrode über einem ersten Abschnitt des Halbleiter-Oxidmaterials auf der Isolatorstruktur.
  15. Eine integrierte Schaltungsstruktur, umfassend: ein Array von Transistoren, die in einer Isolatorstruktur über einem Substrat gebildet sind, jeder der Transistoren umfassend eine laterale Anordnung von: einem Gate in der Isolationsstruktur, einer Source lateral benachbart zu einer ersten Seite des Gates; und einem Drain, lateral benachbart zu einer gegenüberliegenden zweiten Seite des Gates, wobei das Array von Transistoren in Zeilen von lateral benachbarten Transistoren und Spalten so angeordnet ist, dass die jeweilige laterale Anordnung der Source, des Gates und des Drains von jedem der Transistoren mit einem benachbarten Dünnfilmtransistor in einer gleichen Spalte ausgerichtet ist, wobei sich die Mehrzahl der Transistoren vertikal durch die Isolatorstruktur auf zumindest zwei Verbindungsebenen erstreckt, um eine erhöhte relative Breite bereitzustellen; und erste leitfähige Kontakte, die die Drains entlang der jeweiligen Spalten des Arrays so verbinden, dass jeder der einzelnen leitfähigen Kontakte zwischen benachbarten Paaren von Transistoren in jeder Zeile des Arrays gemeinschaftlich verwendet wird, und wobei sich der erste leitfähige Kontakt durch die Isolatorstruktur auf zumindest zwei Verbindungsebenen erstreckt.
  16. Die integrierte Schaltungsstruktur gemäß Anspruch 15, wobei die ersten leitfähigen Kontakte gemeinschaftlich verwendete Bitleitungen umfassen.
  17. Die integrierte Schaltungsstruktur gemäß Anspruch 16, wobei sich die gemeinschaftlich verwendeten Bitleitungen eine volle Breite der Transistoren in die Isolatorstruktur erstrecken.
  18. Die integrierte Schaltungsstruktur gemäß Anspruch 15, wobei die gemeinschaftlich verwendeten Bitleitungen durch einen Backbone-Graben in der Isolationsstruktur gebildet werden, der mit einem Metallmaterial gefüllt ist.
  19. Die integrierte Schaltungsstruktur gemäß Anspruch 15, wobei der Backbone-Graben seitlich breiter gemacht ist, um den Bitleitungs-Widerstand zu verringern.
  20. Die integrierte Schaltungsstruktur gemäß Anspruch 15, ferner umfassend zweite leitfähige Kontakte gebildet zwischen Sources der zumindest zwei Transistoren in jeder der Spalten.
  21. Die integrierte Schaltungsstruktur gemäß Anspruch 20, wobei die zweiten leitfähigen Kontakte zwischen den Sources aller der Mehrzahl von Transistoren in der Spalte gebildet sind.
  22. Die integrierte Schaltungsstruktur gemäß Anspruch 15, ferner umfassend ein Halbleiter-Oxidmaterial auf der Isolatorstruktur, wobei das Halbleiter-Oxidmaterial mit der Topographie der Isolatorstruktur konform ist.
  23. Die integrierte Schaltungsstruktur gemäß Anspruch 22, ferner umfassend eine Gate-Elektrode über einem ersten Abschnitt des Halbleiter-Oxidmaterials auf der Isolatorstruktur.
  24. Ein Verfahren zum Herstellen eines Arrays aus Dünnfilmtransistoren, das Verfahren umfassend: Bilden einer Isolationsstruktur über einem Substrat zu einer gewünschten Verbindungsebene über leitfähigen Leitungen, die Source- und Drain-Leitungen auf einem Substrat darstellen; Bilden von Vias und Backbone-Gräben in der Isolationsstruktur; Füllen der Vias und Backbone-Gräben mit leitfähigem Metall, um leitfähige Kontakte zu bilden, die Source-Leitungen und Drain-Leitungen darstellen, wobei die in den Backbone-Gräben gebildeten leitfähigen Kontakte Spalten des Arrays überspannen, um gemeinschaftlich verwendete Bitleitungen zu bilden; Bilden einer Photoresist-Maske auf der Oberseite der Isolationsstruktur mit Öffnungen, die die Positionen von Kanalbereichen zwischen den Source- und Drain-Leitungen definieren; Bilden von Kanalbereichs-Gräben durch Ätzen der Isolationsstruktur an den Positionen, die die Kanalbereiche definieren, bis zur gleichen Verbindungsebene wie die Isolierung; Bilden eines Halbleiter-Oxidmaterials in den Kanalgräbenbereichen; Bilden einer Gatedielektrikumsschicht über dem Halbleiter-Oxidmaterial in den Kanalbereichsgräben; Bilden einer Gate-Elektrode auf der Gatedielektrikumsschicht zum Einfüllen der Kanalgräbenbereiche; Bilden von Vias auf der Gate-Elektrode; und Bilden von Wortleitungen auf einer obersten Oberfläche der Vias, wobei die Wortleitungen senkrecht zu den gemeinschaftlich verwendeten Bitleitungen ausgelegt sind.
  25. Das Verfahren gemäß Anspruch 24, ferner umfassend das Bilden von Vias und Backbone-Gräben zu einer gleichen Verbindungsebene wie die Isolationsstruktur.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9871046B2 (en) * 2016-02-24 2018-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM circuits with aligned gate electrodes
US11114471B2 (en) 2017-09-26 2021-09-07 Intel Corporation Thin film transistors having relatively increased width and shared bitlines
DE102021109149A1 (de) * 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co. Ltd. Vorsprungsfeldeffekttransistor und dessen herstellungsverfahren
US11569352B2 (en) * 2020-05-28 2023-01-31 Taiwan Semiconductor Manufacturing Company Limited Protrusion field-effect transistor and methods of making the same
TWI779613B (zh) * 2020-09-15 2022-10-01 日商鎧俠股份有限公司 半導體記憶裝置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204544B1 (en) 1999-02-12 2001-03-20 Board Of Supervisors Of Louisiana State University And Agricultural And Mechanical College Laterally movable gate field effect transistors for microsensors and microactuators
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
DE102005007822B4 (de) 2005-02-21 2014-05-22 Infineon Technologies Ag Integrierte Schaltungsanordnung mit Tunnel-Feldeffekttransistor
US8362566B2 (en) * 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
US20120305893A1 (en) * 2010-02-19 2012-12-06 University College Cork-National University of Ireland ,Cork Transistor device
WO2018236357A1 (en) 2017-06-20 2018-12-27 Intel Corporation THIN-FILM TRANSISTORS HAVING A RELATIVELY INCREASED WIDTH
US11114471B2 (en) 2017-09-26 2021-09-07 Intel Corporation Thin film transistors having relatively increased width and shared bitlines

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