DE112018007362T5 - Gestapelte transistoren mit si pmos und hochmobilitäts-dünnfilmtransistor-nmos - Google Patents

Gestapelte transistoren mit si pmos und hochmobilitäts-dünnfilmtransistor-nmos Download PDF

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Ravi Pillarisetty
Abhishek A. Sharma
Aaron D. Lilak
Willy Rachmady
Rishabh Mehandru
Kimin Jun
Anh Phan
Hui Jae Yoo
Patrick Morrow
Cheng-Ying Huang
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Abstract

Eine Integrierte-Schaltung-Struktur umfasst eine untere Bauelementschicht, umfassend eine erste Struktur, umfassend eine Mehrzahl von PMOS-Transistoren. Eine obere Bauelementschicht wird auf der unteren Bauelementschicht gebildet, wobei die obere Bauelementschicht eine zweite Struktur umfasst, die eine Mehrzahl von NMOS-Dünnfilmtransistoren (TFT) umfasst.

Description

  • TECHNISCHES GEBIET
  • Ausführungsbeispiele der Offenbarung sind im Bereich der Integrierte-Schaltung-Strukturen und insbesondere gestapelter Transistoren mit Si PMOS und Hochmobilitäts-Dünnfilmtransistor-NMOS.
  • HINTERGRUND
  • In den letzten Jahrzehnten war die Skalierung von Merkmalen bei integrierten Schaltungen eine Antriebskraft hinter einer ständig wachsenden Halbleiterindustrie. Das Skalieren auf immer kleinere Merkmale ermöglicht erhöhte Dichten von funktionalen Einheiten auf der begrenzten Grundfläche von Halbleiterchips.
  • Zum Beispiel erlaubt eine schrumpfende Transistorgröße die Einbringung einer erhöhten Anzahl von Speicher- oder Logik-Bauelementen auf einem Chip, was die Herstellung von Produkten mit erhöhter Kapazität ermöglicht. Das Streben nach immer höherer Kapazität ist jedoch nicht ohne Probleme. Die Notwendigkeit zur Optimierung der Performance jedes Bauelements wird immer wichtiger. Bei der Herstellung von Integrierte-Schaltung-Bauelementen sind Multi-Gate-Transistoren immer mehr geworden, da Bauelement-Abmessungen immer geringer werden. Die Skalierung von Multi-Gate-Transistoren war jedoch nicht ohne Folgen. Da die Abmessungen dieser grundlegenden Bausteine einer mikroelektronischen Schaltungsanordnung reduziert werden und da die reine Anzahl von grundlegenden Bausteinen, die in einer gegebenen Region hergestellt werden, erhöht wird, wurden die Einschränkungen auf die Halbleiterprozesse, die zum Herstellen dieser Bausteine verwendet werden, überwältigend.
  • Folglich kann die Herstellung der funktionalen Komponenten, die für Knoten zukünftiger Technologie benötigt werden, die Einführung von neuen Methoden oder die Integration neuer Technologien in aktuelle Herstellungsprozesse oder anstelle von aktuellen Herstellungsprozessen erfordern.
  • Figurenliste
    • 1 ist eine dreidimensionale Ansicht, die einen Gate-Schnitt-Querschnitt einer gestapelten Bauelementarchitektur gemäß einem Ausführungsbeispiel darstellt.
    • 2 ist eine dreidimensionale Ansicht, die einen Gate-Schnitt-Querschnitt einer gestapelten Bauelementarchitektur gemäß einem anderen Ausführungsbeispiel darstellt.
    • 3A, 3B, 3C stellen gewinkelte und direkte Querschnittansichten einer integrierten Dünnfilm-Finnen-Schaltung-Struktur gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 4A-4C stellen verschiedenen Stufen bei einem Verfahren zum Herstellen einer integrierten Dünnfilm-Finnen-Schaltung-Struktur gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
    • 5A und 5B sind Draufsichten eines Wafers und eines Dies, die eine gestapelte Transistor-Architektur mit Si-PMOS-Transistoren und Hochmobilitäts-Dünnfilm-NMOS-Transistoren umfassen, gemäß irgendwelchen der hierin offenbarten Ausführungsbeispiele.
    • 6 ist eine Querschnitt-Seitenansicht eines Integrierte-Schaltung- (IC; integrated circuit) Bauelements, das eine gestapelte Transistor-Architektur mit Si-PMOS-Transistoren und Hochmobilitäts-Dünnfilm-NMOS-Transistoren umfassen kann, gemäß einem oder mehreren der hierin offenbarten Ausführungsbeispiele.
    • 7 ist eine Querschnitt-Seitenansicht einer Integrierte-Schaltung- (IC-) Bauelementanordnung, die eine gestapelte Transistor-Architektur mit Si PMOS-Transistoren und Hochmobilitäts-Dünnfilm-NMOS-Transistoren umfassen kann, gemäß einem oder mehreren der hierin offenbarten Ausführungsbeispiele.
    • 8 stellt eine Rechenvorrichtung gemäß einer Implementierung der Offenbarung dar.
  • BESCHREIBUNG DER AUSFÜHRUNGSBEISPIELE
  • Gestapelte Transistoren mit Si PMOS und Hochmobilitäts-Dünnfilmtransistor-NMOS werden beschrieben. In der folgenden Beschreibung werden zahlreiche spezifische Details ausgeführt, wie beispielsweise spezifische Material- und Werkzeug-Vorgaben, um ein tiefgreifendes Verständnis von Ausführungsbeispielen der vorliegenden Offenbarung bereitzustellen. Für einen Fachmann auf dem Gebiet ist es offensichtlich, dass Ausführungsbeispiele der vorliegenden Offenbarung ohne diese spezifischen Details ausgeführt werden können. In anderen Fällen werden bekannte Merkmale, wie etwa einfache oder duale Damascene-Verarbeitung, nicht detailliert beschrieben, um die Ausführungsbeispiele der vorliegenden Offenbarung nicht unnötig zu verunklaren. Weiterhin wird davon ausgegangen, dass die verschiedenen in den Figuren gezeigten Ausführungsbeispiele veranschaulichende Darstellungen sind, und nicht notwendigerweise maßstabsgetreu gezeichnet sind. In einigen Fällen werden verschiedene Operationen wiederum als mehrere diskrete Operationen beschrieben, in einer Weise, die für das Verständnis der vorliegenden Offenbarung am hilfreichsten ist, jedoch sollte die Reihenfolge der Beschreibung nicht so ausgelegt werden, dass sie impliziert, dass diese Operationen zwingend von der Reihenfolge abhängig sind. Insbesondere müssen diese Operationen nicht in der Reihenfolge der Präsentation ausgeführt werden.
  • Eine bestimmte Terminologie kann auch in der nachfolgenden Beschreibung ausschließlich zum Zweck der Referenz verwendet werden und soll nicht einschränkend sein. Zum Beispiel beziehen sich Ausdrücke wie „obere“, „untere“, „über“, „unter“, „unten“ und „oben“ auf Richtungen in den Zeichnungen, auf die Bezug genommen wird. Ausdrücke wie beispielsweise „vorne“, „hinten“, „Rück-“ und „Seiten-“ beschreiben die Ausrichtung und/oder die Position von Abschnitten der Komponente innerhalb eines konsistenten aber beliebigen Bezugsrahmens, der Bezug nehmend auf den Text und die zugeordneten Zeichnungen deutlich gemacht wird, die die erörterte Komponente beschreiben. Eine solche Terminologie kann die Wörter umfassen, die oben spezifisch erwähnt wurden, Ableitungen davon und Wörter ähnlicher Bedeutung.
  • Hierin beschriebene Ausführungsbeispiele können sich auf eine Front-End-of-Line (FEOL) Halbleiter-Verarbeitung und -Strukturen beziehen. FEOL ist der erste Abschnitt der Herstellung einer integrierten Schaltung (IC), wo die individuellen Bauelemente (z. B. Transistoren, Kondensatoren, Widerstände, etc.) in dem Halbleitersubstrat oder der -Schicht strukturiert werden. FEOL deckt im Allgemeinen alles ab bis zu (aber nicht einschließlich) der Abscheidung von Metall-Verbindungsschichten. Nach der letzten FEOL-Operation ist das Ergebnis üblicherweise ein Wafer mit isolierten Transistoren (z. B. ohne irgendwelche Drähte).
  • Hierin beschriebene Ausführungsbeispiele können sich auf eine Back-End-of-Line (BEOL) Halbleiter-Verarbeitung und -Strukturen beziehen. BEOL ist der zweite Abschnitt einer IC-Herstellung, wo die individuellen Bauelemente (z. B. Transistoren, Kondensatoren, Widerstände, etc.) mit einer Verdrahtung auf dem Wafer verbunden sind, z. B. der Metallisierungsschicht oder -Schichten. BEOL umfasst Kontakte, Isolierschichten (Dielektrika), Metallebenen und Bond-Positionen für Chip-zu-Package-Verbindungen. Bei dem BEOL-Teil der Herstellungsstufe werden Kontakte (Anschlussflächen), Verbindungsdrähte (interconnect wires), Vias und dielektrische Strukturen gebildet. Für moderne IC-Prozesse können bei dem BEOL mehr als 10 Metallschichten hinzugefügt werden.
  • Nachstehend beschriebene Ausführungsbeispiele können auf FEOL-Verarbeitung und -Strukturen, BEOL-Verarbeitung und -Strukturen, oder sowohl FEOL- als auch BEOL-Verarbeitung und -Strukturen anwendbar sein. Genauer gesagt, obwohl ein beispielhaftes Verarbeitungsschema dargestellt sein kann, das ein FEOL-Verarbeitungsszenario verwendet, können solche Ansätze auch auf eine BEOL-Verarbeitung anwendbar sein. Gleichermaßen können, obwohl ein beispielhaftes Verarbeitungsschema dargestellt sein kann, das ein BEOL-Verarbeitungsszenario verwendet, solche Ansätze auch auf eine FEOL-Verarbeitung anwendbar sein.
  • Ein oder mehrere Ausführungsbeispiele, die hierin beschrieben werden, sind auf Strukturen und Architekturen zur Herstellung vertikal gestapelter Transistorbauelemente gerichtet. Ausführungsbeispiele können eines oder mehrere von gestapelten Transistoren, 3D, Hochdichte-Transistoren und Si-Logik umfassen oder sich darauf beziehen. Ein oder mehrere Ausführungsbeispiele können implementiert sein, um Hoch-Performance-gestapelte-Transistoren zu realisieren, um die monolithische Integration in SoCs zukünftiger Technologieknoten potenziell zu erhöhen.
  • Gemäß einem oder mehreren hierin beschriebenen Ausführungsbeispielen ist eine gestapelte Transistorarchitektur mit Si-PMOS-Transistoren und Hochmobilitäts-Dünnfilm-NMOS-Transistoren offenbart. Bei einem Aspekt, eine untere Bauelementschicht, umfassend eine erste Mehrzahl von PMOS-Transistoren, und eine obere Bauelementschicht, gebildet auf der unteren Bauelementschicht, die eine zweite Mehrzahl von NMOS-Dünnfilmtransistoren (TFTs; thin-film transistors) umfasst, die ohne negative Beeinflussung der unteren PMOS-Transistoren hergestellt werden können. Die vorliegenden Ausführungsbeispiele verbessern die bekannten Ansätze zur Herstellung von gestapelten Transistorarchitekturen.
  • 1 ist eine dreidimensionale Ansicht, die einen Gate-Schnitt-Querschnitt einer gestapelten Bauelementarchitektur gemäß einem Ausführungsbeispiel darstellt. Die gestapelte Bauelementarchitektur 100 umfasst vertikal gestapelte nicht planare Transistorbauelemente, gebildet in einer unteren Bauelementschicht 102a und in einer oberen Bauelementschicht 102b. Die untere Bauelementschicht 102a umfasst eine erste Mehrzahl von Transistoren 104a, die bei einem Ausführungsbeispiel Si-PMOS-Transistoren umfassen. Die Transistoren 104a weisen eine Gate-Elektrode 106a auf, gebildet auf einer Gate-Dielektrikum-Schicht 108a, gebildet auf einer Finne 110a oder einem Kanal. Ein Paar von Seitenwand-Abstandhaltern 112a ist entlang der lateral gegenüberliegenden Seitenwände der Gate-Elektrode 106a gebildet. Bei 1 läuft die Finne 110a horizontal über die Seite, während das Gate 106b in eine z-Richtung in die Seite läuft und sich um die Finne 110a wickelt. Ein Paar von Source- und Drain-Regionen 114a ist auf gegenüberliegenden Seiten der Gate-Elektrode 106a gebildet. Wie bei 1 dargestellt ist, erstrecken sich die Source- und Drain-Regionen 114a lateral vollständig unterhalb der Abstandshalter 112a und erstrecken sich leicht unterhalb des oder unterschneiden das Gate-Dielektrikums 108a und die Gate-Elektrode 106a. Beim Bilden eines p-Typ-Feldeffekttransistors (FET), bei dem die Majoritätsträger Löcher sind, ist das Silizium auf eine p-Typ-Leitfähigkeit dotiert. Silizid-Regionen 115a werden in den Source- und Drain-Regionen 114a gebildet. Bei einem Ausführungsbeispiel sind die Silizid-Regionen 115a trapezförmig.
  • Ein Zwischenschicht-Dielektrikum 118a ist über und um den Transistor 104a gebildet, die den Transistor 104a von den Metallisierungsebenen 120a isoliert, die verwendet werden, um die Transistoren 104a zu Funktionsschaltungen wie beispielsweise Mikroprozessoren, digitalen Signalprozessoren und Speichervorrichtungen zu verbinden. Die Metallkontakte 120a und das Kontaktmetall 122a werden durch das Zwischenschicht-Dielektrikum 118a gebildet und kontaktieren direkt das Silizid 115a, das auf den Source- und Drain-Regionen 114a gebildet wird, um eine elektrische Verbindung zwischen der ersten Metallisierungsebene 120a und den Source- und Drain-Regionen 114a bereitzustellen.
  • Die obere Bauelementschicht 102b umfasst eine zweite Struktur, umfassend eine zweite Mehrzahl von Transistoren 104b, die bei einem Ausführungsbeispiel NMOS-Transistoren umfassen. Die Transistoren 104b weisen im Allgemeinen die gleichen strukturellen Komponenten auf wie die Transistoren 104a in der unteren Bauelementschicht 102a, außer dass beim Bilden eines n-Typ-Feldeffekttransistors (FET), bei dem die Majoritätsträger Elektronen sind, das Silizium auf eine n-Typ-Leitfähigkeit dotiert wird.
  • Die obere Bauelementschicht 102b wird auf die untere Bauelementschicht 102a gebondet. Dementsprechend umfasst die obere Bauelementschicht 102b ein Bond-Schicht-Material, das eine Oxidschicht 124 umfassen kann. In weiteren Details werden bei einem Ausführungsbeispiel die Transistoren der unteren Ebene konventionell hergestellt, und dann kann eine zweite Schicht aus monokristallinem Silizium oder einem anderen Halbleitermaterial Schicht-übertragen und bei niedriger Temperatur an die Oberseite des Zwischenschicht-Dielektrikums 118a der unteren Ebene Oxid-Oxid-gebondet werden.
  • Während die vertikal gestapelten nicht planaren Transistorbauelemente 102a und 102b bestimmungsgemäß funktionieren, können die Gesamtzeit und Temperatur für alle Verarbeitungsschritte, die zur Herstellung der oberen Transistoren 104b, die als „dT“ bezeichnet werden, erforderlich sind, die Performance der unteren Transistoren 104a negativ beeinflussen. Zum Beispiel, wenn die Finne 110b während der Herstellung gebildet wird, erfolgt ein Ätzen und epitaktisches Nachwachsen der Source und Drain 114b, die für 15 Minuten auf mehr als 600° erhitzt wird, gefolgt von einer Temperaturspitze von 1000° für ungefähr zwei Sekunden, um die Dotierstoffe zu aktivieren. Ein solches dT-Level beeinträchtigt den Gate-Stapel und das Kontaktmetall der unteren Transistoren 104a. Zum Beispiel können die Silizid-Regionen 115a fortfahren sich abzulösen und weniger leitfähig werden, wenn sie kontinuierlich Hitze ausgesetzt sind. Zusätzlich kann der dT veranlassen, dass die Dotierstoff-Atome fortfahren sich abzulösen, was die Gate-Länge schrumpfen und den Übergang von undotiertem zu dotiertem Material weniger abrupt machen kann. Folglich ist der Kanal schwieriger zu steuern und/oder macht es schwieriger, den unteren PMOS-Transistor 118a ein- und auszuschalten. Es gibt Techniken im Stand der Technik zur Begrenzung des dT, aber diese Techniken führen zu einer Leistungsbeeinträchtigung für den oberen NMOS-Transistor 114b.
  • Gemäß den offengelegten Ausführungsbeispielen wird eine gestapelte Integrierte-Schaltung-Struktur bereitgestellt, bei der die oberen NMOS-Transistoren durch Hochmobilitäts-NMOS-Dünnfilmtransistoren (TFTs) in der oberen Bauelementschicht ersetzt werden, um den dT zu eliminieren, der die PMOS-Transistoren in der unteren Bauelementschicht beschädigt.
  • 2 ist eine dreidimensionale Ansicht, die einen Gate-Schnitt-Querschnitt einer gestapelten Bauelementarchitektur gemäß einem anderen Ausführungsbeispiel darstellt, wobei gleiche Komponenten der 1 gleiche Bezugszeichen haben. Eine Integrierte-Schaltung-Struktur ist in 1 gezeigt, umfassend eine gestapelte Bauelementarchitektur 200 von vertikal gestapelten Transistorbauelementen, gebildet in einer unteren Bauelementschicht 202a und in einer oberen Bauelementschicht 202b. Die untere Bauelementschicht 202a umfasst eine erste Struktur, umfassend eine Mehrzahl von PMOS-Transistoren 104. Gemäß dem vorliegenden Ausführungsbeispiel werden jedoch die oberen NMOS-Transistoren 104b in der oberen Bauelementschicht 102b, gezeigt in 1, durch Hochmobilitäts-NMOS-Dünnfilmtransistoren (TFTs) 204 ersetzt, die keine hohen Herstellungstemperaturen erfordern. Dementsprechend ist die obere Bauelementschicht 202b auf der unteren Bauelementschicht 202a gebildet und umfasst eine zweite Struktur, die eine Mehrzahl von NMOS-TFTs 204 umfasst.
  • Bei einem Ausführungsbeispiel sind die NMOS-TFTs 204 eine Klasse von Halbleitern, die als Halbleiteroxide bezeichnet werden. Einer der Vorteile von Halbleiteroxiden ist, dass sie nicht einkristallin sind und kein natives Substrat erfordern. Folglich können sie durch eine PVD (Physical Vapor Deposition; physikalische Gasphasenabscheidung) oder CVD (Chemical Vapor Deposition; chemische Gasphasenabscheidung) oder ALD (Atomic Layer Deposition; Atomschichtabscheidung) auf ein Bond-Schicht-Material, wie beispielsweise die Oxidschicht 224, die sich auf der unteren Bauelementschicht 102a befindet, abgeschieden werden. Ein solcher Herstellungsprozess ist vorteilhaft, weil in der Architektur von 1 die NMOS-Transistoren 104b auf einem separaten Wafer und einer Schicht hergestellt werden, die durch Silizium-Bonden auf ein Oxid übertragen, mit Wasserstoff dotiert, abgebrochen und dann an den neuen Waver gebondet wird, um eine Schicht von einkristallinem Silizium zu erhalten. In dem vorliegenden, in 2 gezeigten Ausführungsbeispiel werden NMOS-TFTs 204 verwendet, die einfach auf die Oxidschicht 224 abgeschieden werden, z. B. durch PVD, CVD oder ALD, die Niedrigtemperaturprozesse sind, z. B. unter 400C. Das bedeutet, dass die tatsächliche Abscheidung der Filme nicht bei einer höheren Temperatur erfolgt, als bei der Bildung der Metallisierung verwendet wird, und nicht zu irgendeiner Verschlechterung der Performance der unteren PMOS-Transistoren 104 führt.
  • Eine Herausforderung beim Stapeln eines Dünnfilmtransistors auf einen PMOS-Transistor ist, dass der Dünnfilmtransistor eine hohe Performance aufweisen muss. Gemäß einem weiteren Ausführungsbeispiel werden die NMOS-TFTs 204 unter Verwendung einer Klasse von Halbleiter-Oxidmaterialien hergestellt, die eine höhere Mobilität als Silizium-NMOS-Transistoren 104b aufweisen, obwohl sie bei niedrigen Temperaturen verarbeitet werden. Zum Beispiel umfassen bei einem Ausführungsbeispiel die NMOS-TFTs 204 ein Halbleiter-Oxidmaterial, ausgewählt aus der Gruppe, die aus amorphem Indium-Zink-Galliumoxid (InZnGaO oder (IGZO)), Zinkoxid (ZnO), Zink-Aluminiumoxid (ZnAlO), Galliumoxid (GaO), Zinnoxid (SnO2), Antimonoxid (SbO2), Indiumoxid (InO2), Indium-Zinnoxid (ITO), Titanoxid (TiO), Niobiumoxid (NbO) und Indium-Antimonoxid (InSbO) besteht. Bei einem weiteren Ausführungsbeispiel weisen die NMOS-TFTs 204 aufgrund der für die NMOS-TFTs 204 ausgewählten Halbleiter-Oxidmaterialien eine Mobilität von mehr als 150 cm2/(V. s) auf.
  • Bei einem Ausführungsbeispiel umfassen die NMOS-TFTs 204 eine Gate-Elektrode 206, gebildet auf einer Gate-Dielektrikum-Schicht 208, gebildet auf einer Finne 220. Ein Paar von Seitenwand-Abstandhaltern 223 ist entlang gegenüberliegender Seiten der Gate-Elektrode 206 gebildet. Ein Paar von Source-/Drain-Regionen 214 ist auf gegenüberliegenden Seiten der Gate-Elektrode 206 gebildet und erstreckt sich unterhalb derselben. Das Paar von Source-/Drain-Regionen 214 ist auch angrenzend an die Seitenwand-Abstandhalter 223 und über einer oberen Oberfläche der Gate-Dielektrikum-Schicht 208 gebildet.
  • Bei einem Ausführungsbeispiel umfasst eine erste Mehrzahl von PMOS-Transistoren 104 eine Gate-Elektrode 106, gebildet auf einer Gate-Dielektrikum-Schicht 108, gebildet auf einer Finne 110. Ein Paar von Seitenwand-Abstandhaltern 112 ist entlang gegenüberliegender Seiten der Gate-Elektrode 106 gebildet. Ein Paar von Source-/Drain-Regionen 114 ist auf gegenüberliegenden Seiten der Gate-Elektrode 106 gebildet und erstreckt sich unterhalb derselben. Das Paar von Source-/Drain-Regionen 114 ist auch angrenzend an die Seitenwand-Abstandhalter 112 und über einer oberen Oberfläche der Gate-Dielektrikum-Schicht 108 gebildet. Bei einem Ausführungsbeispiel ist der Transistor 104 in einem Silizium-auf-Isolator- (SOI; silicon-on-insulator) Substrat 116a gebildet, das einen dünnen Siliziumfilm umfasst, gebildet auf einer vergrabenen Oxidschicht, die wiederum auf einem monokristallinen Siliziumsubstrat gebildet ist. Bei einem anderen Ausführungsbeispiel wird der Transistor 104a in einer Siliziumschicht gebildet, die Teil eines monokristallinen Siliziumsubstrats ist, das manchmal als „ein Bulk“-Transistor bezeichnet wird.
  • Sowohl für den NMOS-TFT 204 als auch für den PMOS-Transistor 104 wird ein Zwischenschicht-Dielektrikum 228 und 118 jeweils über und um den Transistor 204, 104 herum gebildet, das die Transistoren 204, 104 von einer Metallisierungsebene 220, 120 isoliert, die zur Verbindung der verschiedenen Transistoren 204 verwendet wird. Metallkontakte 222, 122 werden durch das Zwischenschicht-Dielektrikum 228, 118 gebildet und kontaktieren direkt das Silizid 225, 115, das auf den Source- und Drain-Regionen 224, 114 gebildet wird, um eine elektrische Verbindung zwischen der ersten Metallisierungsebene 220, 120 und den Source- und Drain-Regionen 224, 114 bereitzustellen.
  • Bei einem Ausführungsbeispiel sind sowohl die NMOS-TFTs 204 als auch die PMOS-Transistoren 104 nicht planare Transistoren. Bei einem alternativen Ausführungsbeispiel können einer oder beide der PMOS-Transistoren 104 und der NMOS-TFTs 204 planare Transistoren sein. Bei bevorzugten Ausführungsbeispielen kann jedoch irgendeine Kombination von nicht planaren Transistorarchitekturen gestapelt werden. Zum Beispiel werden bei einem Ausführungsbeispiel die erste Mehrzahl von PMOS-Transistoren 104 und die zweite Mehrzahl von NMOS-TFTs 204 als zumindest eines von jeweils FIN-FET, Multi-Gate, vertikalem kreisförmigem Gate (CG; circular gate) und Nanodraht gebildet. Bei einem anderen Ausführungsbeispiel wird die gleiche Art von Transistorarchitektur sowohl für die erste Mehrzahl von PMOS-Transistoren 104 als auch für die zweite Mehrzahl von NMOS-TFTs 204 verwendet, sodass sowohl die erste Mehrzahl von PMOS-Transistoren 104 als auch die zweite Mehrzahl von NMOS-TFTs 204 unter Verwendung von nicht planaren Transistorgeometrien gebildet werden, die zumindest eines von FIN-FET, Multi-Gate, vertikales kreisförmiges Gate (CG) und Nanodraht umfassen können, aber nicht darauf beschränkt sind.
  • Die gestapelte Transistorarchitektur, die obere Hochmobilitäts-NMOS-TFTs 204 über unteren PMOS-Transistoren 104 der vorliegenden Ausführungsbeispiele aufweist, hat mehrere Vorteile. Ein Vorteil ist, dass die TFT-Prozesse, die zum Herstellen der NMOS-TFTs 204 verwendet werden, bei Temperaturen von weniger als 450C arbeiten, was die Performance der unteren PMOS-Transistoren 104 nicht beeinträchtigt. Die NMOS-TFTs 204 weisen auch sogar bei niedrigen Verarbeitungstemperaturen größere Mobilitäten als Si-NMOS-Transistoren auf. Zusätzlich erfordert der Herstellungsprozess keine Schicht-Übertragung oder Wafer-Bonding, um die obere Bauelementschicht 102b auf der unteren Bauelementschicht 102a zu bilden. Und da die NMOS-TFTs 204 amorph sind, ist kein gitterangepasstes Substrat erforderlich.
  • Als eine erste beispielhafte Kern-Schalen-Struktur stellen die 3A, 3B und 3C gewinkelte und direkte Querschnittansichten einer integrierten Dünnfilm-Finnen-Schaltung-Struktur gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Bezug nehmend auf 3A-3C umfasst eine Integrierte-Schaltung-Struktur 300 eine Finne 306 auf einer Isolatorschicht 304 über einer Oxidschicht 302. Die Finne 306 weist eine Oberseite und Seitenwände auf. Die Finne 306 besteht aus einem ersten Halbleiter-Oxidmaterial. Bei einem Ausführungsbeispiel umfasst das erste Halbleiter-Oxidmaterial ein Material wie amorphes Indium-Zink-Galliumoxid, Zinkoxid, Zink-Aluminiumoxid, Galliumoxid, Zinnoxid, Antimonoxid, Indiumoxid, Indium-Zinnoxid, Titanoxid, Niobiumoxid und Indium-Antimonoxid, ist aber nicht darauf beschränkt.
  • Eine Gate-Elektrode 310 befindet sich über einem ersten Abschnitt des zweiten Halbleiter-Oxidmaterials 308 auf der Oberseite und den Seitenwänden der Finne 306. Die Gate-Elektrode 310 weist eine erste Seite gegenüber einer zweiten Seite auf. Ein erster leitfähiger Kontakt (links 316) befindet sich benachbart zu der ersten Seite der Gate-Elektrode 310, über einem zweiten Abschnitt des zweiten Halbleiter-Oxidmaterials 308 auf der Oberseite und den Seitenwänden der Finne 306. Ein zweiter leitfähiger Kontakt (rechts 316) befindet sich benachbart zu der zweiten Seite der Gate-Elektrode 310, über einem dritten Abschnitt des zweiten Halbleiter-Oxidmaterials 308 auf der Oberseite und den Seitenwänden der Finne 306.
  • Bei einem Ausführungsbeispiel haben der erste und der zweite leitfähige Kontakt 316 eine untere Oberfläche, die im Wesentlichen koplanar zu einer Unterseite der Finne 306 ist, wie in 3A gezeigt ist. Bei einem Ausführungsbeispiel umfasst die Integrierte-Schaltung-Struktur 300 ferner eine Gate-Dielektrikum-Schicht 312 zwischen der Gate-Elektrode 310 und dem ersten Abschnitt des zweiten Halbleiter-Oxidmaterials 308 auf der Oberseite und den Seitenwänden der Finne 155, wie in den 3A-3C gezeigt ist.
  • Bei einem Ausführungsbeispiel umfasst die Integrierte-Schaltung-Struktur 300 ferner einen ersten dielektrischen Abstandhalter (links 314) zwischen dem ersten leitfähigen Kontakt 316 und der ersten Seite der Gate-Elektrode 310, wobei der erste dielektrische Abstandhalter 314 über einem vierten Abschnitt des zweiten Halbleiter-Oxidmaterials 308 auf der Oberseite und den Seitenwänden der Finne 306 liegt. Ein zweiter dielektrischer Abstandhalter (rechts 314) befindet sich zwischen dem zweiten leitfähigen Kontakt 316 und der zweiten Seite der Gate-Elektrode 310, der zweite dielektrische Abstandhalter 314 über einem fünften Abschnitt des zweiten Halbleiter-Oxidmaterials 308 auf der Oberseite und Seitenwänden der Finne 306, wie in den 3A und 3C dargestellt ist. Bei einem solchen Ausführungsbeispiel liegt die Gate-Dielektrikum-Schicht 312 ferner entlang dem ersten und zweiten dielektrischen Abstandhalter 314, wie ferner in den 3A und 3C gezeigt ist.
  • Als ein beispielhaftes Verarbeitungsschema stellen die 4A-4C verschiedene Stufen bei einem Verfahren zum Herstellen einer integrierten Dünnfilm-Finnen-Schaltung-Struktur gemäß einem Ausführungsbeispiel der vorliegenden Offenbarung dar.
  • Bezug nehmend auf 4A umfasst ein Ausgangsmaterialstapel ein erstes Halbleiter-Oxidmaterial 406 auf einer Isolatorschicht 304 darüber und Oxidschicht 302. Eine Maskierungsschicht oder Schichten 410 werden auf oder über dem ersten Halbleiter-Oxidmaterial 406 gebildet.
  • Bezug nehmend auf 4B wird das Muster der Maskierungsschicht oder Schichten 410 in das erste Halbleiter-Oxidmaterial 406 in eine Finne 306 strukturiert. Die Maskierungsschicht oder Schichten 410 werden dann entfernt. Die Struktur von 4B kann dann als Grundlage für ein Herstellen der in Zuordnung zu den 3A-3C beschriebenen Struktur verwendet werden.
  • Bei einem anderen Aspekt kann die Performance eines Dünnfilmtransistors (TFT) von der Trägermobilität der Komponenten in dem TFT abhängen. Beispielsweise ermöglicht ein Material mit einer höheren Trägermobilität, dass sich Träger ansprechend auf ein gegebenes elektrisches Feld schneller bewegen als ein Material mit einer geringeren Trägermobilität. Dementsprechend kann eine hohe Trägermobilität einer verbesserten Performance zugeordnet sein.
  • Bei einem Ausführungsbeispiel umfasst die Finne 306 und somit das Kanalmaterial eines TFT ein Hochmobilitäts-Oxid-Halbleitermaterial wie beispielsweise amorphes Indium-Zink-Galliumoxid, Zinkoxid, Zink-Aluminiumoxid, Galliumoxid, Zinnoxid, Antimonoxid, Indiumoxid, Indium-Zinnoxid, Titanoxid, Niobiumoxid und Indium-Antimonoxid. Bei einem Ausführungsbeispiel, sei es ein Nanodraht oder eine Finne, weist das Kanalmaterial eine Dicke zwischen 5 Nanometern und 50 Nanometern auf.
  • Bei einem Ausführungsbeispiel, bei dem IGZO verwendet wird, weist das Halbleiter-Oxidmaterial ein Verhältnis von Gallium zu Indium von 1:1, ein Verhältnis von Gallium zu Indium von größer 1 (z. B. 2:1, 3:1, 4:1, 5:1, 6:1, 7:1, 8:1, 9:1 oder 10:1) oder ein Verhältnis von Gallium zu Indium von kleiner 1 (z. B. 1:2, 1:3, 1:4, 1:5, 1:6, 1:7, 1:8, 1:9 oder 1:10) auf. Ein IGZO mit niedrigem Indiumgehalt kann sich auf IGZO beziehen, das mehr Gallium als Indium aufweist (z. B. mit einem Verhältnis von Gallium zu Indium von größer als 1:1), und kann auch als IGZO mit hohem Galliumgehalt bezeichnet werden. In ähnlicher Weise kann sich IGZO mit niedrigem Galliumgehalt auf IGZO beziehen, das mehr Indium als Gallium aufweist (z. B. mit einem Verhältnis von Gallium zu Indium von weniger als 1:1), und kann auch als IGZO mit hohem Indiumgehalt bezeichnet werden.
  • Bei einem Ausführungsbeispiel ist das Halbleiter-Oxidmaterial ein amorpher, kristalliner oder halbkristalliner Oxidhalbleiter, wie beispielsweise eine amorphe, kristalline oder halbkristalline Oxidhalbleiter-IGZO-Schicht. Das Halbleiter-Oxidmaterial kann unter Verwendung eines Niedrigtemperatur-Abscheidungsprozesses wie beispielsweise physikalischer Gasphasenabscheidung (PVD) (z. B. Sputtern), Atomschichtabscheidung (ALD) oder chemischer Gasphasenabscheidung (CVD) gebildet werden. Die Fähigkeit, das Halbleiter-Oxidmaterial bei Temperaturen abzuscheiden, die niedrig genug sind, um mit Back-End-Herstellungsprozessen kompatibel zu sein, stellt einen besonderen Vorteil dar.
  • Bei einem Ausführungsbeispiel umfasst die Gate-Elektrode 206 zumindest ein N-Typ-Arbeitsfunktionsmetall für den N-Typ-Transistor. Für einen N-Typ-Transistor umfassen Metalle, die für die Gate-Elektrode 206 verwendet werden können, Hafnium, Zirkonium, Titan, Tantal, Aluminium, Legierungen dieser Metalle und Carbide dieser Metalle (z. B. Hafniumcarbid, Zirkoniumcarbid, Titancarbid, Tantalcarbid und Aluminiumcarbid), sind aber nicht darauf beschränkt. Bei einigen Ausführungsbeispielen umfasst die Gate-Elektrode einen Stapel aus zwei oder mehr Metallschichten, wobei eine oder mehrere Metallschichten Arbeitsfunktions-Metallschichten sind und zumindest eine Metallschicht eine Füll-Metallschicht ist. Weitere Metallschichten können zu anderen Zwecken umfasst sein, wie etwa, um als eine Barriereschicht zu agieren. Bei einigen Implementierungen kann die Gate-Elektrode 206 eine „U“-förmige Struktur umfassen, umfassend einen Bodenabschnitt im Wesentlichen parallel zu der Oberfläche des Substrats und zwei Seitenwandabschnitte, die im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats sind. Bei einer anderen Implementierung kann zumindest eine der Metallschichten, die die Gate-Elektrode bilden, einfach eine planare Schicht sein, die im Wesentlichen parallel zu der oberen Oberfläche des Substrats ist und keine Seitenwandabschnitte im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats umfasst. Bei weiteren Implementierungen der Offenbarung kann die Gate-Elektrode aus einer Kombination aus U-förmigen Strukturen und planaren, nicht U-förmigen Strukturen bestehen. Zum Beispiel kann die Gate-Elektrode aus einer oder mehreren U-förmigen Metallschichten bestehen, die auf einer oder mehreren planaren, nicht U-förmigen Schichten gebildet sind.
  • Bei einem Ausführungsbeispiel besteht die Gate-Dielektrikum-Schicht 208 aus einem High-k-Material. Zum Beispiel umfasst bei einem Ausführungsbeispiel die Gate-Dielektrikum-Schicht 208 ein Material, wie beispielsweise, aber nicht beschränkt auf Hafniumoxid, Hafniumoxynitrid, Hafniumsilikat, Lanthanoxid, Zirkoniumoxid, Zirkoniumsilikat, Tantaloxid, Barium-Strontium-Titanat, Barium-Titanat, Strontium-Titanat, Yttriumoxid, Aluminiumoxid, Blei-Scandium-Tantal-Oxid, Blei-Zink-Niobat oder eine Kombination derselben. Bei einigen Implementierungen kann das Gate-Dielektrikum eine „U“-förmige Struktur umfassen, umfassend einen unteren Abschnitt im Wesentlichen parallel zu der Oberfläche des Substrats und zwei Seitenwandabschnitte, die im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats sind.
  • Bei einem Ausführungsbeispiel sind Dielektrikum-Abstandhalter 223 aus einem Material wie beispielsweise Siliziumnitrid, Siliziumoxid, Siliziumcarbid, Siliziumnitrid dotiert mit Kohlenstoff und Silizium-Oxinitrid gebildet. Prozesse zum Bilden von Seitenwand-Abstandhaltern sind im Stand der Technik wohlbekannt und umfassen im Allgemeinen Abscheidungs- und Ätz-Prozessschritte. Bei einigen Ausführungsbeispielen kann eine Mehrzahl von Abstandhalterpaaren verwendet werden. Zum Beispiel können zwei Paare, drei Paare oder vier Paare von Seitenwand-Abstandhaltern auf gegenüberliegenden Seiten der Gate-Elektrode 206 gebildet sein.
  • Bei einem Ausführungsbeispiel agieren Metallkontakte 222 als Kontakte zu Source-/Drain-Regionen der Finne oder des Nanodrahtes oder agieren direkt als Source-/Drain-Regionen. Die Metallkontakte 222 können um einen Abstand beabstandet sein, der der Gate-Länge des Transistors 204 entspricht. Bei einigen Ausführungsbeispielen ist die Gate-Länge zwischen 7 und 30 Nanometern. Bei einem Ausführungsbeispiel umfassen die Metallkontakte 222 eine oder mehrere Schichten von Metall und/oder Metalllegierungen. Bei einem bestimmten Ausführungsbeispiel umfassen die Metallkontakte 222 Aluminium oder eine aluminiumhaltige Legierung.
  • 4C stellt ein Flussdiagramm von verschiedenen Stufen in einem Verfahren zum Herstellen einer integrierten Dünnfilm-Finnen-Schaltung-Struktur gemäß einem Ausführungsbeispiel der Offenbarung dar. Der Prozess kann durch Bilden einer unteren Bauelementschicht beginnen, die eine erste Struktur umfasst, die eine Mehrzahl von PMOS-Transistoren umfasst (Block 450).
  • Nachdem die untere Bauelementschicht gebildet wird, wird ein Bond-Schicht-Material auf der unteren Bauelementschicht (Block 460) gebildet.
  • Eine obere Bauelementschicht wird dann auf dem Bond-Schicht-Material gebildet, wobei die obere Bauelementschicht eine zweite Struktur umfasst, die eine Mehrzahl von NMOS-Dünnfilmtransistoren (TFT) umfasst (Block 470). Block 470 weist mehrere Unterschritte auf, wie gezeigt ist. Bei einem Ausführungsbeispiel werden die NMOS-Transistoren durch Strukturieren eines Hochmobilitäts-Halbleiter-Oxidmaterials in eine Finne gebildet (Block 472). Ein Opfer-Gate wird über einem Abschnitt der Finne gebildet, der sich über eine Kanalregion erstreckt, wobei das Opfer-Gate ferner Seitenwand-Abstandhalter benachbart zu dem Opfer-Gate umfasst (Block 474); Source-/Drain-Regionen werden in dem Hochmobilitäts-Halbleiter-Oxidmaterial benachbart zu der Kanalregion gebildet (Block 476). Die Kanalmaske wird durch einen permanenten Gate-Stapel ersetzt und bildet eine Kontaktmetallisierung (Block 478).
  • Bei einem anderen Aspekt können die hierin beschriebenen Integrierte-Schaltung-Strukturen in einem elektronischen Bauelement umfasst sein. Als ein erstes Beispiel für eine Vorrichtung, die die hierin offenbarte gestapelte Transistorarchitektur mit Si-PMOS-Transistoren und Hochmobilitäts-Dünnfilm-NMOS-Transistoren umfassen kann, sind die 5A und 5B Draufsichten eines Wafers und Dies, die eine gestapelte Transistorarchitektur mit Si-PMOS-Transistoren und Hochmobilitäts-Dünnfilm-NMOS-Transistoren umfassen, gemäß irgendeinem der hierin offenbarten Ausführungsbeispiele.
  • Bezug nehmend auf 5A und 5B, kann ein Wafer 500 aus einem Halbleitermaterial bestehen und kann einen oder mehrere Dies 502 umfassen, die Integrierte-Schaltung- (IC-) Strukturen aufweisen, die auf einer Oberfläche des Wafers 500 gebildet sind. Jeder der Dies 502 kann eine sich wiederholende Einheit eines Halbleiterprodukts sein, das irgendeine geeignete IC (z. B. ICs umfassend eine oder mehrere Strukturen, wie beispielsweise Strukturen 150, 170, 200 oder 300) umfasst. Nachdem die Herstellung des Halbleiter-Produkts abgeschlossen ist (z. B. nach der Herstellung der Strukturen 150, 170, 200 oder 300), kann der Wafer 500 einem Vereinzelungsprozess unterzogen werden, bei dem jeder der Dies 502 von einem anderen getrennt wird, um einzelne „Chips“ des Halbleiterprodukts bereitzustellen. Insbesondere können Bauelemente, die eine gestapelte Transistor-Architektur mit Si-PMOS-Transistoren und Hochmobilitäts-Dünnfilm-NMOS-Transistoren umfassen, wie hierin offenbart, die Form des Wafers 500 (z. B. nicht vereinzelt) oder die Form des Dies 502 (z. B. vereinzelt) annehmen. Der Die 502 kann einen oder mehrere Transistoren und/oder eine unterstützende Schaltungsanordnung umfassen, um elektrische Signale zu den Transistoren zu routen, sowie irgendwelche anderen IC-Komponenten. Bei einigen Ausführungsbeispielen können der Wafer 500 oder der Die 502 ein Speicherbauelement (z. B. ein statischer-Direktzugriffsspeicher (SRAM; static random access memory) -Bauelement), ein Logikbauelement (z. B. ein AND-, OR-, NAND-, oder NOR-Gate) oder irgendein anderes geeignetes Schaltungselement umfassen. Mehrere dieser Bauelemente können auf einem einzelnen Die 502 kombiniert sein. Zum Beispiel kann ein Speicher-Array, das durch mehrere Speicherbauelemente gebildet ist, auf einem selben Die 502 als eine Verarbeitungsvorrichtung oder andere Logik gebildet sein, die ausgebildet ist zum Speichern von Informationen in den Speicherbauelementen oder Ausführen von Anweisungen, die in dem Speicher-Array gespeichert sind.
  • 6 ist eine Querschnitt-Seitenansicht eines Integrierte-Schaltung- (IC; integrated circuit) Bauelements, das eine gestapelte Transistor-Architektur mit Si-PMOS-Transistoren und Hochmobilitäts-Dünnfilm-NMOS-Transistoren umfassen kann, gemäß einem oder mehreren der hierin offenbarten Ausführungsbeispiele.
  • Bezug nehmend auf 6 ist ein IC-Bauelement 600 auf einem Substrat 602 (z. B. dem Wafer 500 von 5A) gebildet und kann in einem Die (z. B. dem Die 502 von 5B) umfasst sein, der vereinzelt sein kann oder in einem Wafer umfasst sein kann. Obwohl einige Beispiele von Materialien, aus denen das Substrat 602 gebildet sein kann, oben in Zuordnung zu dem Substrat 152, 202, 302 oder 400 beschrieben sind, kann irgendein Material, das als Grundlage für ein IC-Bauelement 600 dienen kann, verwendet werden.
  • Das IC-Bauelement 600 kann eine oder mehrere Bauelementschichten umfassen, wie beispielsweise Bauelementschicht 604, angeordnet auf dem Substrat 602. Die Bauelementschicht 604 kann Merkmale eines oder mehrerer Transistoren 640 umfassen (z. B. eine gestapelte Transistorarchitektur mit Si-PMOS-Transistoren und Hochmobilitäts-Dünnfilm-NMOS-Transistoren, wie vorangehend beschrieben wurde), die auf dem Substrat 602 gebildet sind. Die Bauelementschicht 604 kann zum Beispiel eine oder mehrere Source- und/oder Drain- (S/D) Regionen 620, ein Gate 622 zum Steuern des Stromflusses in den Transistoren 640 zwischen den S/D-Regionen 620 und einen oder mehrere S/D-Kontakte 624 zum Routen elektrischer Signale zu/von den S/D-Regionen 620 umfassen. Die Transistoren 640 können zusätzliche Merkmale umfassen, die der Klarheit halber nicht gezeigt sind, wie beispielsweise Bauelement-Isolationsregionen, Gate-Kontakte und ähnliches. Die Transistoren 640 sind nicht auf den Typ und die Konfiguration beschränkt, die in 6 gezeigt sind, und können eine breite Vielzahl von anderen Typen und Konfigurationen umfassen, wie beispielsweise planare Transistoren, nicht planare Transistoren oder eine Kombination aus beiden. Nicht planare Transistoren können Finnen-basierte Transistoren aufweisen, wie beispielsweise Doppel-Gate-Transistoren oder Trigate-Transistoren und Wrap-Around- (Umwickel-) oder All-Around- (Ringsum-) Transistoren, wie beispielsweise Nanoband- und Nanodraht-Transistoren.
  • Elektrische Signale, wie beispielsweise Leistungs- und/oder Eingangs-/Ausgangs- (I/O) Signale, können zu und/oder von den Transistoren 640 der Bauelementschicht 604 durch eine oder mehrere Verbindungsschichten geroutet werden, die auf der Bauelementschicht 604 (dargestellt in 6 als Verbindungsschichten 606-610) angeordnet sind. Zum Beispiel können elektrisch leitfähige Merkmale der Bauelementschicht 604 (z. B. das Gate 622 und die S/D-Kontakte 624) elektrisch mit den Verbindungsstrukturen 628 der Verbindungsschichten 606-610 gekoppelt sein. Die eine oder mehreren Verbindungsschichten 606-610 können einen Zwischenschicht-Dielektrikum- (ILD; interlayer dielectric) Stapel 619 des IC-Bauelements 600 bilden.
  • Die Verbindungsstrukturen 628 können innerhalb der Verbindungsschichten 606-610 angeordnet sein, um elektrische Signale gemäß einer breiten Vielzahl von Entwürfen zu routen (genauer gesagt ist die Anordnung nicht auf die bestimmte Konfiguration von Verbindungsstrukturen 628 beschränkt, die in 6 gezeigt ist). Obwohl eine bestimmte Anzahl von Verbindungsschichten 606-610 in 6 abgebildet ist, umfassen Ausführungsbeispiele der vorliegenden Offenbarung IC-Bauelemente, die mehr oder weniger Verbindungsschichten aufweisen, als abgebildet sind.
  • Bei einigen Ausführungsbeispielen können die Verbindungsstrukturen 628 Grabenstrukturen 628a (manchmal bezeichnet als „Leitungen“) und/oder Via-Strukturen 628b umfassen, die mit einem elektrisch leitfähigen Material gefüllt sind, wie beispielsweise einem Metall. Die Grabenstrukturen 628a können angeordnet sein, um elektrische Signale in einer Richtung einer Ebene zu leiten, die im Wesentlichen parallel zu einer Oberfläche des Substrats 602 ist, auf dem die Bauelementschicht 604 gebildet ist. Zum Beispiel können die Grabenstrukturen 628a elektrische Signale in einer Richtung in die und aus der Seite aus der Perspektive von 6 routen. Die Via-Strukturen 628b können angeordnet sein, um elektrische Signale in einer Richtung einer Ebene zu routen, die im Wesentlichen senkrecht zu der Oberfläche des Substrats 602 ist, auf dem die Bauelementschicht 604 gebildet ist. Bei einigen Ausführungsbeispielen können die Via-Strukturen 628b die Grabenstrukturen 628a von unterschiedlichen Verbindungsschichten 606-610 elektrisch miteinander koppeln.
  • Die Verbindungsschichten 606-610 können ein dielektrisches Material 626 umfassen, das zwischen den Verbindungsstrukturen 628 angeordnet ist, wie in 6 gezeigt ist. Bei einigen Ausführungsbeispielen kann das dielektrische Material 626, das zwischen den Verbindungsstrukturen 628 in unterschiedlichen der Verbindungsschichten 606-610 angeordnet ist, unterschiedliche Zusammensetzungen aufweisen; bei anderen Ausführungsbeispielen kann die Zusammensetzung des dielektrischen Materials 626 zwischen unterschiedlichen Verbindungsschichten 606-610 die gleiche sein. In jedem Fall können solche dielektrischen Materialien als Zwischenschicht-Dielektrikum- (ILD) Materialien bezeichnet werden.
  • Eine erste Verbindungsschicht 606 (bezeichnet als Metall 1 oder „M1“) kann direkt auf der Bauelementschicht 604 gebildet sein. Bei einigen Ausführungsbeispielen kann die erste Verbindungsschicht 606 Grabenstrukturen 628a und/oder Via-Strukturen 628b umfassen, wie gezeigt ist. Die Grabenstrukturen 628a der ersten Verbindungsschicht 606 können mit Kontakten (z. B. den S/D-Kontakten 624) der Bauelementschicht 604 gekoppelt sein.
  • Eine zweite Verbindungsschicht 608 (bezeichnet als Metall 2 oder „M2“) kann direkt auf der ersten Verbindungsschicht 606 gebildet sein. Bei einigen Ausführungsbeispielen kann die zweite Verbindungsschicht 608 Via-Strukturen 628b umfassen, um die Grabenstrukturen 628a der zweiten Verbindungsschicht 608 mit den Grabenstrukturen 628a der ersten Verbindungsschicht 606 zu koppeln. Obwohl die Grabenstrukturen 628a und die Via-Strukturen 628b strukturell mit einer Linie innerhalb jeder Verbindungsschicht (z. B. innerhalb der zweiten Verbindungsschicht 608) der Klarheit halber abgegrenzt sind, können die Grabenstrukturen 628a und die Via-Strukturen 628b strukturell und/oder materiell angrenzend sein (z. B. während eines Dual-Damascene-Prozesses gleichzeitig gefüllt werden), bei einigen Ausführungsbeispielen.
  • Eine dritte Verbindungsschicht 610 (bezeichnet als Metall 3 oder „M3") (und zusätzliche Verbindungsschichten, nach Wunsch) kann in Folge auf der zweiten Verbindungsschicht 608 gemäß ähnlichen Techniken und Konfigurationen gebildet werden, die in Verbindung mit der zweiten Verbindungsschicht 608 oder der ersten Verbindungsschicht 606 beschrieben sind.
  • Das IC-Bauelement 600 kann ein Lötresistmaterial 634 (z. B. Polyimid oder ein ähnliches Material) und eine oder mehrere Bondanschlussflächen 636 umfassen, die auf den Verbindungsschichten 606-610 gebildet sind. Die Bondanschlussflächen 636 können elektrisch mit den Verbindungsstrukturen 628 gekoppelt sein und ausgebildet sein, um die elektrischen Signale des einen oder der mehreren Transistoren 640 zu anderen externen Bauelementen zu routen. Zum Beispiel können Lötmittel-Bonds auf der einen oder den mehreren Bondanschlussflächen 636 gebildet sein, um einen Chip, umfassend das IC-Bauelement 600, mechanisch und/oder elektrisch mit einer anderen Komponente (z. B. einer Schaltungsplatine) zu koppeln. Das IC-Bauelement 600 kann andere alternative Konfigurationen aufweisen, um die elektrischen Signale von den Verbindungsschichten 606-610 zu routen, als die, die bei anderen Ausführungsbeispielen gezeigt sind. Zum Beispiel können die Bondanschlussflächen 636 durch andere analoge Merkmale (z. B. Stäbe) ersetzt werden oder können ferner solche umfassen, die die elektrischen Signale zu externen Komponenten routen.
  • 7 ist eine Querschnitt-Seitenansicht einer Integrierte-Schaltung- (IC-) Bauelementanordnung, die eine gestapelte Transistor-Architektur mit Si-PMOS-Transistoren und Hochmobilitäts-Dünnfilm-NMOS-Transistoren umfassen kann, gemäß einem oder mehreren der hierin offenbarten Ausführungsbeispiele.
  • Bezug nehmend auf 7 umfasst eine IC-Bauelementanordnung 700 Komponenten, die eine oder mehrere der hierin beschriebenen Integrierte-Schaltung-Strukturen aufweisen. Die IC-Bauelementanordnung 700 umfasst eine Anzahl von Komponenten, die auf einer Schaltungsplatine 702 (die z. B. eine Hauptplatine sein kann) angeordnet sind. Die IC-Bauelementanordnung 700 umfasst Komponenten, die auf einer ersten Fläche 740 der Schaltungsplatine 702 und einer gegenüberliegenden zweiten Fläche 742 der Schaltungsplatine 702 angeordnet sind. Im Allgemeinen können Komponenten auf einer oder beiden Flächen 740 und 742 angeordnet sein. Insbesondere können irgendwelche geeigneten der Komponenten der IC-Bauelementanordnung 700 eine Anzahl von TFT-Strukturen 150, 170, 200 oder 300 umfassen, wie hierin offenbart.
  • Bei einigen Ausführungsbeispielen kann die Schaltungsplatine 702 eine gedruckte Schaltungsplatine (PCB; printed circuit board) sein, umfassend mehrere Metallschichten, die voneinander durch Schichten aus dielektrischem Material getrennt und durch elektrisch leitfähige Vias zwischenverbunden sind. Irgend eine oder mehrere der Metallschichten können in einer gewünschten Schaltungsstruktur gebildet sein, um elektrische Signale (optional in Verbindung mit anderen Metallschichten) zwischen den Komponenten zu routen, die mit der Schaltungsplatine 702 gekoppelt sind. Bei anderen Ausführungsbeispielen kann die Schaltungsplatine 702 ein Nicht-PCB-Substrat sein.
  • Die IC-Bauelementanordnung 700, die in 7 dargestellt ist, umfasst eine Package-auf-Interposer-Struktur 736, die mit der ersten Fläche 740 der Schaltungsplatine 702 durch Kopplungskomponenten 716 gekoppelt ist. Die Kopplungskomponenten 716 können die Package-auf-Interposer-Struktur 736 elektrisch und mechanisch mit der Schaltungsplatine 702 koppeln und können Lötkugeln (wie in 7 gezeigt ist), Stecker und Buchse, ein Klebemittel, ein Unterfüllmaterial und/oder irgendeine andere geeignete elektrische und/oder mechanische Kopplungsstruktur umfassen.
  • Die Package-auf-Interposer-Struktur 736 kann ein IC-Package 720 umfassen, das mit einem Interposer 704 durch Kopplungskomponenten 718 gekoppelt ist. Die Kopplungskomponenten 718 können irgendeine geeignete Form für die Anwendung annehmen, wie beispielsweise die Formen, die vorangehend Bezug nehmend auf die Kopplungskomponenten 716 erörtert wurden. Obwohl ein einzelnes IC-Package 720 in 7 gezeigt ist, können mehrere IC-Packages mit dem Interposer 704 gekoppelt sein. Es wird darauf hingewiesen, dass zusätzliche Interposer mit dem Interposer 704 gekoppelt sein können. Der Interposer 704 kann ein dazwischenliegendes Substrat bereitstellen, das verwendet wird, um die Schaltungsplatine 702 und das IC-Package 720 zu überbrücken. Das IC-Package 720 kann zum Beispiel sein oder umfassen einen Die (den Die 502 aus 5B), ein IC-Bauelement (z. B. das IC-Bauelement 600 aus 6) oder irgendeine andere geeignete Komponente. Im Allgemeinen kann der Interposer 704 eine Verbindung zu einem weiteren Abstand ausbreiten oder eine Verbindung zu einer unterschiedlichen Verbindung umleiten. Zum Beispiel kann der Interposer 704 das IC-Package 720 (z. B. einen Die) mit einem Kugelgitterarray (BGA; ball grid array) der Kopplungskomponenten 716 zum Koppeln mit der Schaltungsplatine 702 koppeln. Bei dem in 7 dargestellten Ausführungsbeispiel sind das IC-Package 720 und die Schaltungsplatine 702 an gegenüberliegende Seiten des Interposers 704 angebracht. Bei anderen Ausführungsbeispielen können das IC-Package 720 und die Schaltungsplatine 702 an einer gleichen Seite des Interposers 704 angebracht sein. Bei einigen Ausführungsbeispielen können drei oder mehr Komponenten mithilfe des Interposers 704 zwischenverbunden sein.
  • Der Interposer 704 kann aus einem Epoxidharz, einem glasfaserverstärkten Epoxidharz, einem Keramikmaterial oder einem Polymermaterial gebildet sein, wie beispielsweise Polyimid. Bei einigen Implementierungen kann der Interposer 704 aus wechselnden starren oder flexiblen Materialien gebildet sein, die dieselben Materialien umfassen können, die vorangehend zur Verwendung in einem Halbleitersubstrat beschrieben wurden, wie beispielsweise Silizium, Germanium und andere Gruppe III-V- und Gruppe-IV-Materialien. Der Interposer 704 kann Metall-Verbindungen 708 und Vias 710 umfassen, umfassend aber nicht beschränkt auf Silizium-Durchkontaktierungen (TSVs; through-silicon vias) 706. Der Interposer 704 kann ferner eingebettete Bauelemente 714 umfassen, umfassend sowohl passive als auch aktive Bauelemente. Solche Bauelemente können umfassen, sind aber nicht beschränkt auf Kondensatoren, Entkopplungs-Kondensatoren, Widerstände, Induktoren, Sicherungen, Dioden, Transformatoren, Sensoren, ESD-Bauelemente (ESD = elektrostatische Entladung; electrostatic discharge) und Speicherbauelemente. Komplexere Bauelemente, wie beispielsweise Radiofrequenz- (RF-) Bauelemente, Leistungsverstärker, Leistungsmanagement-Bauelemente, Antennen, Arrays, Sensoren und mikroelektromechanisches-System- (MEMS-) Bauelemente können ebenfalls auf dem Interposer 704 gebildet sein. Die Package-auf-Interposer-Struktur 736 kann die Form von irgendwelchen der Package-auf-Interposer-Strukturen annehmen, die in der Technik bekannt sind.
  • Die IC-Bauelementanordnung 700 kann ein IC-Package 724 umfassen, das mit der ersten Fläche 740 der Schaltungsplatine 702 durch Kopplungskomponenten 722 gekoppelt ist. Die Kopplungskomponenten 722 können die Form von irgendwelchen der Ausführungsbeispiele annehmen, die vorangehend Bezug nehmend auf die Kopplungskomponenten 716 erörtert wurden, und das IC-Package 724 kann die Form von irgendwelchen der Ausführungsbeispiele annehmen, die vorangehend Bezug nehmend auf das IC-Package 720 erörtert wurden.
  • Die IC-Bauelementanordnung 700, die in 7 dargestellt ist, umfasst eine Package-auf-Package-Struktur 734, die mit der zweiten Fläche 742 der Schaltungsplatine 702 durch Kopplungskomponenten 728 gekoppelt ist. Die Package-auf-Package-Struktur 734 kann ein IC-Package 726 und ein IC-Package 732 umfassen, die durch Kopplungskomponenten 730 miteinander gekoppelt sind, derart, dass das IC-Package 726 zwischen der Schaltungsplatine 702 und dem IC-Package 732 angeordnet ist. Die Kopplungskomponenten 728 und 730 können die Form von irgendwelchen der Ausführungsbeispiele der Kopplungskomponenten 716 annehmen, die oben erörtert wurden, und die IC-Packages 726 und 732 können die Form von irgendwelchen der Ausführungsbeispiele des oben erörterten IC-Packages 720 annehmen. Die Package-auf-Package-Struktur 734 kann gemäß irgendeiner der im Stand der Technik bekannten Package-auf-Package-Strukturen ausgebildet sein.
  • Hierin offenbarte Ausführungsbeispiele können verwendet werden, um eine große Vielzahl von unterschiedlichen Typen von integrierten Schaltungen und/oder mikroelektronischen Bauelementen herzustellen. Beispiele solcher integrierter Schaltungen umfassen, sind aber nicht beschränkt auf Prozessoren, Chipsatz-Komponenten, Graphik-Prozessoren, digitale Signalprozessoren, Microcontroller und Ähnliches. Bei anderen Ausführungsbeispielen kann ein Halbleiterspeicher hergestellt werden. Ferner können die integrierten Schaltungen oder andere mikroelekronische Bauelemente in einer Vielzahl von elektronischen Bauelementen verwendet werden, die in der Technik bekannt sind. Zum Beispiel in Computersystemen (z. B. Desktop, Laptop, Server), Mobiltelefonen, persönlicher Elektronik, etc. Die integrierten Schaltungen können mit einem Bus und anderen Komponenten in den Systemen gekoppelt sein. Zum Beispiel kann ein Prozessor durch einen oder mehrere Busse mit einem Speicher, einem Chipsatz, etc. gekoppelt sein. Jeder von dem Prozessor, dem Speicher und dem Chipsatz kann potenziell unter Verwendung der hierin offenbarten Ansätze hergestellt werden.
  • 8 stellt eine Rechenvorrichtung 800 gemäß einer Implementierung der Offenbarung dar. Die Rechenvorrichtung 800 häust eine Platine 802. Die Platine 802 kann eine Anzahl von Komponenten umfassen, umfassend aber nicht beschränkt auf einen Prozessor 804 und zumindest einen Kommunikationschip 806. Der Prozessor 804 ist physisch und elektrisch mit der Platine 802 gekoppelt. Bei einigen Implementierungen ist der zumindest eine Kommunikationschip 806 auch physisch und elektrisch mit der Platine 802 gekoppelt. Bei weiteren Implementierungen ist der Kommunikationschip 806 Teil des Prozessors 804.
  • Abhängig von ihren Anwendungen kann die Rechenvorrichtung 800 andere Komponenten umfassen, die physisch und elektrisch mit der Platine 802 gekoppelt sein können oder nicht. Diese anderen Komponenten umfassen, sind aber nicht beschränkt auf einen flüchtigen Speicher (z. B. DRAM), einen nichtflüchtigen Speicher (z. B. ROM), einen Flash-Speicher, einen Graphikprozessor, einen digitalen Signalprozessor, einen Krypto-Prozessor, einen Chipsatz, eine Antenne, ein Display, eine Touchscreen-Anzeige, eine Touchscreen-Steuerung, eine Batterie, einen Audio-Codec, einen Video-Codec, einen Leistungsverstärker, ein GPS-Bauelement (global positioning system; globales Positionierungssystem), einen Kompass, einen Beschleunigungssensor, ein Gyroskop, einen Lautsprecher, eine Kamera, und eine Massenspeichervorrichtung (wie beispielsweise Festplattenlaufwerk, CD (compact disk), DVD (digital versatile disk) usw.).
  • Der Kommunikationschip 806 ermöglicht drahtlose Kommunikationen für die Übertragung von Daten zu und von der Rechenvorrichtung 800. Der Ausdruck „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltungen, Bauelemente, Systeme, Verfahren, Techniken, Kommunikationskanäle etc. zu beschreiben, die Daten durch die Verwendung modulierter, elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Ausdruck impliziert nicht, dass die zugeordneten Bauelemente nicht irgendwelche Drähte umfassen, obwohl sie dies bei einigen Ausführungsbeispielen möglicherweise nicht tun. Der Kommunikationschip 806 kann irgendwelche einer Anzahl von drahtlosen Standards oder Protokollen implementieren, umfassend, aber nicht beschränkt auf Wi-Fi (IEEE 802.11 Familie), WiMAX (IEEE 802.16 Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen davon, sowie irgendwelche anderen drahtlosen Protokolle, die bezeichnet werden als 3G, 4G, 5G, und darüber hinaus. Die Rechenvorrichtung 800 kann eine Mehrzahl von Kommunikationschips 806 umfassen. Zum Beispiel kann ein erster Kommunikationschip 806 zweckgebunden sein für drahtlose Kommunikation mit kürzerem Bereich, wie beispielsweise Wi-Fi und Bluetooth, und ein zweiter Kommunikationschip 806 kann zweckgebunden sein für drahtlose Kommunikation mit längerem Bereich, wie beispielsweise GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, und andere.
  • Der Prozessor 804 der Rechenvorrichtung 800 umfasst einen Integrierte-Schaltung-Die, der innerhalb des Prozessors 804 gepackaged ist. Bei einigen Implementierungen der Offenbarung umfasst der Integrierte-Schaltung-Die des Prozessors eine gestapelte Transistor-Architektur mit Si-PMOS-Transistoren und Hochmobilitäts-Dünnfilm-NMOS-Transistoren, gemäß Implementierungen der Ausführungsbeispiele der Offenbarung. Der Ausdruck „Prozessor“ kann sich auf irgendein Bauelement oder Abschnitt eines Bauelements beziehen, das/der elektronische Daten aus Registern und/oder Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu transformieren, die in Registern und/oder Speicher gespeichert werden können.
  • Der Kommunikationschip 806 umfasst auch einen Integrierte-Schaltung-Die, der innerhalb des Kommunikationschips 806 gepackaged ist. Gemäß einer anderen Implementierung der Ausführungsbeispiele der Offenbarung umfasst der Integrierte-Schaltung-Die des Kommunikationschips einen oder mehrere Dünnfilm-Transistoren, die eine relativ vergrößerte Breite aufweisen, gemäß Implementierungen von Ausführungsbeispielen der Offenbarung.
  • Bei weiteren Implementierungen kann eine andere Komponente, die innerhalb der Rechenvorrichtung 800 gepackaged ist, einen Integrierte-Schaltung-Die umfassen, der eine gestapelte Transistor-Architektur mit Si-PMOS-Transistoren und Hochmobilitäts-Dünnfilm-NMOS-Transistoren umfasst, gemäß Implementierungen von Ausführungsbeispielen der Offenbarung.
  • Bei verschiedenen Implementierungen kann die Rechenvorrichtung 800 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein PDA (persönlicher digitaler Assistent), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungs-Steuereinheit (entertainment control unit), eine Digitalkamera, ein tragbarer Musikspieler oder ein digitaler Videorecorder sein. Bei weiteren Implementierungen kann die Rechenvorrichtung 800 irgendein anderes elektronisches Bauelement sein, das Daten verarbeitet.
  • Somit können hierin beschriebene Ausführungsbeispiele eine gestapelte Transistorarchitektur mit Si-PMOS-Transistoren und Hochmobilitäts-Dünnfilm-NMOS-Transistoren sein. Die vorangegangene Beschreibung von dargestellten Implementierungen von Ausführungsbeispielen der Offenbarung, umfassend, was in der Zusammenfassung beschrieben ist, soll nicht erschöpfend sein oder die Offenbarung auf die präzisen offenbarten Formen begrenzen. Während spezifische Implementierungen und Beispiele der Offenbarung hierin zur Veranschaulichung beschrieben werden, sind verschiedene äquivalente Modifikationen innerhalb des Schutzbereichs der Offenbarung möglich, wie es Fachleute auf dem relevanten Gebiet erkennen werden.
  • Diese Modifikationen können an der Offenbarung im Hinblick auf die obige detaillierte Beschreibung vorgenommen werden. Die Ausdrücke, die in den folgenden Ansprüchen verwendet werden, sollten nicht derart betrachtet werden, dass sie die Offenbarung auf die spezifischen Implementierungen einschränken, die in der Beschreibung und den Ansprüchen offenbart sind. Stattdessen soll der Schutzbereich der Offenbarung vollständig durch die nachfolgenden Ansprüche bestimmt sein, die gemäß etablierter Vorgaben der Anspruchsinterpretation ausgelegt werden sollen.
  • Ausführungsbeispiel 1: Eine Integrierte-Schaltung-Struktur umfasst eine untere Bauelementschicht, umfassend eine erste Struktur, umfassend eine Mehrzahl von PMOS-Transistoren. Eine obere Bauelementschicht ist auf der unteren Bauelementschicht gebildet, wobei die obere Bauelementschicht eine zweite Struktur umfasst, die eine Mehrzahl von NMOS-Dünnfilmtransistoren (TFT) umfasst.
  • Ausführungsbeispiel 2: Die Integrierte-Schaltung-Struktur gemäß Ausführungsbeispiel 1, wobei die Mehrzahl von NMOS-TFTs nicht planar ist.
  • Ausführungsbeispiel 3: Die Integrierte-Schaltung-Struktur gemäß Ausführungsbeispiel 1 oder 2, wobei die Mehrzahl von NMOS-TFTs ein Halbleiter-Oxidmaterial umfasst, das aus der Gruppe ausgewählt ist, die aus Indium-Zink-Galliumoxid (InZnGaO), Indium-Zinnoxid (ITO), Zinkoxid (ZnO), Indium-Antimonoxid (InSbO) und Galliumoxid (Ga2O3) besteht.
  • Ausführungsbeispiel 4: Die Integrierte-Schaltung-Struktur gemäß Ausführungsbeispiel 1, 2 oder 3, wobei die Mehrzahl von NMOS-TFTs eine Mobilität von mehr als 150 cm2/(V. s) aufweist.
  • Ausführungsbeispiel 5: Die Integrierte-Schaltung-Struktur gemäß Ausführungsbeispiel 1, 2, 3 oder 4, wobei Prozesse, die zum Herstellen der NMOS-TFTs verwendet werden, bei Temperaturen von weniger als 450C arbeiten, was die Performance der unteren PMOS-Transistoren nicht beeinträchtigt.
  • Ausführungsbeispiel 6: Die Integrierte-Schaltung-Struktur gemäß Ausführungsbeispiel 1, 2, 3, 4 oder 5, einzelne der Mehrzahl von NMOS-TFTs umfassend: eine Gate-Elektrode, gebildet auf einer Gate-Dielektrikum-Schicht, gebildet auf einer Finne; ein Paar von Seitenwand-Abstandhaltern, gebildet entlang gegenüberliegender Seiten der Gate-Elektrode; und ein Paar von Source-/Drain-Regionen, gebildet auf gegenüberliegenden Seiten der Gate-Elektrode und sich unterhalb derselben erstreckend, und wobei das Paar von Source-/Drain-Regionen benachbart zu den Seitenwand-Abstandhaltern und über einer oberen Oberfläche der Gate-Dielektrikum-Schicht gebildet ist.
  • Ausführungsbeispiel 7: Die Integrierte-Schaltung-Struktur gemäß Ausführungsbeispiel 1, 2, 3, 4, 5 oder 6, wobei die obere Bauelementschicht auf einem Bond-Schicht-Material gebildet ist, das sich auf der unteren Bauelementschicht befindet.
  • Ausführungsbeispiel 8: Die Integrierte-Schaltung-Struktur gemäß Ausführungsbeispiel 7, wobei das Bond-Schicht-Material eine Oxidschicht umfasst.
  • Ausführungsbeispiel 9: Die Integrierte-Schaltung-Struktur gemäß Ausführungsbeispiel 1, 2, 3, 4, 5, 6, 7 oder 8, wobei die erste Mehrzahl von PMOS-Transistoren nicht planar ist.
  • Ausführungsbeispiel 10: Die Integrierte-Schaltung-Struktur gemäß Ausführungsbeispiel 9, einzelne der Mehrzahl von PMOS-Transistoren umfassend: eine Gate-Elektrode, gebildet auf einer Gate-Dielektrikum-Schicht, gebildet auf einer Siliziumschicht; ein Paar von Seitenwand-Abstandhaltern, gebildet entlang gegenüberliegender Seiten der Gate-Elektrode; und ein Paar von Source-/Drain-Regionen, gebildet auf gegenüberliegenden Seiten der Gate-Elektrode und sich unterhalb derselben erstreckend.
  • Ausführungsbeispiel 11: Die Integrierte-Schaltung-Struktur gemäß Ausführungsbeispiel 1, 2, 3, 4, 5, 6, 7, 8, 9 oder 10, wobei die Mehrzahl von NMOS-TFTs als zumindest eines aus Multi-Gate-Transistoren, Vertikales-Kreisförmiges-Gate-(CG) Transistoren und Nanodraht-Transistoren gebildet ist.
  • Ausführungsbeispiel 12: Die Integrierte-Schaltung-Struktur gemäß Ausführungsbeispiel 11, wobei die Mehrzahl von PMOS-Transistoren als zumindest eines aus Multi-Gate-Transistoren, Vertikales-Kreisförmiges-Gate-(CG) Transistoren und Nanodraht-Transistoren gebildet ist.
  • Ausführungsbeispiel 13: Die Integrierte-Schaltung-Struktur gemäß Ausführungsbeispiel 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11 oder 12, wobei die Mehrzahl von NMOS-TFTs und die PMOS-Transistoren als eine gleiche Art von Transistorarchitektur gebildet sind, umfassend zumindest eines aus FIN-FET, Multi-Gate, vertikalem kreisförmigem Gate (CG) und Nanodraht.
  • Ausführungsbeispiel 14: Eine Integrierte-Schaltung-Struktur umfasst eine untere Bauelementschicht, umfassend eine erste Struktur, umfassend eine Mehrzahl von PMOS-Transistoren. Jeweilige der Mehrzahl von PMOS-Transistoren umfassen: eine Gate-Elektrode, gebildet auf einer Gate-Dielektrikum-Schicht, gebildet auf einer Siliziumschicht; ein Paar von Seitenwand-Abstandhaltern, gebildet entlang gegenüberliegender Seiten der Gate-Elektrode; und ein Paar von Source-/Drain-Regionen, gebildet auf gegenüberliegenden Seiten der Gate-Elektrode und sich unterhalb derselben erstreckend. Ein Bond-Schicht-Material ist auf der unteren Bauelementschicht gebildet. Eine obere Bauelementschicht, gebildet auf dem Bond-Schicht-Material, die obere Bauelementschicht umfassend eine zweite Struktur, umfassend eine Mehrzahl von NMOS-Dünnfilmtransistoren (TFT). Jeweilige der ersten Mehrzahl von NMOS-TFTs umfassen: eine Gate-Elektrode, gebildet auf einer Gate-Dielektrikum-Schicht, gebildet auf einer Finne; ein Paar von Seitenwand-Abstandhaltern, gebildet entlang gegenüberliegender Seiten der Gate-Elektrode; und ein Paar von Source-/Drain-Regionen, gebildet auf gegenüberliegenden Seiten der Gate-Elektrode und sich unterhalb derselben erstreckend, und wobei das Paar von Source-/Drain-Regionen benachbart zu den Seitenwand-Abstandhaltern und über einer oberen Oberfläche der Gate-Dielektrikum-Schicht gebildet ist.
  • Ausführungsbeispiel 15: Die Integrierte-Schaltung-Struktur gemäß Ausführungsbeispiel 14, wobei die Mehrzahl von NMOS-TFTs ein Halbleiter-Oxidmaterial umfasst, das aus der Gruppe ausgewählt ist, die aus Indium-Zink-Galliumoxid (InZnGaO), Indium-Zinnoxid (ITO), Zinkoxid (ZnO), Indium-Antimonoxid (InSbO) und Galliumoxid (Ga2O3) besteht.
  • Ausführungsbeispiel 16: Die Integrierte-Schaltung-Struktur gemäß Ausführungsbeispiel 14 oder 15, wobei die Mehrzahl von NMOS-TFTs eine Mobilität von mehr als 150 cm2/(V. s) aufweist.
  • Ausführungsbeispiel 17: Die Integrierte-Schaltung-Struktur gemäß Ausführungsbeispiel 14, 15 oder 16, wobei Prozesse, die zum Herstellen der NMOS-TFTs verwendet werden, bei Temperaturen von weniger als 450C arbeiten, was die Performance der unteren PMOS-Transistoren nicht beeinträchtigt.
  • Ausführungsbeispiel 18: Die Integrierte-Schaltung-Struktur gemäß Ausführungsbeispiel 14, 15, 16 oder 17, wobei die Mehrzahl von NMOS-TFTs nicht planar ist.
  • Ausführungsbeispiel 19: Die Integrierte-Schaltung-Struktur gemäß Ausführungsbeispiel 14, 15, 16, 17 oder 18, wobei das Bond-Schicht-Material eine Oxidschicht umfasst.
  • Ausführungsbeispiel 20: Die Integrierte-Schaltung-Struktur gemäß Ausführungsbeispiel 14, 15, 16, 17, 18, oder 19, wobei die Mehrzahl von PMOS-Transistoren nicht planar ist.
  • Ausführungsbeispiel 21: Die Integrierte-Schaltung-Struktur gemäß Ausführungsbeispiel 14, 15, 16, 17, 18, 19 oder 20, wobei die Mehrzahl von NMOS-TFTs als zumindest eines aus Multi-Gate-Transistoren, Vertikales-Kreisförmiges-Gate-(CG) Transistoren und Nanodraht-Transistoren gebildet ist.
  • Ausführungsbeispiel 22: Die Integrierte-Schaltung-Struktur gemäß Ausführungsbeispiel 14, 15, 16, 17, 18, 19, 20 oder 21, wobei die Mehrzahl von PMOS-Transistoren als zumindest eines aus Multi-Gate-Transistoren, Vertikales-Kreisförmiges-Gate-(CG) Transistoren und Nanodraht-Transistoren gebildet ist.
  • Ausführungsbeispiel 23: Die Integrierte-Schaltung-Struktur gemäß Ausführungsbeispiel 14, 15, 16, 17, 18, 19, 20, 21 oder 22, wobei die Mehrzahl von NMOS-TFTs und die Mehrzahl von PMOS-Transistoren als eine gleiche Art von Transistorarchitektur gebildet sind, umfassend zumindest eines aus FIN-FET, Multi-Gate, vertikalem kreisförmigem Gate (CG) und Nanodraht.
  • Ausführungsbeispiel 24: Ein Verfahren zum Herstellen einer integrierten Bauelementstruktur, umfassend eine vertikal gestapelte Transistorbauelement-Architektur. Das Verfahren umfasst ein Bilden einer unteren Bauelementschicht, umfassend eine erste Struktur, umfassend eine Mehrzahl von PMOS-Transistoren. Ein Bond-Schicht-Material ist auf der unteren Bauelementschicht gebildet. Eine obere Bauelementschicht ist auf dem Bond-Schicht-Material gebildet, wobei die obere Bauelementschicht eine zweite Struktur umfasst, die eine Mehrzahl von NMOS-Dünnfilmtransistoren (TFT) umfasst. Jeweilige der ersten Mehrzahl von NMOS- TFTs werden durch Strukturieren eines Hochmobilitäts-Halbleiter-Oxidmaterials in eine Finne gebildet. Ein Opfer-Gate wird über einem Abschnitt der Finne gebildet, der sich über eine Kanalregion erstreckt, wobei das Opfer-Gate ferner Seitenwand-Abstandhalter benachbart zu dem Opfer-Gate umfasst. Source-/Drain-Regionen werden in dem Hochmobilitäts-Halbleiter-Oxidmaterial benachbart zu der Kanalregion gebildet. Die Kanalmaske wird durch einen permanenten Gatestapel ersetzt und es wird eine Kontaktmetallisierung gebildet.
  • Ausführungsbeispiel 25: Das Verfahren gemäß Ausführungsbeispiel 24, ferner umfassend ein Bilden der Mehrzahl von NMOS-TFTs, um eine Mobilität von mehr als 150 cm2/(V. s) aufzuweisen.

Claims (25)

  1. Eine Integrierte-Schaltung-Struktur, umfassend: eine untere Bauelementschicht, umfassend eine erste Struktur, umfassend eine Mehrzahl von PMOS-Transistoren; und eine obere Bauelementschicht, gebildet auf der unteren Bauelementschicht, wobei die obere Bauelementschicht eine zweite Struktur umfasst, die eine Mehrzahl von NMOS-Dünnfilmtransistoren (TFT) umfasst.
  2. Die Integrierte-Schaltung-Struktur gemäß Anspruch 1, wobei die Mehrzahl von NMOS-TFTs nicht planar ist.
  3. Die Integrierte-Schaltung-Struktur gemäß Anspruch 1, wobei die Mehrzahl von NMOS-TFTs ein Halbleiter-Oxidmaterial umfasst, das aus der Gruppe ausgewählt ist, die aus Indium-Zink-Galliumoxid (InZnGaO), Indium-Zinnoxid (ITO), Zinkoxid (ZnO), Indium-Antimonoxid (InSbO) und Galliumoxid (Ga2O3) besteht.
  4. Die Integrierte-Schaltung-Struktur gemäß Anspruch 1, wobei die Mehrzahl von NMOS-TFTs eine Mobilität von mehr als 150 cm2/(V. s) aufweist.
  5. Die Integrierte-Schaltung-Struktur gemäß Anspruch 1, wobei Verfahren, die zum Herstellen der NMOS-TFTs verwendet werden, bei Temperaturen von weniger als 450C arbeiten, was die Performance der unteren PMOS-Transistoren nicht beeinträchtigt.
  6. Die Integrierte-Schaltung-Struktur gemäß Anspruch 1, einzelne der Mehrzahl von NMOS-TFTs umfassend: eine Gate-Elektrode, gebildet auf einer Gate-Dielektrikum-Schicht, gebildet auf einer Finne; ein Paar von Seitenwand-Abstandhaltern, gebildet entlang gegenüberliegender Seiten der Gate-Elektrode; und ein Paar von Source-/Drain-Regionen, gebildet auf gegenüberliegenden Seiten der Gate-Elektrode und sich unterhalb derselben erstreckend, und wobei das Paar von Source-/Drain-Regionen benachbart zu den Seitenwand-Abstandhaltern und über einer oberen Oberfläche der Gate-Dielektrikum-Schicht gebildet ist.
  7. Die Integrierte-Schaltung-Struktur gemäß Anspruch 1, wobei die obere Bauelementschicht auf einem Bond-Schicht-Material gebildet ist, das sich auf der unteren Bauelementschicht befindet.
  8. Die Integrierte-Schaltung-Struktur gemäß Anspruch 7, wobei das Bond-Schicht-Material eine Oxidschicht umfasst.
  9. Die Integrierte-Schaltung-Struktur gemäß Anspruch 1, wobei die Mehrzahl von PMOS-Transistoren nicht planar ist.
  10. Die Integrierte-Schaltung-Struktur gemäß Anspruch 9, einzelne der Mehrzahl von PMOS-Transistoren umfassend: eine Gate-Elektrode, gebildet auf einer Gate-Dielektrikum-Schicht, gebildet auf einer Siliziumschicht; ein Paar von Seitenwand-Abstandhaltern, gebildet entlang gegenüberliegender Seiten der Gate-Elektrode; und ein Paar von Source-/Drain-Regionen, gebildet auf gegenüberliegenden Seiten der Gate-Elektrode und sich unterhalb derselben erstreckend.
  11. Die Integrierte-Schaltung-Struktur gemäß Anspruch 1, wobei die zweite Mehrzahl von NMOS-TFTs als zumindest eines aus Multi-Gate-Transistoren, Vertikales-Kreisförmiges-Gate-(CG) Transistoren und Nanodraht-Transistoren gebildet ist.
  12. Die Integrierte-Schaltung-Struktur gemäß Anspruch 11, wobei die Mehrzahl von PMOS-Transistoren als zumindest eines aus Multi-Gate-Transistoren, Vertikales-Kreisförmiges-Gate-(CG) Transistoren und Nanodraht-Transistoren gebildet ist.
  13. Die Integrierte-Schaltung-Struktur gemäß Anspruch 1, wobei sowohl die zweite Mehrzahl von NMOS-TFTs als eine gleiche Art von Transistorarchitektur gebildet ist, umfassend zumindest eines aus FIN-FET, Multi-Gate, vertikalem kreisförmigem Gate (CG) und Nanodraht.
  14. Eine Integrierte-Schaltung-Struktur, umfassend: eine untere Bauelementschicht, umfassend eine erste Struktur, umfassend eine Mehrzahl von PMOS-Transistoren, wobei jeweilige der Mehrzahl von PMOS-Transistoren umfassen: eine Gate-Elektrode, gebildet auf einer Gate-Dielektrikum-Schicht, gebildet auf einer Siliziumschicht; ein Paar von Seitenwand-Abstandhaltern, gebildet entlang gegenüberliegender Seiten der Gate-Elektrode; und ein Paar von Source-/Drain-Regionen, gebildet auf gegenüberliegenden Seiten der Gate-Elektrode und sich unterhalb derselben erstreckend; ein Bond-Schicht-Material, gebildet auf der unteren Bauelementschicht; und eine obere Bauelementschicht, gebildet auf dem Bond-Schicht-Material, wobei die obere Bauelementschicht eine zweite Struktur umfasst, die eine Mehrzahl von NMOS-Dünnfilmtransistoren (TFT) umfasst, wobei jeweilige der Mehrzahl von NMOS-TFTs umfassen: eine Gate-Elektrode, gebildet auf einer Gate-Dielektrikum-Schicht, gebildet auf einer Finne; ein Paar von Seitenwand-Abstandhaltern, gebildet entlang gegenüberliegender Seiten der Gate-Elektrode; und ein Paar von Source-/Drain-Regionen, gebildet auf gegenüberliegenden Seiten der Gate-Elektrode und sich unterhalb derselben erstreckend, und wobei das Paar von Source-/Drain-Regionen benachbart zu den Seitenwand-Abstandhaltern und über einer oberen Oberfläche der Gate-Dielektrikum-Schicht gebildet ist.
  15. Die Integrierte-Schaltung-Struktur gemäß Anspruch 14, wobei die Mehrzahl von NMOS-TFTs ein Halbleiter-Oxidmaterial umfasst, das aus der Gruppe ausgewählt ist, die aus Indium-Zink-Galliumoxid (InZnGaO), Indium-Zinnoxid (ITO), Zinkoxid (ZnO), Indium-Antimonoxid (InSbO) und Galliumoxid (Ga2O3) besteht.
  16. Die Integrierte-Schaltung-Struktur gemäß Anspruch 14, wobei die Mehrzahl von NMOS-TFTs eine Mobilität von mehr als 150 cm2/(V. s) aufweist.
  17. Die Integrierte-Schaltung-Struktur gemäß Anspruch 14, wobei die zum Herstellen der NMOS-TFTs verwendeten Prozesse bei Temperaturen von weniger als 450C arbeiten.
  18. Die Integrierte-Schaltung-Struktur gemäß Anspruch 14, wobei die Mehrzahl von NMOS-TFTs nicht planar ist.
  19. Die Integrierte-Schaltung-Struktur gemäß Anspruch 14, wobei das Bond-Schicht-Material eine Oxidschicht umfasst.
  20. Die Integrierte-Schaltung-Struktur gemäß Anspruch 14, wobei die Mehrzahl von PMOS-Transistoren nicht planar ist.
  21. Die Integrierte-Schaltung-Struktur gemäß Anspruch 14, wobei die Mehrzahl von NMOS-TFTs als zumindest eines aus Multi-Gate-Transistoren, Vertikales-Kreisförmiges-Gate-(CG) Transistoren und Nanodraht-Transistoren gebildet ist.
  22. Die Integrierte-Schaltung-Struktur gemäß Anspruch 21, wobei die Mehrzahl von PMOS-Transistoren als zumindest eines aus Multi-Gate-Transistoren, Vertikales-Kreisförmiges-Gate-(CG) Transistoren und Nanodraht-Transistoren gebildet ist.
  23. Die Integrierte-Schaltung-Struktur gemäß Anspruch 14, wobei die Mehrzahl von NMOS-TFTs und die Mehrzahl von PMOS-Transistoren als eine gleiche Art von Transistorarchitektur gebildet ist, umfassend zumindest eines aus FIN-FET, Multi-Gate, vertikalem kreisförmigem Gate (CG) und Nanodraht.
  24. Ein Verfahren zum Herstellen einer integrierten Bauelementstruktur, die eine vertikal gestapelte Transistorbauelement-Architektur umfasst, das Verfahren umfassend: Bilden einer unteren Bauelementschicht, umfassend eine erste Struktur, umfassend eine Mehrzahl von PMOS-Transistoren; Bilden eines Bond-Schicht-Materials auf der unteren Bauelementschicht; und Bilden einer oberen Bauelementschicht, gebildet auf dem Bond-Schicht-Material, wobei die obere Bauelementschicht eine zweite Struktur umfasst, die eine Mehrzahl von NMOS-Dünnfilmtransistoren (TFT) umfasst, wobei jeweilige der Mehrzahl von NMOS-TFTs gebildet werden durch: Strukturieren eines Hochmobilitäts-Halbleiter-Oxidmaterials in eine Finne; Bilden eines Opfer-Gates über einem Abschnitt der Finne, der sich über eine Kanalregion erstreckt, wobei das Opfer-Gate ferner Seitenwand-Abstandhalter benachbart zu dem Opfer-Gate umfasst; Bilden von Source-/Drain-Regionen in dem Hochmobilitäts-Halbleiter-Oxidmaterial benachbart zu der Kanalregion; und Ersetzen der Kanalmaske durch einen permanenten Gate-Stapel und Bilden einer Kontaktmetallisierung.
  25. Das Verfahren gemäß Anspruch 24, ferner umfassend ein Bilden der Mehrzahl von NMOS-TFTs, um eine Mobilität von mehr als 150 cm2/(V. s) aufzuweisen.
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