TWI817986B - 具有矽ｐｍｏｓ和高遷移率薄膜電晶體ｎｍｏｓ的堆疊電晶體 - Google Patents

具有矽ｐｍｏｓ和高遷移率薄膜電晶體ｎｍｏｓ的堆疊電晶體 Download PDF

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柳惠宰
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Abstract

積體電路結構包括下部裝置層，下部裝置層包括包含複數個PMOS電晶體的第一結構。上裝置層形成在下裝置層上，其中上裝置層包含包括複數個NMOS薄膜電晶體(TFT)的第二結構。

Description

具有矽ＰＭＯＳ和高遷移率薄膜電晶體ＮＭＯＳ的堆疊電晶體
本發明的實施例涉及積體電路結構領域，特別是具有矽PMOS和高遷移率薄膜電晶體NMOS的堆疊電晶體。
在過去的數十年中，積體電路中的縮放特徵一直是驅使半導體產業不斷發展的推動力。縮放到越來越小的特徵使得能夠在半導體晶片的有限空間上增加功能單元的密度。
舉例而言，縮小電晶體尺寸允許在晶片上結合更多數量的記憶體或邏輯裝置，從而有助於製造具有增強能力的產品。然而，針對更多能力的驅動並非沒有問題。最佳化每個裝置的性能之必要性因此變得越來越重要。在積體電路裝置的製造中，隨著裝置尺寸繼續縮小， 多閘極電晶體變得更加普遍。然而，縮放多閘極電晶體並非沒有後果。隨著微電子電路的這些基本構建塊的尺寸減小，並且隨著在給定區域中製造的基本構建塊的絕對數量增加，用於製造這些構建塊的半導體製程的限制變得難以抑制。
因此，製造未來技術重點所需的功能組件可能需要引進新方法或將新技術整合到當前製造程序中或取代當前製造程序。
100:堆疊裝置架構
102a:下裝置層
102b:上裝置層
104:PMOS電晶體
104a:電晶體
104b:電晶體
106a:閘極電極
106b:閘極
108:閘極介電層
108a:閘極介電層
110:鰭
110a:鰭
110b:鰭
112:側壁間隔物
112a:間隔物
114:源極/汲極區
114a:源極和汲極區
114b:源極和汲極
115:矽化物
115a:矽化物區
116:基板
116a:基板
116b:基板
118:層間介電質
118a:層間介電質
120:敷金屬
120a:敷金屬
122:金屬觸點
122a:接觸金屬
124:氧化物層
200:堆疊裝置架構
202a:下裝置層
202b:上裝置層
204:NMOS薄膜電晶體
206:閘極電極
208:閘極介電層
210:鰭
214:源極/汲極區
220:敷金屬
222:金屬觸點
223:側壁間隔物
224:氧化物層
225:矽化物
228:層間介電質
300:積體電路結構
302:氧化物層
304:絕緣層
306:鰭
308:第二半導體氧化物材料
310:閘極電極
312:閘極介電層
314:介電質間隔物
316:導電觸點
406:半導體氧化物材料
410:遮罩層
450:方塊
460:方塊
470:方塊
472:方塊
474:方塊
476:方塊
478:方塊
500:晶圓
502:晶粒
600:IC裝置
602:基板
604:裝置層
606:互連層
608:互連層
610:互連層
619:層間介電質堆疊
620:源極及/或汲極區
622:閘極
624:S/D觸點
626:介電質材料
628:互連結構
628a:溝槽結構
628b:通孔結構
634:阻焊材料
636:接合焊盤
640:電晶體
700:IC裝置組合
702:電路板
704:中介物
706:穿矽通孔
708:金屬互連
710:通孔
714:嵌入式裝置
716:耦接組件
718:耦接組件
720:IC封裝
722:耦接組件
724:IC封裝
726:IC封裝
728:耦接組件
730:耦接組件
732:IC封裝
734:堆疊式封裝結構
736:封裝上中介物結構
740:面
742:面
800:計算裝置
802:板材
804:處理器
806:通訊晶片
圖1是說明根據一實施例的堆疊裝置架構的閘極截面的立體圖。
圖2是說明根據另一實施例的堆疊裝置架構的閘極截面的立體圖。
圖3A、3B、3C說明依據本揭露的一實施例的薄膜鰭積體電路結構的成角度和直接截面視圖。
圖4A-4C說明依據本揭露的一實施例的製造薄膜鰭積體電路結構的方法中的各個階段。
圖5A和5B是依據本文公開的任何實施例的晶圓和晶粒的俯視圖，其包含具有矽PMOS電晶體和高遷移率薄膜NMOS電晶體的堆疊電晶體架構。
圖6是依據本文公開的一或多個實施例的積體電路(IC)裝置的截面側視圖，該積體電路裝置可包含具有矽 PMOS電晶體和高遷移率薄膜NMOS電晶體的堆疊電晶體架構。
圖7是依據本文公開的一或多個實施例的積體電路(IC)裝置組合的截面側視圖，該積體電路裝置組合可包含具有矽PMOS電晶體和高遷移率薄膜NMOS電晶體的堆疊電晶體架構。
圖8說明依據本發明之一實施方式的計算裝置。
【發明內容】及【實施方式】
以下描述具有矽PMOS和高遷移率薄膜電晶體NMOS的堆疊電晶體。在以下描述中，闡述了許多具體細節，例如特定材料及工具方案，以便提供對本揭露的實施例的透徹理解。對於本領域技術人員顯而易見的是，本揭露的實施例可以不具有特定的細節而仍能夠實現。在其他情況下，沒有詳細描述已知的特徵，例如單鑲嵌或雙鑲嵌製程，以免不必要地模糊本揭露的實施例。此外，應理解，圖中所示的多個實施例是說明性表示，並且不一定按比例繪製。在一些情況下，各種操作將被描述為多個分開地操作，依序以理解本揭露最有幫助的方式描述，然而，描述的順序不應被解釋為意味這些操作必需是依序的。特別是，這些操作不需要按照所呈現的順序實施。
某些術語也可以在以下描述中使用，僅用於參考目的，因此不旨在限制。舉例而言，諸如「上」、「下」、「之上」、「之下」、「底部」以及「頂部」的 用詞指的是參考的圖式中的方向。諸如「前」、「後」、「背面」以及「側面」的用詞在一致但任意的參考框架內描述組件的部分的方位及/或位置，這藉由參考描述所討論的組件的文字和相關圖式將會更明確。這樣的術語可以包含以上具體提到的詞語、其衍生詞和類似含義的詞語。
本文描述的實施例可以涉及前端製程(FEOL)半導體製程和結構。FEOL是積體電路(IC)製造的第一部分，其中個別的裝置(例如，電晶體、電容器、電阻器等)在半導體基板或層中被圖案化。FEOL通常涵蓋金屬互連層沉積之前(但不包括金屬互連層沉積)的所有內容。在最後的FEOL操作之後，成品通常是具有隔離電晶體的晶圓(例如，沒有任何導線)。
本文描述的實施例可以涉及後端製程(BEOL)半導體製程和結構。BEOL是IC製造的第二部分，其中個別的裝置(例如，電晶體、電容器、電阻器等)利用晶圓上的佈線互連，例如一或多個金屬化層。BEOL包含觸點、絕緣層(介電質)、金屬階層以及用於晶片到封裝互連的接合點。在製造階段的BEOL部分中，形成觸點(焊盤)、互連導線、通孔及介電質結構。對於現代IC製程，BEOL中可能增加10個以上的金屬層。
以下描述的實施例可以適用於FEOL製程和結構、BEOL製程和結構、或FEOL及BEOL製程和結構。具體而言，儘管可以使用FEOL製程場景來說明示例性製程方案，但是這樣的方法也可以適用於BEOL製程。同樣 地，儘管可以使用BEOL製程場景來說明示例性製程方案，但是這樣的方法也可以適用於FEOL製程。
本文描述的一或多個實施例涉及用於製造垂直堆疊的電晶體裝置的結構及架構。實施例可以包含或有關於堆疊電晶體、3D、高密度電晶體及矽邏輯中的一或多個。可以實施一或多個實施例以實現高性能堆疊電晶體，以可能地增加未來技術重節的系統上晶片中的單晶片整合。
依據本文描述的一或多個實施例，揭露了具有矽PMOS電晶體和高遷移率薄膜NMOS電晶體的堆疊電晶體架構。在一方面，下裝置層包含第一複數個PMOS電晶體，以及形成在下裝置層上的上裝置層，上裝置層包括第二複數個NMOS薄膜電晶體(TFT)，其可以在不會對下方的PMOS電晶體產生不利影響的情況下製造。本實施例改進了用於製造堆疊電晶體架構的已知方法。
圖1是說明根據一實施例的堆疊裝置架構的閘極截面的立體圖。堆疊裝置架構100包括形成在下裝置層102a和上裝置層102b中的垂直堆疊的非平面電晶體裝置。下裝置層102a包含第一複數個電晶體104a，在一實施例中，包括矽(Si)PMOS電晶體。電晶體104a具有形成在鰭110a或通道上形成的閘極介電層108a上的閘極電極106a。沿著閘極電極106a的側面地相對側壁形成一對側壁間隔物112a。在圖1中，鰭110a橫跨圖面水平地延伸，而閘極106b沿著z方向延伸進入圖面並包裹圍繞鰭110a。一對源 極和汲極區114a形成在閘極電極106a的相對側上。如圖1所示，源極和汲極區114a完全地在間隔物112a下方橫向延伸，並略微地延伸到閘極介電質108a和閘極電極106a的下方或底部。當形成p型場效電晶體(FET)，其中多數載子是電洞時，矽被摻雜成p型導電性。矽化物區115a形成在源極和汲極區114a中。在一實施例中，矽化物區115a的形狀為梯形。
在電晶體104a之上和周圍形成層間介電質118a，其將電晶體104a與用於將電晶體104a互連成為功能電路的敷金屬120a的階層隔離，功能電路例如微處理器、數位信號處理器及記憶體裝置。敷金屬120a和接觸金屬122a穿過層間介電質118a形成，並直接接觸形成在源極和汲極區114a上的矽化物115a，以便提供第一階層敷金屬120a與源極和汲極區114a之間的電性連接。
上裝置層102b包含第二結構，第二結構包括第二複數個電晶體104b，在一實施例中，電晶體104b包括NMOS電晶體。電晶體104b一般具有與下裝置層102a中的電晶體104a相同的結構組件，除了當形成其中多數載子是電子的n型場效電晶體(FET)時，矽被摻雜成n型導電性。
上裝置層102b被接合到下裝置層102a上。因此，上裝置層102b包含接合層材料，其可以包括氧化物層124。進一步的細節，在一實施例中，通常製造完較低階層的電晶體，接著可以將第二層單晶矽或其他半導體材料層轉移並且氧化物-氧化物低溫接合到較低階層的層間介 電質118a的頂部。
雖然垂直堆疊的非平面電晶體裝置可產生預期目的，但製造頂部電晶體104b所需的所有處理步驟的總時間和溫度(被稱為「dT」)可能會對底部電晶體104a的性能產生負面影響。舉例而言，當在製造期間形成鰭110b時，存在蝕刻及外延再生長源極和汲極114b，其被加熱至大於600℃持續15分鐘，接著是1000℃的尖峰溫度持續大約兩秒以便活化摻雜劑。這種dT位準影響底部電晶體104a的閘極堆疊及接觸金屬。舉例而言，當連續地受熱時，矽化物區115a可以持續除去並且變得不那麼導電。除此之外，dT可以引起摻雜劑原子持續除去，這可能會縮小閘極長度並使得從未摻雜材料到摻雜材料的轉變不那麼突然。如此一來，更難以控制通道及/或使得通道更難以打開和關閉底部PMOS電晶體104a。本領域中存在用於限制dT的技術，但是這些技術導致頂部NMOS電晶體的性能損失。
根據所揭露的實施例，提供了堆疊積體電路結構，其中的頂部NMOS電晶體被上裝置層中的高遷移率NMOS薄膜電晶體(TFT)取代，以便消除損壞底部裝置層中的PMOS電晶體的dT。
圖2是說明根據另一實施例的堆疊裝置架構的閘極截面的立體圖，其中類似於圖1中的組件相應地具有相同的元件符號。圖1所示的積體電路結構，包括在下裝置層202a和上裝置層202b中形成的垂直堆疊電晶體裝置的堆疊裝置架構200。下裝置層202a包含包括複數個PMOS 電晶體104的第一結構。然而，根據本實施例，圖1所示的上裝置層102b中的頂部NMOS電晶體104b被不需要高製造溫度的高遷移率NMOS薄膜電晶體(TFT)204取代。因此，上裝置層202b形成在下裝置層202a上並且包含包括複數個NMOS TFT 204的第二結構。
在一實施例中，NMOS TFT 204是一種涉及半導體氧化物的半導體。半導體氧化物的一個優點是它們不是單晶並且不需要本質基板。因而，它們可以藉由PVD(物理氣相沉積)或CVD(化學氣相沉積)或ALD(原子層沉積)沉積到接合層材料上，例如氧化物層224，接合層材料位於下裝置層102a的頂部上。這種製造程序是有益的，因為在圖1的架構中，NMOS電晶體104b被製造在分開的晶圓上，並且藉由矽接合層轉移到氧化物上、摻雜氫、裂解然後接合到新的晶圓上，以便獲得單晶矽層。在圖2所示的本實施例中，使用NMOS TFT 204，其例如藉由PVD、CVD或ALD之低溫製程單純地沉積在氧化物層224的頂部，低溫例如低於400℃。這意味著膜的實際沉積將不會處於比在形成敷金屬期間使用的溫度更高的溫度，並且不會導致底部PMOS電晶體104的性能的任何降低。
在PMOS電晶體頂部堆疊薄膜電晶體的一個挑戰是薄膜電晶體必須具有高性能。根據另一實施例，NMOS TFT 204使用半導體氧化物類材料製造，半導體氧化物類材料在低溫下處理，仍舊但具有比矽NMOS電晶體104b更高的遷移率。舉例而言，在一實施例中，NMOS TFT 204包括選自於由非晶銦鋅鎵氧化物(InZnGaO或(IGZO))、氧化鋅(ZnO)、氧化鋅鋁(ZnAlO)、氧化鎵(GaO)、氧化錫(SnO2)、氧化銻(SbO2)、氧化銦(InO2)、氧化銦錫(ITO)、氧化鈦(TiO)、氧化鈮(NbO)和氧化銦銻(InSbO)所組成的群組的半導體氧化物材料。在另一實施例中，由於為NMOS TFT 204所選擇的半導體氧化物材料，NMOS TFT 204具有大於150cm2/V.s)的遷移率。
在一實施例中，NMOS TFT 204包含形成在形成於鰭210上的閘極介電層208上的閘極電極206。沿著閘極電極206的相對側形成一對側壁間隔物223。一對源極/汲極區214形成在閘極電極206的相對側上且在閘極電極206下方延伸。該對源極/汲極區214也在相鄰於側壁間隔物223且在閘極介電層208的頂表面上方形成。
在一實施例中，第一複數個PMOS電晶體104包含形成在形成於鰭110上的閘極介電層108上的閘極電極106。沿著閘極電極106的相對側形成一對側壁間隔物112。一對源極/汲極區114形成在閘極電極106的相對側上且在閘極電極106下方延伸。該對源極/汲極區114也在相鄰於側壁間隔物112且在閘極介電層108的頂表面上方形成。在一實施例中，電晶體104形成在絕緣體上的矽(SOI)基板116a中，基板116a包含形成在埋設的氧化物層上的薄矽膜，埋設的氧化物層又形成在單晶矽基板上。在另一實施例中，電晶體104a形成在矽層中，矽層是單晶矽基板的一部分，有時被稱為「塊」電晶體。
對於NMOS TFT 204和PMOS電晶體104，分別在NMOS TFT 204、電晶體104上方及周圍形成層間介電質228及118，以便將NMOS TFT 204、電晶體104與用於互連不同的NMOS TFT 204的敷金屬220、120的階層隔離。金屬觸點222、122或穿過層間介電質228、118形成，並直接接觸形成在源極和汲極區224、114上的矽化物225、115，以便提供第一層敷金屬220、120與源極和汲極區214、114之間的電性連接。
在一實施例中，NMOS TFT 204和PMOS電晶體104都是非平面電晶體。在替代實施例中，PMOS電晶體104和NMOS TFT 204中的一個或兩個可以是平面電晶體。然而，在較佳的實施例中，非平面電晶體架構的任何組合可被堆疊。舉例而言，在一實施例中，第一複數個PMOS電晶體104和第二複數個NMOS TFT 204分別形成為FIN-FET、多閘極、垂直圓形閘極(CG)以及奈米線中的至少一個。在另一實施例中，相同類型的電晶體架構用於第一複數個PMOS電晶體104和第二複數個NMOS TFT 204，使得第一複數個PMOS電晶體104和第二複數個NMOS TFT 204皆以非平面電晶體幾何形狀形成，所述非平面電晶體幾何形狀可包含但不限於FIN-FET、多閘極、垂直圓形閘極(CG)和奈米線中的至少一個。
本實施例的底部PMOS電晶體104之上具有頂部高遷移率NMOS TFT 204的堆疊電晶體架構具有若干優點。一個優點是用於製造NMOS TFT 204的TFT製程在低於 450℃的溫度下操作，這不會影響底部PMOS電晶體104的性能。即使在低製程溫度下，NMOS TFT 204也表現出比矽NMOS電晶體更大的遷移率。另外，製造程序不需要層轉移或晶圓接合以在下裝置層102a上形成上裝置層102b。又，因為NMOS TFT 204是非晶的，所以不需要晶格匹配的基板。
作為第一示範核-殼結構，圖3A、3B、3C說明依據本揭露的一實施例的薄膜鰭積體電路結構的成角度和直接截面視圖。
參考圖3A-3C，積體電路結構300包含位於氧化物層302上方的絕緣層304上的鰭306。鰭306具有頂部和側壁。鰭306由第一半導體氧化物材料構成。在一實施例中，第一半導體氧化物材料包含例如但不限於非晶銦鋅鎵氧化物、氧化鋅、氧化鋅鋁、氧化鎵、氧化錫、氧化銻、氧化銦、氧化銦錫、氧化鈦、氧化鈮及氧化銦銻的材料。
閘極電極310位於鰭306的頂部及側壁上的第二半導體氧化物材料308的第一部分之上。閘極電極310具有與第二側相對的第一側。第一導電觸點(左側316)與閘極電極310的第一側相鄰，並位於鰭306的頂部及側壁上的第二半導體氧化物材料308的第二部分之上。第二導電觸點(右側316)與閘極電極310的第二側相鄰，位於鰭306的頂部和側壁上的第二半導體氧化物材料308的第三部分之上。
在一實施例中，第一及第二導電觸點316具 有與鰭306的底部實質上共面的底表面，如圖3A所示。在一實施例中，積體電路結構300還包含在閘極電極310與在鰭的頂部及側壁上的第二半導體氧化物材料308的第一部分之間的閘極介電層312，如圖3A-3C所示。
在一實施例中，積體電路結構300還包含在第一導電觸點316與閘極電極310的第一側之間的第一介電質間隔物(左側314)，第一介電質間隔物314在鰭306的頂部及側壁上的第二半導體氧化物材料308的第四部分之上。第二介電質間隔物(右側314)位於第二導電觸點316與閘極電極310的第二側之間，第二介電質間隔物314位於鰭306的頂部及側壁上第二半導體氧化物材料308的第五部分上，如圖3A和3C所示。在一這樣的實施例中，閘極介電層312還沿著第一及第二介電質間隔物314，也如圖3A和3C所示。
作為示範製程方案，圖4A-4C說明依據本揭露的一實施例的製造薄膜鰭積體電路結構的方法中的各個階段。
參考圖4A，起始材料堆疊包含上面的絕緣層304上的第一半導體氧化物材料406以及氧化物層302。在第一半導體氧化物材料406上或上方形成一層或多層遮罩層410。
參照圖4B，一層或多層遮罩層410的圖案將第一半導體氧化物材料406圖案化成鰭306。接著移除一層或多層遮罩層410。然後，圖4B的結構可以用作用於製造 與圖3A-3C描述有關的積體電路結構300的基礎。
在另一方面，薄膜電晶體(TFT)的性能可取決於TFT中的組件的載子遷移率。舉例而言，具有較高載子遷移率的材料使得載子能夠回應給定的電場而比具有較低載子遷移率的材料更快地移動。因此，高載子遷移率有關於改進性能。
在一實施例中，鰭306以及TFT的通道材料因此包含高遷移率氧化物半導體材料，例如非晶銦鋅鎵氧化物、氧化鋅、氧化鋅鋁、氧化鎵、氧化錫、氧化銻、氧化銦、氧化銦錫、氧化鈦、氧化鈮及氧化銦銻。在一實施例中，無論是奈米線還是鰭，通道材料具有在5奈米與50奈米之間的厚度。
在一實施例中，使用IGZO的半導體氧化物材料具有1：1的鎵與銦的比率、大於1(例如，2：1、3：1、4：1、5：1、6：1、7：1、8：1、9：1或10：1)的鎵與銦的比率，或小於1(例如，1：2、1：3、1：4、1：5、1：6、1：7、1：8、1：9或1：10)的鎵與銦的比率。低銦含量IGZO可以指具有比銦更多的鎵的IGZO(例如，鎵與銦的比率大於1：1)，並且還可以指高鎵含量的IGZO。類似地，低鎵含量IGZO可以指具有比鎵更多的銦的IGZO(例如，鎵與銦的比率小於1：1)，並且還可以指高銦含量的IGZO。
在一實施例中，半導體氧化物材料是非晶、結晶或半結晶氧化物半導體，例如非晶、結晶或半結晶氧化物半導體IGZO層。可以使用低溫沉積製程形成半導體 氧化物材料，例如物理氣相沉積(PVD)(例如，濺鍍)、原子層沉積(ALD)或化學氣相沉積(CVD)。在足夠低的溫度下沉積半導體氧化物材料以與後端製造程序兼容的能力表現特別的優點。
在一實施例中，閘極電極206包含用於N型電晶體的至少一種N型功函數金屬。對於N型電晶體，可以用於閘極電極206的金屬包含但不限於鉿、鋯、鈦、鉭、鋁、這些金屬的合金以及這些金屬的碳化物(例如，碳化鉿、碳化鋯、碳化鈦、碳化鉭及碳化鋁)。在一些實施例中，閘極電極包含二或更多金屬層的堆疊，其中一或更多金屬層是功函數金屬層，且至少一層金屬層是填充金屬層。可以包含其他金屬層用於其他目的，例如用作障壁層。在一些實施方式中，閘極電極206可由「U」形結構組成，此「U」形結構包含實質上平行於基板表面的底部部分以及兩個實質上垂直於基板的頂部表面的側壁部分。在另一實施方式中，形成閘極電極的金屬層中的至少一個可以簡單地是實質上平行於基板的頂表面的平面層，並且不包含實質上垂直於基板的頂表面的側壁部分。在本發明的進一步實施方式中，閘極電極可以由U形結構和平面非U形結構的組合構成。舉例而言，閘極電極可以由一或多個U形金屬層組成，U形金屬層形成在一或多個平面的非U形層的頂上。
在一實施例中，閘極介電層208由高K材料構成。舉例而言，在一實施例中，閘極介電層208由例如但 不限於氧化鉿、氧氮化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鍶鋇、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、鉛鈧鉭氧化物、鈮酸鉛鋅或上述的組合的材料構成。在一些實施方式中，閘極介電層208可由「U」形結構組成，此「U」形結構包含實質上平行於基板表面的底部部分以及兩個實質上垂直於基板的頂部表面的側壁部分。
在一實施例中，側壁間隔物223由諸如氮化矽、氧化矽、碳化矽、摻雜碳的氮化矽及氮氧化矽的材料形成。用於形成側壁間隔物的製程在本領域中是眾所周知的，並且通常包含沉積和蝕刻製程步驟。在一些實施例中，可以使用複數個間隔物對。舉例而言，可以在閘極電極206的相對側上形成兩對、三對或四對側壁間隔物。
在一實施例中，金屬觸點222用於接觸鰭或奈米線的源極/汲極區，或是直接作為源極/汲極區。金屬觸點222可以被間隔開一段距離，該距離是NMOS TFT 204的閘極長度。在一些實施例中，閘極長度在7到30奈米之間。在一實施例中，金屬觸點222包含一層或多層金屬及/或金屬合金。在特定實施例中，金屬觸點222由鋁或含鋁合金構成。
圖4C說明依據本發明的一實施例的製造薄膜鰭積體電路結構的方法中的各個階段的流程圖。製程可起始於形成下裝置層，該下裝置層包含包括複數個PMOS電晶體的第一結構(方塊450)。
在形成下裝置層之後，在下裝置層上形成接 合層材料(方塊460)。
上裝置層接著形成在接合層材料上，其中上裝置層包含包括複數個NMOS薄膜電晶體(TFT)的第二結構(方塊470)。如圖所示，方塊470具有若干子步驟。在一實施例中，藉由將高遷移率半導體氧化物材料圖案化成鰭來形成NMOS電晶體(方塊472)。在鰭的在通道區上延伸的部分之上形成犧牲閘極，其中犧牲閘極還包含與犧牲閘極相鄰的側壁間隔物(方塊474)；源極/汲極區形成在與通道區相鄰的高遷移率半導體氧化物材料中(方塊476)。以永久閘極堆疊替代通道遮罩並形成接觸敷金屬(方塊478)。
另一方面，本文所述的積體電路結構可以包含在電子裝置中。作為可包含本文公開的具有矽PMOS電晶體和高遷移率薄膜NMOS電晶體的堆疊電晶體架構的設備的第一範例，圖5A和5B是依據本文公開的任何實施例的晶圓和晶粒的俯視圖，其包含具有矽PMOS電晶體和高遷移率薄膜NMOS電晶體的堆疊電晶體架構。
參考圖5A和5B，晶圓500可由半導體材料構成，並且可包含一或多個晶粒502，晶粒502具有形成在晶圓500的表面上的積體電路(IC)結構。每個晶粒502可以是半導體產品的重複單元，半導體產品包含任何合適的IC(例如，包含諸如結構150、170、堆疊裝置架構200或積體電路結構300中的一或多個結構的IC)。在完成半導體產品的製造之後(例如，在製造結構150、170、堆疊裝置架構200或積體電路結構300之後)，晶圓500可經過切割程 序，其中每個晶粒502相互分離，以便提供半導體產品的分離的「晶片」。具體地，如本文所揭示的包含具有矽PMOS電晶體和高遷移率薄膜NMOS電晶體的堆疊電晶體架構的裝置可以採用晶圓500的形式(例如，未切割的)或晶粒502的形式(例如，已切割的)。晶粒502可包含一或多個電晶體及/或支撐電路，以便將電信號路由到電晶體，以及任何其他IC組件。在一些實施例中，晶圓500或晶粒502可包含記憶體裝置(例如，靜態隨機存取記憶體(SRAM)裝置)、邏輯裝置(例如，AND、OR、NAND或NOR閘極)或任何其他合適的電路元件。這些裝置中的多個可以組合在單一晶粒502上。舉例而言，由多個記憶體裝置形成的記憶體陣列可以形成在相同的晶粒502上，以做為處理裝置或架構用於將資訊儲存在記憶體裝置中或執行儲存在記憶體陣列中的指令的其他邏輯。
圖6是依據本文公開的一或多個實施例的積體電路(IC)裝置，其可包含具有矽PMOS電晶體和高遷移率薄膜NMOS電晶體的堆疊電晶體架構。
參考圖6，IC裝置600形成在基板602(例如，圖5A的晶圓500)上，並且可以被包含在晶粒(例如，圖5B的晶粒502)中，晶粒可以被切割或被包含在晶圓中。儘管以上結合基板或氧化物層302描述了可以形成基板602的材料的一些範例，但是可以使用任何可以用於IC裝置600的基礎的材料。
IC裝置600可以包含設置在基板602上的一或 多個裝置層，例如裝置層604。裝置層604可以包含形成在基板602上的一或多個電晶體640(例如，具有如上所述的矽PMOS電晶體和高遷移率薄膜NMOS電晶體的堆疊電晶體架構)的特徵。裝置層604可以包含例如一或多個源極及/或汲極(S/D)區620、用於控制S/D區620之間的電晶體640中的電流流動的閘極622、以及將電信號路由到S/D區620或從S/D區620路由電信號的一或多個S/D觸點624。電晶體640可以包含附加特徵，為求清楚起見，沒有描述這些附加特徵，附加特徵例如裝置隔離區、閘極觸點等。電晶體640不限於圖6中所示的類型和配置，並且可以包含各種其他類型和配置，例如平面電晶體、非平面電晶體或兩者的組合。非平面電晶體可以包含鰭式電晶體，例如雙閘極電晶體或三閘極電晶體，以及環繞式或全包覆式閘極電晶體，例如奈米帶及奈米線電晶體。
例如電源及/或輸入/輸出(I/O)信號之類的電信號可以藉由設置在裝置層604上的一或多個互連層路由到裝置層604的電晶體640及/或從裝置層604的電晶體640路由(如圖6所示，做為互連層606-610)。舉例而言，裝置層604的導電特徵(例如，閘極622及S/D觸點624)可以與互連層606-610的互連結構628電性耦接。一或多個互連層606-610可以形成IC裝置600的層間介電質(ILD)堆疊619。
互連結構628可以被安排在互連層606-610內，以便根據各種設計來路由電信號(特別是，此安排不限於圖6中所示的互連結構628的特定配置)。儘管在圖6中 描繪特定數量的互連層606-610，但是本揭露的實施例包含具有比所描繪的更多或更少的互連層的IC裝置。
在一些實施例中，互連結構628可以包含溝槽結構628a(有時稱為「線」)及/或填充有導電材料(例如金屬)的通孔結構628b。溝槽結構628a可以被安排在平面的方向上路由電信號，此平面實質上與其上形成裝置層604的基板602的表面平行。舉例而言，溝槽結構628a可以沿著從圖6的視角進出頁面的方向路由電信號。通孔結構628b可以被安排在平面的方向上路由電信號，此平面實質上與其上形成裝置層604的基板602的表面垂直。在一些實施例中，通孔結構628b可以將不同互連層606-610的溝槽結構628a電性耦接在一起。
互連層606-610可以包含設置在互連結構628之間的介電質材料626，如圖6所示。在一些實施例中，設置在互連層606-610中的不同互連層中的互連結構628之間的介電質材料626可以具有不同的成分；在其他實施例中，不同互連層606-610之間的介電質材料626的成分可以是相同的。在任一情況下，這種介電質材料可以稱為層間介電質(ILD)材料。
可在裝置層604上直接形成第一互連層606(下稱金屬1或「M1」)。在一些實施例中，第一互連層606可以包含溝槽結構628a及/或通孔結構628b，如圖所示。第一互連層606的溝槽結構628a可以與裝置層604的觸點(例如，S/D觸點624)耦接。
可在第一互連層606上直接形成第二互連層608(下稱金屬2或「M2」)。在一些實施例中，第二互連層608可以包含通孔結構628b，以便耦接第二互連層608的溝槽結構628a與第一互連層606的溝槽結構628a。儘管為求清楚起見，溝槽結構628a和通孔結構628b在每個互連層內以線條描繪結構上的輪廓(例如，在第二互連層608內)，但在一些實施例中，溝槽結構628a和通孔結構628b可以在結構上及/或在材料上連續(例如，在雙鑲嵌製程期間同時填充)。
根據與第二互連層608或第一互連層606相關描述的類似技術及配置，可以在第二互連層608上接續形成第三互連層610(下稱金屬3或「M3」)(以及依據所需的額外的互連層)。
IC裝置600可以包含阻焊材料634(例如，聚醯亞胺或類似材料)以及形成在互連層606-610上的一或多個接合焊盤636。接合焊盤636可以與互連結構628電性耦接，並且架構用於將電晶體640的電信號路由到其他外部裝置。舉例而言，焊料接合可以形成在一個或多個接合焊盤636上，以便將包含IC裝置600的晶片與另一組件(例如，電路板)物理性及/或電性耦接。IC裝置600可以具有在其他實施例中描繪以外的替代配置，以便路由來自互連層606-610的電信號。舉例而言，接合焊盤636可以被替換成或可以進一步包含將電信號路由到外部組件的其他類似特徵(例如，桿柱)。
圖7是依據本文公開的一或多個實施例的積體電路(IC)裝置組合的截面側視圖，該積體電路裝置組合可包含具有矽PMOS電晶體和高遷移率薄膜NMOS電晶體的堆疊電晶體架構。
參考圖7，IC裝置組件700包含具有本文所述的一或多個積體電路結構的組件。IC裝置組合700包含設置在電路板702(例如可以是主機板)上的多個組件。IC裝置組合700包含設置在電路板702的第一面740上及電路板702的相對的第二面742的組件。一般地，組件可以設置在面740和742的其中之一或兩者上。特別地，IC裝置組合700的任何合適的組件可包含本文揭露的多個TFT結構150、170、堆疊裝置架構200或積體電路結構300。
在一些實施例中，電路板702可以是印刷電路板(PCB)，其包含藉由介電質材料層彼此分開並且藉由導電通孔互連的多個金屬層。可以依所需的電路圖案形成任何一或多個金屬層，以便在耦接至電路板702的組件之間路由電信號(可選地與其他金屬層聯合)。在其他實施例中，電路板702可以是非PCB基板。
圖7中所示的IC裝置組合700包含藉由耦接組件716耦接到電路板702的第一面740的封裝上中介物結構736。耦接組件716可以將封裝上中介物結構736電性及機械性地耦接至電路板702，並且可以包含焊球(如圖7所示)、插座的公和母部分、黏合劑、底部填充材料及/或任何其他合適的電性及/或物理性耦接結構。
封裝上中介物結構736可以包含藉由耦接組件718耦接到中介物704的IC封裝720。耦接組件718可以採用任何合適的形式於應用，例如以上參考耦接組件716所討論的形式。儘管圖7中顯示單一IC封裝720，但是多個IC封裝可以耦接至中介物704。應當瞭解，額外的中介物可被耦接至中介物704。中介物704可以提供用於橋接電路板702與IC封裝720的中間基板。IC封裝720可以是或包含例如晶粒(圖5B的晶粒502)、IC裝置(例如，圖6的IC裝置600)或任何其他合適的組件。一般而言，中介物704可以擴展連接至更寬的間距或重訂連接路線至不同的連接。舉例而言，中介物704可以將IC封裝720(例如，晶粒)耦接至耦接組件716的球形陣列(BGA)，以耦接至電路板702。在圖7所示的實施例中，IC封裝720和電路板702附接到中介物704的相對側。在其他實施例中，IC封裝720和電路板702可以附接到中介物704的同一側。在一些實施例中，三或更多個組件可以藉由中介物704互連。
中介物704可以由環氧樹脂、玻璃纖維增強環氧樹脂、陶瓷材料或例如為聚醯亞胺的聚合物材料所形成。在一些實施方式中，中介物704可以由替代的剛性或可撓性材料所形成，該剛性或可撓性材料可包含與上述用於半導體基板相同的材料，例如矽、鍺、以及其他III-V族及IV族材料。中介物704可包含金屬互連708及通孔710，包含但不限於穿矽通孔(TSVs)706。中介物704可進一步包含嵌入式裝置714，包含被動和主動裝置。這些裝置可包 含，但不限於，電容器、解耦電容器、電阻器、電感器、熔斷器、二極體、變壓器、感測器、靜電放電(ESD)裝置以及記憶體裝置。更複雜的裝置，例如射頻(RF)裝置、功率放大器、功率管理裝置、天線、陣列、感測器及微機電系統(MEMS)裝置也可形成在中介物704上。封裝上中介物結構736可以採用本領域中已知的任何封裝上中介物結構的形式。
IC裝置組合700可包含藉由耦接組件722耦接至電路板702的第一面740的IC封裝724。耦接組件722可以採用以上參考耦接組件716討論的任何實施例的形式，並且IC封裝724可以採用以上參考IC封裝720討論的任何實施例的形式。
圖7中所示的IC裝置組合700包含藉由耦接組件728耦接至電路板702的第二面742的堆疊式封裝結構734。堆疊式封裝結構734可以包含藉由耦接組件730耦接在一起的IC封裝726和IC封裝732，使得IC封裝726設置在電路板702與IC封裝732之間。耦接組件728和730可以採用以上討論耦接組件716的任何實施例的形式，並且IC封裝726和732可以採用以上討論IC封裝720的任何實施例的形式。可以依據本領域中已知的任何堆疊式封裝結構來配置堆疊式封裝結構734。
本文揭露的實施例可用於製造各種不同類型的積體電路及/或微電子裝置。這種積體電路的範例包含但不限於處理器、晶片組組件、圖形處理器、數位信號處 理器、微控制器等。在其他實施例中，可以製造半導體記憶體。此外，積體電路或其他微電子裝置可以用於本領域已知的各種電子裝置中。舉例而言，在電腦系統(例如，桌上型電腦、膝上型電腦、伺服器)、行動電話、個人電子設備等中。積體電路可以與系統中的匯流排和其他組件耦接。舉例而言，處理器可以藉由一或多個匯流排耦接至記憶體、晶片組等。處理器、記憶體以及晶片組中的每一個可以使用本文揭露的方法而可能被製造。
圖8說明依據本揭露之一實施方式的計算裝置800。計算裝置800容置板材802。板材802可包含數個組件，包含但不限於處理器804以及至少一通訊晶片806。處理器804物理性及電性耦接至板材802。在一些實施方式中，至少一通訊晶片806也物理性及電性耦接至板材802。在進一步的實施方式中，通訊晶片806是處理器804的部分。
根據其應用，計算裝置800可包含其他組件，其可為或可不為物理性或電性耦接至板材802。這些其他組件包含，但不限於，揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速器、陀螺儀、揚聲器、相機以及大量儲存裝置(例如硬碟機、光碟(CD)、數位光碟(DVD) 等)。
通訊晶片806使得用於至計算裝置800或來自計算裝置800之資料傳送之無線通訊能夠實現。用詞「無線」連同其衍生詞可用於描述電路、裝置、系統、方法、技術、通訊通道等，其可透過使用通過非固態介質的調變電磁輻射傳遞資料。此用詞不必然意味關聯的裝置不含有任何的導線，儘管在一些實施例中其可能沒有導線。通訊晶片806可實現任何數目的無線標準或協定，包含但不限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(long term evolution；LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、及其衍生物，以及任何其他指定用作3G、4G、5G及在此之後之技術的無線協定。計算裝置800可包含複數個通訊晶片806。舉例而言，第一通訊晶片806可專用於較短範圍的無線通訊，例如Wi-Fi和藍牙，而第二通訊晶片806可專用於較長範圍的無線通訊，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
計算裝置800的處理器804包含封裝在處理器804內的積體電路晶粒。在本發明的一些實施方式中，依據本發明的實施例的實施方式，處理器的積體電路晶粒包含具有矽PMOS電晶體管和高遷移率薄膜NMOS電晶體的堆疊電晶體架構。用詞「處理器」可以指處理來自暫存器及/或記憶體的電子資料以便將該電子資料轉變成其他可 儲存在暫存器及/或記憶體中的電子資料的任何裝置或裝置的部分。
通訊晶片806還包含封裝在通訊晶片806內的積體電路晶粒。依據本發明的實施例的另一實施方式，依據本發明的實施例的實施方式，通訊晶片的積體電路晶粒包含具有相對增加的寬度的一或多個薄膜電晶體。
在進一步的實施方式中，依據本發明的實施例的實施方式，容置在計算裝置800內的另一組件可含有積體電路晶粒，積體電路晶粒包含具有矽PMOS電晶體和高遷移率薄膜NMOS電晶體的堆疊電晶體架構。
在不同的實施方式中，計算裝置800可以是膝上型電腦、連網小筆電、筆記型電腦、超薄型筆電、智慧型手機、平板電腦、個人數位助理(PDA)、超行動個人電腦、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機頂盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。在進一步的實施方式中，計算裝置800可以是任何其他的處理資料的電子裝置。
因此，本文描述的實施例揭露了具有矽PMOS電晶體和高遷移率薄膜NMOS電晶體的堆疊電晶體架構。以上說明本發明的實施例的實施方式的描述，包含在摘要中的描述，並非意圖耗盡或限制本發明至所揭露的精確態樣。本文所描述的精確的實施方式及範例用於說明目地，因而相關領域具有通常知識者將認可，各種等同的修改可以落入本發明之範圍。
這些修改可因以上詳細描述啟發而對本發明進行。以下申請專利範圍中使用的術語不應當被理解為限制本發明在說明書和申請專利範圍中所揭露的具體實施方式。相反的，本發明的範圍完全是由以下申請專利範圍來判斷，並且是依據申請專利範圍解釋的既定原則來理解。
範例實施例1：積體電路結構包括下部裝置層，該下部裝置層包括包含複數個PMOS電晶體的第一結構。上裝置層，形成在下裝置層上，其中上裝置層包含包括複數個NMOS薄膜電晶體(TFT)的第二結構。
範例實施例2：根據範例實施例1之積體電路結構，其中，複數個NMOS TFT是非平面的。
範例實施例3：根據範例實施例1或2之積體電路結構，其中，複數個NMOS TFT包括選自於由氧化銦鋅鎵(InZnGaO)、氧化銦錫(ITO)、氧化鋅(ZnO)、氧化銦銻(InSbO)和氧化鎵(Ga2O3)所組成的群組的半導體氧化物材料。
範例實施例4：根據範例實施例1、2或3之積體電路結構，其中，複數個NMOS TFT具有大於150cm2/(V.s)的遷移率。
範例實施例5：根據範例實施例1、2、3或4之積體電路結構，其中，用於製造NMOS TFT的製程在低於450℃的溫度下操作，這不會影響底部PMOS電晶體的性能。
範例實施例6：根據範例實施例1、2、3、4 或5之積體電路結構，其中，複數個NMOS TFT各自包括：形成在鰭上形成的閘極介電層上的閘極電極；沿著閘極電極的相對側形成的一對側壁間隔物；以及形成在閘極電極的相對側上且在閘極電極下方延伸的一對源極/汲極區，並且其中該對源極/汲極區相鄰於側壁間隔物且在閘極介電層的頂表面上方形成。
範例實施例7：根據範例實施例1、2、3、4、5或6之積體電路結構，其中，上裝置層形成在下裝置層上的接合層材料上。
範例實施例8：根據範例實施例7之積體電路結構，其中，接合層材料包括氧化物層。
範例實施例9：根據範例實施例1、2、3、4、5、6、7或8之積體電路結構，其中，第一複數個PMOS電晶體是非平面的。
範例實施例10：根據範例實施例9之積體電路結構，其中，複數個PMOS電晶體各自包括：形成在矽層上形成的閘極介電層上的閘極電極；沿著閘極電極的相對側形成的一對側壁間隔物；以及形成在閘極電極的相對側上且在閘極電極下方延伸的一對源極/汲極區。
範例實施例11：根據範例實施例1、2、3、4、5、6、7、8、9或10之積體電路結構，其中，該複數個NMOS TFT形成為多閘極電晶體、垂直圓形閘極(CG)電晶體以及奈米線電晶體中的至少一個。
範例實施例12：根據範例實施例11之積體電 路結構，其中，該複數個PMOS電晶體形成為多閘極電晶體、垂直圓形閘極(CG)電晶體以及奈米線電晶體中的至少一個。
範例實施例13：根據範例實施例1、2、3、4、5、6、7、8、9、10、11或12之積體電路結構，其中，複數個NMOS TFT及複數個PMOS電晶體形成為相同類型的電晶體架構，該電晶體架構包含FIN-FET、多閘極、垂直圓形閘極(CG)以及奈米線中的至少一種。
範例實施例14：積體電路結構包括下部裝置層，下部裝置層包括包含複數個PMOS電晶體的第一結構。複數個PMOS電晶體各自包括：形成在矽層上形成的閘極介電層上的閘極電極；沿著閘極電極的相對側形成的一對側壁間隔物；以及形成在閘極電極的相對側上且在閘極電極下方延伸的一對源極/汲極區。形成在下裝置層上的接合層材料。上裝置層形成在接合層材料上，上裝置層包含包括複數個NMOS薄膜電晶體(TFT)的第二結構。第一複數個NMOS TFT各自包括：形成在鰭上形成的閘極介電層上的閘極電極；沿著閘極電極的相對側形成的一對側壁間隔物；以及形成在閘極電極的相對側上且在閘極電極下方延伸的一對源極/汲極區，並且其中該對源極/汲極區相鄰於側壁間隔物且在閘極介電層的頂表面上方形成。
範例實施例15：根據範例實施例14之積體電路結構，其中，複數個NMOS TFT包括選自於由氧化銦鋅鎵(InZnGaO)、氧化銦錫(ITO)、氧化鋅(ZnO)、氧化銦銻 (InSbO)和氧化鎵(Ga2O3)所組成的群組的半導體氧化物材料。
範例實施例16：根據範例實施例14或15之積體電路結構，其中，複數個NMOS TFT具有大於150cm2/(V.s)的遷移率。
範例實施例17：根據範例實施例14、15或16之積體電路結構，其中，用於製造NMOS TFT的製程在低於450℃的溫度下操作，這不會影響底部PMOS電晶體的性能。
範例實施例18：根據範例實施例14、15、16或17之積體電路結構，其中，複數個NMOS TFT是非平面的。
範例實施例19：根據範例實施例14、15、16、17或18之積體電路結構，其中，接合層材料包括氧化物層。
範例實施例20：根據範例實施例14、15、16、17、18或19之積體電路結構，其中，第一複數個PMOS電晶體是非平面的。
範例實施例21：根據範例實施例14、15、16、17、18、19或20之積體電路結構，其中，複數個NMOS TFT形成為多閘極電晶體、垂直圓形閘極(CG)電晶體以及奈米線電晶體中的至少一個。
範例實施例22：根據範例實施例14、15、16、17、18、19、20或21之積體電路結構，其中，複數個 PMOS電晶體形成為多閘極電晶體、垂直圓形閘極(CG)電晶體以及奈米線電晶體中的至少一個。
範例實施例23：根據範例實施例14、15、16、17、18、19、20、21或22之積體電路結構，其中，複數個NMOS TFT及複數個PMOS電晶體形成為相同類型的電晶體架構，該電晶體架構包含FIN-FET、多閘極、垂直圓形閘極(CG)以及奈米線中的至少一種。
範例實施例24：一種製造包括垂直堆疊電晶體裝置架構的積體裝置結構的方法。該方法包括形成下裝置層，下裝置層包含包括複數個PMOS電晶體的第一結構。形成在下裝置層上的接合層材料。上裝置層形成在接合層材料上，上裝置層包含包括複數個NMOS薄膜電晶體(TFT)的第二結構。第一複數個NMOS TFT各自藉由將高遷移率半導體氧化物材料圖案化成鰭而形成。犠牲閘極形成在鰭的一部分之上，該鰭的該部分在通道區之上延伸，其中犧牲閘極還包含與該犧牲閘極相鄰的側壁間隔物。源極/汲極區形成在與通道區相鄰的高移動率半導體氧化物材料中。永久閘極堆疊取代通道遮罩並形成接觸敷金屬。
範例實施例25：根據範例實施例24之方法，更包括形成複數個NMOS TFT以具有大於150cm2/(V.s)的遷移率。
100‧‧‧堆疊裝置架構
102a‧‧‧下裝置層
102b‧‧‧上裝置層
104a‧‧‧電晶體
104b‧‧‧電晶體
106a‧‧‧閘極電極
106b‧‧‧閘極
108a‧‧‧閘極介電層
110a‧‧‧鰭
110b‧‧‧鰭
112a‧‧‧間隔物
114a‧‧‧源極和汲極區
114b‧‧‧源極和汲極
115a‧‧‧矽化物區
116a‧‧‧基板
116b‧‧‧基板
118a‧‧‧層間介電質
120a‧‧‧敷金屬
122a‧‧‧接觸金屬

Claims (24)

  1. 一種積體電路結構，包括：下裝置層，包含包括複數個PMOS電晶體的第一結構；以及上裝置層，形成在該下裝置層上，該上裝置層包含包括複數個NMOS薄膜電晶體(TFT)的第二結構，其中，該複數個NMOS TFT各自包括：形成在鰭上形成的閘極介電層上的閘極電極；沿著該閘極電極的相對側形成的一對側壁間隔物；以及形成在該閘極電極的相對側上且在該閘極電極下方延伸的一對源極/汲極區，並且其中該對源極/汲極區相鄰於該等側壁間隔物且在該閘極介電層的頂表面上方形成。
  2. 根據申請專利範圍第1項之積體電路結構，其中，該複數個NMOS TFT是非平面的。
  3. 根據申請專利範圍第1或2項之積體電路結構，其中，該複數個NMOS TFT包括選自於由氧化銦鋅鎵(InZnGaO)、氧化銦錫(ITO)、氧化鋅(ZnO)、氧化銦銻(InSbO)和氧化鎵(Ga2O3)所組成的群組的半導體氧化物材料。
  4. 根據申請專利範圍第1或2項之積體電路結構，其中，該複數個NMOS TFT具有大於150cm2/(V.s)的遷移率。
  5. 根據申請專利範圍第1或2項之積體電路結構，其中，用於製造該等NMOS TFT的製程在低於450℃的溫度下操作，這不會影響底部該等PMOS電晶體的性能。
  6. 根據申請專利範圍第1或2項之積體電路結構，其中，該上裝置層形成在該下裝置層上的接合層材料上。
  7. 根據申請專利範圍第6項之積體電路結構，其中，該接合層材料包括氧化物層。
  8. 根據申請專利範圍第1或2項之積體電路結構，其中，該複數個PMOS電晶體是非平面的。
  9. 根據申請專利範圍第8項之積體電路結構，其中，該複數個PMOS電晶體包括：形成在矽層上形成的閘極介電層上的閘極電極；沿著該閘極電極的相對側形成的一對側壁間隔物；以及形成在該閘極電極的相對側上且在該閘極電極下方延伸的一對源極/汲極區。
  10. 根據申請專利範圍第1或2項之積體電路結構，其中，該複數個NMOS TFT形成為多閘極電晶體、垂直圓形閘極(CG)電晶體以及奈米線電晶體中的至少一個。
  11. 根據申請專利範圍第10項之積體電路結構，其中，該複數個PMOS電晶體形成為多閘極電晶體、垂直圓形閘極(CG)電晶體以及奈米線電晶體中的至少一個。
  12. 根據申請專利範圍第1或2項之積體電路結構，其中，該複數個NMOS TFT皆形成為包含FIN-FET、多閘極、垂直圓形閘極(CG)以及奈米線中的至少一種的相同類型的電晶體結構。
  13. 一種積體電路結構，包括：下裝置層，包含包括複數個PMOS電晶體的第一結構，其中，該複數個PMOS電晶體中的每一個各自包括：形成在矽層上形成的閘極介電層上的閘極電極；沿著該閘極電極的相對側形成的一對側壁間隔物；以及形成在該閘極電極的相對側上且在該閘極電極下方延伸的一對源極/汲極區；形成在該下裝置層上的接合層材料；以及形成在該接合層材料上的上裝置層，該上裝置層包含包括複數個NMOS薄膜電晶體(TFT)的第二結構，其中，該 複數個NMOS TFT中的每一個各自包括：形成在鰭上形成的閘極介電層上的閘極電極；沿著該閘極電極的相對側形成的一對側壁間隔物；以及形成在該閘極電極的相對側上且在該閘極電極下方延伸的一對源極/汲極區，並且其中該對源極/汲極區相鄰於該等側壁間隔物且在該閘極介電層的頂表面上方形成。
  14. 根據申請專利範圍第13項之積體電路結構，其中，該複數個NMOS TFT包括選自於由氧化銦鋅鎵(InZnGaO)、氧化銦錫(ITO)、氧化鋅(ZnO)、氧化銦銻(InSbO)和氧化鎵(Ga2O3)所組成的群組的半導體氧化物材料。
  15. 根據申請專利範圍第13或14項之積體電路結構，其中，該複數個NMOS TFT具有大於150cm2/(V.s)的遷移率。
  16. 根據申請專利範圍第13或14項之積體電路結構，其中，用於製造該等NMOS TFT的製程在低於450℃的溫度下操作。
  17. 根據申請專利範圍第13或14項之積體電路結構，其中，該複數個NMOS TFT是非平面的。
  18. 根據申請專利範圍第13或14項之積體電路結構，其中，該接合層材料包括氧化物層。
  19. 根據申請專利範圍第13或14項之積體電路結構，其中，該複數個PMOS電晶體是非平面的。
  20. 根據申請專利範圍第13或14項之積體電路結構，其中，該複數個NMOS TFT形成為多閘極電晶體、垂直圓形閘極(CG)電晶體以及奈米線電晶體中的至少一個。
  21. 根據申請專利範圍第20項之積體電路結構，其中，該複數個PMOS電晶體形成為多閘極電晶體、垂直圓形閘極(CG)電晶體以及奈米線電晶體中的至少一個。
  22. 根據申請專利範圍第13或14項之積體電路結構，其中，該複數個NMOS TFT及該複數個PMOS電晶體形成為相同類型的電晶體架構，該電晶體架構包含FIN-FET、多閘極、垂直圓形閘極(CG)以及奈米線中的至少一種。
  23. 一種製造包括垂直堆疊電晶體裝置架構的積體裝置結構的方法，該方法包括：形成下裝置層，該下裝置層包含包括複數個PMOS電晶體的第一結構； 形成接合層材料在該下裝置層上；以及形成上裝置層在該接合層材料上，該上裝置層包含包括複數個NMOS薄膜電晶體(TFT)的第二結構，其中，該複數個NMOS TFT中的每一個各自由以下所形成：將高遷移率半導體氧化物材料圖案化成鰭；形成犠牲閘極在該鰭的一部分之上，該鰭的該部分在通道區之上延伸，其中該犧牲閘極還包含與該犧牲閘極相鄰的側壁間隔物；在與通道區相鄰的該高遷移率半導體氧化物材料中形成源極/汲極區；以及以永久閘極堆疊取代該犠牲閘極並在該源極/汲極區上形成接觸敷金屬。
  24. 根據申請專利範圍第23項之方法，更包括形成該複數個NMOS TFT以具有大於150cm2/(V.s)的遷移率。
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