TWI713562B - 混合三閘極和奈米線ｃｍｏｓ裝置架構 - Google Patents

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Abstract

混合三閘極及奈米線CMOS裝置架構、及製造混合三閘極及奈米線CMOS裝置架構的方法被描述。例如，一種半導體結構包括第一導電率型的半導體裝置，具有被設置於基板之上的複數個垂直堆疊奈米線。該半導體結構也包括與該第一導電率型相反的第二導電率型的半導體裝置，該第二半導體裝置具有被設置於該基板之上的半導體鰭。

Description

混合三閘極和奈米線CMOS裝置架構
本發明的實施例是在半導體裝置的領域中，且尤其是混合三閘極及奈米線CMOS裝置架構以及製造混合三閘極及奈米線CMOS裝置架構的方法。
過去幾十年，積體電路中的特徵的縮小已經是不斷成長的半導體產業背後的驅動力。縮小至愈來愈小的特徵使半導體晶片的有限晶片面積上的功能單元之密度能夠增加。例如，縮小電晶體大小容許在晶片上併入數量增加的記憶體裝置，導致容量增加的產品被製造。然而對更多容量的需要不是沒有問題。將各個裝置的性能優化的必要性變得愈來愈顯著。
在積體電路的製造中，諸如三閘極的多閘極電晶體、或諸如奈米線的環繞式閘極裝置隨著裝置尺寸持續縮小已經變得更為盛行。許多不同技術已經嘗試降低此種電晶體的寄生電容。然而，在寄生電容抑制的領域中仍需要顯著改良。並且，許多不同技術已經嘗試製造具有非 Si通道材料(諸如SiGe、Ge、及III-V材料)的裝置。然而，仍然需要顯著製程改良以將這些材料整合至Si晶圓上。
100A‧‧‧矽基板
100B‧‧‧矽基板
102A‧‧‧鰭
102B‧‧‧鰭
104A‧‧‧矽層
104B‧‧‧矽層
106A‧‧‧鍺化矽層
106B‧‧‧鍺化矽層
108A‧‧‧偽介電層
108B‧‧‧偽介電層
110A‧‧‧偽閘極電極
110B‧‧‧偽閘極電極
112B‧‧‧遮罩層
114A‧‧‧遮罩
116B‧‧‧均勻鍺化矽鰭
118B‧‧‧氧化物層
120‧‧‧位準
200‧‧‧NMOS半導體裝置
202‧‧‧基板
203‧‧‧上絕緣體層
204‧‧‧奈米線
204A‧‧‧奈米線
204B‧‧‧奈米線
204C‧‧‧奈米線
206‧‧‧通道區
208‧‧‧閘極電極堆疊
210‧‧‧源極區
212‧‧‧汲極區
216‧‧‧間隔物
299‧‧‧中介的犧牲材料部分
300‧‧‧PMOS半導體裝置
304‧‧‧鰭
306‧‧‧通道區
308‧‧‧閘極電極堆疊
310‧‧‧源極區
312‧‧‧汲極區
316‧‧‧間隔物
400‧‧‧起始結構
402‧‧‧半導體基板
404‧‧‧主動線形成層
406‧‧‧第一犧牲釋放層
408‧‧‧主動線形成層
410‧‧‧第二犧牲釋放層
411‧‧‧鰭
412‧‧‧突出部分
413‧‧‧埋藏部分
416A‧‧‧犧牲閘極
416B‧‧‧犧牲閘極
416C‧‧‧犧牲閘極
418‧‧‧源極及汲極區
420‧‧‧層間介電層區
428‧‧‧源極及汲極結構
432‧‧‧通道區
434‧‧‧間隔
440‧‧‧同質半導體鰭
450‧‧‧永久閘極堆疊
460‧‧‧永久閘極堆疊
500‧‧‧圖
600‧‧‧圖
700‧‧‧圖
800‧‧‧運算裝置
802‧‧‧板
804‧‧‧處理器
806‧‧‧通訊晶片
900‧‧‧中介層
902‧‧‧第一基板
904‧‧‧第二基板
906‧‧‧球柵陣列
908‧‧‧金屬互連
910‧‧‧穿孔
912‧‧‧通矽穿孔
914‧‧‧嵌入式裝置
第1圖示出廣義的處理方案，顯示與PMOS三閘極製造路徑(b)相比的NMOS奈米線製造路徑(a)，其兩者被施行於共用基板上，依據本發明的實施例。
第2A圖示出基於NMOS奈米線的半導體結構的三維橫剖面圖，依據本發明的實施例。
第2B圖示出第2A圖的基於奈米線的半導體結構的橫剖面通道圖，沿著a-a’軸所取得，依據本發明的實施例。
第2C圖示出第2A圖的基於奈米線的半導體結構的橫剖面間隔物圖，沿著b-b’軸所取得，依據本發明的實施例。
第2C’圖示出第2A圖的基於奈米線的半導體結構的另一實施例的橫剖面間隔物圖，沿著b-b’軸所取得，依據本發明的實施例。
第3A圖示出基於PMOS鰭的半導體結構的三維橫剖面圖，依據本發明的實施例。
第3B圖示出第3A圖的基於鰭的半導體結構的橫剖面通道圖，沿著a-a’軸所取得，依據本發明的實施例。
第4A-4H圖示出表示一種製造互補半導體奈米線及鰭結構的方法中的各種操作的三維橫剖面圖，依據本發明的實施例，此處：第4A圖示出包括被形成於半導體基板之上的鰭的起始結構，該起始結構對NMOS及PMOS裝置兩者共同；第4B圖示出在犧牲閘極堆疊材料沈積及閘極圖案化以後的第4A圖的結構；第4C圖示出在源極及汲極結構的製造以及該三個犧牲閘極間的層間介電層的形成以後的第2B圖的結構；第4D圖示出在該三個犧牲閘極的移除以後的第4C圖的結構；第4E圖示出針對PMOS裝置之在同質半導體鰭的形成以後的第4D圖的結構；第4F圖示出針對NMOS裝置之在該第一及第二犧牲釋放層在該鰭的該突出部分的該通道區中暴露之部分的移除以後的第4D圖的結構；第4G圖示出針對PMOS之在永久閘極堆疊形成於該鰭在該通道區中的部分上以後的第4E圖的結構；及第4H圖示出針對NMOS之在永久閘極堆疊形成於該主動線形成層的部分上及在該通道區中以後的第4F圖的結構。
第5圖為作為裝置架構類型的函數的NMOS及PMOS通道遷移率之圖，依據本發明的實施例。
第6圖為作為鰭寬度(WSi)的函數的PMOS遷移率 之圖，依據本發明的實施例。
第7圖為作為鰭寬度(WSi)的函數的NMOS遷移率之圖，依據本發明的實施例。
第8圖示出依據本發明的一個實施方式的運算裝置。
第9圖為實施本發明的一或更多實施例的中介層。
【發明內容及實施方式】
混合三閘極及奈米線CMOS裝置架構、及製造混合三閘極及奈米線CMOS裝置架構的方法被描述。在下列的說明中，許多特定細節被陳述，諸如特定整合及材料體系，以便提供本發明的實施例的徹底理解。將對熟習本技藝之人士顯而易見的是，本發明的實施例可在沒有這些特定細節的情況下被實行。在其他例子中，諸如積體電路設計佈局的熟知特徵未被詳細描述以免不必要地模糊本發明的實施例。此外，應被理解的是，圖中所示的各種實施例為例示性表示且不必然依比例繪製。
此處所述的一或更多實施例是針對基於奈米線的MOS(金屬氧化物半導體)場效電晶體(FET)以及三閘極或基於鰭的MOS FET。具體實施例是針對包括基於奈米線的MOS FET及三閘極或基於鰭的MOS FET兩者的差分CMOS架構。
為了提供上下文，此處的實施例可解決關聯於隨著多閘極矽技術中的裝置縮小之NMOS與PMOS裝置兩者的遷移率和驅動電流退化的問題。一個先前解決方 案包括在單一晶圓方向上製造單一裝置架構(例如，三閘極)。此種方法提供最佳驅動電流給一個裝置(例如，PMOS三閘極)，但提供退化的驅動電流給互補的裝置(例如，NMOS三閘極)。另一先前解決方案包括製造混合方向的技術，此處一個晶圓被提供有二個不同晶體方向。然而，此種方法可能與缺陷問題關聯且可能需要消耗額外晶片面積的緩衝區。第三個先前解決方案涉及使用應力來克服來自方向的驅動電流退化。然而，此種方法證明難以在縮小的裝置幾何下實施，因為可能沒有充足空間給源極/汲極應力源。
依據此處所述的一或更多實施例，以及解決以上所述的一或更多問題，CMOS架構中的NMOS裝置具有奈米線(NW)裝置架構，而該CMOS架構中的PMOS裝置具有三閘極(TG)裝置架構。在一個此種實施例中，PMOS TG裝置或finFET裝置被製造在一起而NMOS NW或奈米帶(NR)裝置在(100)方向矽晶圓上。該(100)總體方向可能對PMOS TG裝置驅動電流及NMOS NW驅動電流兩者是最佳。在某些實施例中，改善的驅動電流相對於單一晶圓方向及單一裝置類型選項被達成。額外地，較小的晶片面積可能相對於該混合方向選項被使用。此外，大的應力來源可能不需要(儘管被理解的是，它們仍可能被包括)。
因此，如協同第1、2A、2B、3A-3C及4A-4H圖加以較詳細描述於下，此處所述的實施例包括將根 據NW裝置架構的NMOS裝置與根據TG(或fin)架構的PMOS裝置結合在共同方向的基板上。被理解的是，針對最先進的實施方式，NMOS與PMOS裝置兩者通常不是NW架構就是TG架構，且不是該二者的結合。
在此處所述之概念的範例性實施方式中，第1圖示出廣義的處理方案，顯示與PMOS TG製造路徑(b)相比的NMOS奈米線製造路徑(a)，其兩者被施行於共用基板上，依據本發明的實施例。作為概述，依據本發明的實施例，NMOS與PMOS裝置兩者在根據最先進替換閘極奈米線程序的單一程序流程中被製造。在範例性的此種程序中，犧牲鍺化矽半導體層被用來分離個別矽奈米線以提供可被使用於以下所述之混合CMOS裝置製造程序的起始的鰭結構。參照第1圖，被理解的是，所示的圖為對應的NMOS及PMOS製造流程的通道區中所示的橫剖面圖。也被理解的是，範例性材料為了例示性目的而被描述，但未被如此受限。例如，交替的半導體層的其他合適組合可被用來形成可接受第1圖的處理方案的鰭，諸如選自矽、鍺、鍺化矽、或第III-V族材料的各種組合的材料。也被理解的是，該NMOS及PMOS程序流程可在一些實施例中與另外的裝置類型交換。
參照第1圖的操作(i)，NMOS(路徑(a))及PMOS(路徑(b))處理兩者開始於製造分別形成於矽基板100A或100B上的交替的矽層104A或104B及鍺化矽層106A或106B的鰭102A或102B。偽介 電層108A或108B及偽閘極電極(諸如多晶矽偽閘極電極)110A或110B被分別形成於該鰭102A或102B上。遮罩層112B被形成於該PMOS路徑中的堆疊上，但未在該NMOS路徑中。
參照第1圖的操作(ii)，該NMOS(路徑(a))製造方案包含移除該通道區中的該偽介電層108A及偽閘極電極110A。後續地，該鍺化矽層106A在該通道區中被移除，留下矽層104A以保留且最終被使用作為主動通道區(一種稱為線化(wireization)的程序)。然而，該PMOS(路徑(b))製造方案中的該遮罩112B阻擋該通道區中的該偽介電層108B及偽閘極電極110B之移除，且因此阻擋該鍺化矽層106B的移除。
參照第1圖的操作(iii)及(iv)，該NMOS(路徑(a))製造方案包含以遮罩114A遮蔽該顯露的矽層104A。然而，較早在該PMOS(路徑(b))製造方案中所使用的該遮罩112B被移除。額外地，該偽介電層108B及偽閘極電極110B在該通道區中被移除。然而，不同於該NMOS處理方案，該鍺化矽層106B被保持在該通道區中，如第1圖的操作(iv)的路徑(b)中所描繪。
參照第1圖的操作(v)，在路徑(a)中，該遮罩114A從該矽層104A移除以提供用於半導體裝置製造的奈米線通道區。如協同以下第4A-4H圖所述，進一步的加工形成可包含圍繞該NMOS裝置的該通道區中的該奈米線104A之閘極電極製造。在路徑(b)中，該鰭 102B遭受退火程序，其導致鍺從鍺化矽層106B擴散至矽層104B中。在一個實施例中，產生均勻鍺化矽鰭116B，如第1圖的操作(v)的路徑(b)中所描繪。在實施例中，該退火程序為一種氧化程序，其形成氧化物層118B及其相對於鰭102B使鰭116B變薄，也如第1圖的操作(v)的路徑(b)中所描繪。如協同以下第4A-4H圖所述，進一步的加工形成可包含在該PMOS裝置的該通道區中的該鰭116B上之閘極電極製造(其可在移除氧化物層118B以後被施行，若是被形成)。
在實施例中，在使該鰭102B遭受該退火程序時，該均勻鍺化矽鰭116B為實質同質鍺化矽半導體鰭。那就是，混合該鍺化矽及矽層的效果被施行到至少電氣上該鰭當作單一半導體材料的程度。在原子層級上的實際混合未能被完美地互混；然而，在一些實施例中，完美互混被達成(例如，此處精確同質鍺化矽半導體鰭被形成)。被理解的是，相對於鍺化矽層數量的矽層數量以及該鍺化矽層的起始鍺組成可被修改成目標為該最終同質鍺化矽鰭中的某一鍺組成。
因此，再次參照第1圖的操作(v)的路徑(b)，一種PMOS裝置製造的方法包括混合交替的第一半導體層及第二半導體層在該通道區中的部分以形成同質半導體鰭於該通道區中。在一個實施例中，混合該交替的第一半導體層及第二半導體層的部分包括退火該交替的第一半導體層及第二半導體層。在一個實施例中，混合該交 替的第一半導體層及第二半導體層的部分包括氧化該交替的第一半導體層及第二半導體層在該通道區中的部分。在特定的此種實施例中，氧化該交替的第一半導體層及第二半導體層在該通道區中的部分包括形成氧化物層於該通道區中的該鰭結構上，且該方法進一步包括在形成永久閘極電極堆疊以前移除該氧化物層。
再次參照第1圖的操作(v)的路徑(b)，該主動裝置可能被局限至超過位準120的位準。例如，在實施例中，淺溝渠隔離結構被形成相鄰於基板102B部分在大約該位準120，且閘極形成被局限至該鰭超過位準120的部分。
作為實施此處所述製造方法的結構分枝的一些之實例，第2A圖示出基於NMOS奈米線的半導體結構的三維橫剖面圖，依據本發明的實施例。第2B圖示出第2A圖的基於奈米線的半導體結構的橫剖面通道圖，沿著a-a’軸所取得，依據本發明的實施例。第2C圖示出第2A圖的基於奈米線的半導體結構的橫剖面間隔物圖，沿著b-b’軸所取得，依據本發明的實施例。第2C’圖示出第2A圖的基於奈米線的半導體結構的另一實施例的橫剖面間隔物圖，沿著b-b’軸所取得，依據本發明的實施例。
參照第2A圖，NMOS半導體裝置200包括被設置於基板202之上的一或更多垂直堆疊奈米線(204組)。此處的實施例目標在單線裝置及多線裝置兩者。作為實例，具有奈米線204A、204B及204C的基於三個奈 米線的NMOS裝置為了例示性目的加以顯示。為了方便說明，奈米線204A被使用作為實例，此處說明集中在該奈米線的僅一個。被理解的是，此處一個奈米線的屬性被描述，根據複數個奈米線的實施例可能對該奈米線的各者具有相同屬性。
參照第2A及2B圖兩者，該奈米線204(例如，如204A、204B及204C)的各者包括被設置於該奈米線中的通道區206。該通道區206具有長度(L)。閘極電極堆疊208圍繞該通道區206的各者的整個周邊。該閘極電極堆疊208包括閘極電極以及設置於該通道區206與該閘極電極間的閘極介電層(不同的閘極電極及閘極介電層未顯示於此，但被較詳細描述於下)。該通道區206不同在於，它由該閘極電極堆疊208所完全圍繞而沒有任何中介的材料，諸如下層的基板材料或覆蓋的通道製造材料。因此，在具有複數個奈米線204(例如，諸如奈米線204A、204B及204C)的實施例中，該奈米線的該通道區206也相對於彼此是分離的。然而，被理解的是，在一些實施例中，最低的線可能不是完全分離且可能在該線堆疊的底部分具有三閘極狀架構。
再次參照第2A圖，該奈米線204的各者被耦合至設置於該通道區206的兩側上的共用源極及汲極區210及212。在實施例中，該共用源極及汲極區210及212為半導體區。儘管未描繪，一對導電接點可被形成於該共用源極/汲極區210/212上。被理解的是，在替代實施 例中，源極及汲極區為奈米線的分離區。在此種實施例中，源極及汲極接點可被形成以分別圍繞該奈米線的各者的該源極及汲極區。
共同參照第2A及2C圖，在實施例中，該半導體裝置200進一步包括一對間隔物216。該間隔物216被設置於該閘極電極堆疊208與該共用源極及汲極區210及212之間。在實施例中，該對間隔物216的各者為連續間隔物，而不是具有不同的外及內間隔物。在一個此種實施例中，該對間隔物216的各個間隔物包括一種連續材料，沿著該閘極電極堆疊208所設置且圍繞該垂直堆疊奈米線204的各者的分離部分。
共同參照第2A及2C’圖，在另一實施例中，該間隔物216未圍繞該奈米線204的分離部分。反之，中介的犧牲材料部分299(例如，矽奈米線間的鍺化矽部分，符合協同第1圖所述的材料)在奈米線處理以後繼續存在(例如，在犧牲材料部分299的移除是由蝕刻限制或者由所使用之處理整合方案的本質所阻礙之情況下)。
作為實施此處所述製造方法的結構分枝的一些之第2A圖的補充實例，第3A圖示出基於PMOS鰭的半導體結構的三維橫剖面圖，依據本發明的實施例。第3B圖示出第3A圖的基於鰭的半導體結構的橫剖面通道圖，沿著a-a’軸所取得，依據本發明的實施例。
參照第3A及3B圖兩者，PMOS半導體裝置300包括被設置於基板202之上的鰭304。該鰭304包括 通道區306。該通道區306具有長度(L)。閘極電極堆疊308圍繞該通道區306的整個周邊(例如，頂及側表面)。該閘極電極堆疊308包括閘極電極以及設置於該通道區306與該閘極電極間的閘極介電層(不同的閘極電極及閘極介電層未顯示於此，但被較詳細描述於下)。
再次參照第3A圖，該鰭304被耦合至設置於該通道區306的兩側上的源極及汲極區310及312。在實施例中，該源極及汲極區310及312為半導體區。儘管未描繪，一對導電接點可被形成於該源極/汲極區310/312上。再次參照第3A圖，在實施例中，該半導體裝置300進一步包括一對間隔物316。該間隔物316被設置於該閘極電極堆疊308與該源極及汲極區310及312之間。
參照第2A及3A圖兩者，基板202可由適於半導體裝置製造的材料所組成。在一個實施例中，基板202包括由單晶的材料所組成的下塊體基板，該單晶的材料可包括但不限於矽、鍺、鍺化矽或第III-V族化合物半導體材料。在實施例中，由可包括但不限於二氧化矽、氮化矽或氮氧化矽的材料所組成的上絕緣體層203被設置於該下塊體基板上。因此，該結構200及300可從起始的絕緣體上半導體基板所製造。替代地，該結構200及300直接從塊體基板所形成且局部氧化被用來形成電絕緣部分而代替上述的上絕緣體層。在另一替代實施例中，該結構200及300直接從塊體基板所形成且摻雜可被用來分別形成諸如奈米線及鰭的電隔離主動區於其上。
如將針對典型積體電路加以理解，N及P通道電晶體兩者可被製造於單一共用基板202上以形成CMOS積體電路。依據此處所述的實施例，該NMOS裝置為諸如那些協同結構200所述者(即，基於奈米線的裝置)且該PMOS裝置為諸如那些協同結構300所述者(即，基於鰭的裝置)。然而在替代實施例中，該PMOS裝置為諸如那些協同結構200所述者(即，基於奈米線的裝置)且該NMOS裝置為諸如那些協同結構300所述者(即，基於鰭的裝置)。
參照第2A圖，在實施例中，該奈米線204可被定尺寸為線或帶且可具有方形或圓角。在實施例中，該奈米線204為單晶。例如，針對矽奈米線204，單晶奈米線可根據(100)總體基板方向，例如，具有z方向中的<100>平面。被理解的是，其他方向也可被考慮。在實施例中，該奈米線204的尺寸從對端橫剖面觀點是在奈米層級上。例如，在特定實施例中，該奈米線204的各者的最小尺寸小於大約20奈米。在實施例中，該奈米線204由應變材料所組成，尤其在該通道區206中。在實施例中，該奈米線204A-204C為單軸應變奈米線。在NMOS的情況中，該單軸應變奈米線或複數個奈米線可能是以拉伸應變加以單軸應變。該奈米線204A-204C的各者的寬度及高度被顯示為大約相同，然而它們不需要是。例如，在另一實施例(未顯示)中，該奈米線204A-204C的寬度實質上大於高度。在特定實施例中，寬度大於高度大約2-10 倍。具有此種幾何的奈米線可被稱為奈米帶。在替代實施例(也未顯示)中，該奈米帶是垂直定向。那就是，該奈米線204A-204C的各者具有寬度及高度，而該寬度實質小於該高度。
參照第3A圖，在實施例中，該鰭304可具有方形或圓角。在實施例中，該鰭304為單晶。例如，單晶鰭304可根據(100)總體基板方向，例如，具有z方向中的<100>平面。被理解的是，其他方向也可被考慮。在實施例中，該鰭304的尺寸從對端橫剖面觀點是在奈米層級上。例如，在特定實施例中，該鰭304的各者的最小尺寸小於大約20奈米。在實施例中，該鰭304由應變材料所組成，尤其在該通道區306中。在實施例中，該鰭304為單軸應變鰭。在PMOS的情況中，該單軸應變鰭可能是以壓縮應變加以單軸應變。
再次參照第2A及3A圖，在實施例中，該閘極電極堆疊208或308的該閘極電極由金屬閘極所組成且該閘極介電層由高K材料所組成。例如，在一個實施例中，該閘極介電層由一種材料所組成，諸如但不限於氧化鉿、氮氧化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鋇鍶、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、鉛鈧鉭氧化物、鈮酸鉛鋅(lead zinc niobate)、或其組合。此外，閘極介電層的一部分可包括從該奈米線104的頂部幾層所形成的一層原生氧化物。在實施例中，該閘極介電層由頂部高k部分及下部分(由半導體材料的氧化物所組 成)所組成。在一個實施例中，該閘極介電層由氧化鉿的頂部分及二氧化矽或氮氧化矽的底部分所組成。
在一個實施例中，該閘極電極由金屬層所組成，諸如但不限於金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或導電金屬氧化物。在特定實施例中，該閘極電極由金屬功函數設定層之上所形成的非功函數設定填充材料所組成。在實施例中，閘極堆疊208的該閘極電極為N型閘極電極，而閘極堆疊308的該閘極電極為P型閘極電極。
在實施例中，該源極及汲極區210/212或310/312為嵌入式源極及汲極區，例如，該奈米線或鰭的至少一部分各別被移除且以源極/汲極材料區替換，如第2A及3A圖中所描繪。在實施例中，該源極及汲極區210/212或310/312為半導體區。在一個此種實施例中，該半導體區從該奈米線204(或鰭304)的末端及/或從下層塊體半導體基板的露出部分加以磊晶生長。在實施例中，該源極及汲極區210/212或310/312由一種材料所組成，諸如但不限於矽、鍺、鍺化矽、或第III-V族材料。在一個實施例中，該源極及汲極區210/212或310/312以雜質原子加以摻雜。在實施例中，該源極及汲極區210/212或310/312由不同於該通道材料的材料所組成(例如，不同於奈米線204或鰭304的材料)。
再次參照第2A及3A圖，在實施例中，該間 隔物216或316由絕緣介電材料所組成，諸如但不限於二氧化矽、氮氧化矽或氮化矽。覆蓋的源極/汲極接點(未顯示)在實施例中從金屬物種所製造。該金屬物種可為諸如鎳或鈷的純金屬，或可為諸如金屬-金屬合金或金屬-半導體合金的合金(例如，諸如矽化物材料)。
再次參照第2A及3A圖，被理解的是，額外電接點及互連佈線可被製造以便將諸如200及300的裝置整合至積體電路中。
在另一方面中，犧牲或替換閘極程序可被用來接近通道區以形成奈米線裝置及互補鰭裝置。作為實例，第4A-4H圖示出表示一種製造互補半導體奈米線及鰭結構的方法中的各種操作的三維橫剖面圖，依據本發明的實施例。
參照第4A圖，對NMOS及PMOS裝置兩者共同的起始結構400包括被形成於半導體基板402之上的鰭411。該鰭411包括埋藏部分413及突出部分412。該突出部分412包括主動線形成層404及408，諸如矽線形成層。第一犧牲釋放層406(諸如第一鍺化矽犧牲釋放層)被設置於該主動線形成層404與408之間。第二犧牲釋放層410(諸如第二鍺化矽犧牲釋放層)被設置於該主動線形成層404與該鰭411的該埋藏部分413之間。在實施例中，隔離材料區414(諸如氧化矽區)被形成於該鰭411的該埋藏部分413的兩側上，但該突出部分412保持電耦合至該基板402，如第4A圖中所描繪。然而在其他 實施例中，被理解的是，在製造塊體裝置的情況中，後續形成的永久閘極堆疊可藉由在鰭圖案化以後所形成的淺溝渠隔離(STI)區而與該半導體基板402隔離。替代地，後續形成的永久閘極堆疊可藉由底閘極隔離(BGI)結構而與該半導體基板402隔離，該BGI結構可在永久閘極堆疊製造的時候被製造。
再次參照第4圖，在實施例中，則用於NMOS裝置的奈米線可最終藉由下列所形成：首先堆疊主動及犧牲材料以及接著蝕刻所需的鰭堆疊，接著是隔離材料沈積、平坦化及蝕刻，以及最終移除至少在該通道區中的犧牲材料。在所述的特定實例中，二個矽奈米線的形成被考慮。該互補PMOS裝置可最終藉由退火該主動及犧牲材料以形成同質鰭來加以形成，如以下所述。
第4B圖示出在犧牲閘極堆疊材料沈積及閘極圖案化以後的第4A圖的結構。在顯示三個閘極結構的形成的特定實例中，第4B圖示出具有設置於其上的三個犧牲閘極416A、416B、及416C的該鰭411的該突出部分412。在一個此種實施例中，該三個犧牲閘極416A、416B、及416C由犧牲閘極氧化物層及犧牲多晶矽閘極層所組成，其例如以電漿蝕刻程序加以毯式(blanket)沈積及圖案化。被理解的是，該三個犧牲閘極416A、416B、及416C的圖案化暴露該鰭411的該突出部分412的源極及汲極區418。也被理解的是，儘管未描繪，絕緣間隔物可沿著該三個犧牲閘極416A、416B、及416C的各者的側 壁加以形成。
第4C圖示出在源極及汲極結構428的製造以及該三個犧牲閘極416A、416B、及416C間的層間介電層區420的形成以後的第4B圖的結構。源極及汲極結構428的製造可僅僅包含摻雜由該三個犧牲閘極416A、416B、及416C所暴露的該區418(如第4B圖中所描繪)，可包含移除該區418以及再生長半導體材料，或可包含生長額外半導體材料於該區418上。在實施例中，該源極及汲極結構428的摻雜可在原位或者磊晶生長以後被施行。
第4D圖示出在該三個犧牲閘極416A、416B、及416C的移除以後的第4C圖的結構。例如，在實施例中，氧化物在該三個犧牲閘極416A、416B、及416C的移除以前被沈積及平坦化(例如，以形成層間介電層區420)。此種層間介電層區420覆蓋該源極及汲極結構428。該犧牲閘極416A、416B、及416C的移除接著在沒有損傷相鄰結構的情況下被施行，暴露通道區432。
第4E圖示出針對PMOS裝置之在同質半導體鰭440的形成以後的第4D圖的結構。因此，暴露的鰭440部分被提供於該PMOS裝置的該通道區432中。鰭440的形成可如以上協同第1圖的路徑(b)所述加以施行。
第4F圖示出針對NMOS裝置之在該第一406及第二410犧牲釋放層在該鰭411的該突出部分412的該 通道區432中暴露之部分的移除以後的第4D圖的結構。該移除形成間隔434於該主動線形成層404與408之間以及於該主動線形成層404與該鰭411的該埋藏部分413之間
在實施例中，諸如例如羧酸/硝酸/HF化學、及檸檬酸/硝酸/HF的蝕刻化學可被利用以選擇性蝕刻該第一及第二鍺化矽犧牲釋放層(對矽主動線有選擇性)在該鰭411的該突出部分412的該通道區432中暴露之部分。替代地，各向同性乾蝕刻可被使用。生成的該通道區432中所形成的該主動線形成層404及408的分離部分將在一個實施例中最終變成基於奈米線的裝置中的通道區。因此，在第4F中所描繪的程序階段，通道工程或調節可被施行。例如，在一個實施例中，第4F圖中所示的該主動線形成層404及408的該分離部分藉由使用氧化及蝕刻程序而被後續地薄化。
第4G圖示出針對PMOS之在永久閘極堆疊450形成於該鰭440在該通道區432中的部分上以後的第4E圖的結構。第4H圖示出針對NMOS之在永久閘極堆疊460形成於該主動線形成層404及408的部分上及在該通道區432中以後的第4F圖的結構。
參照第4G及4H兩者，在實施例中，該閘極堆疊450或460包括高k閘極介電層，例如藉由原子層沈積(ALD)所形成。在實施例中，該閘極堆疊450或460進一步包括金屬閘極電極，例如藉由沈積金屬(或含金屬 材料)或金屬的堆疊(或堆疊的含金屬材料)於該通道區432中所形成。被理解的是，對該NMOS裝置及該PMOS裝置兩者的進一步製造可包含形成對源極及汲極結構428及/或對閘極電極堆疊450或460的導電接點。
依據本發明的實施例，此處所述之實施方式的優點對第5圖中所示的NMOS及PMOS通道遷移率而言在圖500中是明顯的。參照第5圖的圖500，遷移率從使用kp能帶結構的量子遷移率模擬所計算。該長條依據晶圓表面及凹口方向加以分組，其可在各個組之上的標籤中加以讀取。如可被看見，在該(001)/<110>晶圓方向被選擇的情況中，針對PMOS TG及NMOS NW兩者的所有可能方向的最高遷移率被達成。然而，在NMOS及PMOS TG裝置僅被使用於相同晶圓上的情況中，該NMOS TG晶圓達成小於50%的該(1-10)/<110>晶圓上所觀察的遷移率。相反地，若使用NMOS及PMOS NW裝置兩者，該PMOS遷移率相較於PMOS TG下降超過30%。
在實施例中，實施該PMOS TG架構的另一重要原因在於該PMOS遷移率隨著該鰭寬度(WSi)被縮小而不斷改善。第6圖為作為鰭寬度(WSi)的函數的PMOS遷移率之圖600，依據本發明的實施例。參照第6圖的圖600，遷移率模擬顯露的是，針對以該(001)/[110]方向的所有PMOS模擬觀察到遷移率的增加，無論所施加的通道應力或以Ge取代Si。
第7圖為作為鰭寬度(WSi)的函數的NMOS遷移率之圖700，依據本發明的實施例。與圖600的結果相反，參照第7圖的圖700，隨著WSi縮小低於6nm觀察到NMOS遷移率降低，無論所選擇的方向。被理解的是，雖然以上模擬顯示遷移率，改善也被反映於有效質量。因此若該通道中的電荷傳輸接近彈道限制，本發明的優點仍應保持。模擬顯示對(100)/<011>矽晶圓的最佳NMOS NW遷移率與質量及最佳PMOS TG遷移率與質量。
第8圖示出依據本發明的一個實施方式的運算裝置800。該運算裝置800容納板802。該板802可包括許多組件，包括但不限於處理器804及至少一個通訊晶片806。處理器804被實體及電氣耦合至該板802。在一些實施方式中，該至少一個通訊晶片806也可被實體及電氣耦合至該板802。在另外的實施方式中，該通訊晶片806為該處理器804的一部份。
取決於它的應用，運算裝置800可包括可能或未能被實體及電氣耦合至該板802的其他組件。這些其他組件包括但不限於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、加密處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚聲器、相機、及大量儲存裝置(諸如硬碟機、光碟(CD)、數位多媒 體光碟(DVD)等等)。
該通訊晶片806致能無線通訊以供轉移資料進出該運算裝置800。術語「無線」及其派生詞可被用來描述可經由使用已調變電磁輻射通過非固態媒體傳送資料的電路、裝置、系統、方法、技術、通訊頻道等。該術語未暗示相關裝置不含有任何線，儘管在一些實施例中它們可能不含有。該通訊晶片806可實施許多無線標準或協定的任一者，包括但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生物、以及隨著3G、4G、5G、及往後所設計的任何其他無線協定。該運算裝置800可包括複數個通訊晶片806。例如，第一通訊晶片806可專用於短程無線通訊，諸如Wi-Fi及藍芽，且第二通訊晶片806可專用於長程無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他。
該運算裝置800的該處理器804包括被封裝於該處理器804內的積體電路晶粒。在本發明的一些實施方式中，該處理器的該積體電路晶粒包括一或更多裝置，諸如依據本發明的實施方式所建立的MOS-FET裝置。術語「處理器」可意指處理來自暫存器及/或記憶體的電子資料以轉換該電子資料成為可被儲存於暫存器及/或記憶體中的其他電子資料之任何裝置或裝置的部分。
該通訊晶片806也包括被封裝於該通訊晶片806內的積體電路晶粒。依據本發明的另一實施方式，該通訊晶片的該積體電路晶粒包括一或更多裝置，諸如依據本發明的實施方式所建立的MOS-FET裝置。
在另外的實施方式中，該運算裝置800內所容納的另一組件可含有包括一或更多裝置的積體電路晶粒，該一或更多裝置諸如依據本發明的實施方式所建立的MOS-FET裝置。
在各種實施方式中，該運算裝置800可為膝上型電腦、小筆電、筆記型電腦、超極緻筆電、智慧型手機、平板、個人數位助理(PDA)、超行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位視訊錄影機。在另外的實施方式中，該運算裝置800可為處理資料的任何其他電子裝置。
第9圖示出包括本發明一或更多實施例的中介層900。該中介層900為一種中介基板，用來橋接第一基板902至第二基板904。該第一基板902可為例如積體電路晶粒。該第二基板904可為例如記憶體模組、電腦母板、或另一積體電路晶粒。一般而言，該中介層900之目的為將連接擴大至較寬間距或者將連接重新路由至不同連接。例如，中介層900可耦合積體電路晶粒至球柵陣列(BGA)906，其可後續被耦合至該第二基板904。在一些實施例中，該第一及第二基板902/904被附接至該中介 層900的相對側。在其他實施例中，該第一及第二基板902/904被附接至該中介層900的相同側。並且在另外的實施例中，三或更多基板藉由該中介層900加以互連。
該中介層900可由環氧樹脂、玻璃纖維強化環氧樹脂、陶瓷材料、或諸如聚醯亞胺的聚合物材料所形成。在另外的實施方式中，該中介層可由交替的剛性或柔性材料所形成，其可包括以上供使用於半導體基板中所述的相同材料，諸如矽、鍺、及其他第III-V族及第IV族材料。
該中介層可包括金屬互連908及穿孔910，包括但不限於通矽穿孔(TSV)912。該中介層900可進一步包括嵌入式裝置914，包括被動及主動裝置兩者。此種裝置包括但不限於電容器、解耦合電容器、電阻器、電感器、熔絲、二極體、變壓器、感測器、及靜電放電(ESD)裝置。諸如射頻(RF)裝置、功率放大器、電源管理裝置、天線、陣列、感測器、及MEMS裝置的較複雜裝置也可被形成於該中介層900上。依據本發明的實施例，此處所揭示的設備或程序可被使用於中介層900的製造。
因此，本發明的實施例包括混合三閘極及奈米線CMOS裝置架構、以及製造混合三閘極及奈米線CMOS裝置架構的方法。
在實施例中，一種半導體結構包括第一導電率型的半導體裝置。該第一導電率型的該半導體裝置包括 被設置於基板之上的複數個垂直堆疊奈米線，該奈米線的各者具有分離通道區；該第一導電率型的共用閘極電極堆疊，圍繞該複數個垂直堆疊奈米線的該分離通道區的各者；及該第一導電率型的源極及汲極區，在該複數個垂直堆疊奈米線的該分離通道區的兩側上。該半導體結構也包括與該第一導電率型相反的第二導電率型的半導體裝置。該第二半導體裝置包括被設置於該基板之上的半導體鰭，該半導體鰭具有具頂及側表面的通道區；該第二導電率型的閘極電極堆疊，設置於該半導體鰭的該通道區的該頂及側表面上；及該第二導電率型的源極及汲極區，在該半導體鰭的該通道區的兩側上。
在一個實施例中，該複數個垂直堆疊奈米線為第一半導體材料的複數個垂直堆疊奈米線，且該半導體鰭為與該第一半導體材料不同的第二半導體材料的半導體鰭。
在一個實施例中，該第一半導體材料為矽，且該第二半導體材料為鍺化矽。
在一個實施例中，該複數個垂直堆疊奈米線為複數個垂直堆疊矽奈米線。
在一個實施例中，該半導體鰭為鍺化矽半導體鰭。
在一個實施例中，該半導體鰭為實質同質鍺化矽半導體鰭。
在一個實施例中，該半導體鰭為精確同質鍺 化矽半導體鰭。
在一個實施例中，該第一導電率型的該源極及汲極區為對該複數個垂直堆疊奈米線的該分離通道區的全部共用的一對源極及汲極區。
在一個實施例中，該第一導電率型的該源極及汲極區為複數個分離源極及汲極區對，各對應於該奈米線的一者的分離通道區。
在一個實施例中，該半導體結構進一步包括第一對介電間隔物，在該第一導電率型的該共用閘極電極堆疊的兩側上；及第二對介電間隔物，在該第二導電率型的該閘極電極堆疊的兩側上。
在一個實施例中，該第一導電率型的該共用閘極電極堆疊包括第一高k閘極介電層，設置及圍繞該複數個垂直堆疊矽奈米線的該分離通道區的各者上，且該第二導電率型的該閘極電極堆疊包括第二高k閘極介電層，設置於該半導體鰭的該通道區的該頂及側表面上。
在一個實施例中，該第一導電率型的該共用閘極電極堆疊進一步包括第一金屬閘極，設置於該第一高k閘極介電層上，且該第二導電率型的該閘極電極堆疊進一步包括第二金屬閘極，設置於該第二高k閘極介電層上。
在一個實施例中，該第一導電率型的該半導體裝置為NMOS半導體裝置，且該第二導電率型的該半導體裝置為PMOS半導體裝置。
在實施例中，一種製造半導體裝置的方法包括形成鰭結構於基板之上，該鰭結構包括交替的第一半導體層及第二半導體層。該方法也包括形成犧牲閘極堆疊於該鰭結構上。該方法也包括形成相鄰於該犧牲閘極堆疊的層間介電區。該方法也包括移除該犧牲閘極堆疊以暴露該鰭結構的通道區。該方法也包括混合該通道區中的該交替的第一半導體層及第二半導體層以形成同質半導體鰭於該通道區中。該方法也包括形成永久閘極電極堆疊於該通道區中的該同質半導體鰭之上。
在一個實施例中，混合該交替的第一半導體層及第二半導體層的部分包括退火該交替的第一半導體層及第二半導體層。
在一個實施例中，混合該交替的第一半導體層及第二半導體層的部分包括氧化該交替的第一半導體層及第二半導體層在該通道區中的部分。
在一個實施例中，氧化該交替的第一半導體層及第二半導體層在該通道區中的部分包括形成氧化物層於該通道區中的該鰭結構上，且該方法進一步包括：在形成該永久閘極電極堆疊以前，移除該氧化物層。
在一個實施例中，混合該交替的第一半導體層及第二半導體層的部分包括混合矽層及鍺化矽層。
在實施例中，一種製造半導體結構的方法包括形成第一鰭結構及第二鰭結構於基板之上，該第一鰭結構及該第二鰭結構各包括交替的第一半導體層及第二半導 體層。該方法也包括形成第一犧牲閘極堆疊於該第一鰭結構上及形成第二犧牲閘極堆疊於該第二鰭結構上。該方法也包括形成相鄰於該第一及第二犧牲閘極堆疊的層間介電區。該方法也包括移除該第一犧牲閘極堆疊以暴露該第一鰭結構的通道區。該方法也包括移除該第二半導體層在該第一鰭結構的該通道區中的部分。該方法也包括移除該第二犧牲閘極堆疊以暴露該第二鰭結構的通道區。該方法也包括混合該第二鰭結構的該通道區中的該交替的第一半導體層及第二半導體層以形成同質半導體鰭於該第二鰭結構的該通道區中。該方法也包括形成圍繞該第一半導體層各者的分離部分的第一永久閘極電極堆疊於該第一鰭結構的該通道區中。該方法也包括形成第二永久閘極電極堆疊於該第一鰭結構的該通道區中的該同質半導體鰭之上。
在一個實施例中，移除該第一鰭結構的該第二半導體層的部分包括藉由使用濕蝕刻程序對矽層選擇性地移除鍺化矽層的部分，該濕蝕刻程序具有選自由羧酸/硝酸/HF水溶液及檸檬酸/硝酸/HF水溶液所組成之群組的組成。
在一個實施例中，混合該第二鰭結構的該交替的第一半導體層及第二半導體層的部分包括退火該第二鰭結構的該交替的第一半導體層及第二半導體層。
在一個實施例中，混合該第二鰭結構的該交替的第一半導體層及第二半導體層的部分包括氧化該交替的第一半導體層及第二半導體層在該第二鰭結構的該通道 區中的部分。
在一個實施例中，氧化該交替的第一半導體層及第二半導體層在該第二鰭結構的該通道區中的部分包括形成氧化物層於該通道區中的該第二鰭結構上，且該方法進一步包括：在形成該第二永久閘極電極堆疊以前，移除該氧化物層。
在一個實施例中，混合該第二鰭結構的該交替的第一半導體層及第二半導體層的部分包括混合矽層及鍺化矽層。
在一個實施例中，該方法進一步包括：從該第一鰭結構形成NMOS裝置；及從該第二鰭結構形成PMOS裝置。
100A‧‧‧矽基板
100B‧‧‧矽基板
102A‧‧‧鰭
102B‧‧‧鰭
104A‧‧‧矽層
104B‧‧‧矽層
106A‧‧‧鍺化矽層
106B‧‧‧鍺化矽層
108A‧‧‧偽介電層
108B‧‧‧偽介電層
110A‧‧‧偽閘極電極
110B‧‧‧偽閘極電極
112B‧‧‧遮罩層
114A‧‧‧遮罩
116B‧‧‧均勻鍺化矽鰭
118B‧‧‧氧化物層
120‧‧‧位準

Claims (25)

  1. 一種半導體結構，包含：第一導電率型的半導體裝置，包含：設置於基板之上的複數個垂直堆疊奈米線，該奈米線的各者包含分離通道區；該第一導電率型的共用閘極電極堆疊，圍繞該複數個垂直堆疊奈米線的該分離通道區的各者；及該第一導電率型的源極及汲極區，在該複數個垂直堆疊奈米線的該分離通道區的兩側上；及與該第一導電率型相反的第二導電率型的半導體裝置，該第二半導體裝置包含：設置於該基板之上的半導體鰭，該半導體鰭具有具頂及側表面的通道區；該第二導電率型的閘極電極堆疊，設置於該半導體鰭的該通道區的該頂及側表面上；及該第二導電率型的源極及汲極區，在該半導體鰭的該通道區的兩側上。
  2. 如申請專利範圍第1項的半導體結構，其中該複數個垂直堆疊奈米線為第一半導體材料的複數個垂直堆疊奈米線，且其中該半導體鰭為與該第一半導體材料不同的第二半導體材料的半導體鰭。
  3. 如申請專利範圍第2項的半導體結構，其中該第一半導體材料為矽，且該第二半導體材料為鍺化矽。
  4. 如申請專利範圍第1項的半導體結構，其中該複 數個垂直堆疊奈米線為複數個垂直堆疊矽奈米線。
  5. 如申請專利範圍第1項的半導體結構，其中該半導體鰭為鍺化矽半導體鰭。
  6. 如申請專利範圍第5項的半導體結構，其中該半導體鰭為實質同質鍺化矽半導體鰭。
  7. 如申請專利範圍第5項的半導體結構，其中該半導體鰭為精確同質鍺化矽半導體鰭。
  8. 如申請專利範圍第1項的半導體結構，其中該第一導電率型的該源極及汲極區為對該複數個垂直堆疊奈米線的該分離通道區的全部共用的一對源極及汲極區。
  9. 如申請專利範圍第1項的半導體結構，其中該第一導電率型的該源極及汲極區為複數個分離源極及汲極區對，各對應於該奈米線的一者的分離通道區。
  10. 如申請專利範圍第1項的半導體結構，進一步包含：第一對介電間隔物，在該第一導電率型的該共用閘極電極堆疊的兩側上；及第二對介電間隔物，在該第二導電率型的該閘極電極堆疊的兩側上。
  11. 如申請專利範圍第1項的半導體結構，其中該第一導電率型的該共用閘極電極堆疊包含第一高k閘極介電層，設置及圍繞該複數個垂直堆疊矽奈米線的該分離通道區的各者上，且該第二導電率型的該閘極電極堆疊包含第二高k閘極介電層，設置於該半導體鰭的該通道區的該頂 及側表面上。
  12. 如申請專利範圍第11項的半導體結構，其中該第一導電率型的該共用閘極電極堆疊進一步包含第一金屬閘極，設置於該第一高k閘極介電層上，且該第二導電率型的該閘極電極堆疊進一步包含第二金屬閘極，設置於該第二高k閘極介電層上。
  13. 如申請專利範圍第1項的半導體結構，其中該第一導電率型的該半導體裝置為NMOS半導體裝置，且該第二導電率型的該半導體裝置為PMOS半導體裝置。
  14. 一種製造半導體裝置的方法，該方法包含：形成鰭結構於基板之上，該鰭結構包含交替的第一半導體層及第二半導體層；形成犧牲閘極堆疊於該鰭結構上；形成相鄰於該犧牲閘極堆疊的層間介電區；移除該犧牲閘極堆疊以暴露該鰭結構的通道區；混合該通道區中的該交替的第一半導體層及第二半導體層以形成同質半導體鰭於該通道區中；及形成永久閘極電極堆疊於該通道區中的該同質半導體鰭之上。
  15. 如申請專利範圍第14項的方法，其中混合該交替的第一半導體層及第二半導體層的部分包含退火該交替的第一半導體層及第二半導體層。
  16. 如申請專利範圍第14項的方法，其中混合該交替的第一半導體層及第二半導體層的部分包含氧化該交替 的第一半導體層及第二半導體層在該通道區中的部分。
  17. 如申請專利範圍第16項的方法，其中氧化該交替的第一半導體層及第二半導體層在該通道區中的部分包含形成氧化物層於該通道區中的該鰭結構上，且其中該方法進一步包含：在形成該永久閘極電極堆疊以前，移除該氧化物層。
  18. 如申請專利範圍第14項的方法，其中混合該交替的第一半導體層及第二半導體層的部分包含混合矽層及鍺化矽層。
  19. 一種製造半導體結構的方法，該方法包含：形成第一鰭結構及第二鰭結構於基板之上，該第一鰭結構及該第二鰭結構各包含交替的第一半導體層及第二半導體層；形成第一犧牲閘極堆疊於該第一鰭結構上及形成第二犧牲閘極堆疊於該第二鰭結構上；形成相鄰於該第一及第二犧牲閘極堆疊的層間介電區；移除該第一犧牲閘極堆疊以暴露該第一鰭結構的通道區；移除該第二半導體層在該第一鰭結構的該通道區中的部分；移除該第二犧牲閘極堆疊以暴露該第二鰭結構的通道區；混合該第二鰭結構的該通道區中的該交替的第一半導 體層及第二半導體層以形成同質半導體鰭於該第二鰭結構的該通道區中；形成圍繞該第一半導體層各者的分離部分的第一永久閘極電極堆疊於該第一鰭結構的該通道區中；及形成第二永久閘極電極堆疊於該第一鰭結構的該通道區中的該同質半導體鰭之上。
  20. 如申請專利範圍第19項的方法，其中移除該第一鰭結構的該第二半導體層的部分包含藉由使用濕蝕刻程序對矽層選擇性地移除鍺化矽層的部分，該濕蝕刻程序具有選自由羧酸/硝酸/HF水溶液及檸檬酸/硝酸/HF水溶液所組成之群組的組成。
  21. 如申請專利範圍第19項的方法，其中混合該第二鰭結構的該交替的第一半導體層及第二半導體層的部分包含退火該第二鰭結構的該交替的第一半導體層及第二半導體層。
  22. 如申請專利範圍第19項的方法，其中混合該第二鰭結構的該交替的第一半導體層及第二半導體層的部分包含氧化該交替的第一半導體層及第二半導體層在該第二鰭結構的該通道區中的部分。
  23. 如申請專利範圍第22項的方法，其中氧化該交替的第一半導體層及第二半導體層在該第二鰭結構的該通道區中的部分包含形成氧化物層於該通道區中的該第二鰭結構上，且其中該方法進一步包含：在形成該第二永久閘極電極堆疊以前，移除該氧化物 層。
  24. 如申請專利範圍第19項的方法，其中混合該第二鰭結構的該交替的第一半導體層及第二半導體層的部分包含混合矽層及鍺化矽層。
  25. 如申請專利範圍第19項的方法，進一步包含：從該第一鰭結構形成NMOS裝置；及從該第二鰭結構形成PMOS裝置。
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