CN107924875A - 混合三栅极和纳米线cmos器件架构 - Google Patents

混合三栅极和纳米线cmos器件架构 Download PDF

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Abstract

描述了混合三栅极和纳米线CMOS器件架构及制造混合三栅极和纳米线CMOS器件架构的方法。例如，半导体结构包括第一导电类型的半导体器件，第一导电类型的半导体器件具有设置在衬底上方的多个竖直堆叠的纳米线。半导体结构还包括与第一导电类型相反的第二导电类型的半导体器件，第二半导体器件具有设置在衬底上方的半导体鳍状物。

Description

混合三栅极和纳米线CMOS器件架构
技术领域
本发明的实施例属于半导体器件领域，具体而言，是混合三栅极和纳米线CMOS器件架构及制造混合三栅极和纳米线CMOS器件架构的方法。
背景技术
过去几十年来，集成电路中特征的缩小是日益增长的半导体产业背后的驱动力。缩小到越来越小的特征实现了功能单元在半导体芯片的有限面积上增大的密度。例如，缩小晶体管尺寸允许在芯片上包含增大数量的存储器件，导致制造出具有增大容量的产品。但对于更大容量的驱动并非没有问题。优化每一个器件的性能的必要性变得日益显著。
在集成电路器件的制造中，随着器件尺寸的不断缩小，多栅极晶体管(例如三栅极晶体管)或环栅极器件(例如纳米线)已经变得更普遍。已经尝试了许多不同的技术来降低这种晶体管的寄生电容。然而，在寄生电容抑制领域仍然需要重大改进。而且，已经尝试了许多不同的技术来制造具有诸如SiGe、Ge和III-V族材料的非Si沟道材料的器件。然而，将这些材料集成到Si晶圆上仍然需要重大的工艺改进。
附图说明
图1示出了根据本发明实施例的通用处理方案，其示出了与PMOS三栅极制造途径(b)相比的NMOS纳米线制造途径(a)，二者在公共衬底上执行。
图2A示出了根据本发明实施例的基于NMOS纳米线的半导体结构的三维横截面视图。
图2B示出了根据本发明实施例的沿着a-a'轴截取的图2A的基于纳米线的半导体结构的横截面沟道视图。
图2C示出了根据本发明实施例的沿着b-b'轴截取的图2A的基于纳米线的半导体结构的横截面间隔件视图。
图2C’示出了根据本发明实施例的沿着b-b'轴截取的图2A的基于纳米线的半导体结构的另一个实施例的横截面间隔件视图。
图3A示出了根据本发明实施例的基于PMOS鳍状物的半导体结构的三维横截面视图。
图3B示出了根据本发明实施例的沿着a-a'轴截取的图3A的基于鳍状物的半导体结构的横截面沟道视图。
图4A-4H示出了根据本发明实施例的代表制造互补半导体纳米线和鳍状物结构的方法中的各个操作的三维横截面视图，其中：
图4A示出了包括在半导体衬底上方形成的鳍状物的起始结构，该起始结构对于NMOS和PMOS器件是公共的；
图4B示出了牺牲栅极堆叠材料沉积和栅极图案化之后的图4A的结构；
图4C示出了在制造源极和漏极结构以及在三个牺牲栅极之间形成层间电介质层之后的图4B的结构；
图4D示出在去除三个牺牲栅极之后的图4C的结构；
图4E示出了对于PMOS器件的在形成均匀半导体鳍状物之后的图4D的结构；
图4F示出了对于NMOS器件的在去除暴露在鳍状物的突出部分的沟道区中的第一牺牲释放层和第二牺牲释放层的部分之后的图4D的结构；
图4G示出了对于PMOS的在沟道区中的鳍状物的部分上形成永久栅极叠层之后的图4E的结构；及
图4H示出了对于NMOS的在沟道区中的有源线形成层的部分上形成永久栅极叠层之后的图4F的结构。
图5是根据本发明实施例的根据器件架构类型的NMOS和PMOS沟道迁移率的绘图。
图6是根据本发明实施例的根据鳍状物宽度(WSi)的PMOS迁移率的绘图。
图7是根据本发明实施例的根据鳍状物宽度(WSi)的NMOS迁移率的绘图。
图8示出了根据本发明的一个实施方式的计算设备。
图9是实施本发明的一个或多个实施例的中介层(interposer)。
具体实施方式
描述了混合三栅极和纳米线CMOS器件架构及制造混合三栅极和纳米线CMOS器件架构的方法。在下面的描述中，阐述了许多具体细节，诸如特定的集成和材料体系，以便提供对本发明的实施例的透彻理解。对于本领域技术人员显而易见的是，可以在没有这些具体细节的情况下实施本发明的实施例。在其它情况下，没有详细描述诸如集成电路设计布局的公知的特征，以免不必要地使本发明的实施例难以理解。此外，应该理解，图中所示的各种实施例是说明性的表示，并且不一定按比例绘制。
本文描述的一个或多个实施例涉及基于纳米线的MOS(金属氧化物半导体)场效应晶体管(FET)和三栅极或基于鳍状物的MOS FET。具体实施例涉及包括基于纳米线的MOSFET和三栅极或基于鳍状物的MOS FET的差分CMOS结构。
为了提供上下文，本文中的实施例可以解决随着多栅极硅技术中的器件缩放而与NMOS和PMOS器件的迁移率和驱动电流降低相关联的问题。一个先前的解决方案包括在单一晶圆取向上制造单个器件架构(例如，三栅极)。这种方法为一个器件(例如，PMOS三栅极)提供最佳的驱动电流，但是降低了互补器件(例如NMOS三栅极)的驱动电流。另一个先前的解决方案包括混合取向技术的制造，其中一个晶圆提供有两个不同的晶体取向。然而，这种方法可能与缺陷问题相关联，并且可能需要消耗额外芯片面积的缓冲区。第三个先前的解决方案涉及使用应力克服来自取向的驱动电流降低。然而，这种方法在尺寸缩小的器件几何形状上难以实现，因为可能没有足够的空间用于源极/漏极应力源。
根据本文描述的并且解决上面概述的一个或多个问题的一个或多个实施例，CMOS架构中的NMOS器件具有纳米线(NW)器件架构，而CMOS架构中的PMOS器件具有三栅极(TG)器件架构。在一个这样的实施例中，PMOS TG器件或finFET器件与NMOS NW或纳米带(NR)器件一起制造在(100)取向的硅晶圆上。(100)全局取向对于PMOS TG器件驱动电流和NMOS NW驱动电流都可以是最佳的。在某些实施例中，相对于单一晶圆取向和单个器件类型选项实现了改进的驱动电流。另外，相对于混合取向选项，可以使用较小的管芯面积。此外，可以不需要大的应力源(尽管会理解仍然可以包括它们)。
因此，如下面结合图1、2A、2B、3A-3C和4A-4H更详细地描述的，本文描述的实施例包括在共同取向的衬底上的基于NW器件架构的NMOS器件和基于TG(或鳍状物)架构的PMOS器件的组合。应该理解，对于现有技术的实施方式，NMOS和PMOS器件通常是NW架构或TG架构，而不是两者的组合。
在本文描述的概念的示例性实施方式中，图1示出了根据本发明实施例的通用处理方案，其示出了与PMOS TG制造途径(b)相比的NMOS纳米线制造途径(a)，二者均在公共衬底上执行。作为概述，根据本发明的实施例，基于现有技术的取代栅极纳米线工艺，在单个工艺流程中制造NMOS和PMOS器件二者。在示例性的这种工艺中，使用牺牲硅锗半导体层来分离单独的硅纳米线，以提供可用于下面描述的混合CMOS器件制造工艺的起始鳍状物结构。参考图1，可以理解，所示的视图是在相应的NMOS和PMOS制造流程的沟道区中示出的横截面图。还应该理解，示例性的材料是为了说明的目的而描述的，但不限于此。例如，可以使用交替半导体层的其他适当组合来形成可以经历图1的处理方案的鳍状物，例如选自硅、锗、硅锗或III-V族材料的各种组合的材料。还应该理解，在一些实施例中，对于互补器件类型可以交换NMOS和PMOS工艺流程。
参考图1的操作(i)，NMOS(途径(a))和PMOS(途径(b))处理二者均开始于制造分别形成在硅衬底100A或100B上的交替硅层104A或104B和硅锗层106A或106B的鳍状物102A或102B。在鳍状物102A或102B上分别形成虚拟电介质层108A或108B和虚拟栅电极(例如多晶硅虚拟栅电极)110A或110B。掩模层112B形成在PMOS途径中的叠层上，但不形成在NMOS途径中。
参考图1的操作(ii)，NMOS(途径(a))制造方案涉及去除沟道区中的虚拟电介质层108A和虚拟栅电极110A。随后，在沟道区中去除硅锗层106A，留下硅层104A并最终用作有源沟道区(称为线化的过程)。然而，PMOS(途径(b))制造方案中的掩模112B阻止沟道区中的虚拟电介质层108B和虚拟栅电极110B的去除，并因此阻止硅锗层106B的去除。
参考图1的操作(iii)和(iv)，NMOS(途径(a))制造方案涉及用掩模114A掩盖露出的硅层104A。然而，去除了在PMOS(途径(b))制造方案中较早使用的掩模112B。另外，在沟道区中去除虚拟电介质层108B和虚拟栅电极110B。然而，不同于NMOS处理方案，如图1的操作(iv)的途径(b)中所示，硅锗层106B保留在沟道区中。
参考图1的操作(v)，在途径(a)中，将掩模114A从硅层104A去除，以提供用于半导体器件制造的纳米线沟道区。如下面结合图4A-4H所描述的，进一步的处理形成可以涉及在NMOS器件的沟道区中的纳米线104A周围的栅电极制造。在途径(b)中，鳍状物102B经受退火工艺，其导致锗从硅锗层106B扩散到硅层104B中。在一个实施例中，如图1的操作(v)的途径(b)所示，得到均匀的硅锗鳍状物116B。在一个实施例中，退火工艺是形成氧化物层118B并相对于鳍状物102B减薄鳍状物116B的氧化工艺，同样如图1的操作(v)的途径(b)中所示。如下面结合图4A-4H所描述的，进一步的处理形成可以涉及PMOS器件的沟道区中的鳍状物116B上的栅电极制造(如果形成，可以在去除氧化物层118B之后执行)。
在一个实施例中，在使鳍状物102B经受退火工艺时，均匀硅锗鳍状物116B是基本上均质的硅锗半导体鳍状物。即，将混合硅锗层和硅层的效果执行到至少在电学上鳍状物作为单一半导体材料的程度。原子级上的实际混合可能是不完全混合；然而，在一些实施例中，实现了完全混合(例如，在形成精确均质的硅锗半导体鳍状物的情况下)。可以理解的是，相对于硅锗层数量的硅层数量以及硅锗层的起始锗组分可以针对最终的均质硅锗鳍状物中的某个锗组分来调整。
因此，再次参考图1的操作(v)的途径(b)，PMOS器件制造方法包括在沟道区中混合交替的第一半导体层和第二半导体层的部分以在沟道区中形成均质的半导体鳍状物。在一个实施例中，混合交替的第一半导体层和第二半导体层的部分包括对交替的第一半导体层和第二半导体层进行退火。在一个实施例中，混合交替的第一半导体层和第二半导体层的部分包括氧化沟道区中的交替的第一半导体层和第二半导体层的部分。在具体的这种实施例中，氧化沟道区中的交替的第一半导体层和第二半导体层的部分包括在沟道区中的鳍状物结构上形成氧化物层，并且该方法还包括在形成永久栅电极叠层之前，去除氧化物层。
再次参考图1的操作(v)的途径(b)，可以将有源器件限制在水平面120之上的水平面。例如，在实施例中，在大致水平面120处相邻于衬底102B部分形成浅沟槽隔离结构，并且将栅极形成限制在水平面120上方的鳍状物部分。
作为实施本文描述的制造方法的一些结构性分支的示例，图2A示出了根据本发明实施例的基于NMOS纳米线的半导体结构的三维横截面图。图2B示出了根据本发明实施例的沿着a-a'轴截取的图2A的基于纳米线的半导体结构的横截面沟道视图。图2C示出了根据本发明实施例的沿着b-b'轴截取的图2A的基于纳米线的半导体结构的横截面间隔件视图。图2C’示出了根据本发明实施例的沿着b-b'轴截取的图2A的基于纳米线的半导体结构的另一个实施例的横截面间隔件视图。
参考图2A，NMOS半导体器件200包括设置在衬底202上方的一个或多个竖直堆叠的纳米线(204组)。本文的实施例针对单线器件和多线器件。作为示例，出于说明的目的示出了具有纳米线204A、204B和204C的基于三个纳米线的NMOS器件。为了便于描述，使用纳米线204A作为示例，其中描述仅集中在纳米线中的一个上。应该理解的是，在描述一个纳米线的属性的情况下，基于多个纳米线的实施例对于每个纳米线可以具有相同的属性。
参考图2A和图2B，纳米线204中的每一个(例如204A、204B和204C)包括设置在纳米线中的沟道区206。沟道区206具有长度(L)。栅电极叠层208围绕每个沟道区206的整个周边。栅电极叠层208包括栅电极以及设置在沟道区206和栅电极之间的栅极电介质层(此处未示出不同的栅电极和栅极电介质层，但是在下面更详细地描述)。沟道区206是不连续的，因为其完全被栅极电极叠层208围绕，而没有任何中间材料，例如下面的衬底材料或上覆沟道制造材料。因此，在具有多个纳米线204(例如纳米线204A、204B和204C)的实施例中，纳米线的沟道区206相对于彼此也是分离的。然而，应理解的是，在一些实施例中，最下面的一个或多个线可以不是完全不连续的，并且可以在线叠层的底部部分处具有类似三栅极的架构。
再次参考图2A，纳米线204中的每一个耦合到设置在沟道区206的任一侧上的公共源极区210和漏极区212。在一个实施例中，公共源极区210和漏极区212是半导体区域。尽管没有示出，但是在公共源极区/漏极区210/212上可以形成一对导电触点。应该理解，在替代实施例中，源极区和漏极区是纳米线的分离区域。在这样的实施例中，可以形成源极触点和漏极触点以分别围绕每个纳米线的源极区和漏极区。
共同参考图2A和图2C，在一个实施例中，半导体器件200还包括一对间隔件216。间隔件216设置在栅电极叠层208与公共源极区210和漏极区212之间。在实施例中，与具有不同的外部和内部间隔件相反，这对间隔件216中的每一个是连续的间隔件。在一个这样的实施例中，这对间隔件216中的每个间隔件包括沿着栅电极叠层208的侧壁设置并围绕每个竖直叠置的纳米线204的分离部分的连续材料。
共同地参考图2A和2C’，在另一个实施例中，间隔件216不包围纳米线204的分离部分。相反，居间牺牲材料部分299(例如硅纳米线之间的硅锗部分，与结合图1描述的材料一致)在纳米线处理之后保留(例如，在牺牲材料部分299的去除受到蚀刻限制或所使用的处理集成方案的性质的阻碍的情况下)。
作为实施本文描述的制造方法的一些结构性分支的一部分的图2A的补充示例，图3A示出了根据本发明实施例的基于PMOS鳍状物的半导体结构的三维横截面视图。图3B示出了根据本发明实施例的沿着a-a'轴截取的图3A的基于鳍状物的半导体结构的横截面沟道视图。
参考图3A和3B，PMOS半导体器件300包括设置在衬底202上方的鳍状物304。鳍状物304包括沟道区306。沟道区306具有长度(L)。栅电极叠层308围绕沟道区306的整个周边(例如顶表面和侧表面)。栅电极叠层308包括栅电极以及设置在沟道区306和栅电极之间的栅极电介质层(此处未示出不同的栅电极和栅极电介质层，但是在下面更详细地描述)。
再次参考图3A，鳍状物304耦合到设置在沟道区306的任一侧上的源极区310和漏极区312。在一个实施例中，源极区310和漏极区312是半导体区域。尽管没有示出，但是可以在源极区/漏极区310/312上形成一对导电触点。再次参考图3A，在一个实施例中，半导体器件300还包括一对间隔件316。间隔件316设置在栅电极叠层308与源极区310和漏极区312之间。
参考图2A和图3A，衬底202可以由适合于半导体器件制造的材料构成。在一个实施例中，衬底202包括由可以包括但不限于硅、锗、硅-锗或III-V族化合物半导体材料的单晶材料构成的下体衬底。在一个实施例中，由可以包括但不限于二氧化硅、氮化硅或氮氧化硅的材料构成的上绝缘体层203设置在下体衬底上。因此，结构200和300可以由起始的绝缘体上半导体衬底制造。可替换地，结构200和300直接由体衬底形成，并且局部氧化用于形成电绝缘部分以代替上述的上绝缘体层。在另一个可替换实施例中，结构200和300直接由体衬底形成，并且掺杂可以用于分别在其上形成电隔离的有源区域，例如纳米线和鳍状物。
如对于典型的集成电路将理解的，可以在单个公共衬底202上制造N沟道和P沟道晶体管以形成CMOS集成电路。根据本文描述的实施例，NMOS器件是例如与结构200(即，基于纳米线的器件)相关地描述的那些，并且PMOS器件是例如与结构300(即，基于鳍状物的器件)相关地描述的那些。然而，在可替换的实施例中，PMOS器件是例如与结构200(即，基于纳米线的器件)相关地描述的那些，并且NMOS器件是例如与结构300(即，基于鳍状物的器件)相关地描述的那些。
参考图2A，在一个实施例中，纳米线204的尺寸可以确定为线或带，并且可以具有方形角或圆角。在一个实施例中，纳米线204是单晶的。例如，对于硅纳米线204，单晶纳米线可以基于(100)全局取向，例如在z方向上具有<100>平面。应该理解，也可以考虑其他取向。在一个实施例中，从端部横截面的角度来看，纳米线204的尺寸是纳米级的。例如，在具体实施例中，每个纳米线204的最小尺寸小于约20纳米。在一个实施例中，纳米线204由应变材料组成，特别是在沟道区206中。在一个实施例中，纳米线204A-204C是单轴应变纳米线。在NMOS的情况下，单轴应变纳米线或多个纳米线可以用拉伸应变来单轴应变。每个纳米线204A-204C的宽度和高度显示为大致相同，然而，它们无需如此。例如，在另一个实施例(未示出)中，纳米线204A-204C的宽度基本上大于高度。在具体实施例中，宽度比高度大约大2-10倍。具有这种几何形状的纳米线可以被称为纳米带。在可替换的实施例中(同样未示出)，纳米带竖直取向。即，纳米线204A-204C中的每一个都具有宽度和高度，宽度基本上小于高度。
参考图3A，在一个实施例中，鳍状物304可以具有方形角或圆角。在一个实施例中，鳍状物304是单晶的。例如，单晶鳍状物304可以基于(100)全局衬底取向，例如在z方向上具有<100>平面。应该理解，也可以考虑其他取向。在一个实施例中，从端部横截面的角度来看，鳍状物304的尺寸是纳米级的。例如，在具体实施例中，每个鳍状物304的最小尺寸小于约20纳米。在一个实施例中，鳍状物304由应变材料组成，特别是在沟道区306中。在一个实施例中，鳍状物304是单轴应变鳍状物。在PMOS的情况下，单轴应变鳍状物可以用压缩应变来单轴应变。
再次参考图2A和图3A，在一个实施例中，栅电极叠层208或308的栅电极由金属栅极构成，并且栅极电介质层由高K材料构成。例如，在一个实施例中，栅极电介质层由诸如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸钡锶、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钽、铌酸锌铅或其组合的材料构成。此外，一部分栅极电介质层可以包括本征氧化物层，其由纳米线104的顶部几层形成。在一个实施例中，栅极电介质层由高k顶部和由半导体材料的氧化物构成的下部组成。在一个实施例中，栅极电介质层由氧化铪的顶部和二氧化硅或氮氧化硅的底部组成。
在一个实施例中，栅电极由金属层组成，例如但不限于，金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍、或导电金属氧化物。在一个特定实施例中，栅电极由在金属功函数设定层上形成的非功函数设定填充材料组成。在一个实施例中，栅极叠层208的栅电极是N型栅电极，而栅极叠层308的栅电极是P型栅电极。
在一个实施例中，源极区210或310和漏极区212或312是嵌入的源极区和漏极区，例如纳米线或鳍状物的至少一部分分别被去除并由源极/漏极材料区域替代，如图2A和3A所示。在一个实施例中，源极区210或310和漏极区212或312是半导体区域。在一个这样的实施例中，半导体区域从纳米线204(或鳍状物304)的端部和/或从下面的体半导体衬底的暴露部分外延生长。在一个实施例中，源极区210或310和漏极区212或312由诸如但不限于硅、锗、硅锗或III-V族材料的材料构成。在一个实施例中，源极区210或310和漏极区212或312掺杂有杂质原子。在一个实施例中，源极区210或310和漏极区212或312由与沟道材料不同的材料(例如，不同于纳米线204或鳍状物304的材料)构成。
再次参考图2A和图3A，在一个实施例中，间隔件216或316由绝缘电介质材料组成，例如但不限于二氧化硅、氮氧化硅或氮化硅。在一个实施例中，上覆源极/漏极触点(未示出)由金属物质制造。金属物质可以是诸如镍或钴的纯金属，或者可以是合金，例如金属-金属合金或者金属-半导体合金(例如硅化物材料)。
再次参考图2A和图3A，可以理解的是，可以制造额外的电触点和互连布线，以将例如200和300的器件集成到集成电路中。
在另一方面，可以使用牺牲或取代栅极工艺来接近沟道区以形成纳米线器件和互补鳍状物器件。作为示例，图4A-4H示出了根据本发明实施例的代表制造互补半导体纳米线和鳍状物结构的方法中的各个操作的三维横截面视图。
参考图4A，NMOS和PMOS器件公共的起始结构400包括形成在半导体衬底402上方的鳍状物411。鳍状物411包括埋入部分413和突出部分412。突出部分412包括有源线形成层404和408，诸如硅线形成层。第一牺牲释放层406(诸如第一硅锗牺牲释放层)设置在有源线形成层404和408之间。第二牺牲释放层410(诸如第二硅锗牺牲释放层)设置在有源线形成层404和鳍状物411的埋入部分413之间。在一个实施例中，在鳍状物411的埋入部分413的任一侧上形成隔离材料区域414(诸如氧化硅区域)，但是如图4A所示，突出部分412保持电耦合到衬底402。然而，在其它实施例中，应理解的是，在制造块体器件的情况下，随后形成的永久栅极叠层可以通过在鳍状物图案化之后形成的浅沟槽隔离(STI)区与半导体衬底402隔离。可替换地，随后形成的永久栅极叠层可以通过底部栅极隔离(BGI)结构与半导体衬底402隔离，底部栅极隔离(BGI)结构可以在永久栅极叠层制造时制造。
再次参考图4A，在一个实施例中，然后，用于NMOS器件的纳米线最终可以通过首先堆叠有源和牺牲材料，然后蚀刻所需的鳍状物叠层，然后进行隔离材料沉积、平面化和蚀刻以及至少在沟道区中最终去除牺牲材料来形成。在所描述的具体示例中，考虑了两个硅纳米线的形成。如下所述，互补的PMOS器件最终可以通过对有源和牺牲材料进行退火以形成均质的鳍状物来形成。
图4B示出了牺牲栅极堆叠材料沉积和栅极图案化之后的图4A的结构。在示出三个栅极结构的形成的具体示例中，图4B示出了鳍状物411的突出部分412，其上设置有三个牺牲栅极416A、416B和416C。在一个这样的实施例中，三个牺牲栅极416A、416B和416C由牺牲栅极氧化物层和牺牲多晶硅栅极层组成，所述牺牲栅极氧化物层和牺牲多晶硅栅极层例如被均厚沉积并且利用等离子体蚀刻工艺图案化。应该理解的是，三个牺牲栅极416A、416B和416C的图案化使得鳍状物411的突出部分412的源极区和漏极区418暴露。还应当理解，虽然没有示出，但是可以沿着三个牺牲栅极416A、416B和416C中的每一个的侧壁形成绝缘间隔件。
图4C示出了在制造源极和漏极结构428以及在三个牺牲栅极416A、416B和416C之间形成层间电介质层区域420之后的图4B的结构。源极和漏极结构428的制造可以简单地涉及对由三个牺牲栅极416A、416B和416C暴露的区域418(如图4B所示)进行掺杂，可以涉及去除区域418和再生长半导体材料，或者可以涉及在区域418上生长另外的半导体材料。在一个实施例中，源极和漏极结构428的掺杂可以原位进行或者在外延生长之后进行。
图4D示出在去除三个牺牲栅极416A、416B和416C之后的图4C的结构。例如，在一个实施例中，在去除三个牺牲栅极416A、416B和416C之前，沉积氧化物并使其平坦化(例如，以形成层间电介质层区域420)。这样的层间电介质层区域420覆盖源极和漏极结构428。然后在不损坏相邻结构的情况下执行牺牲栅极416A、416B和416C的去除，从而暴露出沟道区432。
图4E示出了对于PMOS器件的在形成均质半导体鳍状物440之后的图4D的结构。因此，在PMOS器件的沟道区432中提供了暴露鳍状物440部分。鳍状物440的形成可以如上结合图1的途径(b)所述的执行。
图4F示出了对于NMOS器件的在去除暴露在鳍状物411的突出部分412的沟道区432中的第一牺牲释放层406和第二牺牲释放层410的部分之后的图4D的结构。该去除在有源线形成层404和408之间以及有源线形成层404和鳍状物411的埋入部分413之间形成间隔434。
在一个实施例中，诸如羧酸/硝酸/HF化学物质和柠檬酸/硝酸/HF的蚀刻化学物质可用于选择性蚀刻暴露于鳍状物411的突出部分412的沟道区432中的第一和第二硅锗牺牲释放层的部分(对于硅有源线有选择性)。可替换地，可以使用各向同性的干法蚀刻。在一个实施例中，在沟道区432中形成的有源线形成层404和408的所得分离部分将最终成为基于纳米线的器件中的沟道区。因此，在图4F所示的工艺阶段，可以执行沟道设计或调节。例如，在一个实施例中，随后使用氧化和蚀刻工艺减薄图4F中所示的有源线形成层404和408的分离部分。
图4G示出了对于PMOS的在沟道区432中的鳍状物440的部分上形成永久栅极叠层450之后的图4E的结构。图4H示出了对于NMOS的在沟道区432中的有源线形成层404和408的部分上形成永久栅极叠层460之后的图4F的结构。
参考图4G和图4H两者，在一个实施例中，栅极叠层450或460包括例如由原子层沉积(ALD)形成的高k栅极电介质层。在一个实施例中，栅极叠层450或460进一步包括例如通过在沟道区432中沉积金属(或含金属材料)或金属叠层(或含堆叠金属的材料)而形成的金属栅电极。应该理解的是，NMOS器件和PMOS器件二者的进一步制造可以涉及到源极和漏极结构428和/或到栅电极叠层450或460的导电触点的形成。
根据本发明的实施例，在图5中示出的针对NMOS和PMOS沟道迁移率的绘图500中，本文描述的实施方式的优点是显而易见的。参考图5的绘图500，使用kp能带结构从量子迁移率模拟来计算迁移率。根据晶圆表面和切口取向对条进行分组，这可以在每组上面的标签中读取。可以看出，在选择(001)/<110>晶圆取向的情况下，实现了PMOS TG和NMOS NW的所有可能取向的最高迁移率。然而，在仅在同一晶圆上使用NMOS和PMOS TG器件的情况下，NMOS TG晶圆实现了在(1-10)/<110>晶圆上观察到的迁移率的不到50％。相反，如果同时使用NMOS和PMOS NW器件，与PMOS TG相比，PMOS迁移率下降超过30％。
在一个实施例中，实施PMOS TG架构的另一个重要原因是随着鳍状物宽度(WSi)的缩放，PMOS迁移率不断提高。图6是根据本发明实施例的根据鳍状物宽度(WSi)的PMOS迁移率的绘图600。参考图6的绘图600，迁移率模拟显示，对于具有(001)/[110]取向的所有PMOS模拟，观察到迁移率的增加，而与所施加的沟道应力或用Ge代替Si无关。
图7是根据本发明实施例的根据鳍状物宽度(WSi)的NMOS迁移率的绘图700。参考图7的绘图700，与绘图600的结果相反，无论选择何种取向，当WSi缩放到6nm以下时都观察到NMOS迁移率降低。应该理解，尽管上述模拟显示出迁移率，但改进也反映在有效质量上。因此，如果沟道中的电荷传输接近弹道极限，则本发明的优点仍然保持。模拟显示了(100)/<011>硅晶圆的最佳NMOS NW迁移率和质量以及最佳PMOS TG迁移率和质量。
图8示出了根据本发明的一个实施方式的计算设备800。计算设备800容纳板802。板802可以包括多个部件，包括但不限于，处理器804和至少一个通信芯片806。处理器804物理且电耦合到板802。在一些实施方式中，至少一个通信芯片806也物理且电耦合到板802。在进一步的实施方式中，通信芯片806是处理器804的一部分。
取决于其应用，计算设备800可以包括其他部件，其可以或可以不物理且电耦合到板802。这些其他部件包括但不限于，易失性存储器(例如，DRAM)、非易失性存储器(例如ROM)、闪存、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)设备、指南针、加速度计、陀螺仪、扬声器、相机和大容量储存设备(例如，硬盘驱动器、光盘(CD)、数字多用途盘(DVD)等等)。
通信芯片806实现了无线通信，用于往来于计算设备800的数据传输。术语“无线”及其派生词可以用于描述可以通过非固态介质借助使用调制电磁辐射传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关设备不包含任何导线，尽管在一些实施例中它们可以不包含。通信芯片806可以实施多个无线标准或协议中的任意一个，包括但不限于，Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物，以及被指定为3G、4G、5G及更高级的任何其他无线协议。计算设备800可以包括多个通信芯片806。例如，第一通信芯片806可以专用于较近距离无线通信，例如Wi-Fi和蓝牙，第二通信芯片806可以专用于较远距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算设备800的处理器804包括封装在处理器804内的集成电路管芯。在本发明的一些实施方式中，处理器的集成电路管芯包括一个或多个器件，例如根据本发明的实施方式构成的MOS-FET器件。术语“处理器”可以指代任何设备或设备的部分，其处理来自寄存器和/或存储器的电子数据，将该电子数据转变为可以存储在寄存器和/或存储器中的其他电子数据。
通信芯片806还包括封装在通信芯片806内的集成电路管芯。根据本发明的另一个实施方式，通信芯片的集成电路管芯包括一个或多个器件，例如根据本发明的实施方式构成的MOS-FET器件。
在进一步的实施方式中，容纳在计算设备800中的另一个部件可以包含集成电路管芯，其包括一个或多个器件，例如根据本发明的实施方式构成的MOS-FET器件。
在各个实施方式中，计算设备800可以是膝上型电脑、上网本电脑、笔记本电脑、超级本电脑、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描器、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、或数码摄像机。在进一步的实施方式中，计算设备800可以是处理数据的任何其他电子设备。
图9示出了包括本发明的一个或多个实施例的中介层900。中介层900是用于将第一衬底902桥接到第二衬底904的居间衬底。第一衬底902可以是例如集成电路管芯。第二衬底904可以是例如存储器模块、计算机主板或另一集成电路管芯。通常，中介层900的目的是将连接扩展到更宽的间距或者将连接重新路由到不同的连接。例如，中介层900可以将集成电路管芯耦合到球栅阵列(BGA)906，其随后可耦合到第二衬底904。在一些实施例中，第一衬底902和第二衬底904附接到中介层900的相反侧。在其他实施例中，第一衬底902和第二衬底904附接到中介层900的同一侧。并且在另外的实施例中，通过中介层900将三个或更多个衬底相互连接。
中介层900可以由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或如聚酰亚胺的聚合物材料形成。在进一步的实施方式中，中介层可以由交替的刚性或柔性材料形成，其可以包括上述用于半导体衬底的相同材料，例如硅、锗、以及其它III-V族和IV族材料。
中介层可以包括金属互连908和过孔910，包括但不限于穿硅过孔(TSV)912。中介层900还可以包括嵌入器件914，包括无源器件和有源器件。这样的器件包括但不限于电容器、去耦电容器、电阻器、电感器、保险丝、二极管、变压器、传感器和静电放电(ESD)器件。也可以在中介层900上形成诸如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件之类的更复杂的器件。根据本发明的实施例，本文公开的装置或过程可以用于制造中介层900。
因此，本发明的实施例包括混合三栅极和纳米线CMOS器件架构及制造混合三栅极和纳米线CMOS器件架构的方法。
在一个实施例中，一种半导体结构包括第一导电类型的半导体器件。第一导电类型的半导体器件包括设置在衬底上方的多个竖直堆叠的纳米线，纳米线中的每一个纳米线具有分离沟道区，围绕多个竖直堆叠的纳米线的分离沟道区中的每一个的第一导电类型的公共栅电极叠层，以及在多个竖直堆叠的纳米线的分离沟道区的任一侧上的第一导电类型的源极区和漏极区。半导体结构还包括与第一导电类型相反的第二导电类型的半导体器件。第二半导体器件包括设置在衬底上方的半导体鳍状物，半导体鳍状物具有带有顶表面和侧表面的沟道区，设置在半导体鳍状物的沟道区的顶表面和侧表面上的第二导电类型的栅电极叠层以及在半导体鳍状物的沟道区的任一侧上的第二导电类型的源极区和漏极区。
在一个实施例中，所述多个竖直堆叠的纳米线是第一半导体材料的多个竖直堆叠纳米线，并且所述半导体鳍状物是不同于所述第一半导体材料的第二半导体材料的半导体鳍状物。
在一个实施例中，第一半导体材料是硅，并且第二半导体材料是硅锗。
在一个实施例中，多个竖直堆叠的纳米线是多个竖直堆叠的硅纳米线。
在一个实施例中，半导体鳍状物是硅锗半导体鳍状物。
在一个实施例中，半导体鳍状物是实质上均质的硅锗半导体鳍状物。
在一个实施例中，半导体鳍状物是精确均质的硅锗半导体鳍状物。
在一个实施例中，第一导电类型的源极区和漏极区是多个竖直堆叠的纳米线的所有分离沟道区公共的一对源极区和漏极区。
在一个实施例中，第一导电类型的源极区和漏极区是多个分离源极区和漏极区对，每个对应于纳米线中的一个的分离沟道区。
在一个实施例中，半导体结构进一步包括在第一导电类型的公共栅电极叠层的任一侧上的第一对电介质间隔件以及在第二导电类型的栅电极叠层的任一侧上的第二对电介质间隔件。
在一个实施例中，第一导电类型的公共栅电极叠层包括设置在多个竖直堆叠的硅纳米线的每个分离沟道区上并且围绕每个分离沟道区的第一高k栅极电介质层，并且第二导电类型的栅电极叠层包括设置在半导体鳍状物的沟道区的顶表面和侧表面上的第二高k栅极电介质层。
在一个实施例中，第一导电类型的公共栅电极叠层还包括设置在第一高k栅极电介质层上的第一金属栅极，并且第二导电类型的栅电极叠层还包括设置在第二高k栅极电介质层上的第二金属栅极。
在一个实施例中，第一导电类型的半导体器件是NMOS半导体器件，并且第二导电类型的半导体器件是PMOS半导体器件。
在一个实施例中，一种制造半导体器件的方法包括在衬底上方形成鳍状物结构，鳍状物结构包括交替的第一半导体层和第二半导体层。该方法还包括在鳍状物结构上形成牺牲栅极叠层。该方法还包括形成与牺牲栅极叠层相邻的层间电介质区域。该方法还包括去除牺牲栅极叠层以暴露鳍状物结构的沟道区。该方法还包括混合沟道区中的交替的第一半导体层和第二半导体层，以在沟道区中形成均质的半导体鳍状物。该方法还包括在沟道区中的均质半导体鳍状物上方形成永久栅电极叠层。
在一个实施例中，混合交替的第一半导体层和第二半导体层的部分包括对交替的第一半导体层和第二半导体层进行退火。
在一个实施例中，混合交替的第一半导体层和第二半导体层的部分包括氧化沟道区中的交替的第一半导体层和第二半导体层的部分。
在一个实施例中，氧化沟道区中交替的第一半导体层和第二半导体层的部分包括在沟道区中的鳍状物结构上形成氧化物层，并且该方法还包括在形成永久栅电极叠层之前，去除氧化物层。
在一个实施例中，混合交替的第一半导体层和第二半导体层的部分包括混合硅层和硅锗层。
在一个实施例中，一种制造半导体结构的方法包括在衬底上方形成第一鳍状物结构和第二鳍状物结构，所述第一鳍状物结构和所述第二鳍状物结构各自包括交替的第一半导体层和第二半导体层。该方法还包括在第一鳍状物结构上形成第一牺牲栅极叠层并且在第二鳍状物结构上形成第二牺牲栅极叠层。该方法还包括形成与第一和第二牺牲栅极叠层相邻的层间电介质区域。该方法还包括去除第一牺牲栅极叠层以暴露第一鳍状物结构的沟道区。该方法还包括去除第一鳍状物结构的沟道区中的第二半导体层的部分。该方法还包括去除第二牺牲栅极叠层以暴露第二鳍状物结构的沟道区。该方法还包括在第二鳍状物结构的沟道区中混合交替的第一半导体层和第二半导体层以在第二鳍状物结构的沟道区中形成均质的半导体鳍状物。该方法还包括形成围绕第一鳍状物结构的沟道区中的每个第一半导体层的分离部分的第一永久栅电极叠层。该方法还包括在第一鳍状物结构的沟道区中的均质半导体鳍状物上方形成第二永久栅电极叠层。
在一个实施例中，去除第一鳍状物结构的第二半导体层的部分包括使用湿法蚀刻工艺对硅层有选择性地去除硅锗层的部分，所述湿法蚀刻工艺利用选自以下组成的组的组合物：羧酸/硝酸/HF水溶液和柠檬酸/硝酸/HF水溶液。
在一个实施例中，混合第二鳍状物结构的交替的第一半导体层和第二半导体层的部分包括对第二鳍状物结构的交替的第一半导体层和第二半导体层进行退火。
在一个实施例中，混合第二鳍状物结构的交替的第一半导体层和第二半导体层的部分包括氧化第二鳍状物结构的沟道区中的交替的第一半导体层和第二半导体层的部分。
在一个实施例中，氧化第二鳍状物结构的沟道区中的交替的第一半导体层和第二半导体层的部分包括在沟道区中的第二鳍状物结构上形成氧化物层，并且该方法还包括：在形成第二永久栅电极叠层之前，去除氧化物层。
在一个实施例中，混合第二鳍状物结构的交替的第一半导体层和第二半导体层的部分包括混合硅层和硅锗层。
在一个实施例中，该方法进一步包括从第一鳍状物结构形成NMOS器件，并且从第二鳍状物结构形成PMOS器件。

Claims (25)

1.一种半导体结构，包括：
第一导电类型的半导体器件，所述第一导电类型的半导体器件包括：
设置在衬底上方的多个竖直堆叠的纳米线，所述纳米线中的每一个纳米线包括分离沟道区；
第一导电类型的公共栅电极叠层，围绕所述多个竖直堆叠的纳米线的分离沟道区中的每一个；及
在所述多个竖直堆叠的纳米线的分离沟道区的任一侧上的第一导电类型的源极区和漏极区；及
与所述第一导电类型相反的第二导电类型的半导体器件，所述第二半导体器件包括：
设置在所述衬底上方的半导体鳍状物，所述半导体鳍状物具有带有顶表面和侧表面的沟道区；
设置在所述半导体鳍状物的沟道区的顶表面和侧表面上的第二导电类型的栅电极叠层；以及
在所述半导体鳍状物的沟道区的任一侧上的第二导电类型的源极区和漏极区。
2.根据权利要求1所述的半导体结构，其中，所述多个竖直堆叠的纳米线是第一半导体材料的多个竖直堆叠纳米线，并且其中，所述半导体鳍状物是不同于所述第一半导体材料的第二半导体材料的半导体鳍状物。
3.根据权利要求2所述的半导体结构，其中，所述第一半导体材料是硅，并且所述第二半导体材料是硅锗。
4.根据权利要求1所述的半导体结构，其中，所述多个竖直堆叠的纳米线是多个竖直堆叠的硅纳米线。
5.根据权利要求1所述的半导体结构，其中，所述半导体鳍状物是硅锗半导体鳍状物。
6.根据权利要求5所述的半导体结构，其中，所述半导体鳍状物是实质上均质的硅锗半导体鳍状物。
7.根据权利要求5所述的半导体结构，其中，所述半导体鳍状物是精确均质的硅锗半导体鳍状物。
8.根据权利要求1所述的半导体结构，其中，所述第一导电类型的源极区和漏极区是所述多个竖直堆叠的纳米线的所有分离沟道区公共的一对源极区和漏极区。
9.根据权利要求1所述的半导体结构，其中，所述第一导电类型的源极区和漏极区是多个分离源极区和漏极区对，每个对应于纳米线中的一个的分离沟道区。
10.根据权利要求1所述的半导体结构，还包括：
在所述第一导电类型的公共栅电极叠层的任一侧上的第一对电介质间隔件；以及
在所述第二导电类型的栅电极叠层的任一侧上的第二对电介质间隔件。
11.根据权利要求1所述的半导体结构，其中，所述第一导电类型的公共栅电极叠层包括设置在多个竖直堆叠的硅纳米线的每个分离沟道区上并且围绕每个分离沟道区的第一高k栅极电介质层，并且所述第二导电类型的栅电极叠层包括设置在所述半导体鳍状物的沟道区的顶表面和侧表面上的第二高k栅极电介质层。
12.根据权利要求11所述的半导体结构，其中，所述第一导电类型的公共栅电极叠层还包括设置在所述第一高k栅极电介质层上的第一金属栅极，并且所述第二导电类型的栅电极叠层还包括设置在所述第二高k栅极电介质层上的第二金属栅极。
13.根据权利要求1所述的半导体结构，其中，所述第一导电类型的半导体器件是NMOS半导体器件，并且所述第二导电类型的半导体器件是PMOS半导体器件。
14.一种制造半导体器件的方法，所述方法包括：
在衬底上方形成鳍状物结构，所述鳍状物结构包括交替的第一半导体层和第二半导体层；
在所述鳍状物结构上形成牺牲栅极叠层；
形成与所述牺牲栅极叠层相邻的层间电介质区域；
去除所述牺牲栅极叠层以暴露所述鳍状物结构的沟道区；
混合沟道区中的交替的第一半导体层和第二半导体层，以在所述沟道区中形成均质半导体鳍状物；并且
在所述沟道区中的均质半导体鳍状物上方形成永久栅电极叠层。
15.根据权利要求14所述的方法，其中，混合交替的第一半导体层和第二半导体层的部分包括对所述交替的第一半导体层和第二半导体层进行退火。
16.根据权利要求14所述的方法，其中，混合交替的第一半导体层和第二半导体层的部分包括氧化所述沟道区中的交替的第一半导体层和第二半导体层的部分。
17.根据权利要求16所述的方法，其中，氧化所述沟道区中交替的第一半导体层和第二半导体层的部分包括在所述沟道区中的鳍状物结构上形成氧化物层，并且其中，所述方法还包括：
在形成所述永久栅电极叠层之前，去除所述氧化物层。
18.根据权利要求14所述的方法，其中，混合交替的第一半导体层和第二半导体层的部分包括混合硅层和硅锗层。
19.一种制造半导体结构的方法，所述方法包括：
在衬底上方形成第一鳍状物结构和第二鳍状物结构，所述第一鳍状物结构和所述第二鳍状物结构各自包括交替的第一半导体层和第二半导体层；
在所述第一鳍状物结构上形成第一牺牲栅极叠层并且在所述第二鳍状物结构上形成第二牺牲栅极叠层；
形成与所述第一牺牲栅极叠层和第二牺牲栅极叠层相邻的层间电介质区域；
去除所述第一牺牲栅极叠层以暴露所述第一鳍状物结构的沟道区；
去除所述第一鳍状物结构的沟道区中的第二半导体层的部分；
去除所述第二牺牲栅极叠层以暴露第二鳍状物结构的沟道区；
在所述第二鳍状物结构的沟道区中混合交替的第一半导体层和第二半导体层以在所述第二鳍状物结构的第二个的沟道区中形成均质半导体鳍状物；
形成围绕所述第一鳍状物结构的沟道区中的每个第一半导体层的分离部分的第一永久栅电极叠层；及
在所述第一鳍状物结构的沟道区中的均质半导体鳍状物上方形成第二永久栅电极叠层。
20.根据权利要求19所述的方法，其中，去除所述第一鳍状物结构的第二半导体层的部分包括使用湿法蚀刻工艺对硅层有选择性地去除硅锗层的部分，所述湿法蚀刻工艺利用选自以下组成的组的组合物：羧酸/硝酸/HF水溶液和柠檬酸/硝酸/HF水溶液。
21.根据权利要求19所述的方法，其中，混合所述第二鳍状物结构的交替的第一半导体层和第二半导体层的部分包括对所述第二鳍状物结构的交替的第一半导体层和第二半导体层进行退火。
22.根据权利要求19所述的方法，其中，混合所述第二鳍状物结构的交替的第一半导体层和第二半导体层的部分包括氧化所述第二鳍状物结构的沟道区中的交替的第一半导体层和第二半导体层的部分。
23.根据权利要求22所述的方法，其中，氧化所述第二鳍状物结构的沟道区中的交替的第一半导体层和第二半导体层的部分包括在沟道区中的第二鳍状物结构上形成氧化物层，并且其中，所述方法还包括：
在形成所述第二永久栅电极叠层之前，去除所述氧化物层。
24.根据权利要求19所述的方法，其中，混合所述第二鳍状物结构的交替的第一半导体层和第二半导体层的部分包括混合硅层和硅锗层。
25.根据权利要求19所述的方法，还包括：
从所述第一鳍状物结构形成NMOS器件；及
从所述第二鳍状物结构形成PMOS器件。
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