CN104584224B - 具有锗有源层及其下方的寄生漏电屏障层的半导体器件 - Google Patents

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Abstract

描述了具有锗有源层及其下方的寄生漏电屏障层的半导体器件。例如，半导体器件包括布置在衬底上的第一缓冲层。寄生漏电屏障布置在第一缓冲层上。第二缓冲层布置在寄生漏电屏障上。锗有源层布置在第二缓冲层上。栅极电极叠置体布置在锗有源层上。源极区和漏极区布置在寄生漏电屏障之上且位于栅极电极叠置体的任一侧上。

Description

具有锗有源层及其下方的寄生漏电屏障层的半导体器件
技术领域
本发明的实施例涉及半导体器件领域，具体而言，涉及具有锗有源层及其下方的寄生漏电屏障层的半导体器件。
背景技术
近几十年来，集成电路中部件的规模缩小是日益增长的半导体工业背后的驱动力。到越来越小的部件的规模缩小实现了功能单元在半导体芯片的有限基板面上增大的密度。例如，收缩晶体管尺寸允许在芯片上包含增大数量的存储器件，从而能够制造出具有增大容量的产品。但对于更大容量的驱动并非没有问题。优化每一个器件的性能的必要性变得日益显著。
在集成电路器件的制造中，诸如三栅晶体管的多栅晶体管随着器件尺寸不断缩小而变得更为普遍。在传统工艺中，通常在体硅衬底或者绝缘体上硅结构衬底上制造三栅晶体管。在一些情况下，体硅衬底由于其成本较低，并且因为它们实现了不太复杂的三栅制造工艺而是优选的。在其他情况下，绝缘体上硅结构衬底由于它们可以提供减小的漏电而是优选的。
在体硅衬底上，在将金属栅极电极的底部与在晶体管体的底部的源极和漏极延长尖端(即“鳍状物”)对准时，用于三栅晶体管的制造工艺常常遇到问题。当在体衬底上构成三栅晶体管时，为了最佳的栅极控制并减少短沟道效应，需要适当的对准。例如，如果源极和漏极延长尖端比金属栅极电极更深，就会发生穿通效应。可替换地，如果金属栅极电极比源极和漏极延长尖端更深，结果就会是不希望出现的栅极电容寄生。
已经尝试了许多不同技术来减少晶体管的结漏。但在结漏抑制领域中仍需要显著的改进。
附图说明
图1示出了传统半导体器件的横截面图。
图2示出了根据本发明的实施例的具有锗有源层和下方的寄生漏电屏障(leakagebarrier)层的半导体器件的横截面图。
图3示出了根据本发明的实施例的具有锗有源层和下方的寄生漏电屏障层的平面半导体器件的横截面图。
图4示出了根据本发明的实施例的具有锗有源层和下方的寄生漏电屏障层的非平面半导体器件的斜角图。
图5A示出了根据本发明的实施例的基于纳米线的半导体结构的三维横截面图。
图5B示出了根据本发明的实施例的沿a-a’轴的图5A的基于纳米线的半导体结构的横截面沟道视图。
图5C示出了根据本发明的实施例的沿b-b’轴的图5A的基于纳米线的半导体结构的横截面间隔体视图。
图6A-6D示出了根据本发明的实施例的表示制造具有锗纳米线和下方的寄生漏电屏障层的竖直排列的纳米线半导体器件的方法中的不同操作的三维横截面图。
图7示出了根据本发明的一个实施方式的计算设备。
具体实施方式
将说明具有锗有源层及其下方的寄生漏电屏障层的半导体器件。在以下说明中，阐述了多个特定细节，例如特定集成和材料状况，以便体硅对本发明的实施例的透彻理解。对于本领域技术人员来说，显然，本发明的实施例的实践可以无需这些特定细节。在其他实例中，没有说明诸如集成电路设计布局的公知的特征，以免不必要地使得本发明的实施例模糊不清。而且，会理解，附图中所示的不同实施例是说明性表示，不一定按照比例绘制。
以下说明的一个或多个实施例涉及减少锗有源层器件中的寄生漏电的方案和得到的结构。例如，一个或多个实施例对于改进基于锗的纳米线或栅极全包围器件中的性能尤其有效。
为了举例说明本文所述的概念，图1示出了传统半导体器件的横截面图。参考图1，传统器件100包括锗(Ge)沟道区102，借助弛豫的硅锗(SiGe)缓冲层106生长在硅(Si)衬底104上(例如70％的SiGe缓冲区，其逐渐转化为50％的SiGe，并最终达到基本上纯Ge沟道区102)，以管理在Ge与Si之间的晶格失配。但这些SiGe缓冲层106相当导电，因为它们允许在沟道区102下方的区域内，至少在SiGe缓冲层106内，的并行传导。并行传导可以导致器件100中从源极区110到漏极区112的寄生漏电，如由箭头108所示的。注意，图1还示出了隔离区114和栅极电极叠置体116，例如氮化钛(TiN)栅极116B和高k电介质116A电极叠置体116。注意，这种漏电即使在卷绕式或纳米线布置中也会发生，其中包括了布置在底部栅极绝缘层(BGI)结构120上的底部栅极电极叠置体116’。
除了寄生漏电108以外，或者与之相结合地，在隔离区114与基于锗的缓冲层之间形成的较差的分界面会产生显著的表面状态，导致或促成了寄生漏电。不管如何产生的，寄生漏电108都会危害晶体管性能，因为它可以使器件的截止状态漏电降级。最终，这种寄生漏电可以使得制造基于锗的低漏电半导体器件难以实现。
为了解决上述的问题，在一个实施例中，将寄生漏电屏障与基于锗的半导体器件集成在一起。示例性地，图2示出了根据本发明的实施例的具有锗有源层和下方的寄生漏电屏障层的半导体器件的横截面图。
参考图2，半导体器件200包括锗(Ge)沟道区202，借助硅锗(SiGe)缓冲层206A和206B生长在硅(Si)衬底204上(例如70％的SiGe缓冲区206A，其逐渐转化为50％的SiGe206B，并最终达到基本上纯Ge沟道区202)，以管理在Ge与Si之间的晶格失配。将寄生漏电屏障230布置在缓冲层206A与206B之间。半导体器件200还可以包括隔离区214和栅极电极叠置体216，例如氮化钛(TiN)栅极216B和高k电介质216A电极叠置体216。可以形成卷绕式或纳米线布置，其中包括了布置在底部栅极绝缘层(BGI)结构220上的底部栅极电极叠置体216’。源极区和漏极区210和212分别包括在栅极电极叠置体216的两侧，同样如图2中所示的。在一个实施例中，寄生漏电屏障230阻挡了源极区210到漏极区212的漏电路径208，而在图1的器件100中没有阻挡它。
通篇所用的术语纯或实质上纯锗可以用于说明如果不是全部，也是由极为大量的锗组成的锗材料。但应理解，实际上，难以形成100％的纯锗，因此可以包括极小百分比的Si。Si可以作为在Ge的沉积过程中无法避免的杂质或成分而被包含，或者在后沉积处理过程中在扩散时可以“污染”Ge。因而，本文所述的针对Ge沟道的实施例可以包括包含相对少量的，例如“杂质”级的，非Ge原子或核素，例如Si。
在一个实施例中，寄生漏电屏障230包括半导体层，所述半导体层的带隙大于第一缓冲层206A的带隙、大于第二缓冲层206B的带隙，且大于锗有源层202的带隙。以此方式，低漏电通道由较高带隙半导体层阻挡。但在实施例中，寄生漏电屏障230不破坏第一缓冲层206A的有效晶格常数。以此方式，例如在不破坏从衬底204到有源区202的过渡或者在其中不引起缺陷的情况下，保持了从硅衬底到锗有源区的分级。因而，在一个实施例中，形成的诸如硅的较高带隙材料的厚度薄到不足以改变缓冲层206的晶格常数。
在示例性实施例中，衬底204基本上由硅组成，第一缓冲层206A由硅锗组成，第二缓冲层206B由其锗的浓度高于第一缓冲层的硅锗组成(例如50％的Ge相对于30％的Ge)，锗有源层202基本上由锗组成。在一个这种实施例中，寄生漏电屏障230包括基本上由硅或硅锗组成的层，其硅锗中锗的浓度低于第一缓冲层或第二缓冲层(例如约10％的Ge)。在另一个这种实施例中，寄生漏电屏障230包括交替的第一层类型和第二层类型230A和230B，在图2中示出了其示例性分层结构。第一层类型基本上由硅或硅锗组成，硅锗中锗的浓度低于第一缓冲层或第二缓冲层。第二层类型基本上由与第一缓冲层206A相同的材料组成。在一个特定的这种实施例中，第一缓冲层206A大致由Si0.7Ge0.3组成，第二缓冲层大致由Si0.3Ge0.7组成，第一层类型203A基本上由硅组成，并具有大约在1-3纳米范围内中的厚度。每一层的数量可以改变，第一层和最后层的本体也可以改变(即第一或第二层类型)。在示例性实施例中，约3-5个交替的对230A和230B组成寄生漏电屏障230。在可替换的实施例中，第二层类型基本上由与第二缓冲层相同的材料组成。
在实施例中，源极区和漏极区210/212布置在锗有源层202中且在第二缓冲层206B中，但与寄生漏电屏障230不接触，如图2所示的。将图2大体显示为表示各种选择。在第一实施例中，通过掺杂锗有源层202的和在第二缓冲层206B中的部分形成源极区和漏极区，如结合与3更详细说明的。在第二实施例中，生长锗有源层202的和在第二缓冲层206B中的部分以及不同的半导体材料以形成源极区和漏极区210/212。
衬底204可以由能够经受制造过程并且电荷在其中可以迁移的半导体材料组成。在一个实施例中，衬底204是体衬底，例如通常用于半导体工业中的P型硅衬底。在一个实施例中，衬底204由以电荷载流子掺杂的晶体硅、硅/锗或锗层组成，电荷载流子例如但不限于磷、砷、硼或其组合。在一个实施例中，衬底204中硅原子的浓度大于97％，或者可替换地，掺杂剂原子的浓度小于1％。在另一个实施例中，衬底204由在不同晶体衬底顶上生长的外延层组成，例如在硼掺杂的体硅单晶衬底顶上生长的硅外延层。
衬底204可以代之以包括布置在体晶体衬底和外延层之间的绝缘层，例如以形成绝缘体上硅结构衬底。在一个实施例中，绝缘层由诸如但不限于二氧化硅、氮化硅、氮氧化硅、或高k电介质层的材料组成。衬底204可替换的由III-V族材料组成。在一个实施例中，衬底204由例如但不限于，氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、铝镓砷、磷化铟镓、或其组合的III-V族材料组成。在另一个实施例中，衬底204由III-V族材料和电荷-载流子掺杂剂杂质原子组成，例如但不限于，碳、硅、锗、氧、硫、硒或碲。
在实施例中，栅极电极叠置体216的栅极电极由金属栅极组成，栅极电介质层由高K材料组成。例如，在一个实施例中，栅极电介质层由诸如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、钽酸钪铅、和铌酸锌铅或其组合组成。而且，一部分栅极电介质层可以包括本征氧化物层，其由锗有源层202的顶部几层形成。在一个实施例中，栅极电介质层由高k上部和由半导体材料的氧化物组成的下部组成。在一个实施例中，栅极电介质层由氧化铪的上部和氧化硅或氮氧化硅的下部组成。
在实施例中，栅极电极由金属层组成，例如但不限于，金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍、或导电金属氧化物。在特定的实施例中，栅极电极由在金属功函数设定层上形成的非功函数设定填充材料组成。在一个实施例中，栅极电极由P型或N型材料组成。栅极电极叠置体216也可以包括未示出的电介质间隔体。
将半导体器件200大致显示为覆盖平面器件和非平面器件两者，包括栅极全包围器件。以下参考图3(平面器件)、图4(非平面器件)和图5(基于纳米线的器件)来更具体地说明这种器件。在所有情况下，寄生漏电屏障与器件都集成在一起。寄生漏电屏障对于抑制这种器件中的漏电是有效的。因而，半导体器件200可以是包含栅极、沟道区和源极区/漏极区对的半导体器件。在一个实施例中，半导体器件200是诸如但不限于MOS-FET或微机电系统(MEMS)的一个器件。在一个实施例中，半导体器件200是平面或三维MOS-FET，是绝缘器件，或者是多个嵌套器件中的一个器件。如同对于典型的集成电路会意识到的，可以单一衬底上制造N-或P-沟道晶体管，以构成CMOS集成电路。而且，可以制造额外的互连布线以便将这种器件集成到集成电路中。
示例性地，图3示出了根据本发明的实施例的具有锗有源层和下方的寄生漏电屏障层的平面半导体器件的横截面图。在一个这种实施例中，半导体器件是平面器件，具有仅布置在锗有源层的单一表面上的栅极电极叠置体。
参考图3，平面半导体器件300包括布置在衬底204上的第一缓冲层206A。寄生漏电屏障230布置在第一缓冲层206A上。第二缓冲层206B布置在寄生漏电屏障230上。锗有源层202布置在第二缓冲层206B上。栅极电极叠置体216布置在锗有源层202上。源极区和漏极区210/212布置在寄生漏电屏障230上，和栅极电极叠置体216的任一侧上。具体而言，在一个实施例中，源极区和漏极区210/212由锗有源层202和第二缓冲层206B中的掺杂部分组成，如图3所示的。在一个实施例中，第一缓冲层206A布置在衬底204上，寄生漏电屏障230布置在第一缓冲层206A上，第二缓冲层206B布置在寄生漏电屏障230上，锗有源层202布置在第二缓冲层206B上，栅极电极叠置体216布置在锗有源层202上，同样如图3所示的。
如图3所示的，半导体器件300还包括隔离区214。尽管示出为与寄生漏电屏障230的底部略微对齐，但应当理解，隔离区214的深度可以改变。还会理解，可以结合图2来说明图3中相似的部件标记。
如上所述，本发明的实施例可以应用于非平面MOS-FET。例如，诸如三栅器件的具有三维架构的器件可以从上述的过程获益。图4示出了根据本发明的实施例的具有锗有源层和下方的寄生漏电屏障层的半导体器件的斜角图。
参考图4，非平面半导体器件400包括布置在衬底204上的第一缓冲层206A。寄生漏电屏障230布置在第一缓冲层206A上。第二缓冲层206B布置在寄生漏电屏障230上。三维锗有源层202布置在第二缓冲层206B上。栅极电极叠置体216布置在三维锗有源层202上并至少部分地包围它。源极区和漏极区210/212布置在寄生漏电屏障230上，和栅极电极叠置体216的任一侧上。还示出了隔离区214和栅极电极间隔体440。
尽管图4所示的视图中没有示出，但在图2中作为选择被显示了，在一个实施例中，栅极电极叠置体216完全包围三维锗有源层202。在该实施例中，非平面半导体器件400进一步包括底部栅极绝缘(BGI)结构(图2中的220)，布置在寄生漏电屏障230与栅极电极叠置体的底部部分(图2中的216’)之间。但在另一个实施例中，栅极电极216仅在三维锗有源层202露出的顶部和侧面上包围三维锗有源层202。
尽管图4中示出为与第一缓冲层206A的底部略微对齐，但应当理解，隔离区214的深度可以改变。此外，尽管图4中示出为与第二缓冲层206B的顶部略微对齐，但应当理解，隔离区214的高度可以改变。还应当理解，可以结合图2来说明图4中相似的部件标记。
在另一个方案中，图5A示出了根据本发明的实施例的基于锗纳米线的半导体结构的三维横截面图。图5B示出了沿a-a’轴的图5A的基于锗纳米线的半导体结构的横截面沟道图。图5C示出了沿b-b’轴的图5A的基于锗纳米线的半导体结构的横截面间隔体视图。
参考图5A，半导体器件500包括布置在衬底204之上的一个或多个竖直叠置的锗纳米线(550组)。本文的实施例涉及单纳米线器件和多纳米线器件两者。示例性地，出于说明性目的，显示了具有纳米线550A、550B和550C的基于三条纳米线的器件。为了说明的方便，在仅集中说明一条纳米线的情况下，将纳米线550A用作示例。应当理解，在说明了一条纳米线的属性的情况下，基于多条纳米线的实施例可以具有与每一条纳米线的示例相同的属性。
至少第一纳米线550A包括锗沟道区202。锗沟道区202具有长度(L)。参考图5B，锗沟道区202还具有与长度(L)正交的周边。参考图5A环绕5B，栅极电极叠置体216包围每一条纳米线550的每一个沟道区的整个周边，包括锗沟道区202。栅极电极叠置体216包括栅极电极，连同栅极电介质层一起布置在沟道区与栅极电极(未个别示出)之间。锗沟道区202与额外的纳米线550B和550C的沟道区分离，因为它们由栅极电极叠置体216完全包围，没有诸如下方的衬底材料或之上的沟道制造材料的居间材料。因此，在具有多条纳米线5550的实施例中，纳米线的沟道区也相对于彼此分离，如图5B所示的。
参考图5A-5C，寄生漏电屏障230布置在第一缓冲层206A上，其布置在衬底204上。寄生漏电屏障230进一步布置在一条或多条纳米线550下方。在一个实施例中，锗沟道区202由栅极电极216完全包围，底部栅极绝缘(BGI)层220布置在寄生漏电屏障230与栅极电极叠置体216的底部部分之间。
再次参考图5A，纳米线550中的每一条还包括源极区和漏极区210和212，它们被布置在沟道区的任一侧(包括锗沟道区202的任一侧)上的纳米线中。源极区和漏极区210/212布置在寄生漏电屏障230上或上方(具有介于其间的第二缓冲层部分206B，未示出)。在一个实施例中，源极区和漏极区210/212是嵌入式源极区和漏极区，例如去除了至少一部分纳米线，并以源极/漏极材料区代替。但在另一个实施例中，源极区和漏极区210/212由一条或多条锗纳米线550的部分组成。
接触部570的对布置在源极区/漏极区210/212上。在一个实施例中，半导体器件500进一步包括间隔体540对。间隔体540布置在栅极电极叠置体216与接触部570的对之间。如上所示的，至少在几个实施例中，使得沟道区和源极区/漏极区分离。但并非需要或者甚至能够使得纳米线550的所有区域都是分离的。例如，参考图5C，纳米线550A-550C在间隔体540下方的位置处不是分离的。在一个实施例中，纳米线550A-550C的叠置体在其之间具有居间半导体材料580，例如介于锗纳米线之间的硅锗或硅。在一个实施例中，底部纳米线550A仍与一部分第二缓冲层206B接触。因而，在实施例中，多条竖直叠置的纳米线550的在间隔体540中一个或两者下方的部分是不分离的。
应当理解，可以结合图2来说明图5A-5C中相似的部件标记。此外，尽管上述的器件500是用于单一器件的，但也可以构成CMOS架构，以包括布置在相同衬底上或上方的基于NMOS和PMOS纳米线的器件。在一个实施例中，可以将纳米线550的尺寸定为线状或带状，并可以具有方形角或圆角。
在另一个方案中，提供了制造纳米线半导体结构的方法。例如，6A-6D示出了根据本发明的实施例的表示制造具有锗纳米线和下方的寄生漏电屏障层的竖直排列的纳米线半导体器件的方法中的不同操作的三维横截面图。
图6A-6D示出了根据本发明的实施例的表示制造具有锗纳米线和下方的寄生漏电屏障层的竖直排列的纳米线半导体器件的方法中的不同操作的三维横截面图。
参考图6A，在衬底602上形成鳍状物612。鳍状物包括锗线形成层604和608，以及居间材料层606，例如硅或硅锗层。鳍状物还包括缓冲层610的形成图案的部分，例如上述的第二缓冲层。鳍状物布置在寄生漏电屏障650上。尽管未示出，在一个实施例中，分级的叠置体直接布置在衬底602与寄生漏电屏障650之间。
在显示三栅结构的形成的一个特定示例中，图6B示出了鳍状物型结构612，具有布置在其上的牺牲栅极614A、614B和614C。在一个这种实施例中，三个牺牲栅极614A、614B和614C由牺牲栅极氧化物层616和牺牲多晶硅栅极层618组成，它们例如是均厚沉积的并以等离子体蚀刻工艺形成图案。
在形成图案以构成三个牺牲栅极614A、614B和614C后，可以在三个牺牲栅极614A、614B和614C的侧壁上形成间隔体，可以在图6B所示的鳍状物型结构612的区域620中形成掺杂(例如尖端和/或源极和漏极型掺杂)，并可以形成层间电介质层来覆盖，并且随后重新露出三个牺牲栅极614A、614B和614C。随后可以抛光层间电介质层以露出三个牺牲栅极614A、614B和614C，用于替换栅极或后栅工艺。参考图6C，连同间隔体622和层间电介质层624一起露出三个牺牲栅极614A、614B和614C。
随后例如可以在替换栅极或后栅极工艺流程中去除牺牲栅极614A、614B和614C，以露出鳍状物型结构612的沟道部分。参考图6D，去除牺牲栅极614A、614B和614C，以提供沟槽626，因而露出纳米线的沟道部分。去除居间层606由沟槽626露出的部分以留下分离的锗层604和608的部分。
在一个实施例中，以湿法蚀刻选择性地蚀刻含硅层606，湿法蚀刻选择性地去除硅，同时不蚀刻锗纳米线结构604和608。在一个实施例中，尽管没有示出，但也可以去除缓冲层610的部分，例如在去除居间层606之前、之后或者同时。此外，可以完全去除或仅部分地去除扩散阻挡层610，例如留下间隔体下方的剩余部分，或者可替换地间断式的留下。在一个实施例中，通过在相邻层中使用较低锗含量，例如通过电耦合效应，来增强在Ge纳米线/纳米带器件的制造中所需的蚀刻选择性。像氢氧化物水溶液化学的这种蚀刻化学，包括氢氧化铵和氢氧化钾，例如可以用于选择性地蚀刻层606和/或610。随后可以完成器件制造。在一个实施例中，包围锗纳米线604和608并在寄生漏电阻挡层650上形成栅极全包围电极，如上相关于图5A所述的。
因而，在一个实施例中，锗层604和608的分离部分会最终成为基于纳米线的结构中的沟道区。因而，在图6D中所示的处理阶段，可以执行沟道工艺设计或调节。例如，在一个实施例中，使用氧化和蚀刻处理减薄锗层604和608的分离部分。这个蚀刻处理可以与分隔或个体化线的同时执行。因此，由锗层604和608最初形成的线可以开始较厚，并减薄到适合于纳米线器件中的沟道的尺寸，这与器件的源极区和漏极区的尺寸确定无关。
在如图6D中所示的形成分离的沟道区之后，可以执行高k栅极电介质和金属栅极处理，可以增加源极和漏极接触部。可以形成接触部，以代替层间电介质层624在图6D中剩余的部分。
因而，本文所述的一个或多个实施例涉及集成有寄生漏电屏障层的衬底排列的锗有源区排列。可以包括这种排列以形成基于锗的晶体管，例如平面器件、基于鳍状物或三栅极的器件、和栅极全包围器件，包括基于纳米线的器件。本文所述的实施例对于金属氧化物半导体场效应晶体管(MOSFET)中的结隔离是有效的。会理解，诸如第一和第二缓冲层206A/B、寄生漏电阻挡叠置体230、和锗有源区202的材料的形成可以借助诸如但不限于化学气相沉积(CVD)或分子束外延(MBE)或其他类似处理的技术来形成。
图7示出了根据本发明的一个实现方式的计算设备700。计算设备700容纳板702。板702可以包括多个组件，包括但不限于，处理器704和至少一个通信芯片706。处理器704物理且电耦合到板702。在一些实现方式中，至少一个通信芯片706也物理且电耦合到板702。在进一步的实现方式中，通信芯片706是处理器704的一部分。
计算设备700可以取决于其应用而包括其他组件，所述其他部件可以物理且电耦合到板702，也可以不物理且电耦合到板702。这些其他组件包括但不限于，易失性存储器(例如，DRAM)、非易失性存储器(例如ROM)、闪存、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)设备、指南针、加速度计、陀螺仪、扬声器、相机和大容量储存设备(例如，硬盘驱动器、光盘(CD)、数字多用途盘(DVD)等等)。
通信芯片706实现了无线通信，用于向计算设备700传送数据或者传送来自计算设备700的数据。术语“无线”及其派生词可以用于描述可以通过非固态介质借助使用调制电磁辐射传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关设备不包含任何导线，尽管在一些实施例中它们可以不包含。通信芯片706可以实施多个无线标准或协议中的任意一个，包括但不限于，Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物，以及被指定为3G、4G、5G及之后的任何其他无线协议。计算设备700可以包括多个通信芯片706。例如，第一通信芯片706可以专用于近距离无线通信，例如Wi-Fi和蓝牙，第二通信芯片706可以专用于远距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算设备700的处理器704包括封装在处理器704内的集成电路晶片。在本发明的一些实现方式中，处理器的集成电路晶片包括一个或多个器件，例如根据本发明的实现方式构成的MOS-FET晶体管。术语“处理器”可以指代任何设备或设备的部分，其处理来自寄存器和/或存储器的电子数据，将该电子数据转变为可以存储在寄存器和/或存储器中的其他电子数据。
通信芯片706也包括封装在通信芯片706内的集成电路晶片。根据本发明的另一个实现方式，通信芯片的集成电路晶片包括一个或多个器件，例如根据本发明的实现方式构成的MOS-FET晶体管。
在进一步的实现方式中，容纳在计算设备700中的另一个组件可以包含集成电路晶片，其包括一个或多个器件，例如根据本发明的实现方式构成的MOS-FET晶体管。
在多个实现方式中，计算设备700可以是膝上型电脑、上网本电脑、笔记本电脑、超级本电脑、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描器、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、或数码摄像机。在进一步的实现方式中，计算设备700可以是处理数据的任何其他电子设备。
因而，本发明的实施例包括具有锗有源层及其下方的寄生漏电屏障层的半导体器件。
在一个实施例中，平面半导体器件包括布置在衬底上的第一缓冲层。寄生漏电屏障布置在第一缓冲层上。第二缓冲层布置在寄生漏电屏障上。锗有源层布置在第二缓冲层上。栅极电极叠置体布置在锗有源层上。源极区和漏极区布置在寄生漏电屏障上，并且位于栅极电极叠置体的任一侧上。
在一个实施例中，寄生漏电屏障包括半导体层，其带隙大于第一缓冲层的带隙、大于第二缓冲层的带隙，且大于锗有源层的带隙。
在一个实施例中，寄生漏电屏障不破坏第一缓冲层的有效晶格常数。
在一个实施例中，第一缓冲层布置在衬底上，寄生漏电屏障布置在第一缓冲层上，第二缓冲层布置在寄生漏电屏障上，锗有源层布置在第二缓冲层上，栅极电极叠置体布置在锗有源层上。
在一个实施例中，衬底基本上由硅组成，第一缓冲层由硅锗组成，第二缓冲层由其锗浓度高于第一缓冲层的锗浓度的硅锗组成，锗有源层实质上由锗组成。
在一个实施例中，寄生漏电屏障包括实质上由硅或硅锗组成的层，所述硅锗中的锗浓度低于第一缓冲层或第二缓冲层的锗浓度。
在一个实施例中，寄生漏电屏障包括交替的第一层类型和第二层类型。第一层类型基本上由硅或硅锗组成，所述硅锗中的锗浓度低于第一缓冲层或第二缓冲层的锗浓度。第二层类型实质上由与第一缓冲层相同的材料组成。
在一个实施例中，第一缓冲层大致由Si0.7Ge0.3组成，第二缓冲层大致由Si0.3Ge0.7组成，第一层类型基本上由硅组成，并具有大约在1-3纳米范围内的厚度。
在一个实施例中，寄生漏电屏障包括交替的第一层类型和第二层类型。第一层类型基本上由硅或硅锗组成，所述硅锗中的锗浓度低于第一缓冲层或第二缓冲层的锗浓度。第二层类型实质上由与第一缓冲层相同的材料组成。
在一个实施例中，源极区和漏极区布置在锗有源层中和第二缓冲层，但与寄生漏电屏障不接触。
在一个实施例中，非平面半导体器件包括布置在衬底上的第一缓冲层。寄生漏电屏障布置在第一缓冲层上。第二缓冲层布置在寄生漏电屏障上。三维锗有源层布置在第二缓冲层上。栅极电极叠置体布置在三维锗有源层上并至少部分地包围它。源极区和漏极区布置在寄生漏电屏障上，并且位于栅极电极叠置体的任一侧上。
在一个实施例中，栅极电极叠置体完全包围三维锗有源层，非平面半导体器件进一步包括布置在寄生漏电屏障与栅极电极叠置体的底部部分之间的底部栅极绝缘(BGI)结构。
在一个实施例中，寄生漏电屏障包括半导体层，其带隙大于第一缓冲层的带隙、大于第二缓冲层的带隙，且大于三维锗有源层的带隙。
在一个实施例中，寄生漏电屏障不破坏第一缓冲层的有效晶格常数。
在一个实施例中，第一缓冲层布置在衬底上，寄生漏电屏障布置在第一缓冲层上，第二缓冲层布置在寄生漏电屏障上，三维锗有源层的至少一部分布置在第二缓冲层上。
在一个实施例中，衬底基本上由硅组成，第一缓冲层由硅锗组成，第二缓冲层由其锗浓度高于第一缓冲层的锗浓度的硅锗组成，三维锗有源层实质上由锗组成。
在一个实施例中，寄生漏电屏障包括基本上由硅或硅锗组成的层，所述硅锗中的锗浓度低于第一缓冲层或第二缓冲层的锗浓度。
在一个实施例中，寄生漏电屏障包括交替的第一层类型和第二层类型。第一层类型实质上由硅或硅锗组成，所述硅锗中的锗浓度低于第一缓冲层或第二缓冲层的锗浓度，第二层类型实质上由与第一缓冲层相同的材料组成。
在一个实施例中，第一缓冲层大致由Si0.7Ge0.3组成，第二缓冲层大致由Si0.3Ge0.7组成，第一层类型基本上由硅组成，并具有大约在1-3纳米范围内的厚度。
在一个实施例中，寄生漏电屏障包括交替的第一层类型和第二层类型，第一层类型实质上由硅或硅锗组成，所述硅锗中的锗浓度低于第一缓冲层或第二缓冲层的锗浓度，第二层类型实质上由与第一缓冲层相同的材料组成。
在一个实施例中，半导体器件包括布置在衬底上的一条或多条纳米线的竖直排列。第一缓冲层布置在衬底上。寄生漏电屏障布置在第一缓冲层上。第二缓冲层布置在寄生漏电屏障上。最底部的锗纳米线布置在第二缓冲层上。栅极电极叠置体布置在最底部的锗纳米线上并至少部分地包围它，并且布置在其余的锗纳米线上并完全包围它们。源极区和漏极区布置在每一条锗纳米线中并位于栅极电极叠置体的任一侧上。
在一个实施例中，栅极电极叠置体完全包围最底部的锗纳米线，半导体器件进一步包括布置在寄生漏电屏障与栅极电极叠置体的底部部分之间的底部栅极绝缘(BGI)结构。
在一个实施例中，寄生漏电屏障包括半导体层，其带隙大于第一缓冲层的带隙、大于第二缓冲层的带隙，且大于锗纳米线的带隙。
在一个实施例中，寄生漏电屏障不破坏第一缓冲层的有效晶格常数。
在一个实施例中，第一缓冲层布置在衬底上，寄生漏电屏障布置在第一缓冲层上，第二缓冲层布置在寄生漏电屏障上。
在一个实施例中，衬底实质上由硅组成，第一缓冲层由硅锗组成，第二缓冲层由其锗浓度高于第一缓冲层的锗浓度的硅锗组成，锗纳米线实质上由锗组成。
在一个实施例中，寄生漏电屏障包括实质上由硅或硅锗组成的层，其硅锗中的锗浓度低于第一缓冲层或第二缓冲层的锗浓度。
在一个实施例中，寄生漏电屏障包括交替的第一层类型和第二层类型。第一层类型实质上由硅或硅锗组成，其硅锗的中锗浓度低于第一缓冲层或第二缓冲层的锗浓度。第二层类型基本上由与第一缓冲层相同的材料组成。
在一个实施例中，第一缓冲层大致由Si0.7Ge0.3组成，第二缓冲层大致由Si0.3Ge0.7组成，第一层类型基本上由硅组成，并具有大约在1-3纳米范围内的厚度。
在一个实施例中，寄生漏电屏障包括交替的第一层类型和第二层类型。第一层类型实质上由硅或硅锗组成，其硅锗中的锗浓度低于第一缓冲层或第二缓冲层的锗浓度。第二层类型实质上由与第一缓冲层相同的材料组成。

Claims (17)

1.一种平面半导体器件，包括：
布置在衬底之上的第一缓冲层；
布置在所述第一缓冲层之上的寄生漏电屏障；
布置在所述寄生漏电屏障之上的第二缓冲层；
布置在所述第二缓冲层之上的锗有源层；
布置在所述锗有源层之上的栅极电极叠置体；以及
布置在所述寄生漏电屏障之上且位于所述栅极电极叠置体的两侧中的任一侧上的源极区和漏极区，其中，所述源极区和所述漏极区被布置在所述锗有源层中并被布置在所述第二缓冲层中，但是不与所述寄生漏电屏障接触，
其中，所述寄生漏电屏障包括交替的第一层类型和第二层类型，所述第一层类型实质上由硅组成或者实质上由锗浓度低于所述第一缓冲层或所述第二缓冲层的锗浓度的硅锗组成，并且所述第二层类型实质上包括与所述第一缓冲层的材料相同的材料。
2.根据权利要求1所述的平面半导体器件，其中，所述寄生漏电屏障包括半导体层，所述半导体层的带隙大于所述第一缓冲层的带隙、大于所述第二缓冲层的带隙、并且大于所述锗有源层的带隙。
3.根据权利要求1所述的平面半导体器件，其中，所述寄生漏电屏障不破坏所述第一缓冲层的有效晶格常数。
4.根据权利要求1所述的平面半导体器件，其中，所述第一缓冲层直接布置在所述衬底上，所述寄生漏电屏障直接布置在所述第一缓冲层上，所述第二缓冲层直接布置在所述寄生漏电屏障上，所述锗有源层直接布置在所述第二缓冲层上，并且所述栅极电极叠置体直接布置在所述锗有源层上。
5.根据权利要求4所述的平面半导体器件，其中，所述衬底实质上由硅组成，所述第一缓冲层包含硅锗，所述第二缓冲层包含锗浓度高于所述第一缓冲层的锗浓度的硅锗，并且所述锗有源层实质上由锗组成。
6.根据权利要求5所述的平面半导体器件，其中，所述寄生漏电屏障包括实质上由硅组成的层，或者实质上由锗浓度低于所述第一缓冲层或所述第二缓冲层的锗浓度的硅锗组成的层。
7.一种非平面半导体器件，包括：
布置在衬底之上的第一缓冲层；
布置在所述第一缓冲层之上的寄生漏电屏障；
布置在所述寄生漏电屏障之上的第二缓冲层；
布置在所述第二缓冲层之上的三维锗有源层；
布置在所述三维锗有源层上并且完全包围所述三维锗有源层的栅极电极叠置体；
布置在所述寄生漏电屏障与所述栅极电极叠置体的底部部分之间的底部栅极绝缘(BGI)结构；以及
布置在所述寄生漏电屏障之上并且位于所述栅极电极叠置体的两侧中的任一侧上的源极区和漏极区，
其中，所述寄生漏电屏障包括交替的第一层类型和第二层类型，所述第一层类型实质上由硅组成或者实质上由锗浓度低于所述第一缓冲层或所述第二缓冲层的锗浓度的硅锗组成，并且所述第二层类型实质上包括与所述第一缓冲层的材料相同的材料。
8.根据权利要求7所述的非平面半导体器件，其中，所述寄生漏电屏障包括半导体层，所述半导体层的带隙大于所述第一缓冲层的带隙、大于所述第二缓冲层的带隙、并且大于所述三维锗有源层的带隙。
9.根据权利要求7所述的非平面半导体器件，其中，所述寄生漏电屏障不破坏所述第一缓冲层的有效晶格常数。
10.根据权利要求7所述的非平面半导体器件，其中，所述第一缓冲层直接布置在所述衬底上，所述寄生漏电屏障直接布置在所述第一缓冲层上，所述第二缓冲层直接布置在所述寄生漏电屏障上，并且所述三维锗有源层的至少一部分直接布置在所述第二缓冲层上。
11.根据权利要求10所述的非平面半导体器件，其中，所述衬底实质上由硅组成，所述第一缓冲层包含硅锗，所述第二缓冲层包含锗浓度高于所述第一缓冲层的锗浓度的硅锗，并且所述三维锗有源层实质上由锗组成。
12.根据权利要求11所述的非平面半导体器件，其中，所述寄生漏电屏障包括实质上由硅组成的层，或者实质上由锗浓度低于所述第一缓冲层或所述第二缓冲层的锗浓度的硅锗组成的层。
13.一种半导体器件，包括：
布置在衬底之上的由一条或多条锗纳米线构成的竖直排列，由一条或多条锗纳米线构成的所述竖直排列包括最底部的锗纳米线；
布置在所述衬底之上的第一缓冲层；
布置在所述第一缓冲层之上的寄生漏电屏障，其中，所述最底部的锗纳米线被布置在所述寄生漏电层之上；
栅极电极叠置体，所述栅极电极叠置体被布置在所述最底部的锗纳米线上并至少部分地包围所述最底部的锗纳米线，并且所述栅极电极叠置体被布置在所述一条或多条锗纳米线中的在所述最底部的锗纳米线之上的其余的锗纳米线上并完全包围所述一条或多条锗纳米线中的在所述最底部的锗纳米线之上的其余的锗纳米线；以及
布置在每一条锗纳米线中并且位于所述栅极电极叠置体的两侧中的任一侧上的源极区和漏极区，
其中，所述寄生漏电屏障包括交替的第一层类型和第二层类型，所述第一层类型实质上由硅组成或者实质上由锗浓度低于所述第一缓冲层的锗浓度的硅锗组成，并且所述第二层类型实质上包括与所述第一缓冲层的材料相同的材料。
14.根据权利要求13所述的半导体器件，其中，所述栅极电极叠置体完全包围所述最底部的锗纳米线，所述半导体器件进一步包括：
布置在所述寄生漏电屏障与所述栅极电极叠置体的底部部分之间的底部栅极绝缘(BGI)结构。
15.根据权利要求13所述的半导体器件，其中，所述寄生漏电屏障包括半导体层，所述半导体层的带隙大于所述第一缓冲层的带隙，并且大于所述锗纳米线的带隙。
16.根据权利要求13所述的半导体器件，其中，所述寄生漏电屏障不破坏所述第一缓冲层的有效晶格常数。
17.根据权利要求13所述的半导体器件，其中，所述第一缓冲层布置在所述衬底上，并且所述寄生漏电屏障布置在所述第一缓冲层上。
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