TWI493715B - 具有奈米線或伴隨不同的材料方向或成分的半導體本體之共用基板半導體裝置 - Google Patents

具有奈米線或伴隨不同的材料方向或成分的半導體本體之共用基板半導體裝置 Download PDF

Info

Publication number
TWI493715B
TWI493715B TW101147870A TW101147870A TWI493715B TW I493715 B TWI493715 B TW I493715B TW 101147870 A TW101147870 A TW 101147870A TW 101147870 A TW101147870 A TW 101147870A TW I493715 B TWI493715 B TW I493715B
Authority
TW
Taiwan
Prior art keywords
semiconductor
nanowire
substrate
crystal
crystal substrate
Prior art date
Application number
TW101147870A
Other languages
English (en)
Other versions
TW201342610A (zh
Inventor
Annalisa Cappellani
Peter Tolchinsky
Kelin J Kuhn
Glenn Glass
Van H Le
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of TW201342610A publication Critical patent/TW201342610A/zh
Application granted granted Critical
Publication of TWI493715B publication Critical patent/TWI493715B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • H01L29/78687—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys with a multilayer structure or superlattice structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Thin Film Transistor (AREA)

Description

具有奈米線或伴隨不同的材料方向或成分的半導體本體之共用基板半導體裝置
本發明之具體實施例係在半導體裝置之領域中，且尤其在具有奈米線或伴隨不同的材料方向或成分之半導體本體的共用基板半導體裝置，形成此等共用基板裝置之方法。
過去數十年來，積體電路中之部件的定標已是日益增長的半導體工業之後的驅動力。對越來越小之部件的定標能夠增加半導體晶片之有限真實狀況上的功能性單元之密度。譬如，收縮電晶體尺寸允許用於增加數目之記憶裝置的合併在晶片上，給與具有增加容量的產品之製造。然而，用於更多容量之驅動不是沒有爭議的問題。最佳化每一裝置之性能的需要變得日益重要。
因微電子裝置尺寸規模超過該15奈米(nm)節點，維持移動率改良及短通道控制於裝置製造中提供一挑戰。被使用於製造裝置之奈米線提供改良的短通道控制。譬如，矽鍺(Six Ge1-x )奈米線通道結構(在此x<0.5)在相當大的Eg提供增強之移動率，其係適合供使用於很多利用較高電壓操作的傳統產品。再者，矽鍺(Six Ge1-x )奈米線通道(在此x>0.5)提供在較低Egs增強的移動率(譬如，適合用於該行動/手持領域中之低電壓產品)。很多不同技術已企圖製造及最佳化以奈米線為基礎之裝 置。然而，在奈米線裝置之區域中仍然需要顯著的改良。
於積體電路裝置之製造中，當裝置尺寸繼續按比例縮小時，諸如三閘極電晶體之多閘極電晶體已變得更普遍。於傳統製程中，三閘極電晶體大致上被製成在塊狀矽基板或絕緣層上矽基板上。於一些情況中，由於其較低的成本及因為它們能夠有一較不複雜的三閘極製造製程，塊狀矽基板係較佳的。於其他情況中，因為三閘極電晶體之改良的短通道行為，絕緣層上矽基板係較佳的。
在塊狀矽基板上，當在該電晶體本體之底部(亦即，該“鰭片”)對齊該金屬閘極電極之底部與該源極及汲極延伸尖部時，用於三閘極電晶體之製造製程通常遭遇問題。當該三閘極電晶體被形成在塊狀基板上時，適當之對齊係需要，用於最佳之閘極控制及減少短通道效應。例如，如果該源極及汲極延伸尖部係比該金屬閘極電極更深，擊穿可發生。交互地，如果該金屬閘極電極係比該源極及汲極延伸尖部更深，該結果可為一不想要之閘極之電容寄生現象。很多不同技術已企圖製造及最佳化立體裝置。然而，在立體半導體裝置之領域中的顯著改良係仍然需要的。
本發明之實施例包含具有奈米線或伴隨不同的材料方向或成分的半導體本體之共用基板半導體裝置、及形成此等共用基板裝置的方法。
於一實施例中，半導體結構包含第一半導體裝置，具 有設置在晶體基板上方之第一奈米線。該第一奈米線由具有第一整體晶體方向的半導體材料所構成。該半導體結構亦包含第二半導體裝置，具有設置在該晶體基板上方之第二奈米線。該第二奈米線係由具有與該第一整體晶體方向不同之第二整體晶體方向的半導體材料所構成。該第二奈米線係與該晶體基板藉由設置於該第二奈米線及該晶體基板間之隔離基座來隔離。
於另一實施例中，半導體結構包含第一半導體裝置，具有設置在晶體基板上方之第一奈米線。該第一奈米線係由第一半導體材料所構成。該半導體結構亦包含第二半導體裝置，具有被設置在該晶體基板上方之第二奈米線。該第二奈米線係由與該第一半導體材料不同的第二半導體材料所構成。該第二奈米線與該晶體基板藉由設置於該第二奈米線及該晶體基板間之隔離基座來隔離。
在另一實施例中，半導體結構包含第一半導體裝置，具有設置在晶體基板上方之第一半導體本體。該第一半導體本體係由具有第一整體晶體方向的半導體材料所構成。該該半導體結構亦包含第二半導體裝置，具有設置在該晶體基板上方之第二半導體本體。該第二半導體本體係由具有與該第一整體晶體方向不同之第二整體晶體方向的半導體材料所構成。該第二半導體本體係與該晶體基板藉由設置於該第二半導體本體及該晶體基板間之隔離基座來隔離。
於另一實施例中，半導體結構包含第一半導體裝置， 具有設置在晶體基板上方之第一半導體本體。該第一半導體本體係由第一半導體材料所構成。該半導體結構亦包含第二半導體裝置，具有設置在該晶體基板上方之第二半導體本體。該第二半導體本體係由與該第一半導體材料不同的第二半導體材料所構成。該第二半導體本體係與該晶體基板藉由設置於該第二半導體本體及該晶體基板間之隔離基座來隔離。
具有奈米線或伴隨不同的材料方向或成分之半導體本體的共用基板半導體裝置、及形成此等共用基板裝置之方法被敘述。於以下之敘述中，極多特定細節被提出、諸如特定之奈米線或半導體本體整合及材料規範，以便提供本發明之實施例的完全理解。對於熟諳該技藝者將變得明顯的是本發明之實施例可沒有這些特定細節地被實踐。於其他情況中，熟知的特色、諸如積體電路設計規劃不被詳細地敘述，以便不會不需要地使本發明之實施例模糊不清。再者，其將被了解該等圖面中所示各種實施例係說明性陳述，且不須按照一定之比例描畫。
在此中所敘述之一或多個實施例係把在相同生產晶圓上具有不同活性區域(亦被敘述為不同的基板)之電晶體製造做為目標。譬如，於一實施例中，鰭片之下氧化(UFO)技術被使用於在相同晶圓上之不同基板上整合鰭片或導線。在此中所敘述之製程流程可為適用於三閘極及 fin-FET電晶體，例如用於該14奈米節點及超出者。實施例可包含處理具有藉由埋入式氧化物(BOX)層所分開之不同基板的絕緣層上矽(SOI)晶圓。使用UFO方式，電晶體之接連地整合在不同基板上可被達成。改良用於電晶體之性能可藉由減少靜態漏電被達成，其對於在具有非常迫切之備用電源需求的晶片(SOC)產品上之14奈米節點系統可為尤其重要的。
目前的半導體處理通常需要由相同之起始材料及晶體方向所製成的p-MOS及n-MOS裝置。代替地，按照本發明之實施例，用於裝置之每一極性，不同通道材料及/或方向之最合適的電晶體性質可被使用在相同晶圓上。另外，在具有埋入式氧化物層或隔離基座的鰭片上製成fin-FET或三閘極裝置可被用來隔離該活性鰭片通道與在下方之基板。如此，用於鰭片及導線製程，在相同晶圓上之不同基板的整合被敘述在下面。譬如，於一實施例中，一種基板、例如(100)Si、或在(111)上之三五族、用於nMOS，及另一型式，例如(100)Si、用於PMOS被製成在相同晶圓上。
如此，於第一態樣中，在共用基板上具有奈米線晶體方向或材料成分調制的裝置係藉由在此中所敘述之方式所提供。於一範例中，圖1A說明按照本發明之實施例而以奈米線為基礎的半導體裝置100及100'之立體截面視圖。圖1B說明以圖1A之奈米線為基礎的半導體裝置100之截面視圖，如取自沿著該a-a'軸線。圖1B'說明以圖1A之奈 米線為基礎的半導體裝置100'之截面視圖，如取自沿著該a-a'軸線。
參考圖1A，半導體裝置100或100'包含一或多個設置在晶體基板102上方之直立堆疊的奈米線(104組)。在此中之實施例係把多數導線裝置及單一導線裝置做為目標。當作一範例，具有奈米線104A、104B及104C之三個以奈米線為基礎的裝置100(或100')被顯示。用於敘述之便利，奈米線104A被用作一範例，在此敘述係僅只集中在該等奈米線之其中一者。其將被了解，在此一奈米線之屬性被敘述，為該等奈米線之每一者，基於複數奈米線之實施例可具有相同之屬性。
於一實施例中，共用晶體基板102已在其上面設置具有不同整體晶體方向及/或材料成分的裝置。譬如，半導體裝置100及100'可被包含在相同基板102上。該等裝置被詳盡闡述在圖1B及1B'中。當然在此中之實施例可考慮裝置間之任何不同的整體晶體方向及/或材料成分。
參考圖1B，包含來自圖1A之裝置100及100'兩者的半導體結構包含第一半導體裝置100，具有設置在該基板102上方及堆疊於第一直立平面105中之複數奈米線(三條：104A、104B、及104C)，而具有最上面的奈米線104C及最下面的奈米線104A。參考圖1B'，第二半導體裝置100'具有一或多個設置在該基板102上方及堆疊於第二直立平面105'中之奈米線(三條：104A'、104B'及104C')，而具有最上面的奈米線104C'及最下面的奈米線 104A'。於一實施例中，如所描述，該第一及第二最上面的奈米線104C及104C'分別設置在彼此相同之平面中，正交於該第一及第二直立平面105及105'。亦即，該等奈米線104C及104C'在該共用基板102上方被同樣地隔開。
如在圖1A、1B及1B'中所描述，於一實施例中，該等奈米線之每一者具有一離散之通道區域106。該通道區域106係離散的，其中該通道區域完全地被該閘極電極堆疊108所圍繞(在下面敘述)，而沒有任何介入材料、諸如在下方之基板材料或在上方的通道製造材料。據此，於具有複數奈米線104的實施例中，該等奈米線的通道區域106係亦相對彼此離散的，如在圖1B及1B'中所描述。於一此實施例中，該等奈米線之每一者亦包含一對離散之源極及汲極區域110及112，如圖1A中所示。亦即，該源極/汲極區域110/112完全地被該等觸點114(在下面被敘述)所圍繞，而沒有任何介入材料、諸如在下方的基板材料或在上方的通道製造材料。據此，於此一具有複數奈米線104之實施例中，該等奈米線之源極/汲極區域110/112係亦相對彼此離散的。然而，於另一選擇之此實施例中(未示出)，該等奈米線堆疊包含一對非離散之源極及汲極區域。
按照本發明之實施例，奈米線104A係由具有第一整體晶體方向的半導體材料所構成。同時，奈米線104A'係由具有與第一整體晶體方向不同之第二整體晶體方向的半導體材料所構成。於兩案例中，整體晶體方向係沿著該Z 方向界定，例如於分別與直立平面105及105'同一方向。按照本發明之另一實施例，奈米線104A係由第一半導體材料所構成。同時，奈米線104A'係由與第一半導體材料不同的第二半導體材料所構成。按照本發明之又另一實施例，奈米線104A係由第一半導體材料所構成，且具有第一整體晶體方向。同時，奈米線104A'係由與第一半導體材料不同的第二半導體材料所構成，且具有與第一整體晶體方向不同之第二整體晶體方向。
於一實施例中，該半導體裝置100'之奈米線104A'係藉由被設置於該奈米線及該晶體基板間之隔離基座130'而與該晶體基板102隔離，如在圖1B'中所描述。於一實施例中，該半導體裝置100的奈米線104A係藉由設置於該奈米線104A及該晶體基板102間之埋入式介電層130而與該晶體基板102隔離，如於圖1B中所描述。於一實施例中，該埋入式介電層130之成分本質上係與該隔離基座130'之成分相同，例如兩者係由二氧化矽所構成。然而，於另一實施例中，該埋入式介電層130之成分係與該隔離基座130'之成分不同，例如該隔離基座130'係由二氧化矽所構成，而該埋入式氧化物層130係由氮化矽或氮氧化矽所構成。圖1B'所示之另一隔離部分131可被包含及可為由介電材料所構成、諸如、但不限於氮化矽、氧化矽、或氮氧化矽。
該介入之介電部分130、130'、或131可為製造製程之人工製品，被使用於在共用基板上提供裝置100及 100'。當然於局部製造期間雖然盡可能存在，該等介入之介電部分130、130'、或131的任一者可於完成半導體裝置之前被移去。此等介入的介電部分130、130'、或131之形成係在下面被更為詳細地敘述。
於一實施例中，該“隔離基座”一詞被使用於表達在給定時間所形成之離散的隔離結構、例如僅只在一通道區域之下所形成的離散結構、或僅只在一對源極及汲極區域之下所形成的一對離散結構、或在通道區域之下以及在一對源極及汲極區域之下所形成的離散結構。於另一實施例中，該“隔離基座”一詞被使用於表達在不同時間所形成的隔離結構之組合、例如在通道區域之下所形成的離散結構與在不同時間於一對源極及汲極區域之下所形成的一對離散結構之組合。
於一實施例中，該晶體基板102具有一與該第二整體晶體方向相同之整體晶體方向，例如與圖1B'之奈米線104A'的整體晶體方向相同。於一此實施例中，該晶體基板102及該奈米線104A'之半導體材料係由具有一(100)整體晶體方向的第IV族材料所構成，而該裝置100的奈米線104A之半導體材料係由具有一(110)整體晶體方向的第IV族材料所構成。該第IV族材料可包含矽、矽鍺、或鍺。於另一實施例中，該奈米線104A'之半導體材料係第IV族材料，且該奈米線104A之半導體材料係第IV族材料或第III-V族材料。
於一實施例中(未示出)，包含裝置100及100'的半 導體結構另包含具有設置在該晶體基板102上方之第三奈米線的第三半導體裝置。該第三奈米線係由具有與第一及第二整體晶體方向不同之第三整體晶體方向的半導體材料所構成。該第三奈米線係藉由設置於該第三奈米線及該晶體基板102間之第二隔離基座而與該晶體基板102隔離。
於另一實施例中(未示出)，包含裝置100及100'之半導體結構另包含具有設置在該晶體基板102上方之第三奈米線的第三半導體裝置。該第三奈米線係由與該第一及第二半導體材料不同的第三半導體材料所構成。該第三奈米線係藉由設置於該第三奈米線及該晶體基板102間之第二隔離基座而與該晶體基板102隔離。隨後在下面有更一般之實施例。
基板102可為由一適合用於半導體裝置製造的材料所構成。於一實施例中，基板102包含由材料之單一晶體所構成的下塊狀基板，其可包含、但不被限制於矽、鍺、矽鍺、或III-V族複合半導體材料。由一材料所構成的上絕緣體層被設置在該下塊狀基板上，該材料可包含、但不被限制於二氧化矽、氮化矽或氮氧化矽。如此，該裝置100的結構可為由起始絕緣體上半導體基板所製成、或可被形成，以於該等奈米線之製造期間具有此一隔離層，如在下面被更為詳細地敘述者。
另一選擇係，該裝置100的結構係至少局部地、直接地由塊狀基板所形成，且局部氧化被使用於代替該上述的上絕緣體層來形成電絕緣部分。於另一選擇實施例中，該 裝置100的結構係塊狀基板直接地形成，且摻雜被使用於在其上面形成電絕緣活性區域、諸如奈米線。於一此實施例中，該第一奈米線(亦即，最接近該基板)係呈omega-FET型結構之形式。
於一實施例中，該奈米線104之尺寸可被設計為導線或扁帶，並可具有成方形或圓形的角落。於一實施例中，該等奈米線104係由諸如、但不限於矽、鍺、或其組合之材料所構成。於一此實施例中，該等奈米線係單晶體的。譬如，用於矽奈米線104，單晶體的奈米線可為基於來自(100)整體晶體方向、例如於該z方向中具有(100)平面。於一實施例中，由一橫截面之立體圖，該等奈米線104之尺寸係在該奈米規模。譬如，於一特定實施例中，該等奈米線104之最小尺寸係少於大約20奈米。於一實施例中，該等奈米線104係由應變的材料所構成、尤其於該等通道區域106中。於圖1B及1B'中，該等通道區域106之每一者的寬度及高度被顯示為大約相同的，然而，它們不須是相同的。譬如，於另一實施例中(未示出)，該等奈米線104之寬度大體上係大於該高度。於一特定實施例中，該寬度係大約2-10倍大於該高度。具有此幾何形狀的奈米線可被稱為奈米帶。於另一選擇實施例中(亦未示出)，該等奈米帶被直立地定向。亦即，奈米線104之每一者具有一寬度及一高度，該寬度實質上少於該高度。
參考圖1A、1B及1B'，於一實施例中，該等半導體 裝置100或100'另包含圍繞該裝置的複數奈米線之每一者的一部分之個別閘極電極堆疊108或108'。於一此實施例中，該等閘極電極堆疊108或108'之每一者包含閘極介電層及閘極電極層(未示出)。於一實施例中，閘極電極堆疊108或108'之閘極電極係由金屬閘極所構成，且該閘極介電層係由高k值材料所構成。譬如，於一實施例中，該閘極介電層係由諸如、但不限於氧化鉿、氮氧化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鋇鍶、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅、或其一組合的材料所構成。再者，閘極介電層的一部分可包含由該奈米線104的頂部數層所形成之固有的氧化物層。於一實施例中，該閘極介電層係由頂部高k值部分所構成，且下部由半導體材料之氧化物所構成。於一實施例中，該閘極介電層係由氧化鉿之頂部與二氧化矽或氮氧化矽的底部所構成。
於一實施例中，該閘極電極係由諸如、但不限於，金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或傳導性金屬氧化物之金屬層所構成。於一特定實施例中，該閘極電極係由形成在金屬功函數設定層上方之非功函數設定充填材料所構成。
又參考圖1A，於一實施例中，該半導體裝置100或100'另包含圍繞該複數奈米線104之每一者的個別部分之第一及第二觸點114。於一實施例中，該等觸點114係由 金屬組分所製成。該金屬組分可為純金屬、諸如鎳或鈷，或可為合金、諸如金屬-金屬合金或金屬-半導體合金(例如，諸如矽化物材料)。
於一實施例中，該等半導體裝置100或100'另包含分別設置於該閘極電極堆疊108及該第一與第二觸點114間之第一及第二間隔層116，如在圖1A中所描述。如上面所述，於至少數個實施例中，該等奈米線104之通道區域及源極/汲極區域被製成為離散的。然而，並非該等奈米線104之所有區域需要為離散的、或甚至可被製成為離散的。譬如，奈米線104A-104C在間隔層116之下的位置不能為離散的。於一實施例中，該堆疊之奈米線104A-104C在其間具有介入半導體材料、諸如介入於矽奈米線間之矽鍺、或反之亦然。如此，於一實施例中，該複數直立堆疊式奈米線在該等間隔層的一或兩者之下的一部分係非離散的。於一實施例中，該等間隔層116係由諸如、但不限於二氧化矽、氮氧化矽或氮化矽之絕緣介電材料所構成。
雖然上述之裝置100或100'係用於單一裝置、例如NMOS或PMOS裝置，CMOS架構亦可被形成，以包含設置在該相同基板上或在該相同基板上方而以NMOS及PMOS奈米線為基礎的通道裝置。於一實施例中，參考圖1B及1B'，該第一及第二直立平面105及105'係分別彼此平行。
當作在共用基板上形成裝置、諸如裝置100及100'的一方式之範例，圖2A-2J說明截面視圖，表示按照本發明 之實施例製造奈米線半導體結構的方法中之各種操作。
參考圖2A，一製程以二活性層(可被稱為二基板)開始，亦即藉由介電層204所分開之晶體基板202及晶體活性層206。於一實施例中，該基板202係(100)矽基板，該晶體活性層係(110)矽層、例如大約10奈米厚，且該介電層204係薄的二氧化矽(SiO2 )埋入式氧化物層(BOX層)。當然該可變BOX及/或頂部矽層厚度可如需要地被使用。該基板中及該頂部矽層中之不同方向型式亦可被使用。基板及層可為應變的或非應變的。材料可代替地為矽鍺(SiGe)、鍺(Ge)、或III-V或另一材料。基板及層可被摻雜(例如碳摻雜矽、或P摻雜矽、或B摻雜矽)、或不能被摻雜。
參考圖2B，罩幕層208係形成在圖2A之結構的一側面上。該暴露部分接著被蝕刻，且向下蝕刻至低於該介電層204。間隔層210接著被形成，例如藉由沈積一介電層及蝕刻之，如在圖2C中所描述。參考圖2D，種晶層212、例如矽種晶層212之外延生長係在基板202之暴露部分上施行。另一選擇係，矽鍺及矽層可被形成在該(100)矽之頂部上，隨後有該罩幕層208之剝除。
參考圖2E，該罩幕層208被移去，且該間隔層210係凹入的。另一選擇係，更厚的外延層可被形成及平面化，以暴露該活性層206。另一選擇係，該間隔層可被重組在SiGe/Si側壁上，且接著藉由遮罩該(100)側面，SiGe/Si堆疊可被形成在該(110)側面上，且接著被平面 化、或該罩幕層208被移去。參考圖2F，當由該基板202播種時，由矽鍺層214及矽層216所構成之堆疊係外延地生長。該矽鍺層214及該矽層216兩者具有一(100)部分及一(110)部分，其潛在地具有一在該等個別之(100)及(110)邊界生長的有缺陷區。該等有缺陷區可於隨後之鰭片蝕刻期間被蝕刻出。
參考圖2G，鰭片220及222係藉由使用與圖2F有關連地形成之遮罩層218的蝕刻所形成。間隔層224亦被形成在鰭片220及222之側壁上。然後，該鰭片222被進一步往下蝕刻，以顯露基板202，如在圖2H中所描述。參考圖2I，鰭片之下氧化(UFO)製程被施行，以在鰭片222之下形成一隔離基座226。一額外之介電部分228可藉由沈積及平面化(例如藉由蝕刻)被形成，且間隔層224及遮罩層218可被移去，如在圖2J中所描述。
又參考圖2I，於一實施例中，種晶層212之暴露部分隨著基板202之頂部被氧化，以藉由“鰭片之下氧化(UFO)”形成該隔離基座226。於一實施例中，如果相同或相像材料正被氧化，間隔層之使用可為需要的，且如果非相像材料被使用甚至可被包含。於一實施例中，氧化大氣或鄰接之氧化材料可被使用於UFO。然而，於另一實施例中，氧植入被使用。於一些實施例中，材料的一部分係於UFO之前凹入的，其可於氧化期間減少所謂之鳥喙形成的範圍。如此，該氧化可首先藉由凹入、或藉由氧植入、或其一組合而被直接地施行。
第一及第二半導體裝置可接著被分別由該等第一及第二鰭片220及222所形成。於一實施例中，形成該第一半導體裝置包含形成具有離散部分的複數奈米線，且形成該第二半導體裝置包含形成亦具有離散部分的一或多個奈米線。藉由具有在適當位置中之閘極佔位、或藉由具有往下搭接的源極及汲極區域、或皆在不同處理階段、且接著移去該矽鍺層，這些導線可被製成離散的。於一實施例中，PMOS裝置係由該(110)矽鰭片220所形成，而NMOS裝置係由該(100)矽鰭片222所形成。
當作在共用基板上形成裝置、諸如裝置100及100'的另一方式之範例，圖3A-3K說明截面視圖，表示按照本發明之另一實施例來製造另一奈米線半導體結構之方法的各種操作。
參考圖3A，一製程以三活性層(可被稱為三基板)開始，亦即晶體基板302、第一晶體活性層306、及第二晶體活性層310，其每一者藉由介電層304或308所分開。於一實施例中，該基板302係(100)矽基板，該第一晶體活性層係(110)矽層，例如大約10奈米厚，該第二晶體活性層係一(110)矽層，例如大約10奈米厚，且該介電層304及308係薄的二氧化矽(SiO2 )埋入式氧化物層(BOX層)。當然該可變BOX及/或頂部矽層厚度可如需要地被使用。該基板中及該頂部矽層中之不同方向型式亦可被使用。基板及層可為應變的或非應變的。材料可代替地為矽鍺(SiGe)、鍺(Ge)、或III-V或另一材 料。基板及層可被摻雜(例如碳摻雜矽、或P摻雜矽、或B摻雜矽)、或不能被摻雜。
參考圖3B，罩幕層312被形成在圖3A之結構的一側面上。該暴露部分接著被蝕刻，且向下蝕刻至低於該介電層308。間隔層314接著被形成，例如藉由沈積一介電層及蝕刻之。如在圖3C中所描述，種晶層316、例如矽種晶層316之外延生長係在第一晶體活性層306之暴露部分上施行。參考圖3D，第二罩幕層318被形成。該暴露部分係接著被蝕刻，且向下蝕刻至低於該介電層304。間隔層320接著被形成，例如藉由沈積一介電層及蝕刻之。種晶層322、例如矽種晶層322之外延生長係在該基板302之暴露部分上施行，如於圖3E中所描述。
參考圖3F，該罩幕層312及318被移去，且該等間隔層320及314被凹入。參考圖3G，當由該基板302播種時，由矽鍺層324及矽層326所構成之堆疊係外延地生長。該矽鍺層324及該矽層326兩者具有一(100)部分、一(110)部分、及一(111)部分，其潛在地具有一在該等個別之(100)及(110)邊界與在該等個別之(110)及(111)邊界生長的有缺陷區。該等有缺陷區可於隨後之鰭片蝕刻期間被蝕刻出。
參考圖3H，鰭片328、330及332係藉由使用與圖3G有關連地形成之遮罩層334的蝕刻所形成。間隔層336亦被形成在鰭片328、330及332之側壁上。然後，該鰭片330及332被進一步往下蝕刻，以顯露種晶層316及 322之個別部分，如在圖3I中所描述。參考圖3J，鰭片之下氧化(UFO)製程被施行，以在鰭片332之下形成隔離基座338與在鰭片330之下形成隔離基座340。額外之介電部分342可藉由沈積及平面化(例如藉由蝕刻)被形成，且間隔層336及遮罩層334可被移去，如在圖3K中所描述。第一、第二及第三半導體裝置可接著被分別由第一、第二及第三鰭片328、330及332所形成。
於另一態樣中，在共用基板上具有半導體本體晶體方向或材料成分調制的裝置係藉由在此中所敘述之方式提供。譬如，圖4A說明按照本發明之實施例而以半導體本體為基礎之半導體裝置的立體截面視圖。圖4B說明按照本發明之實施例的圖4A之以半導體本體為基礎的半導體裝置之截面視圖，如取自沿著該a-a'軸線。圖4B'說明按照本發明之另一實施例的圖4A之另一以半導體本體為基礎的半導體裝置之截面視圖，如取自沿著該a-a'軸線。
參考圖4A，半導體裝置400或400'包含設置在晶體基板402上方之半導體本體404或404'。在此中之實施例係以多數導線裝置及單一導線裝置做為目標。於一實施例中，共用晶體基板402已在其上面設置具有不同整體晶體方向及/或材料成分的裝置。
譬如，半導體裝置400及400'可被包含在相同基板402上。該等裝置被詳盡闡述在圖4B及4B'中。當然在此中之實施例可考慮裝置間之任何不同的整體晶體方向及/或材料成分。參考圖4B，來自圖4A而包含裝置400及 400'的半導體結構包含第一半導體裝置400，具有設置在該基板402上方之半導體本體404。參考圖4B'，第二半導體裝置400'具有設置在該基板402上方之半導體本體404'。該半導體本體404及404'分別包含源極及汲極部分406及406'、以及通道部分。
按照本發明之實施例，半導體本體404係由具有第一整體晶體方向的半導體材料所構成。同時，半導體本體404'係由具有與第一整體晶體方向不同的第二整體晶體方向之半導體材料所構成。於兩案例中，整體晶體方向係沿著該Z方向界定，如在圖4A及4B'中所描述者。按照本發明之另一實施例，半導體本體404係由第一半導體材料所構成，同時，半導體本體404'係由與第一半導體材料不同的第二半導體材料所構成。按照本發明之又另一實施例中，奈米線半導體本體404係由第一半導體材料所構成，且具有第一整體晶體方向。同時，半導體本體404'係由與第一半導體材料不同的第二半導體材料所構成，且具有與該第一整體晶體方向不同的第二整體晶體方向。
於一實施例中，該半導體裝置400'的半導體本體404'係藉由設置於該半導體本體404'及該晶體基板402間之隔離基座430'而與該晶體基板402隔離，如於圖4B'中所描述。於一實施例中，該半導體裝置400的半導體本體404係藉由設置於該半導體本體404及該晶體基板402間之埋入式介電層430而與該晶體基板402隔離，如於圖4B中所描述者。
於一實施例中，該埋入式介電層430之成分本質上係與該隔離基座430'之成分相同，例如兩者係由二氧化矽所構成。然而，於另一實施例中，該埋入式介電層430之成分係與該隔離基座430'之成分不同，例如，該隔離基座430'係由二氧化矽所構成，而該埋入式氧化物層430係由氮化矽或氮氧化矽所構成。圖4B'中所示之另一隔離部分431可被包含及可為由介電材料所構成，諸如、但不限於氮化矽、氧化矽或氮氧化矽。
該介入之介電部分430、430'、或431可為製造製程之人工製品，被使用於在共用基板上提供裝置400及400'。當然於局部製造期間雖然盡可能存在，該等介入之介電部分430、430'、或431的任一者可於完成半導體裝置之前被移去。此等介入的介電部分430、430'、或431之形成係在下面被更為詳細地敘述。
於一實施例中，該“隔離基座”一詞被使用於表達在給定時間所形成之離散的隔離結構、例如僅只在一通道區域之下所形成的離散結構、或僅只在一對源極及汲極區域之下所形成的一對離散結構、或在通道區域之下以及在一對源極及汲極區域之下所形成的離散結構。於另一實施例中，該“隔離基座”一詞被使用於表達在不同時間所形成的隔離結構之組合、例如在通道區域之下所形成的離散結構與在不同時間於一對源極及汲極區域之下所形成的一對離散結構之組合。
於一實施例中，該晶體基板402具有一與該第二整體 晶體方向相同之整體晶體方向，例如與圖4B'之半導體本體404'的整體晶體方向相同。於一此實施例中，該晶體基板402及半導體本體404'之半導體材料係由具有一(100)整體晶體方向的第IV族材料所構成，而該裝置400的半導體本體404之半導體材料係由具有一(110)整體晶體方向的第IV族材料所構成。該第IV族材料可包含矽、矽鍺、或鍺。於另一實施例中，該半導體本體404'之半導體材料係第IV族材料，且該半導體本體404之半導體材料係第IV族材料或第III-V族材料。
於一實施例中(未示出)，包含裝置400及400'的半導體結構另包含具有設置在該晶體基板402上方之第三半導體本體的第三半導體裝置。該第三半導體本體係由具有與第一及第二整體晶體方向不同之第三整體晶體方向的半導體材料所構成。該第三半導體本體係藉由設置於該第三半導體本體及該晶體基板402間之第二隔離基座而與該晶體基板402隔離。
於另一實施例中(未示出)，包含裝置400及400'之半導體結構另包含具有設置在該晶體基板402上方之第三半導體本體的第三半導體裝置。該第三半導體本體係由與該第一及第二半導體材料不同的第三半導體材料所構成。該第三半導體本體係藉由設置於該第三半導體本體及該晶體基板402間之第二隔離基座而與該晶體基板402隔離。隨後在下面有更一般之實施例。
基板402及如果原來由該基板402所形成，半導體本 體404或404'可為由能耐受住一製造製程的半導體材料所構成，且其中電荷能移入該半導體材料。於一實施例中，基板402係由摻雜以諸如、但不限於磷、砷、硼或其組合的電荷載體之晶體矽、矽/鍺或鍺層所構成。於一實施例中，基板102中之矽原子的濃度係大於97%。另一實施例中，基板402係由生長在不同晶體基板之頂上的外延層、例如生長在摻雜硼的塊狀矽單晶體基板之頂上的矽外延層所構成。基板402亦可包含設置於塊狀晶體基板及外延層間之隔離層，以形成譬如絕緣層上矽基板。於一實施例中，該隔離層係由諸如、但不限於二氧化矽、氮化矽、氮氧化矽、或高k值介電層之材料所構成。基板402可另一選擇地由III-V族材料所構成。於一實施例中，基板402係由III-V族材料所構成，諸如、但不限於氮化鎵、磷化鎵、砷化鎵、磷化銦、銻化銦、砷化銦鎵、砷化鋁鎵、磷化銦鎵、或其一組合。於一實施例中，基板402係由晶體矽所構成，且該電荷載體摻雜劑雜質原子係諸如、但不限於硼、砷、銦、或磷的其中一者。於另一實施例中，基板402係由III-V族材料所構成，且該電荷載體摻雜劑雜質原子係諸如、但不限於碳、矽、鍺、氧、硫、硒或碲的其中一者或以上。於另一實施例中，該半導體基板及因此該半導體本體404或404'係未摻雜的或僅只輕微地摻雜。
於一實施例中，該半導體裝置400或400'係一非平面式裝置，諸如、但不限於fin-FET或三閘極裝置。於此一實施例中，該半導電通道區域係由立體本體所構成或被形 成在該立體本體中。於一此實施例中，該閘極電極堆疊408或408'圍繞該立體本體之至少一頂部表面及一對側壁，如在圖4B及4B'中所描述者。於另一實施例中，至少該通道區域被製成為一離散之立體本體、諸如於閘極環繞式裝置中。於一此實施例中，該閘極電極堆疊408或408'完全地圍繞該通道區域。
於立體本體404或404'之案例中，不論是否隔離，該立體本體404或404'可為由塊狀基板所製成。另一選擇係，該立體本體404或404'可為由起始絕緣體上半導體基板所製成。於另一實施例中，該立體本體404或404'係直接地由塊狀基板所形成，且局部氧化被使用於形成電絕緣之在下方的區域。於另一選擇實施例中，該裝置400或400'係直接地由塊狀基板所形成，且摻雜被使用於形成電絕緣的活性區域。於一此實施例中，該omega-FET型結構被形成。
如上述，參考圖4A、4B及4B'，於一實施例中，該半導體裝置400或400'另包含至少局部地圍繞該裝置的半導體本體404或404'之一部分的個別閘極電極堆疊408或408'。於一此實施例中，該等閘極電極堆疊408或408'之每一者包含閘極介電層及閘極電極層(未示出)。於一實施例中，閘極電極堆疊408或408'之閘極電極係由金屬閘極所構成，且該閘極介電層係由高k值材料所構成。譬如，於一實施例中，該閘極介電層係由諸如、但不限於氧化鉿、氮氧化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧 化鉭、鈦酸鋇鍶、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅、或其一組合的材料所構成。再者，閘極介電層的一部分可包含由該半導體本體404或404'的頂部數層所形成之固有的氧化物層。於一實施例中，該閘極介電層係由頂部高k值部分所構成，且下部由半導體材料之氧化物所構成。於一實施例中，該閘極介電層係由氧化鉿之頂部與二氧化矽或氮氧化矽的底部所構成。
於一實施例中，該閘極電極係由諸如、但不限於，金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或傳導性金屬氧化物之金屬層所構成。於一特定實施例中，該閘極電極係由形成在金屬功函數設定層上方之非功函數設定充填材料所構成。
於一實施例中，雖然未示出，該半導體裝置400或400'另包含至少局部地圍繞該半導體本體404或404'之個別部分、例如至少局部地圍繞源極及汲極區域406或406'的一對觸點。於一實施例中，該等觸點係由金屬組分所製成。該金屬組分可為純金屬、諸如鎳或鈷，或可為合金、諸如金屬-金屬合金或金屬-半導體合金(例如，諸如矽化物材料)。於一實施例中，該半導體裝置400或400'另包含間隔層416(如在圖4A中所描述)。該等間隔層416可被設置於該閘極電極堆疊408或408'與至少局部地圍繞源極及汲極區域406或406'的一對觸點之間。於一實施例中，該等間隔層416係由諸如、但不限於二氧化矽、氮氧 化矽或氮化矽的絕緣介電材料所構成。
半導體裝置400或400'可為併入閘極、通道區域、及一對源極/汲極區域的任何半導體裝置。於一實施例中，半導體裝置400或400'係諸如、但不限於MOS-FET、記憶體電晶體、或微機電系統(MEMS)的其中一者。於一實施例中，半導體裝置400或400'係立體MOS-FET，且係一隔離裝置或於複數巢套裝置中之一裝置。如將被了解用於典型之積體電路，N及P通道電晶體可被製成在單一基板上，以形成CMOS積體電路，用於此之半導體結構在下面被更為詳細地敘述。
雖然上述之裝置400或400'係用於單一裝置、例如NMOS或PMOS裝置，CMOS架構亦可被形成，以包含設置在該相同基板上或在該相同基板上方之NMOS及PMOS通道裝置兩者。於一實施例中，半導體裝置400及400'被形成在共用基板上。於一實施例中，半導體本體隔離可藉由起始在塊狀矽基板上之製造及使用藉由選擇性遮罩一待蝕刻區域的間隔層佈圖技術來佈圖一鰭片而被達成。對於一特別結構，該鰭片之蝕刻被施行至用於子鰭片隔離所需要之深度(例如將該高度設定為活性的操作)。
當作在共用基板上形成裝置、諸如裝置400及400'的一方式之範例，圖5A-5I說明截面視圖，表示按照本發明之實施例製造以半導體本體為基礎之半導體結構的方法中之各種操作。
參考圖5A，一製程以二活性層(可被稱為二基板) 開始，亦即藉由介電層504所分開之晶體基板502及晶體活性層506。於一實施例中，該基板502係(100)矽基板，該晶體活性層係(110)矽層、例如大約10奈米厚，且該介電層504係薄的二氧化矽(SiO2 )埋入式氧化物層(BOX層)。當然該可變BOX及/或頂部矽層厚度可如需要地被使用。該基板中及該頂部矽層中之不同方向型式亦可被使用。基板及層可為應變的或非應變的。材料可代替地為矽鍺(SiGe)、鍺(Ge)、或III-V或另一材料。基板及層可被摻雜(例如碳摻雜矽、或P摻雜矽、或B摻雜矽)、或不能被摻雜。
又參考圖5A，罩幕層508係形成在該結構的一側面上。該暴露部分接著被蝕刻，且向下蝕刻至低於該介電層504。間隔層510接著被形成，例如藉由沈積一介電層及蝕刻之，如在圖5B中所描述。參考圖5C，種晶層512、例如矽種晶層512之外延生長係在基板502之暴露部分上施行。參考圖5D，該罩幕層508被移去，且該間隔層510係凹入的。參考圖5E，當由該基板502播種時，矽層516係外延地生長。該矽層516具有一(100)部分及一(110)部分，其潛在地具有一在該(100)及(110)邊界生長的有缺陷區。該有缺陷區可於隨後之鰭片蝕刻期間被蝕刻出。
參考圖5F，鰭片520及522係藉由使用與圖5E有關連地形成之遮罩層518的蝕刻所形成。間隔層524亦被形成在鰭片520及522之側壁上。然後，該鰭片522被進一 步往下蝕刻，以顯露基板502，如在圖5G中所描述。參考圖5H，鰭片之下氧化(UFO)製程被施行，以在鰭片522之下形成一隔離基座526。一額外之介電部分528可藉由沈積及平面化(例如藉由蝕刻)被形成，且間隔層524及遮罩層518可被移去，如在圖5I中所描述。
第一及第二半導體裝置可接著分別由第一及第二鰭片520及522所形成。於一實施例中，PMOS裝置係由該(110)矽鰭片520所形成，而NMOS裝置係由該(100)矽鰭片522所形成。
當作在共用基板上形成裝置、諸如裝置400及400'的另一方式之範例，圖6A-6I說明截面視圖，表示按照本發明之另一實施例來製造另一以半導體本體為基礎之半導體結構之方法中的各種操作。
參考圖6A，一製程以二活性層(可被稱為二基板)開始，亦即晶體基板602及晶體III-V材料層606，而藉由介電層604所分開。於一實施例中，該基板602係(100)矽基板，且該介電層604係薄的二氧化矽(SiO2 )埋入式氧化物層(BOX層)。當然該可變BOX及/或頂部III-V材料層厚度可如需要地被使用。該基板中及該頂部III-V材料層中之不同方向型式亦可被使用。基板及層可為應變的或非應變的。基板及層可被摻雜或不能被摻雜的。
又參考圖6A，罩幕層608被形成該結構的一側面上。該暴露部分接著被蝕刻，且向下蝕刻至低於該介電層 604。間隔層610接著被形成，例如藉由沈積一介電層及蝕刻之，如在圖6B中所描述。參考圖6C，種晶層612、例如矽種晶層612之外延生長係在基板602之暴露部分上施行。參考圖6D，該罩幕層608被移去，且該間隔層610係凹入的。
參考圖6E，遮罩層618被形成。然後，鰭片620及622係藉由使用遮罩層618之蝕刻所形成，如於圖6F中所描述者。間隔層624亦被形成在鰭片620及622之側壁上。然後，該鰭片622被進一步往下蝕刻，以顯露基板602，如在圖6G中所描述者。參考圖6H，鰭片之下氧化(UFO)製程被施行，以在鰭片622之下形成隔離基座626。額外之介電部分628可藉由沈積及平面化(例如藉由蝕刻)被形成，且間隔層624及遮罩層618可被移去，如在圖6I中所描述。
第一及第二半導體裝置可接著被分別由第一及第二鰭片620及622所形成。於一實施例中，PMOS裝置係由該矽鰭片622所形成，而NMOS裝置係由該III-V族鰭片620所形成。以此方式，矽及III-V族鰭片被形成在相同晶圓上。於一實施例中，此方法不只形成高品質矽，而且在相同晶圓上形成無缺陷的單晶SiGe、Ge或III-V族，並與塊狀基板隔離。具有依上述方式設置在氧化物晶圓上之SiGe、Ge、或任何另一基板材料的很多實施例係可能的。
本發明之一或更多實施例包含鰭片之下氧化物 (UFO)製程方法論的使用，以隔離一活性擴散區域。在來自塊狀矽基板之三閘極或FIN-FET電晶體的傳統處理之下，該結果之裝置的子鰭片洩漏可發生。此洩漏可造成Ioff (斷開狀態源極與汲極洩漏)之導向目標與控制困難。於具有不佳或沒有閘極控制的區域中，該洩漏可藉由在該鰭片之底部的隔離層之導入被有效地抑制。如此，於一實施例中，及如上面所述，隔離材料之導入可能夠輕易導向通道摻雜減少之目標，以達成輕微地摻劑或完全未摻雜的通道裝置。於該子鰭片區域中具有一埋入式氧化物亦可放鬆該相矛盾的限制，且同時能夠有低摻雜之鰭片，並具有高移動率、優異之裝置靜電及該基板結漏電流之消除。在該源極及汲極區域之下的氧化物之存在亦可顯著地減少結漏電流。在此中所敘述之製程流程可為適用於奈米線、三閘極、及fin-FET型裝置、或其子集合，諸如omega閘極、pi閘極或具有閘極周圍電晶體的鰭片。
本發明之一或更多實施例提供“具成本效益”的解決方法，以改善電晶體性能及減少備用電力，例如用於晶片上系統(SOC)之超低功率裝置，其被待命模式中之結漏電流所限制。雖然此等利益亦可藉由摻雜很高之子鰭片區域被達成，此摻雜係難以不影響該通道摻雜及因此影響移動率地施行。另一選擇係，預先製成的SOI基板可被使用，但典型需要較高的製造成本。據此，基於具有隔離基座及/或埋入式氧化物層的鰭片，一或更多實施例涉及例如奈米線fin-FET或三閘極裝置之製造。於一此實施例中，該 隔離基座或埋入式氧化物層隔離該活性鰭片通道與該在下方之基板。此等方式可為具成本效益的解決方法，因為它們能以塊狀基板開始，且該活性鰭片與該基板之隔離可使用該子鰭片區域中之局部氧化被施行。
圖7說明用於按照本發明之實施例形成具有晶體基板及一或多個分開的晶體活性層之晶圓的示範製程流程。參考圖7，製程流程700係基於絕緣層上矽(SOI)方式，且包含施體晶圓流程702、處置晶圓流程704、及焊接流程706。於一實施例中，具有一晶體基板及一分開的晶體活性層之晶圓708被形成(亦被稱為二基板晶圓)。於另一實施例中，具有一晶體基板及二分開的晶體活性層之晶圓710被形成(亦被稱為三基板晶圓)。
圖8說明按照本發明的一措施之計算裝置800。該計算裝置800容置一主機板802。該主機板802可包含許多零組件，包含但不限於處理器804及至少一通訊晶片806。該處理器804係物理地及電耦接至該主機板802。於一些措施中，該至少一通訊晶片806亦被物理地及電耦接至該主機板802。於進一步措施中，該通訊晶片806係該處理器804的一部分。
視其應用而定，計算裝置800可包含其他零組件，其可或不能被物理地及電耦接至該主機板802。這些其他零組件可包含、但不被限制於揮發性記憶體(例如DRAM)、非揮發性記憶體(例如ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天 線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻壓縮編碼、視頻壓縮編碼、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、迴轉儀、喇叭、照相機、及大量儲存裝置(諸如硬碟機、光碟(CD)、數位多用途磁碟(DVD)等)。
該通訊晶片806能夠無線通訊，用於資料之傳送至該計算裝置800及由該計算裝置800傳送資料。該“無線”一詞及其衍生詞可被用來敘述電路、裝置、系統、方法、技術、通訊通道等，其可經過該調制的電磁輻射之使用經過非固體媒介溝通資料。該名詞不會隱含該相關裝置未含有任何電線，雖然於一些實施例中它們可能沒有電線。該通訊晶片806可實施許多無線標準或協定之任一者，包含、但不限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進技術(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、Bluetooth、其衍生者、以及被規定為3G、4G、5G、及超出者的任何其他無線協定。該計算裝置800可包含複數通訊晶片806。例如，第一通訊晶片806可被專用於較短範圍無線通訊、諸如WiFi及Bluetooth，且第二通訊晶片806可被專用於較長範圍無線通訊、諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他者。
該計算裝置800之處理器804包含被封裝在該處理器804內之積體電路晶粒。於本發明之一些措施中，該處理 器之積體電路晶粒包含一或多個裝置、諸如按照本發明之措施所製成的MOS-FET電晶體。該“處理器”一詞可意指任何裝置或裝置的一部份，其處理來自暫存器及/或記憶體之電子資料，以將該電子資料轉變成其他可被儲存於暫存器及/或記憶體中之電子資料。
該通訊晶片806亦包含被封裝在該通訊晶片806內之積體電路晶粒。按照本發明之另一措施，該通訊晶片之積體電路晶粒包含一或多個裝置、諸如按照本發明之措施所製成的MOS-FET電晶體。
於另一措施中，安置在該計算裝置800內之另一零組件可含有積體電路晶粒，其包含一或多個裝置、諸如按照本發明之措施所製成的MOS-FET電晶體。
於各種措施中，該計算裝置800可為膝上型電腦、上網型電腦、筆記型電腦、智慧型手機、平板電腦、個人數位助理器(PDA)、超級移動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監示器、機上盒、娛樂控制單元、數位照相機、手提式音樂播放器、或數位錄影機。於進一步措施中，該計算裝置800可為處理資料之任何另一電子裝置。
如此，具有奈米線或伴隨不同材料方向或成分的半導體本體之共用基板半導體裝置、及形成此等共用基板半導體裝置的方法已被揭示。於一實施例中，半導體結構包含具有設置在晶體基板上方之第一奈米線或半導體本體的第一半導體裝置。該第一奈米線或半導體本體係由具有第一 整體晶體方向的半導體材料所構成。該半導體結構亦包含具有設置在晶體基板上方之第二奈米線或半導體本體的第二半導體裝置。該第二奈米線或半導體本體係由具有與第一整體晶體方向不同之第二整體晶體方向的半導體材料所構成。該第二奈米線或半導體本體係藉由設置於該第二奈米線或半導體本體及該晶體基板間之隔離基座而與該晶體基板隔離。於另一實施例中，半導體結構包含具有設置在晶體基板上方之第一奈米線或半導體本體的第一半導體裝置。該第一奈米線或半導體本體係由第一半導體材料所構成。該半導體結構亦包含具有設置在該晶體基板上方之第二奈米線或半導體本體的第二半導體裝置。該第二奈米線或半導體本體係由與該第一半導體材料不同的第二半導體材料所構成。該第二奈米線或半導體本體係藉由設置於該第二奈米線或半導體本體及該晶體基板間之隔離基座而與該晶體基板隔離。
100‧‧‧裝置或半導體裝置
100'‧‧‧裝置或半導體裝置
102‧‧‧基板或晶體基板
104‧‧‧奈米線
104A‧‧‧奈米線
104A'‧‧‧奈米線
104B‧‧‧奈米線
104B'‧‧‧奈米線
104C‧‧‧奈米線
104C'‧‧‧奈米線
105‧‧‧直立平面
105'‧‧‧直立平面
106‧‧‧通道區域
108‧‧‧閘極電極堆疊
108'‧‧‧閘極電極堆疊
110‧‧‧源極區域
112‧‧‧汲極區域
114‧‧‧觸點
116‧‧‧間隔層
130‧‧‧介電層、氧化物層或介電部分
130'‧‧‧隔離基座或介電部分
131‧‧‧隔離部份或介電部分
202‧‧‧晶體基板
204‧‧‧介電層
206‧‧‧活性層
208‧‧‧罩幕層
210‧‧‧間隔層
212‧‧‧種晶層
214‧‧‧矽鍺層
216‧‧‧矽層
218‧‧‧遮罩層
220‧‧‧鰭片
222‧‧‧鰭片
224‧‧‧間隔層
226‧‧‧隔離基座
228‧‧‧介電部份
302‧‧‧晶體基板
304‧‧‧介電層
306‧‧‧活性層
308‧‧‧介電層
312‧‧‧罩幕層
314‧‧‧間隔層
316‧‧‧種晶層
318‧‧‧罩幕層
320‧‧‧間隔層
322‧‧‧種晶層
324‧‧‧矽鍺層
326‧‧‧矽層
328‧‧‧鰭片
330‧‧‧鰭片
332‧‧‧鰭片
334‧‧‧遮罩層
336‧‧‧間隔層
338‧‧‧隔離基座
340‧‧‧隔離基座
342‧‧‧介電部份
400‧‧‧半導體裝置
400'‧‧‧半導體裝置
402‧‧‧晶體基板
404‧‧‧半導體本體
404'‧‧‧半導體本體
406‧‧‧源極部份
406'‧‧‧汲極部份
408‧‧‧閘極電極堆疊
408'‧‧‧閘極電極堆疊
416‧‧‧間隔層
430‧‧‧介電層、氧化物層或介電部分
430'‧‧‧隔離基座或介電部分
431‧‧‧隔離部份或介電部分
502‧‧‧晶體基板
504‧‧‧介電層
506‧‧‧活性層
508‧‧‧罩幕層
510‧‧‧間隔層
512‧‧‧種晶層
516‧‧‧矽層
518‧‧‧遮罩層
520‧‧‧鰭片
522‧‧‧鰭片
524‧‧‧間隔層
526‧‧‧隔離基座
528‧‧‧介電部份
602‧‧‧晶體基板
604‧‧‧介電層
606‧‧‧材料層
608‧‧‧罩幕層
610‧‧‧間隔層
612‧‧‧種晶層
618‧‧‧遮罩層
620‧‧‧鰭片
622‧‧‧鰭片
624‧‧‧間隔層
626‧‧‧隔離基座
628‧‧‧介電部份
708‧‧‧晶圓
710‧‧‧晶圓
800‧‧‧計算系統
802‧‧‧主機板
804‧‧‧處理器
806‧‧‧通訊晶片
圖1A說明按照本發明之實施例而以奈米線為基礎的半導體裝置之立體截面視圖。
圖1B說明按照本發明之實施例的圖1A之以奈米線為基礎的半導體裝置之截面視圖，如取自沿著該a-a'軸線。
圖1B'說明按照本發明之另一實施例的圖1A之另一以奈米線為基礎的半導體裝置之截面視圖，如取自沿著該a-a'軸線。
圖2A-2J說明截面視圖，按照本發明之實施例表示於製造奈米線半導體結構的方法中之各種操作。
圖3A-3K說明截面視圖，按照本發明之另一實施例表示於製造另一奈米線半導體結構的方法中之各種操作。
圖4A說明按照本發明之實施例的以半導體本體為基礎之半導體裝置的立體截面視圖。
圖4B說明按照本發明之實施例的圖4A之以半導體本體為基礎的半導體裝置之截面視圖，如取自沿著該a-a'軸線。
圖4B'說明按照本發明之另一實施例的圖4A之另一以半導體本體為基礎的半導體裝置之截面視圖，如取自沿著該a-a'軸線。
圖5A-5I說明截面視圖，表示按照本發明之實施例來製造以半導體本體為基礎之半導體結構的方法中之各種操作。
圖6A-6I說明截面視圖，表示按照本發明之另一實施例來製造另一以半導體本體為基礎之半導體結構的方法中之各種操作。
圖7說明示範製程流程，用於按照本發明之實施例形成具有晶體基板之晶圓及一或多個分開的晶體活性層。
圖8說明按照本發明的一措施之計算裝置。
220‧‧‧鰭片
222‧‧‧鰭片
228‧‧‧介電部份

Claims (26)

  1. 一種半導體結構，包括：第一半導體裝置，包括設置在晶體基板上方之第一奈米線，該第一奈米線包括具有第一整體晶體方向的半導體材料；第二半導體裝置，包括設置在該晶體基板上方之第二奈米線，該第二奈米線包括具有與第一整體晶體方向不同之第二整體晶體方向的半導體材料，且該第二奈米線與該晶體基板藉由設置於該第二奈米線及該晶體基板間之隔離基座來隔離，其中該第一奈米線與該第二奈米線彼此平行；及第三半導體裝置，包括設置在該晶體基板上方之第三奈米線，該第三奈米線包括具有與該第一及第二整體方向不同之第三整體晶體方向的半導體材料，該第三奈米線藉由設置於該第三奈米線及該晶體基板間之隔離基座而與該晶體基板隔離，其中該第一奈米線之底部表面與該第二奈米線之底部表面共平面並且與該第三奈米線之底部表面共平面。
  2. 如申請專利範圍第1項之半導體結構，其中該第一半導體裝置之第一奈米線係藉由設置於該第一奈米線及該晶體基板間之埋入式介電層而與該晶體基板隔離。
  3. 如申請專利範圍第2項之半導體結構，其中該埋入式介電層之成分本質上係與該隔離基座之成分相同。
  4. 如申請專利範圍第2項之半導體結構，其中該埋入 式介電層之成分係與該隔離基座之成分不同。
  5. 如申請專利範圍第1項之半導體結構，其中該晶體基板具有與該第二整體晶體方向相同的整體晶體方向。
  6. 如申請專利範圍第5項之半導體結構，其中該晶體基板及該第二奈米線的半導體材料包括具有(100)整體晶體方向之第IV族材料，且該第一奈米線的半導體材料包括具有(110)整體晶體方向之第IV族材料。
  7. 如申請專利範圍第1項之半導體結構，其中該第一半導體裝置另包括一或多個額外之奈米線，該一或多個額外之奈米線設置在具有該第一奈米線的直立平面上方及堆疊於具有該第一奈米線的直立平面中，且該第二半導體裝置另包括一或多個額外之奈米線，該一或多個額外之奈米線設置在具有該第二奈米線的直立平面上方及堆疊於具有該第二奈米線的直立平面中。
  8. 如申請專利範圍第1項之半導體結構，其中該第一半導體裝置另包括圍繞該第一奈米線的一部分之第一閘極電極堆疊，且該第二半導體裝置另包括圍繞該第二奈米線的一部分之第二閘極電極堆疊。
  9. 一種半導體結構，包括：第一半導體裝置，包括設置在晶體基板上方之第一奈米線，該第一奈米線本質上由第一半導體材料所組成；及第二半導體裝置，包括設置在該晶體基板上方之第二奈米線，該第二奈米線本質上由與該第一半導體材料不同的第二半導體材料所組成，且該第二奈米線與該晶體基板 藉由設置於該第二奈米線及該晶體基板間之隔離基座來隔離，其中該第二半導體材料係第IV族材料，且該第一半導體材料係第III-V族材料。
  10. 如申請專利範圍第9項之半導體結構，其中該第一半導體裝置之第一奈米線係藉由設置於該第一奈米線及該晶體基板間之埋入式介電層而與該晶體基板隔離。
  11. 如申請專利範圍第10項之半導體結構，其中該埋入式介電層之成分本質上係與該隔離基座之成分相同。
  12. 如申請專利範圍第10項之半導體結構，其中該埋入式介電層之成分係與該隔離基座之成分不同。
  13. 如申請專利範圍第9項之半導體結構，其中該第一半導體裝置另包括一或多個額外之奈米線，該一或多個額外之奈米線設置在具有該第一奈米線的直立平面上方及堆疊於具有該第一奈米線的直立平面中，且該第二半導體裝置另包括一或多個額外之奈米線，該一或多個額外之奈米線設置在具有該第二奈米線的直立平面上方及堆疊於具有該第二奈米線的直立平面中。
  14. 如申請專利範圍第9項之半導體結構，其中該第一半導體裝置另包括圍繞該第一奈米線的一部分之第一閘極電極堆疊，且該第二半導體裝置另包括圍繞該第二奈米線的一部分之第二閘極電極堆疊。
  15. 如申請專利範圍第9項之半導體結構，另包括：第三半導體裝置，包括設置在該晶體基板上方之第三奈米線，該第三奈米線本質上由與第一及第二半導體材料 不同的第三半導體材料所組成，該第三奈米線藉由設置於該第三奈米線及該晶體基板間之隔離基座而與該晶體基板隔離。
  16. 一種半導體結構，包括：第一半導體裝置，包括設置在晶體基板上方之第一半導體本體，該第一半導體本體包括具有第一整體晶體方向的半導體材料；第二半導體裝置，包括設置在該晶體基板上方之第二半導體本體，該第二半導體本體包括具有與該第一整體晶體方向不同之第二整體晶體方向的半導體材料，且該第二半導體本體與該晶體基板藉由設置於該第二半導體本體及該晶體基板間之隔離基座來隔離，其中該第一半導體本體與該第二半導體本體彼此平行；及第三半導體裝置，包括設置在該晶體基板上方之第三半導體本體，該第三半導體本體包括具有與該第一及第二整體晶體方向不同之第三整體晶體方向的半導體材料，該第三半導體本體藉由設置於該第三半導體本體及該晶體基板間之隔離基座而與該晶體基板隔離，其中該第一半導體本體之底部表面與該第二半導體本體之底部表面共平面並且與該第三半導體本體之底部表面共平面。
  17. 如申請專利範圍第16項之半導體結構，其中該第一半導體裝置之第一半導體本體係藉由設置於該第一半導體本體及該晶體基板間之埋入式介電層而與該晶體基板隔離。
  18. 如申請專利範圍第17項之半導體結構，其中該埋入式介電層之成分本質上係與該隔離基座之成分相同。
  19. 如申請專利範圍第17項之半導體結構，其中該埋入式介電層之成分係與該隔離基座之成分不同。
  20. 如申請專利範圍第16項之半導體結構，其中該晶體基板具有與該第二整體晶體方向相同的整體晶體方向。
  21. 如申請專利範圍第20項之半導體結構，其中該晶體基板及該第二半導體本體的半導體材料包括具有(100)整體晶體方向之第IV族材料，且該第一半導體本體的半導體材料包括具有(110)整體晶體方向之第IV族材料。
  22. 如申請專利範圍第16項之半導體結構，其中該第一半導體裝置另包括圍繞該第一半導體本體的一部分之第一閘極電極堆疊，且該第二半導體裝置另包括圍繞該第二半導體本體的一部分之第二閘極電極堆疊。
  23. 一種半導體結構，包括：第一半導體裝置，包括設置在晶體基板上方之第一半導體本體，該第一半導體本體本質上由第一半導體材料所組成；及第二半導體裝置，包括設置在該晶體基板上方之第二半導體本體，該第二半導體本體本質上由與該第一半導體材料不同的第二半導體材料所組成，且該第二半導體本體與該晶體基板藉由設置於該第二半導體本體及該晶體基板間之隔離基座來隔離，其中該第二半導體本體之半導體材 料係第IV族材料，且該第一半導體本體之半導體材料第III-V族材料。
  24. 如申請專利範圍第23項之半導體結構，其中該第一半導體裝置之第一半導體本體係藉由設置於該第一半導體本體及該晶體基板間之埋入式介電層而與該晶體基板隔離。
  25. 如申請專利範圍第23項之半導體結構，其中該第一半導體裝置另包括圍繞該第一半導體本體的一部分之第一閘極電極堆疊，且該第二半導體裝置另包括圍繞該第二半導體本體的一部分之第二閘極電極堆疊。
  26. 如申請專利範圍第23項之半導體結構，另包括：第三半導體裝置，包括設置在該晶體基板上方之第三半導體本體，該第三半導體本體本質上由與該第一及第二半導體材料不同的第三半導體材料所組成，該第三半導體本體藉由設置於該第三半導體本體及該晶體基板間之隔離基座而與該晶體基板隔離。
TW101147870A 2011-12-23 2012-12-17 具有奈米線或伴隨不同的材料方向或成分的半導體本體之共用基板半導體裝置 TWI493715B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2011/067242 WO2013095656A1 (en) 2011-12-23 2011-12-23 Common-substrate semiconductor devices having nanowires or semiconductor bodies with differing material orientation or composition

Publications (2)

Publication Number Publication Date
TW201342610A TW201342610A (zh) 2013-10-16
TWI493715B true TWI493715B (zh) 2015-07-21

Family

ID=48669294

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101147870A TWI493715B (zh) 2011-12-23 2012-12-17 具有奈米線或伴隨不同的材料方向或成分的半導體本體之共用基板半導體裝置

Country Status (4)

Country Link
US (2) US9559160B2 (zh)
CN (2) CN106847805B (zh)
TW (1) TWI493715B (zh)
WO (1) WO2013095656A1 (zh)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8778744B2 (en) * 2011-06-24 2014-07-15 Institute of Microelectronics, Chinese Academy of Sciences Method for manufacturing semiconductor field effect transistor
WO2013095656A1 (en) * 2011-12-23 2013-06-27 Intel Corporation Common-substrate semiconductor devices having nanowires or semiconductor bodies with differing material orientation or composition
US8975705B2 (en) * 2012-05-21 2015-03-10 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device
US8735869B2 (en) * 2012-09-27 2014-05-27 Intel Corporation Strained gate-all-around semiconductor devices formed on globally or locally isolated substrates
US9054212B2 (en) * 2012-10-30 2015-06-09 Globalfoundries Inc. Fin etch and Fin replacement for FinFET integration
US8969155B2 (en) * 2013-05-10 2015-03-03 International Business Machines Corporation Fin structure with varying isolation thickness
US10170315B2 (en) 2013-07-17 2019-01-01 Globalfoundries Inc. Semiconductor device having local buried oxide
US9525053B2 (en) 2013-11-01 2016-12-20 Samsung Electronics Co., Ltd. Integrated circuit devices including strained channel regions and methods of forming the same
US9252272B2 (en) * 2013-11-18 2016-02-02 Globalfoundries Inc. FinFET semiconductor device having local buried oxide
US10586868B2 (en) 2013-12-19 2020-03-10 Intel Corporation Non-planar semiconductor device having hybrid geometry-based active region
US9129863B2 (en) 2014-02-11 2015-09-08 International Business Machines Corporation Method to form dual channel group III-V and Si/Ge FINFET CMOS
US9123585B1 (en) 2014-02-11 2015-09-01 International Business Machines Corporation Method to form group III-V and Si/Ge FINFET on insulator
US9490161B2 (en) * 2014-04-29 2016-11-08 International Business Machines Corporation Channel SiGe devices with multiple threshold voltages on hybrid oriented substrates, and methods of manufacturing same
US9299787B1 (en) 2014-09-29 2016-03-29 International Business Machines Corporation Forming IV fins and III-V fins on insulator
US20170345896A1 (en) * 2014-12-24 2017-11-30 Intel Corporation Field effect transistor structures using germanium nanowires
US9882026B2 (en) 2015-01-13 2018-01-30 Tokyo Electron Limited Method for forming a nanowire structure
US9793403B2 (en) 2015-04-14 2017-10-17 Samsung Electronics Co., Ltd. Multi-layer fin field effect transistor devices and methods of forming the same
US9847388B2 (en) * 2015-09-01 2017-12-19 International Business Machines Corporation High thermal budget compatible punch through stop integration using doped glass
US9607900B1 (en) 2015-09-10 2017-03-28 International Business Machines Corporation Method and structure to fabricate closely packed hybrid nanowires at scaled pitch
WO2017052601A1 (en) * 2015-09-25 2017-03-30 Intel Corporation Techniques for controlling transistor sub-fin leakage
US10529717B2 (en) 2015-09-25 2020-01-07 International Business Machines Corporation Orientation engineering in complementary metal oxide semiconductor fin field effect transistor integration for increased mobility and sharper junction
US9899387B2 (en) * 2015-11-16 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9412849B1 (en) * 2015-12-11 2016-08-09 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device
US10283414B2 (en) * 2017-06-20 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation manufacturing method for semiconductor structures
DE112017008312T5 (de) * 2017-12-29 2020-09-17 Intel Corporation Heterogene ge/iii-v-cmos-transistorstrukturen
US11398478B2 (en) * 2018-03-22 2022-07-26 Intel Corporation Semiconductor nanowire device having (111)-plane channel sidewalls
US11239232B2 (en) 2018-06-25 2022-02-01 Intel Corporation Isolation walls for vertically stacked transistor structures
JP7224450B2 (ja) * 2018-10-08 2023-02-17 長江存儲科技有限責任公司 三次元メモリデバイスを形成するための方法
KR20200084532A (ko) 2019-01-03 2020-07-13 삼성전자주식회사 복수의 채널층을 갖는 반도체 소자 및 그 제조 방법
US10892331B2 (en) 2019-06-05 2021-01-12 International Business Machines Corporation Channel orientation of CMOS gate-all-around field-effect transistor devices for enhanced carrier mobility
US12100766B2 (en) 2021-11-03 2024-09-24 International Business Machines Corporation Integrated short channel omega gate FinFET and long channel FinFET

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI283910B (en) * 2004-10-28 2007-07-11 Taiwan Semiconductor Mfg Semiconductor structure and semiconductor process
US20070218628A1 (en) * 2006-03-15 2007-09-20 Freescale Semiconductor, Inc. Electronic device including a semiconductor fin and a process for forming the electronic device
CN101075616A (zh) * 2006-05-18 2007-11-21 三星电子株式会社 线型半导体器件及其制造方法
US20080135886A1 (en) * 2006-12-08 2008-06-12 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
US20100044758A1 (en) * 2008-08-25 2010-02-25 International Business Machines Corporation Cmos with channel p-finfet and channel n-finfet having different crystalline orientations and parallel fins
TW201121040A (en) * 2009-07-20 2011-06-16 Ibm Multiple orientation nanowires with gate stack stressors

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000019500A1 (fr) * 1998-09-25 2000-04-06 Asahi Kasei Kabushiki Kaisha Substrat a semi-conducteur et son procede de fabrication, dispositif a semi-conducteur comprenant un tel substrat et son procede de fabrication
US6995456B2 (en) * 2004-03-12 2006-02-07 International Business Machines Corporation High-performance CMOS SOI devices on hybrid crystal-oriented substrates
US6998684B2 (en) * 2004-03-31 2006-02-14 International Business Machines Corporation High mobility plane CMOS SOI
US7042009B2 (en) * 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7199451B2 (en) * 2004-09-30 2007-04-03 Intel Corporation Growing [110] silicon on [001]-oriented substrate with rare-earth oxide buffer film
US7422956B2 (en) * 2004-12-08 2008-09-09 Advanced Micro Devices, Inc. Semiconductor device and method of making semiconductor device comprising multiple stacked hybrid orientation layers
US6972478B1 (en) * 2005-03-07 2005-12-06 Advanced Micro Devices, Inc. Integrated circuit and method for its manufacture
US7102166B1 (en) * 2005-04-21 2006-09-05 International Business Machines Corporation Hybrid orientation field effect transistors (FETs)
US7439108B2 (en) * 2005-06-16 2008-10-21 International Business Machines Corporation Coplanar silicon-on-insulator (SOI) regions of different crystal orientations and methods of making the same
US7737532B2 (en) * 2005-09-06 2010-06-15 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid Schottky source-drain CMOS for high mobility and low barrier
US20070063306A1 (en) * 2005-09-22 2007-03-22 Intel Corporation Multiple crystal orientations on the same substrate
US20070090416A1 (en) * 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
WO2008048704A2 (en) * 2006-03-10 2008-04-24 Stc.Unm Pulsed growth of gan nanowires and applications in group iii nitride semiconductor substrate materials and devices
US7566605B2 (en) * 2006-03-31 2009-07-28 Intel Corporation Epitaxial silicon germanium for reduced contact resistance in field-effect transistors
US7439110B2 (en) * 2006-05-19 2008-10-21 International Business Machines Corporation Strained HOT (hybrid orientation technology) MOSFETs
US7435639B2 (en) * 2006-05-31 2008-10-14 Freescale Semiconductor, Inc. Dual surface SOI by lateral epitaxial overgrowth
KR100741468B1 (ko) * 2006-07-10 2007-07-20 삼성전자주식회사 반도체 장치 및 그 형성 방법
US20080121948A1 (en) * 2006-08-16 2008-05-29 International Business Machines Corporation FINFET drive strength de-quantization using multiple orientation fins
US7999251B2 (en) * 2006-09-11 2011-08-16 International Business Machines Corporation Nanowire MOSFET with doped epitaxial contacts for source and drain
US7569857B2 (en) * 2006-09-29 2009-08-04 Intel Corporation Dual crystal orientation circuit devices on the same substrate
US7494918B2 (en) * 2006-10-05 2009-02-24 International Business Machines Corporation Semiconductor structures including multiple crystallographic orientations and methods for fabrication thereof
JP2009054705A (ja) * 2007-08-24 2009-03-12 Toshiba Corp 半導体基板、半導体装置およびその製造方法
US7759179B2 (en) * 2008-01-31 2010-07-20 International Business Machines Corporation Multi-gated, high-mobility, density improved devices
JP4575471B2 (ja) * 2008-03-28 2010-11-04 株式会社東芝 半導体装置および半導体装置の製造方法
KR101471858B1 (ko) * 2008-09-05 2014-12-12 삼성전자주식회사 바 타입의 액티브 패턴을 구비하는 반도체 장치 및 그 제조방법
US8193616B2 (en) * 2009-06-29 2012-06-05 Kabushiki Kaisha Toshiba Semiconductor device on direct silicon bonded substrate with different layer thickness
FR2950481B1 (fr) * 2009-09-18 2011-10-28 Commissariat Energie Atomique Realisation d'un dispositif microelectronique comprenant des nano-fils de silicium et de germanium integres sur un meme substrat
US7993999B2 (en) * 2009-11-09 2011-08-09 International Business Machines Corporation High-K/metal gate CMOS finFET with improved pFET threshold voltage
US8193523B2 (en) * 2009-12-30 2012-06-05 Intel Corporation Germanium-based quantum well devices
US8753942B2 (en) * 2010-12-01 2014-06-17 Intel Corporation Silicon and silicon germanium nanowire structures
DE112011105970B4 (de) * 2011-12-19 2020-12-03 Intel Corporation CMOS-Implementierung aus Germanium und lll-V-Nanodrähten und -Nanobändern in Gate-Rundum-Architektur
KR101612737B1 (ko) * 2011-12-21 2016-04-15 인텔 코포레이션 조절된 높이를 갖는 3차원 바디를 구비한 반도체 소자 및 그 형성방법
WO2013095656A1 (en) * 2011-12-23 2013-06-27 Intel Corporation Common-substrate semiconductor devices having nanowires or semiconductor bodies with differing material orientation or composition
DE112011106031B4 (de) * 2011-12-23 2018-12-06 Intel Corporation Einaxial gespannte Nanodrahtstrukturen
US9012284B2 (en) * 2011-12-23 2015-04-21 Intel Corporation Nanowire transistor devices and forming techniques
US9129827B2 (en) * 2012-04-13 2015-09-08 Intel Corporation Conversion of strain-inducing buffer to electrical insulator
US9425212B2 (en) * 2012-06-29 2016-08-23 Intel Corporation Isolated and bulk semiconductor devices formed on a same bulk substrate
US9728464B2 (en) * 2012-07-27 2017-08-08 Intel Corporation Self-aligned 3-D epitaxial structures for MOS device fabrication
US8716751B2 (en) * 2012-09-28 2014-05-06 Intel Corporation Methods of containing defects for non-silicon device engineering
US8765563B2 (en) * 2012-09-28 2014-07-01 Intel Corporation Trench confined epitaxially grown device layer(s)
DE112013006642T5 (de) * 2013-03-14 2015-11-05 Intel Corporation Leckageverringerungsstrukturen für Nanodraht-Transistoren
KR102037304B1 (ko) * 2013-03-15 2019-10-29 인텔 코포레이션 하층 에칭 정지를 갖는 나노와이어 트랜지스터

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI283910B (en) * 2004-10-28 2007-07-11 Taiwan Semiconductor Mfg Semiconductor structure and semiconductor process
US20070218628A1 (en) * 2006-03-15 2007-09-20 Freescale Semiconductor, Inc. Electronic device including a semiconductor fin and a process for forming the electronic device
CN101075616A (zh) * 2006-05-18 2007-11-21 三星电子株式会社 线型半导体器件及其制造方法
US20080135886A1 (en) * 2006-12-08 2008-06-12 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
US20100044758A1 (en) * 2008-08-25 2010-02-25 International Business Machines Corporation Cmos with channel p-finfet and channel n-finfet having different crystalline orientations and parallel fins
TW201121040A (en) * 2009-07-20 2011-06-16 Ibm Multiple orientation nanowires with gate stack stressors

Also Published As

Publication number Publication date
CN103999200A (zh) 2014-08-20
WO2013095656A1 (en) 2013-06-27
US20130320294A1 (en) 2013-12-05
US9691843B2 (en) 2017-06-27
CN103999200B (zh) 2016-12-28
TW201342610A (zh) 2013-10-16
CN106847805A (zh) 2017-06-13
US9559160B2 (en) 2017-01-31
US20160133735A1 (en) 2016-05-12
CN106847805B (zh) 2020-08-21

Similar Documents

Publication Publication Date Title
TWI493715B (zh) 具有奈米線或伴隨不同的材料方向或成分的半導體本體之共用基板半導體裝置
US10847631B2 (en) Gate-all-around (GAA) transistors with nanowires on an isolation pedestal
US10074573B2 (en) CMOS nanowire structure
US9812524B2 (en) Nanowire transistor devices and forming techniques
TWI618127B (zh) 具有含低帶隙包覆層之通道區的非平面半導體裝置
US20180019170A1 (en) Self-aligned 3-d epitaxial structures for mos device fabrication
TWI637508B (zh) 用於以鰭部為基礎之ｎｍｏｓ電晶體的高遷移率應變通道
US9472399B2 (en) Three-dimensional germanium-based semiconductor devices formed on globally or locally isolated substrates
TW201523873A (zh) 經由針對矽上之異質集成的模板工程之改良包覆層磊晶
TWI713634B (zh) 包含拉伸應變鍺通道的電晶體