TWI713634B - 包含拉伸應變鍺通道的電晶體 - Google Patents

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TWI713634B TW105138456A TW105138456A TWI713634B TW I713634 B TWI713634 B TW I713634B TW 105138456 A TW105138456 A TW 105138456A TW 105138456 A TW105138456 A TW 105138456A TW I713634 B TWI713634 B TW I713634B
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錢德拉 莫哈帕拉
格倫 葛萊斯
安拿 莫希
卡希克 強普納森
威利 瑞奇曼第
吉伯特 狄威
塔何 甘尼
傑克 卡瓦萊羅斯
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美商英特爾股份有限公司
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Abstract

揭示用以形成包括拉伸應變鍺(Ge)通道材料的電晶體結構之技術。電晶體結構可用於n型及p型電晶體裝置的任一個或二者，因為拉伸應變Ge具有皆適合這兩種類型之極高的載子遷移率特性。如此，簡化的CMOS整合規劃係藉由使用此處所說明之技術來形成包括在CMOS裝置中之n-MOS及p-MOS裝置所達成。在一些事例中，拉伸應變Ge係藉由將Ge材料磊晶生長在具有高於Ge的晶格常數之晶格常數的III-V族材料上及/或藉由應用巨觀3點彎曲到形成電晶體之晶粒上來達成。技術可用於形成具有平面或非平面組態之電晶體，諸如鰭式組態(如、FinFET(鰭式場效電晶體)或三閘)或者環繞式閘極(GAA)組態(包括至少一奈米線)等。

Description

包含拉伸應變鍺通道的電晶體
本發明係關於包含拉伸應變鍺通道的電晶體。
半導體裝置為利用諸如矽(Si)、鍺(Ge)、及砷化鎵(GaAs)等半導體材料的電子特性之電子組件。場效電晶體(FET)為包括三端子：閘極、源極、及汲極之半導體裝置。FET使用閘極所施加的電場來控制電荷載子從源極流動到汲極之通道的導電性。一些FET具有被稱作本體或基板之第四端子，其用於將電晶體偏壓成操作。金屬氧化物半導體FET(MOSFET)在電晶體的閘極及本體之間使用絕緣體，及MOSFET可被用於放大或切換電子信號。通常在數位及類比電路二者中都能發現MOSFET。例如，MOSFET典型上在閘極的任一側上包括一般被稱作間隔物之側壁間隔物，其幫助決定通道長度及幫助替代閘極處理。互補MOS(CMOS)結構典型上使用p型MOSFET(p-MOS)及n型MOSFET(n-MOS)的組合來實施邏輯閘及其他數位電路。
finFET為建立在半導體材料的細條(一般被稱作鰭)四周之電晶體。電晶體包括標準FET節點，其包括閘極、閘極介電、源極區、及汲極區。裝置的導電通道駐在毗連閘極介電之鰭的外部位上。尤其是，電流沿著鰭的兩側壁(與基板表面垂直之側邊)或其內並且沿著鰭的頂部(與基板表面平行之側邊)流動。因為此種組態的導電通道實質上駐在沿著鰭的三個不同外邊平面區，此種finFET設計有時被稱作三閘電晶體。FinFET被稱作非平面電晶體組態，及亦可利用非平面組態的其他類型，諸如所謂的雙閘電晶體組態等，在雙閘電晶體組態中，導電通道原則上只駐在沿著鰭的兩側壁(但不沿著鰭的頂部)。另一非平面電晶體組態為環繞式閘極組態，其組構成相似於以鰭為主的電晶體，但是取代鰭式通道區，其中，閘極係在三部位上(且因此，具有三有效閘極)，而是使用一或更多個奈米線(或者奈米帶)，及閘極材料一般圍繞各個奈米線。
Fw:寬度
Fh:高度
H1:高度
H5:主動鰭高度
100:基板
102:鰭
103:鰭溝渠
104:鰭
105:鰭溝渠
107:溝渠底部
109:溝渠底部
109’:彎曲飾面
109”:平坦底部
110:淺溝渠隔離
112:絕緣體材料
115:溝渠
122:晶核層
124:應變鬆弛緩衝層
126:傳導帶偏移層
128:鍺層
128’:鍺層
128’:奈米線/奈米帶
129:犧牲性材料
132:閘極介電材料
134:閘極
136:閘極間隔物材料
138:硬遮罩
140:通道區
153:鰭溝渠
155:鰭溝渠
160:源極區
161:汲極區
162:源極區
163:汲極區
172:閘極介電層
174:閘極
178:硬遮罩
1000:計算系統
1002:母板
1004:處理器
1006:通訊晶片
圖1A-I圖解根據此揭示的一些實施例之例示積體電路結構，其係由於被組構成形成包括拉伸應變鍺(Ge)通道材料的電晶體之方法所產生。需注意的是，圖1I為根據一些實施例之沿著圖1H的平面A所取之橫剖面圖。並且需注意的是，圖1C’及1C”圖解根據一些實施例之所形成的例示其他溝渠底部形狀。另外需注意的是，圖1D’及 1F’被提供用來圖解根據一些實施例之可被用於形成包括環繞式閘極組態的電晶體之例示結構。
圖2A-C’圖解根據此揭示的一些實施例之例示積體電路結構，其係由於被組構成形成包括拉伸應變Ge通道材料的環繞式閘極(GAA)組態電晶體之方法所產生。需注意的是，圖2A為根據一些實施例之沿著圖1H的平面A所取的橫剖面圖及包括圖1F’的鰭材料。並且需注意的是，圖2B-C亦為根據一些實施例之沿著圖1H的平面A所取之橫剖面圖。另外需注意的是，圖2B’及2C’被提供用來圖解根據一些實施例之可被用於形成包括兩拉伸應變Ge材料奈米線的電晶體之例示結構。
圖3為根據此揭示的一些實施例之包含包括拉伸應變Ge通道材料的鰭式及環繞式閘極電晶體組態之積體電路。
圖4為根據此揭示的一些實施例之以使用此處所揭示的技術所形成之積體電路結構或裝置所實施的計算系統。
藉由連同此處所說明之圖式一起閱讀上文之詳細說明，將更能瞭解本實施例的這些及其他特徵。在圖式中，以各種圖式所圖解之各個完全相同或幾乎相同的組件係由相同號碼來表示。為了清楚，並非每一個組件都被標示於每一圖式中。而且，應明白，圖式並不按比例繪製或者想用來將所說明的實施例侷限於所示之特定組態。例如，儘管一些圖式一般指示直線、正確角度、及平滑表面，但是所揭示的技術之實際實施可具有較不完美之直線及直角， 及一些圖式具有表面拓樸，不然就是非平滑的，端看製造處理的真實世界限制。總而言之，圖式僅被提供用來圖解例示結構。
【發明內容及實施方式】
揭示用以形成包括拉伸應變鍺(Ge)通道材料的電晶體結構之技術。電晶體結構可用於n型及p型電晶體裝置的任一個或二者，因為拉伸應變Ge具有皆適合這兩種類型之極高的載子遷移率特性。如此，簡化的CMOS整合規劃係藉由使用此處所說明之技術來形成包括在CMOS裝置中之n-MOS及p-MOS裝置所達成。在一些事例中，拉伸應變Ge係藉由將Ge材料磊晶生長在具有高於Ge的晶格常數之晶格常數的III-V族材料上，諸如銦鎵砷化物的緩衝層或應變鬆弛緩衝(SRB)層等來達成。在一些此種事例中，在狹窄溝渠中執行磊晶生長，以利用寬高比捕獲(ART)來解決由於磊晶異結構中所使用的材料之間的晶格失配所形成之缺陷。在一些事例中，技術可被用於形成包括平面或非平面組態之電晶體。例如，技術可被用於形成包括鰭式組態之電晶體(如、FinFET(鰭式場效電晶體)或三閘電晶體組態)，及此種技術可包括將假晶傳導帶偏移(CBO)材料層形成在主動Ge通道層下方，以例如幫助或消除子鰭漏洩。在一些事例中，技術可被用於形成包括環繞式閘極(GAA)組態(包括至少一奈米線)之電晶體，及此種技術可包括在其上形成電晶體之晶粒的巨 觀3點彎曲，以恢復由於移除子Ge通道材料來形成至少一奈米線所導致之應變耗損。根據此揭示，許多組態及變化將顯而易見。
概觀
當從矽(Si)通道材料改成諸如鍺(Ge)、SiGe、及III-V材料等另一個通道材料時，在製造積體電路時達成CMOS整合規劃已變成一大挑戰。改成另一個通道材料對跟得上摩斯定理而言是重要的。然而，將不同通道材料用於n-MOS及p-MOS之CMOS整合規劃導致複雜的整合挑戰。例如，此種整合包括對不同材料通道區的額外處理，諸如在處理結構(如、n-MOS/p-MOS結構)的其中一組之想要的通道區同時圖案化結構(如、n-MOS/p-MOS結構)的其中另一組之想要的通道區等，及處理原先已圖案化的一組時反之亦然。此額外處理增加CMOS製造的成本及複雜性。
因此，且根據本揭示的一或更多個實施例，提供形成包括拉伸應變鍺(Ge)通道材料之電晶體結構的技術。在一些實施例中，包括拉伸應變鍺(Ge)通道材料之電晶體結構可被用於n-MOS及p-MOS電晶體的任一個或二者，這是因為拉伸應變Ge具有皆適合n及p型裝置二者之極高的載子遷移率特性。例如，拉伸應變Ge具有至少約12,000cm2/(V*s)的電子遷移率及至少約20,000cm2/(V*s)的電洞遷移率。如此，在一些實施例中，簡化的CMOS整 合規劃係藉由使用此處所說明之技術(例如、利用拉伸應變Ge通道材料)來形成包括所包括的n-MOS及p-MOS電晶體所達成。在一些此種實施例中，例如，通道區處理對n-MOS及p-MOS電晶體二者是相同的(在一些實施例中，其將被形成在同一晶粒或基板上)，及處理兩種電晶體的唯一差別是源極/汲極處理。在一些實施例中，拉伸應變Ge係藉由將Ge材料磊晶生長在具有高於Ge的晶格常數之晶格常數的材料上，諸如銦鎵砷化物(InxGa1-xAs)的應變鬆弛緩衝層(SRB)來達成，以提供例示材料。在一些此種實施例中，例如，在狹窄溝渠中執行磊晶生長，以利用寬高比捕獲(ART)來解決由於磊晶異結構中所使用的材料之間的晶格失配所形成之缺陷。另外，在一些此種實施例中，例如，ART規劃可被用於包含此種晶格缺陷(如、配錯位錯、及堆疊錯誤等等)到狹窄溝渠的底部。
在一些實施例中，技術可被用於形成包括平面或非平面組態之電晶體。例如，在一些實施例中，技術可被用於形成包括鰭式組態之電晶體(如、FinFET(鰭式場效電晶體)或三閘電晶體組態)。在一些此種實施例中，假晶(如、低於材料的臨界厚度)傳導帶偏移(CBO)材料層可被包括在主動Ge通道層下方，以例如幫助或消除子鰭漏洩。在一些實施例中，技術可被用於形成包括環繞式閘極(GAA)組態之電晶體(如、奈米線或奈米帶電晶體組態)。在一些此種實施例中，子鰭將被釋放，其使Ge通 道區中的拉伸應變耗損(如、由於磊晶異結構)。在一些此種實施例中，使用在其上形成電晶體之晶粒的巨觀3點彎曲，其例如在製造處理的生產線末端(EOL)或封裝部位中可執行，如此在Ge通道區中可恢復拉伸應變。在一些此種實施例中，3點彎曲技術包括在封裝處理期間施加壓力(如、在1至5MPa範圍中)以對晶粒產生曲率半徑。另外，在一些此種實施例中，曲率的方向可被選擇，使得鰭或奈米線/奈米帶係視需要在拉伸或壓縮中，以增加相關物種的載子遷移率。另外，在一些此種實施例中，為了裝置的壽命而在封裝材料中將彎曲維持或記憶著。
根據此揭示，許多有利點將顯而易見。例如，在一些實施例中，技術可被用於形成包括拉伸應變Ge通道之電晶體，其具有皆適合n型及p型電晶體二者之極高的載子遷移率特性。如此，在一些此種實施例中，較簡易的(如、較少處理、較低成本等等)CMOS整合規劃可達成，因為拉伸應變Ge通道適合n-MOS及p-MOS二者。在一些實施例中，例如，替代鰭異磊晶堆疊(包括子鰭及通道材料)可在原處生長以減少空斷及/或平面化的反效果，及使通道介面保持乾淨(如、更好的表面品質)。在一些實施例中，技術幫助達成更高的性能電晶體。例如，在一些實施例中，更高的電晶體性能係可藉由降低或消除斷開狀態漏電流來達成。另外，在一些實施例中，可藉由在非常狹窄的鰭溝渠中形成替代材料鰭堆疊以包含晶格缺陷到溝渠的底部來利用ART規劃。在一些實施例中，例 如，技術可被用於形成多樣化類型、組態、及幾何的電晶體，諸如p型MOSFET(p-MOS)、n型MOSFET(n-MOS)、p型穿隧式FET(p-TFET)、n型穿隧式FET(n-TFET)、互補MOS(CMOS)、互補TFET(CTFET)裝置、平面組態、雙閘組態、鰭式組態(如、finFET或三閘)、或者環繞式閘極組態(如、包括一或更多個奈米線/奈米帶)等。
使用此處所提供的技術及結構可使用工具來偵測，諸如掃描/透射式電子顯微鏡(SEM/TEM)、組成映射、x射線結晶或衍射(XRD)、二次離子質譜儀(SIMS)、飛行時間SIMS(ToF-SIMS)、原子探針成像或斷層攝影、局部電極原子探針(LEAP)技術、3D斷層攝影、高解析度物理或化學分析，諸如此類適當例示分析工具等。尤其是，在一些實施例中，此種工具指出以拉伸應變Ge材料通道所組構之結構或裝置。在一些此種實施例中，在其中結構包括鰭式組態處，拉伸應變Ge材料通道係形成在一或更多個III-V族材料層上方及/或其上，諸如應變鬆弛緩衝(SRB)層(如、具有比Ge材料之晶格常數更高的晶格常數)、假晶層(如、具有相對於Ge材料至少0.25meV之傳導帶偏移)、及/或晶核層(如、形成在溝渠的底部處)等。在一些實施例中，例如，使用奈米射束TEM來評估拉伸應變Ge材料通道中之應變，且因此在鰭的事例中此種應變出現單軸，而在膜的事例中出現雙軸。在一些實施例中，例如，使用電子測試(e-test)信號來 測量應變，因為與非應變Ge材料比較，應變Ge材料產生較高遷移率的電子測試信號。
在一些實施例中，其中結構包括環繞式閘極組態，一或更多個拉伸應變Ge材料奈米線/奈米帶係位在通道區處。在一些此種實施例中，鰭式結構的子鰭部位可被釋放以形成一或更多個奈米線/奈米帶，及Ge材料中的應變耗損而後如此處所說明一般使用巨觀3點彎曲處理而至少局部恢復。在一些實施例中，藉由測試封裝是否包括曲率半徑元件來觀察鍺奈米線/奈米帶中之拉伸應變。此包括採取封裝的橫剖面及尋找封裝中之非平面晶粒。在此種事例中，例如，應變係藉由知道曲率半徑及射束元件的厚度來計算。例如，甚至在沒有封裝時，應變係依據結構的特徵及材料之幾何及已知的彈性常數來推論。儘管如此，例如，與非應變Ge裝置比較，使用電子測試可觀察應變Ge裝置的遷移率增強。在一些實施例中，例如，用於形成具有環繞式閘極組態之電晶體的此處所說明之技術會導致未使用或掛名的鰭在與形成電晶體相同的晶粒上，其中此種未使用鰭包括形成在一或更多個III-V族材料層上之拉伸應變Ge材料。換言之，在包括GAA電晶體組態之實施例中，例如，技術會留下用於形成拉伸應變Ge奈米線之替代鰭結構的剩餘物，及此種剩餘物係位在相同基板/晶粒/晶片上。在一些此種實施例中，剩餘物包括形成在共享的基板/晶粒/晶片上、中、及/或上方的鰭式結構(與使用此處所說明之技術所形成的GAA電晶體共享)，其中鰭式 結構仍包括一或更多個犧牲性III-V族材料層。在一些實施例中，例如，此處所說明之技術係藉由測量所達成的有利點來偵測，諸如更簡易的CMOS整合規劃及/或斷開狀態漏電流的改良。根據此揭示，許多組態及變化將顯而易見。
方法及架構
圖1A-I圖解根據此揭示的一些實施例之例示積體電路結構，其係由於被組構成形成包括拉伸應變鍺(Ge)通道材料的電晶體之方法所產生。需注意的是，主要在形成具有鰭式組態(如、finFET或三閘組態)之電晶體的背景下描劃圖1A-I的例示實施例中之積體電路結構。在一些實施例中，此處所揭示的技術可被用於形成具有其他組態之電晶體，諸如平面組態、雙閘組態、環繞式閘極組態(如、將參考圖2A-C更詳細說明一般)、或任何其他適當組態等，依據終端使用或目標應用而定。另外，在一些實施例中，技術可被用於形成p型及/或n型電晶體裝置，諸如p型MOSFET(p-MOS)、n型MOSFET(n-MOS)、p型穿隧式FET(p-TFET)、或n型穿隧式FET(n-TFET)等。另外，在一些實施例中，例如，技術可被用於有益於包括在互補MOS(CMOS)或互補TFET(CTFET)裝置中之p型及/或n型電晶體的任一者或二者。另外，在一些實施例中，技術可與多樣化尺度的裝置一起使用，諸如具有臨界尺寸在微米範圍或在奈米範圍的 電晶體裝置(如、以32、22、14、10、7或5nm處理節點或超過所形成之電晶體)等。
圖1A為根據實施例之包括具有自此所形成的鰭102及104之基板100的例示結構圖。在一些實施例中，例如，鰭102及104係使用任何適當技術所形成，諸如一或更多個圖案化及蝕刻處理等。在一些事例中，例如，形成鰭102及104之處理可被稱作淺溝渠凹處。在此例示實施例中，鰭102及104係從基板100所形成，但在其他實施例中，鰭可形成在基板100上(如、使用任何適當的沉積/生長及圖案化技術)。在此例示實施例中，圖1A亦圖示形成在鰭102及104之間的溝渠115。在一些實施例中，鰭可被形成具有多樣化的寬度Fw及高度Fh。例如，在寬高比捕獲(ART)規劃中，鰭被形成具有特別高度對寬度比，使得當它們稍後被移除或凹進時，最後所形成的溝渠允許缺陷在隨著材料垂直生長而停止在側表面上之替代材料中，諸如非結晶/介電側壁等，其中相對生長面積的尺寸而言側壁足夠高以便捕獲大部分的缺陷(若沒有全部的話)。在此種例示事例中，例如，鰭的高度對寬度比(h：w)大於1，諸如大於1.5、2、或3，或任何其他適當的最小比等。需注意的是，雖然為了圖解目的在圖1A的例示結構中只圖示兩鰭，但是可形成任何數目的鰭，諸如一、五、十、幾百、幾千、及幾百萬等等，依據終端使用或目標應用而定。
在一些實施例中，基板100可包括：包括IV族材料 或化合物之塊狀基板，諸如矽(Si)、鍺(Ge)、碳化矽(SiC)、或SiGe及/或至少一III-V族化合物及/或藍寶石及/或任何其他適當材料等，依據終端使用或目標應用而定；絕緣體上的X(XOI)結構，其中X為上述材料的其中之一(如、IV族及/或III-V族及/或藍寶石)，及絕緣體材料為氧化物材料或介電材料或一些其他電絕緣材料；或者一些其他適當多層結構，其中頂層包括上述材料的其中之一(如、IV族及/或III-V族及/或藍寶石)。需注意的是，III-V族化合物/材料包括至少一III族元素(如、鋁、鎵、銦、硼、鉈)，及至少一V族元素(如、氮、磷、砷、銻、鉍)，諸如氮化鎵(GaN)、砷化鎵(GaAs)、銦鎵氮化物(InGaN)等。需注意的是，使用III-V族來說明一層、特徵、或結構的材料被用於指出此層、特徵、或結構包括至少一III-V族材料，但是亦包括其他材料，諸如一或更多個摻雜材料等，根據本揭示將顯而易見一般。例如，基板100的原有厚度或高度可在50至950微米的範圍中，或者一些其他適當的厚度或高度。在一些實施例中，基板100可被用於一或更多個其他積體電路(IC)裝置，諸如各種二極體(如、發光二極體(LED)或雷射二極體)、各種電晶體(如、MOSFET或TFET)、各種電容器(如、MOSCAP)、各種微電機系統(MEMS)、各種奈米電機系統(NEMS)、各種感應器、或任何其他適當半導體或IC裝置等，依據終端使用或目標應用而定。因此，在一些實施例中，此處所說明之 電晶體結構可包括在單晶片系統(SoC)應用中，如根據此揭示將顯而易見一般。
圖1B為根據實施例之在圖1A的結構之溝渠115中執行淺溝渠隔離(STI)110處理之後所形成的例示結構圖。在一些實施例中，例如，STI處理包括任何適當技術，諸如沉積STI材料接著選用平面化或拋光處理等。在一些實施例中，任何適當沉積處理可被用於STI 110沉積及STI材料係依據基板100的材料而選擇(如、為了提供適當隔離及/或鈍化)。例如，在Si基板100的事例中，STI材料110可被選擇成二氧化矽或氮化矽。
圖1C為根據實施例之鰭102及104已分別從圖1B的結構蝕刻出來以形成鰭溝渠103及105之後所形成的例示結構。在一些實施例中，例如，任何適當的濕及/或乾蝕刻處理可被用於形成鰭溝渠103及105。在一些此種實施例中，例如，鰭溝渠103及105可包括想要的或受控的尺寸及形狀，依據鰭102及104的尺寸及形狀而定及/或依據蝕刻期間所用來形成鰭溝渠103及105的條件而定。在圖1C的例示結構中，溝渠底部107及109包括如所示的飾面，其可幫助生長隨後沉積的材料，如此處將更詳細說明一般。在此例示實施例中，溝渠底部107及109中之飾面被圖示作{111}飾面，其包括溝渠的底部處之三角形狀。在此種實施例中，溝渠的底部中之飾面{111}可被用來幫助生長III-V族磊晶材料，如在下面將更詳細說明一般。在一些實施例中，例如，可形成任何溝渠底部幾何， 諸如圖1C’所示之彎曲飾面109’或圖1C”所示之平坦底部109”等。在一些實施例中，例如，溝渠底部107及109處之幾何可依據想要的處理及/或真實世界的製造處理而定。
圖1D為根據實施例之在圖1C的結構之鰭溝渠103及105中已沉積多個材料之後所形成的例示結構圖。在一些實施例中，兩或更多個材料層係沉積在鰭溝渠103及105中。在一些此種實施例中，鰭溝渠103及105足夠狹窄及/或足夠深(如、具有高：寬比至少2)來沉積或磊晶生長多層結構以利用ART規劃，及包含晶格缺陷(如、配錯位錯、堆疊錯誤等)到溝渠的極底部。在一些此種實施例中，將窄的鰭溝渠103及105用來利用ART規劃能夠負責沉積在此處之材料的晶格失配。另外，在一些此種實施例中，利用ART規劃最小化或消除通道區中的晶格缺陷，如依據此揭示能夠瞭解一般。在一些實施例中，例如，沉積有選擇性，使得其只有或主要(如、其中材料的至少60、70、80、90、或95%)生長在鰭溝渠103及105中。在一些此種實施例中，例如，材料的一些生長在其他區域，諸如在STI 110上等。在此例示實施例中，沉積在鰭溝渠103及105中之材料包括晶核層122、應變鬆弛緩衝(SRB)層124、傳導帶偏移(CBO)層126、及含鍺層128(一般此處簡稱作鍺層128)。在一些實施例中，例如，晶核層122係選用的(且因此，不存在)，因為其可被沉積以弄濕溝渠底部107及109(如、弄濕{111}飾 面溝渠)。在晶核層122存在之實施例中，其包括III-V材料，諸如磷化銦(InP)、磷化鎵(GaP)、砷化鎵(GaAs)、銦鋁砷化物(InAlAs)、鋁鎵砷化物(AlGaAs)、銦鋁鎵砷化物(InAlGaAs)、鎵砷銻化物(GaAsSb)、及/或鋁鎵磷化物(AlGaP)等，以上僅陳列若干例示材料。在一些實施例中，存在晶核層122包括依據基板及/或覆蓋層(如、SRB層124)的材料之材料。
在圖1D的例示實施例中，SRB層124係沉積或生長在晶核層122上。在未包括晶核層之實施例中，例如，SRB層124直接沉積或生長在鰭溝渠103及105的底部上。在一些實施例中，SRB層124包括III-V材料，諸如銦鎵砷化物(InxGa1-xAs)、砷化銦(InAs)、及/或GaAs等，以上僅陳列一些例示材料。在一些實施例中，SRB層124包括高於Ge的晶格常數之晶格常數，其可被用於使鍺層128能夠拉伸應變。在一些實施例中，例如，鍺層128係沉積在SRB層124上，如圖1D’所示一般。在一些此種實施例中，例如，III-V材料(如、層124及122，若存在的話)可被犧牲以允許形成一或更多個奈米線(且因此，環繞式閘極電晶體組態)，如將參考圖2A-C更詳細說明一般。在一些實施例中，層124僅為緩衝層而非應變鬆弛緩衝層。因此，在一些實施例中，例如，層124係藉由其材料或者其他特性來識別，因為難以觀察到應變的不存在。然而，為了容易說明，此處可將稱號SRB或應變鬆弛緩衝層用於層124。
在一些實施例中，諸如圖1D所示之實施例等，CBO層126係形成在SRB層124與Ge層128之間。在一些此種實施例中，例如，CBO層126被形成降低子鰭漏洩，其對鰭式電晶體組態是有利的。在一些實施例中，CBO層126的材料可為假晶及/或低於材料的臨界厚度。在一些此種實施例中，例如，假晶層126被生長的足夠薄，使得其符合下面(underlying)材料，卻不會形成配錯位錯。在一些實施例中，CBO層126的材料相對於鍺層128具有CBO至少0.1、0.15、0.2、0.25、0.3、或0.35meV(或其他適當的最小值)之CBO。在一些實施例中，CBO層126的材料具有比鍺還高的能帶隙，諸如至少0.5、1、或1.5較高的材料能帶隙，或者一些其他適當的最小值。在一些實施例中，CBO層126的材料包括III-V材料，諸如InP、GaP、GaAs、InAlAs、AlGaAs、InAlGaAs、GaAsSb、及/或AlGaP，以上僅陳列一些例示材料。在一些實施例中，若存在的話，則CBO層126包括與晶核層122相同的材料，而在其他實施例中，它們依據終端使用或目標應用而包括不同的材料。在一些實施例中，含鍺層128包括鍺及可未被摻雜或被摻雜的很少(如、摻雜有低於n或p型之5E17載子)。如依據此揭示可明白一般，在一些實施例中，因為層128係沉積在具有比鍺的晶格常數還高的晶格常數之材料上(如、層124或層126)，所以其使鍺層128能夠拉伸應變。在圖1D的例示實施例中，例如，鍺層128被圖解作STI 110平面的突出，其係 由於沉積或生長條件而出現。在一些實施例中，包括在鰭堆疊中之層的一或更多個(如層122、124、126、128的一或更多個)包括將層中的一或更多個材料之含量分等級(如、增加及/或減少)。另外，在一些實施例中，包括在鰭堆疊中之層的一或更多個可以是包括至少兩材料層之多層結構，依據終端使用或目標應用而定。
圖1E為根據實施例之在已將圖1D的結構之STI 110材料凹進之後所形成的例示結構。在一些實施例中，凹進STI 110材料係使用任何適當技術來執行。在一些此種實施例中，在將STI 110材料凹進之前已執行拋光或平面化處理。在此例示實施例中，STI 110材料被凹進，使得CBO層126係在主動鰭高度H5內(在STI平面上方之鰭的部位之高度)；然而，在其他實施例中，STI 110材料可被凹進到不同深度。在一些事例中，CBO層126可以是主動鰭高度的一部分，以提供有利於鍺層128的傳導帶偏移(如、因為鍺層128將被使用作為電晶體通道)。在一些實施例中，晶核層122具有10-50nm範圍中的高度H1(15-30nm)，或者任何其他適當高度，依據終端使用或目標應用而定。在一些實施例中，SRB層具有25-150nm範圍中的高度H2(50-100nm)，或者任何其他適當高度，依據終端使用或目標應用而定。在一些實施例中，CBO層具有10-50nm範圍中的高度H3(10-30nm)，或者任何其他適當高度，依據終端使用或目標應用而定。在一些實施例中，鍺層128具有20-50nm範圍中的高度H4 (25-40nm)，或者任何其他適當高度，依據終端使用或目標應用而定。
圖1F為根據實施例之閘極堆疊已形成在圖1E的結構上之後所形成的例示結構圖。在一些實施例中，在例如閘極第一處理流程中，包括閘極介電材料132及閘極或閘電極134之閘極堆疊被形成作為最後閘極。在一些此種實施例中，閘極堆疊的材料與下面說明的包括閘極介電層172及閘極174之閘極堆疊相同。在一些實施例中，在例如閘極最後處理流程中，閘極介電材料132及閘極134可以是用於替代閘極處理之虛擬材料(如、閘極134用的虛擬多晶矽)。在任一事例中，例如，閘極堆疊的形成包括沉積閘極介電材料132、閘極或閘電極材料134；圖案化閘極堆疊；沉積閘極間隔物材料136；及執行間隔物蝕刻以形成圖1F所示之結構。在此例示實施例中，製造處理將被圖解具有閘極最後處理流程，其中閘極介電材料132及閘電極134為稍後將被移除之虛擬材料。例如，此實施例中之例示結構亦包括硬遮罩138在閘極堆疊之上，其被包括以在隨後處理期間保護閘極堆疊。在處理流程中之此階段處，圖1F’被提供以圖解圖1D’的例示其他鰭。
圖1G為根據實施例之在一層絕緣體材料112已形成在圖1F的結構上之後所形成的例示結構圖。需注意的是，在此例示實施例中，絕緣體材料112被圖解作透明的，以允許下面特徵被看見。在一些實施例中，例如，絕緣體材料112包括介電材料，諸如二氧化矽等。在一些實 施例中，在沉積絕緣體材料112之後，拋光及/或平面化處理可被執行以產生圖1G的例示結構。
圖1H為根據實施例之在圖1G的虛擬閘極堆疊(包括虛擬閘極介電材料132及虛擬閘電極134)被移除以再次露出通道區140之後所形成的例示結構圖。在一些實施例中，例如，移除虛擬閘極堆疊包括使用諸如蝕刻、拋光及/或清潔處理等任何適當技術，首先移除硬遮罩層138，而後移除虛擬閘極堆疊(在此例示事例中為層132及134)。圖1H中之A平面被用於指出圖1I及2A-C的橫剖面圖，如下面將更詳細說明一般。
圖1I為根據實施例之沿著圖1H的平面A所取之橫剖面圖。圖1I被提供以圖解圖1H的結構之通道區。如所見，結構包括具有高度H5之主動鰭部位及在STI 110平面的頂部下方之子鰭部位。在例示實施例中，此種結構可被用於鰭式電晶體組態，其中閘極堆疊係形成在主動鰭部位上及毗連於主動鰭部位。
圖2A為根據實施例之沿著圖1H的平面A所取之橫剖面圖及包括圖1F’的鰭材料。回想在此例示實施例中，CBO層126不存在，因為III-V材料層122及124欲成為將被蝕刻掉並且移除之犧牲層以形成一或更多個奈米線，如下面將更詳細說明一般。再者，回想晶核層122係選用的，因此在一些實施例中，其不存在。如在圖2A可見一般，結構包括具有高度H5之STI 110平面的頂部上方之部位，及STI平面的頂部下方之子鰭部位。比較圖1I的 例示結構與圖2A的例示結構，可看出在圖1I露出所有鍺層128(在STI 110平面的頂部上方)，而鍺層128的一部位係位在STI 110平面的頂部下方，如此能有助於使鍺層128及子鰭(或下層)的介面乾淨(諸如較好的表面品質)，直到子鰭被實際釋放為止。
圖2B為根據實施例之在將圖2A的STI 110凹進使得先前子鰭區的一部位被露出之後所形成的例示結構圖。根據實施例，此使選擇性蝕刻(如、濕及/或乾)能夠被執行及形成圖2C的例示結構。在一些實施例中，選擇性蝕刻包括以較移除鍺(如、鍺層128)至少快1.5、2、3、4、5、10、100、或1000倍的比率(對既定蝕刻劑而言(及根據本揭示可瞭解適當的選擇性蝕刻劑))來移除III-V材料(如、層124及122)之蝕刻處理。需注意的是，在一些實施例中，例如，可執行一個以上的蝕刻處理。在一些此種實施例中，任何適當的蝕刻劑及/或蝕刻條件可被用來達成想要的處理選擇性。如在圖2C亦可見一般，由於移除III-V族材料層(如、在此例示實施例中係由於移除層122及124)，所以鰭溝渠153及155被形成在STI 110及基板100中。在此例示實施例中，鰭溝渠153及155係形成在鍺材料下方(其被挑出以使用作為電晶體通道)及在基板100中。回想鰭溝渠153及155的底部可具有各種不同形狀(如、圖1C’及1C”所示一般)，依據用於形成鰭溝渠103及105之蝕刻處理而定。此外，在一些實施例中，用於從圖2B的結構移除III-V族材料 層之蝕刻處理亦移除基板100材料的一部位，因為基板100亦包括例如III-V族材料層(或由蝕刻處理期間所使用的蝕刻劑可移除之其他材料)。因此，在一些此種實施例中，蝕刻可開始移除鰭溝渠153及155中之基板100材料，及此種鰭溝渠具有不同形狀。需注意的是，在一些實施例中，例如，移除III-V族材料之蝕刻處理可能未完全地移除III-V族材料，使得一些剩下的III-V族材料係在鰭溝渠153、155中。
如在圖2C可見一般，例如，子鰭材料(包括SRB層124及晶核層122)已被選擇性移除，留下鍺層128，其被間隔物136適當支托在層128的任一側上。如依據此揭示可明白一般，圖2C圖解環繞式閘極電晶體組態，其中形成單一奈米線/奈米帶128。圖2B’及2C’被提供以圖解包括兩奈米線/奈米帶之實施例，其例如係藉由堆疊犧牲性材料129(如、III-V族材料層)在鍺層128’的兩區段之間所形成。在此種實施例中，例如，當層122及124被蝕刻及移除以形成圖2C的結構時，處理亦移除犧牲層129，藉以留下藉由間隔物136適當懸吊在材料128’的任一側上之兩奈米線/奈米帶128’，如圖2C’所示。在一些實施例中，使用任何適當技術來移除犧牲層129。在一些實施例中，犧牲層129可被留在端結構中，作為兩奈米線/奈米帶之間的介面層(如、絕緣層)。在一些此種實施例中，例如，閘極材料隨後纏繞在兩或更多個奈米線四周，與個別纏繞在每一個四周相反。在一些實施例中，使 用此處所說明的技術，可形成任何數目的奈米線/奈米帶(如、1、2、3、4、5、6等等)以形成GAA電晶體的通道區。
在一些實施例中，其中為包括環繞式閘極組態的電晶體形成一或更多個奈米線或奈米帶，當下層(如、SRB層124)被蝕刻掉時，鍺通道層128/128’中的張力或拉伸應變會遺失。回想在一些實施例中，SRB層124提供具有高於含鍺層128之晶格常數高之材料層，藉以當生長層時產生鍺層128中的拉伸應變。如此，在一些實施例中，移除下面III-V材料層(如、SRB層124)使鍺層128(將被用於電晶體通道)能夠鬆弛及遺失其拉伸應變的一些或全部。在一些此種實施例中，為了在鍺層128中重新施加拉伸應變，巨觀3點彎曲技術可應用到包含電晶體結構之晶粒。在一些實施例中，例如，可在生產線末端(EOL)處執行此種3點彎曲。在一些實施例中，3點彎曲技術包括在封裝處理期間施加壓力(如、在1至5MPa範圍中)以對晶粒產生曲率半徑。在一些此種實施例中，曲率的方向可被選擇，使得鰭或奈米線/奈米帶係視需要在拉伸或壓縮中，以增加相關物種的載子遷移率。另外，在一些此種實施例中，為了裝置的壽命在封裝材料中彎曲被維持或記憶著。在一些實施例中，藉由測試封裝是否包括曲率半徑元件來觀察鍺奈米線/奈米帶中之拉伸應變。此包括採取封裝的橫剖面及尋找封裝中之非平面晶粒。在此種事例中，例如，應變係藉由知道曲率半徑及射束元件的厚度來 計算。甚至在沒有封裝時，例如，應變係依據幾何及已知的彈性常數來推論。例如，與非應變鍺GAA電晶體比較，拉伸應變鍺GAA電晶體具有其遷移率增強，其可使用電子測試來偵測。在一些實施例中，例如，用於形成具有環繞式閘極組態之電晶體的此處所說明之技術會導致在與將形成電晶體相同的晶粒上產生未使用鰭，其中此種未使用鰭包括圖2A的結構，或者一般而言，鰭包括拉伸應變鍺層在一或更多個III-V材料層上。
圖3為根據一些實施例之包含包括拉伸應變鍺通道材料的鰭式及環繞式閘極電晶體組態之積體電路圖。如在圖3的例示結構中可見一般，通道區140已被填滿有包括閘極介電層172及閘電極174之閘極堆疊。在此例示事例中，硬遮罩178亦形成在閘極堆疊上，以在諸如在源極/汲極處理期間其他處理期間保護閘極堆疊。在一些實施例中，閘極介電層172及閘電極174係使用任何適當技術來形成。在一些實施例中，閘極堆疊(包括閘極介電層172及閘極174)至少實質上纏繞在奈米線/奈米帶的每一個四周(如、單一奈米線128或雙奈米線128’)，其中閘極介電材料係在閘極材料與奈米線/奈米帶材料(如、層128/128’的鍺材料)之間。在一些此種實施例中，至少實質上四周包括各個奈米線/奈米帶的外表面之至少50、60、70、80、90、或95%。在一些實施例中，例如，在想要的處理期間可形成防止閘極堆疊完全纏繞在閘極堆疊四周之變化，或者由於真實世界製造處理而出現。
在一些實施例中，閘極介電層172包括二氧化矽及/或高k介電材料，依據終端使用或目標應用而定。高k閘極介電材料的例子包括例如氧化鉿、鉿矽氧化物、氧化鑭、鑭鋁氧化物、氧化鋯、鋯矽氧化物、氧化鉭、氧化鈦、鋇鍶鈦氧化物、鋇鈦氧化物、鍶鈦氧化物、氧化釔、氧化鋁、鉛鈧鉭氧化物、及鉛鋅鈮化物。在一些實施例中，例如，在閘極介電層172上可實施退火處理，以在使用高k材料時提高其品質。在一些實施例中，例如，閘極或閘電極174的材料包括任何適當材料，諸如多晶矽、氮化矽、碳化矽等，或各種適當金屬或金屬合金，諸如鋁(Al)、鎢(W)、鈦(Ti)、鉭(Ta)、銅(Cu)、氮化鈦(TiN)、或者氮化鉭(TaN)等。在一些實施例中，一或更多個功函數材料層係形成在閘極介電層172與閘極174之間，以例如增加閘極介電層172與閘極174之間的介面品質，及/或提高閘極介電層172與閘極174之間的電特性。在一些實施例中，閘極介電層172及/或閘極174包括兩或更多個材料層之多層結構。在一些實施例中，閘極介電層172及/或閘極174包括將層的至少一部分中之一或更多個材料之含量分等級(如、增加及/或減少)。
如在圖3中可見一般，在此例示實施例中，執行源極/汲極處理以形成源極/汲極區160/161及162/163。另外，如圖3所示，源極/汲極區160/161毗連於環繞式閘極通道區128’(包括兩奈米線/奈米帶)，而源極/汲極區 162/163毗連於鰭式通道區128/126(包括鍺層128及CBO層126)。例如，可執行任何數目的額外處理，以完成一或更多個電晶體裝置的形成，諸如形成源極/汲極接點及執行生產線後端互連等。在一些實施例中，源極/汲極處理包括圖案化及以適當摻雜的(或在一些事例中是未摻雜的)磊晶材料來充填源極/汲極區。在一些實施例中，在執行蝕刻下切(EUC)處理之後生長源極/汲極磊晶區。在一些此種實施例中，例如，源極/汲極區可延伸在間隔物136下方及/或閘極堆疊下方，及此種延伸部位被稱作源極/汲極尖端或延長部分。在一些實施例中，源極/汲極可以完全在基板中，可以是基板的一部分(如、包括摻雜否則改變)，可以在基板之上，或者其任何組合。在一些實施例中，源極/汲極區160/161及162/163包括任何適當材料，及選用地任何適當摻雜劑，依據終端使用或目標應用而定。另外，在一些實施例中，源極/汲極區包括將區域的至少其中之一中的一或更多個材料之含量分等級(如、增加及/或減少)。另外，在一些實施例中，包括在源極/汲極區中之層的一或更多個可以是包括至少兩材料層之多層結構，依據終端使用或目標應用而定。
在圖3的例示結構中，在一些裝置中，左電晶體(包括奈米線128’)可以是p-MOS裝置，及源極/汲極區160/161二者都被摻雜有p型摻雜劑。在另一例示實施例中，右電晶體(包括鰭式通道區128)可以是n-MOS裝 置，及源極/汲極區162/163二者都被摻雜有n型摻雜劑。另外，例如，在電晶體的其中之一為p-MOS裝置而另一個為n-MOS裝置之實施例中，它們二者都包括在CMOS裝置中。需注意的是，在此種CMOS裝置中，例如，電晶體被定位的比圖3所示者更加分開及/或包括額外隔離材料在兩電晶體之間。另外需注意的是，例如，在此種CMOS裝置組態中之電晶體未共享相同閘極堆疊。在一些實施例中，可使用任何適當源極/汲極材料及選用的摻雜規劃，依據終端使用及目標應用而定。例如，在TFET組態中，源極/汲極區可以被相對的型摻雜(如、源極被p型摻雜而汲極被n型摻雜，或反之亦然)，具有通道區被最低限度摻雜或未摻雜(或者本徵/i型)。為了容易圖解，包括不同通道幾何之兩不同組態二者都設置在圖3的例示結構中。在一些實施例中，單一積體電路包括具有所有相同組態(及選用地具有多樣化的n或p型結構)，或者兩或更多個不同組態(及選用地具有多樣化的n或p型結構)之電晶體。
如依據本揭示可明白一般，在一些實施例中，例如，使用此處所說明之技術所形成的電晶體(或其他積體電路層、結構、特徵、或裝置)係形成在基板100上方或其上的至少其中之一，因為電晶體的各種部位(或其他積體電路層、結構、特徵、或裝置)可形成在基板上(如、源極/汲極區160/161及162/163)，各種部位可形成在基板上方(如、奈米線128’)，及各種部位可被視作都在基板上 及上方。需注意的是，將層/結構/特徵/裝置形成在如此處所使用的基板100上係包括將那層/結構/特徵/裝置形成在基板100中(如、其中特徵係至少局部夾置在基板100之間)，因為層/結構/特徵/裝置亦在基板上。例如，在圖3的結構中，源極/汲極區160/161及162/163被圖解作至少局部在基板100中(如、其中底部飾面部位延伸到基板100材料內)，但是源極/汲極區160/161及162/163亦在基板100上(如、因為區域的底表面係在基板100材料上)。根據此揭示，許多變化及組態將顯而易見。
例示系統
圖4為根據一些實施例之以使用此處所揭示的技術所形成之積體電路結構或裝置所實施的計算系統1000。如可見一般，計算系統1000框覆母板1002。母板1002包括一些組件，包括但並不侷限於：處理器1004及至少一通訊晶片1006，其各個可以實質上及電耦合至母板1002，或者以其他方式整合在其內。如將顯而易見一般，母板1002可以是例如任何印刷電路板，無論是主板、安裝在主板上的子板、或者是系統1000的唯一板等。
依據此應用，計算系統1000包括一或更多個其他組件，其可以或不用實質上及電耦合至母板1002。這些其他組件包括但並不侷限於：揮發性記憶體(如、DRAM)、非揮發性記憶體(如、ROM)、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、 觸碰式螢幕顯示器、觸碰式螢幕控制器、電池、音頻編碼/解碼器、視頻編碼/解碼器、功率放大器、全球定位係統(GPS)裝置、羅盤、加速儀、迴轉儀、揚聲器、相機、及大型儲存體裝置(諸如硬碟機、光碟(CD)、數位多功能影音光碟(DVD)等等)。包括在計算系統1000中之組件的任一個包括根據例示實施例使用所揭示的技術所形成之一或更多個積體電路結構或裝置。在一些實施例中，可整合多功能到一或更多個晶片(如、例如，注意的是通訊晶片1006可以是處理器1004的一部分或者以其他方式整合到處理器1004)。
通訊晶片1006使轉移資料之無線通訊能夠進入及來自計算裝置1000。”無線”一詞及其衍生字可被用於說明電路、裝置、系統、方法、技術、通訊通道等等，其可經由非固態媒體經由使用調諧的電磁輻射來通訊資料。此一詞並未暗示相關裝置未包含任何電線，但是在一些實施中它們未包含。通訊晶片1006實施一些無線標準或協定的任一個，包括但並不侷限於：Wi-Fi(IEEE802.11系列)、WiMAX(IEEE802.16系列)、IEEE802.20、長期演進技術(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生物，以及被指定作3G、4G、5G及以上之任何其他無線。計算系統1000包括複數個通訊晶片1006。例如，第一通訊晶片1006專屬於較短範圍無線通訊，諸如Wi-Fi及藍芽等，及第二通訊晶片係專屬於較長範圍無線通訊， 諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-Do、及其他等。
計算系統1000的處理器1004包括封裝在處理器1004內之積體電路晶粒。在一些實施例中，處理器的積體電路包括板上電路，其係以使用所揭示的技術所形成之一或更個積體電路結構或裝置來實施，如此處到處所說明一般。”處理器”一詞意指任何裝置或裝置的一部分，其處理例如來自暫存器及/或記憶體之電子資料以將那電子資料轉換成可儲存在暫存器及/或記憶體中之其他電子資料。
通訊晶片1006亦包括封裝在通訊晶片1006內之積體電路晶粒。根據一些此種例示實施例，通訊晶片1006的積體電路晶粒包括使用所揭示的技術所形成之一或更多個積體電路結構，如此處各處所說明一般。如根據此揭示將顯而易見一般，需注意的是，多標準無線能力可直接整合到處理器1004內(如、其中任何晶片1006的功能被整合到處理器1004內，而非具有分開的通訊晶片)。另外需注意的是，處理器1004可以是具有此種無線能力之晶片組。總之，可使用任何數目的處理器1004及/或通訊晶片1006。同樣地，任一晶片或晶片組可具有整合在其內之多功能。
在各種實施中，計算裝置1000可以是膝上型電腦、小筆電、筆記型電腦、智慧型電話、平板電腦、個人數位助理(PDA)、迷你行動型個人電腦、行動電話、桌上型 電腦、伺服器、列印機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、數位視頻記錄器、或處理資料或如此處各處所說明一般利用使用所揭示的技術所形成之一或更多個積體電路結構或裝置之任何其他電子裝置。
其他例示實施例
下面例子係相關於其他實施例，從這些實施例許多變更及組態將顯而易見。
例子1為電晶體，包括：基板；通道區，係形成在基板上方或其上的至少其中之一處，通道區包含拉伸應變鍺；閘極，係在通道區上方；以及源極及汲極區，係毗連通道區。
例子2包括例子1的標的，另包括至少一III-V族材料層，其係在通道區下方。
例子3包括例子1-2的任一個之標的，另包括緩衝層，其係在通道區下方，其中，緩衝層包括銦鎵砷化物、砷化銦、及砷化鎵的至少其中之一。
例子4包括例子3的標的，其中，緩衝層包括比通道區高的晶格常數。
例子5包括例子3-4的任一個之標的，其中，緩衝層為應變鬆弛緩衝層。
例子6包括例子3-5的任一個之標的，另包括假晶層，其係在通道區與緩衝層之間。
例子7包括例子6的標的，其中，假晶層包括相對於通道區至少0.25meV的傳導帶偏移。
例子8包括例子6-7的任一個之標的，其中，假晶層包括磷化銦、磷化鎵、砷化鎵、銦鋁砷化物、鋁鎵砷化物、銦鋁鎵砷化物、鎵砷銻化物、及鋁鎵磷化物的至少其中之一。
例子9包括例子3-8的任一個之標的，另包括晶核層，其係在緩衝層下方。
例子10包括例子9的標的，其中，晶核層包括磷化銦、磷化鎵、砷化鎵、銦鋁砷化物、鋁鎵砷化物、銦鋁鎵砷化物、鎵砷銻化物、及鋁鎵磷化物的至少其中之一。
例子11包括例子1-10的任一個之標的，其中，電晶體包括鰭式組態。
例子12包括例子1-2的任一個之標的，其中，電晶體包括環繞式閘極組態。
例子13包括例子1-12的任一個之標的，其中，電晶體為p型及n型電晶體的其中之一。
例子14包括例子1-13的任一個之標的，其中，電晶體為金屬氧化物半導體場效電晶體(MOSFET)及穿隧式FET(TFET)電晶體的其中之一。
例子15為互補金屬氧化物半導體(CMOS)裝置，其包括例子1-14的任一個之標的。
例子16為互補穿隧式場效電晶體(CTFET)裝置，其包括例子1-14的任一個之標的。
例子17為計算系統，其包括例子1-16的任一個之標的。
例子18為積體電路，其包括：基板；n型電晶體，係形成在基板上，及包括第一通道區，第一通道區係形成在基板上方或其上的至少其中之一處，其中，第一通道區包含拉伸應變鍺；以及p型電晶體，係形成在基板上，及包括第二通道區，第二通道區係形成在基板上方或其上的至少其中之一處，其中，第二通道區包含拉伸應變鍺。
例子19包括例子18的標的，另包括至少一III-V族材料層，其係在第一及第二通道區的至少其中之一下方。
例子20包括例子18-19的任一個之標的，另包括緩衝層，其係在第一及第二通道區的至少其中之一下方，其中，緩衝層包括銦鎵砷化物、砷化銦、及砷化鎵的至少其中之一。
例子21包括例子20的標的，其中，緩衝層包括比應變鬆弛緩衝層係在下方之至少一通道區高的晶格常數。
例子22包括例子20-21的任一個之標的，其中，緩衝層為應變鬆弛緩衝層。
例子23包括例子20-22的任一個之標的，另包括假晶層，其係在至少一通道區與緩衝層之間。
例子24包括例子23的標的，其中，假晶層包括相對於假晶層係在下方之至少一通道區至少0.25meV的傳導帶偏移。
例子25包括例子23-24的任一個之標的，其中，假 晶層包括磷化銦、磷化鎵、砷化鎵、銦鋁砷化物、鋁鎵砷化物、銦鋁鎵砷化物、鎵砷銻化物、及鋁鎵磷化物的至少其中之一。
例子26包括例子20-25的任一個之標的，另包括晶核層，其係在緩衝層下方。
例子27包括例子26的標的，其中，晶核層包括磷化銦、磷化鎵、砷化鎵、銦鋁砷化物、鋁鎵砷化物、銦鋁鎵砷化物、鎵砷銻化物、及鋁鎵磷化物的至少其中之一。
例子28包括例子18-27的任一個之標的，其中，n型及n型電晶體的至少其中之一包括鰭式組態。
例子29包括例子18-19的任一個之標的，其中，n型及n型電晶體的至少其中之一包括環繞式閘極組態。
例子30包括例子18-29的任一個之標的，其中，n型及n型電晶體的至少其中之一為金屬氧化物半導體場效電晶體(MOSFET)及穿隧式FET(TFET)電晶體的其中之一。
例子31為互補金屬氧化物半導體(CMOS)裝置，其包括例子18-30的任一個之標的。
例子32為互補穿隧式場效電晶體(CTFET)裝置，其包括例子18-30的任一個之標的。
例子33為計算系統，其包括例子18-32的任一個之標的。
例子34為形成電晶體之方法，方法包括：將鰭形成在基板上；將淺溝渠隔離(STI)材料形成在鰭的任一側 上；移除鰭的至少一部分以形成鰭溝渠；以及將替代鰭堆疊形成在鰭溝渠中，替代鰭堆疊包含包括鍺之第一層及包括III-V族材料之第二層，其中，第一層係在第二層上方。
例子35包括例子34的標的，其中，鰭是基板特有的。
例子36包括例子34-35的任一個之標的，另包括將STI材料凹進，使得替代鰭堆疊的一部分突出在STI材料上方。
例子37包括例子34-36的任一個之標的，另包括將第三層形成在替代鰭堆疊中，替代鰭堆疊包括III-V族材料在第一及第二層之間，其中，第三層具有相對於第一層至少0.25meV的傳導帶偏移。
例子38包括例子34-36的任一個之標的，另包括使用蝕刻處理來移除第二層。
例子39包括例子38的標的，其中，第二層係使用濕蝕刻處理來移除，濕蝕刻處理包括相對於鍺材料選擇性移除III-V族材料之蝕刻劑。
例子40包括例子38-39的任一個之標的，其中，只在替代鰭堆疊的通道區中執行使用蝕刻處理來移除第二層。
例子41包括例子34-40的任一個之標的，另包括將閘極形成在替代鰭堆疊的一部分上方。
例子42包括例子34-41的任一個之標的，另包括將 巨觀3點彎曲應用到電晶體。
例子43包括例子34-42的任一個之標的，其中，電晶體為p型及n型電晶體的其中之一。
例子44包括例子34-43的任一個之標的，另包括形成互補金屬氧化物半導體(CMOS)裝置，其中，第一層被使用作為電晶體通道。
陳述上述例示實施例的說明係為了圖解及說明。並不想耗盡或侷限本揭示於所揭示之精確的形式。根據此揭示能夠有許多修改及變化。本揭示的範疇並不由此詳細說明來限制，而是由附錄的申請專利範圍來限制。對請求此申請案優先權之未來申請的申請案可以不同方式請求所揭示的標的，及一般包括如此處各處所揭示或者展現之任何一組一或更多個限制。
100‧‧‧基板
110‧‧‧淺溝渠隔離
122‧‧‧晶核層
124‧‧‧應變鬆弛緩衝層
128‧‧‧鍺層
140‧‧‧通道區

Claims (23)

  1. 一種電晶體，包含：基板；通道區，係形成在該基板上方或其上的至少其中之一處，該通道區包含拉伸應變鍺；閘極，係在該通道區上方；源極及汲極區，係毗連該通道區；緩衝層，係在該通道區下方，其中，該緩衝層包括銦鎵砷化物、砷化銦、及砷化鎵的至少其中之一；以及晶核層，係在該緩衝層下方。
  2. 根據申請專利範圍第1項之電晶體，另包含至少一III-V族材料層，其係在該通道區下方。
  3. 根據申請專利範圍第1項之電晶體，其中，該緩衝層包括比該通道區高的晶格常數。
  4. 根據申請專利範圍第1項之電晶體，其中，該緩衝層為應變鬆弛緩衝層。
  5. 根據申請專利範圍第1項之電晶體，另包含假晶層，其係在該通道區與該緩衝層之間。
  6. 根據申請專利範圍第5項之電晶體，其中，該假晶層包括相對於該通道區至少0.25meV的傳導帶偏移。
  7. 根據申請專利範圍第5項之電晶體，其中，該假晶層包括磷化銦、磷化鎵、砷化鎵、銦鋁砷化物、鋁鎵砷化物、銦鋁鎵砷化物、鎵砷銻化物、及鋁鎵磷化物的至少其中之一。
  8. 根據申請專利範圍第1項之電晶體，其中，該晶核 層包括磷化銦、磷化鎵、砷化鎵、銦鋁砷化物、鋁鎵砷化物、銦鋁鎵砷化物、鎵砷銻化物、及鋁鎵磷化物的至少其中之一。
  9. 根據申請專利範圍第1項之電晶體，其中，該電晶體包括鰭式組態。
  10. 根據申請專利範圍第1項之電晶體，其中，該電晶體包括環繞式閘極組態。
  11. 根據申請專利範圍第1項之電晶體，其中，該電晶體為p型及n型電晶體的其中之一。
  12. 根據申請專利範圍第1項之電晶體，其中，該電晶體為金屬氧化物半導體場效電晶體(MOSFET)及穿隧式FET(TFET)電晶體的其中之一。
  13. 一種互補金屬氧化物半導體(CMOS)裝置，其包含申請專利範圍第1項之電晶體。
  14. 一種互補穿隧式場效電晶體(CTFET)裝置，其包含申請專利範圍第1項之電晶體。
  15. 一種計算系統，其包含申請專利範圍第1至14項中任一項之電晶體或裝置。
  16. 一種積體電路，其包含：基板；n型電晶體，係形成在該基板上，及包括第一通道區，該第一通道區係形成在該基板上方或其上的至少其中之一處，其中，該第一通道區包含拉伸應變鍺；p型電晶體，係形成在該基板上，及包括第二通道 區，該第二通道區係形成在該基板上方或其上的至少其中之一處，其中，該第二通道區包含拉伸應變鍺；緩衝層，係在該第一通道區及該第二通道區下方，其中，該緩衝層包括銦鎵砷化物、砷化銦、及砷化鎵的至少其中之一；以及晶核層，係在該緩衝層下方。
  17. 根據申請專利範圍第16項之積體電路，另包含至少一III-V族材料層，其係在該第一及第二通道區的至少其中之一下方。
  18. 根據申請專利範圍第16項之積體電路，其中，該n型及p型電晶體的至少其中之一包括鰭式組態。
  19. 根據申請專利範圍第16項之積體電路，其中，該n型及p型電晶體的至少其中之一包括環繞式閘極組態。
  20. 一種互補金屬氧化物半導體(CMOS)裝置，其包含申請專利範圍第16至19項中任一項之積體電路。
  21. 一種形成電晶體之方法，該方法包含：將鰭形成在基板上；將淺溝渠隔離(STI)材料形成在該鰭的任一側上；移除該鰭的至少一部分以形成鰭溝渠；將替代鰭堆疊形成在該鰭溝渠中，該替代鰭堆疊包含包括鍺之第一層及包括III-V族材料之第二層，其中，該第一層係在該第二層上方；將緩衝層形成在該第一層下方，其中，該緩衝層包括銦鎵砷化物、砷化銦、及砷化鎵的至少其中之一；以及 將晶核層形成在該緩衝層下方。
  22. 根據申請專利範圍第21項之方法，另包含：使用蝕刻處理來移除該第二層。
  23. 根據申請專利範圍第21或22項之方法，另包含：將巨觀3點彎曲應用到該電晶體。
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