CN108369958A - 包括拉伸应变的锗沟道的晶体管 - Google Patents

包括拉伸应变的锗沟道的晶体管 Download PDF

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G.A.格拉斯
A.S.墨菲
K.贾姆布纳坦
W.拉赫马迪
G.德韦伊
T.加尼
J.T.卡瓦利罗斯
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Abstract

公开了用于形成包括拉伸应变的锗（Ge）沟道材料的晶体管结构的技术。晶体管结构可以被用于n型和p型晶体管器件中的任一者或两者，因为拉伸应变的Ge具有适用于这两种类型的极高载流子迁移率特性。因此，可以通过使用本文所描述的技术形成CMOS器件中包括的n‑MOS和p‑MOS器件来实现简化的CMOS集成方案。在一些情况下，可以通过在具有高于Ge的晶格常数的III‑V族材料上外延生长Ge材料和/或通过向在其上形成晶体管的裸片施加宏观3点弯曲来实现拉伸应变的Ge。可以使用这些技术来形成具有平面或非平面配置的晶体管，诸如鳍式配置（例如，finFET或三栅极）或栅极全包围（GAA）配置（包括至少一个纳米线）。

Description

包括拉伸应变的锗沟道的晶体管
背景技术
半导体器件是利用诸如硅（Si）、锗（Ge）和砷化镓（GaAs）之类的半导体材料的电子特性的电子组件。场效应晶体管（FET）是包括三个端子的半导体器件：栅极、源极和漏极。FET使用由栅极施加的电场来控制电荷载流子从源极流向漏极所通过的沟道的电导率。一些FET具有第四个端子，称为主体或衬底，其用于使得晶体管偏置操作。金属氧化物半导体FET（MOSFET）在晶体管的栅极和主体之间使用绝缘体，并且MOSFET可用于放大或切换电子信号。在数字电路和模拟电路中通常都找得到MOSFET。例如，MOSFET典型地包括在栅极的任一侧上的侧壁间隔件（一般称为间隔件），所述侧壁间隔件有助于确定沟道长度并有助于替换栅极工艺。互补MOS（CMOS）结构典型地使用p型MOSFET（p-MOS）和n型MOSFET（n-MOS）的组合来实现逻辑门和其他数字电路。
finFET是围绕半导体材料的薄条（通常被称为鳍）构建的晶体管。晶体管包括标准FET节点，所述节点包括栅极、栅极电介质、源极区域和漏极区域。该器件的导电沟道存在于与栅极电介质相邻的鳍的外部上。具体地，电流沿着鳍的两个侧壁（垂直于衬底表面的两侧）/在鳍的两个侧壁内以及沿着鳍的顶部（平行于衬底表面的侧）延伸。因为这种配置的导电沟道基本上沿着鳍的三个不同的外部平面区域而存在，所以这样的finFET设计有时被称为三栅极晶体管。finFET被称为非平面晶体管配置，并且其他类型的非平面配置也是可获得的，诸如所谓的双栅极晶体管配置，其中导电沟道主要仅沿着鳍的两个侧壁（而不沿着鳍的顶部）而存在。另一种非平面晶体管配置是栅极全包围配置，其配置类似于基于鳍的晶体管，但是代替栅极位于三个部分（并且因此存在三个有效栅极）的鳍式沟道区域而使用一个或多个纳米线（或纳米带），并且栅极材料一般围绕每个纳米线。
附图说明
图1A-图1I图示出了根据本公开的一些实施例的由被配置来形成包括拉伸应变的锗（Ge）沟道材料的晶体管的方法所产生的示例集成电路结构。注意，图1I是根据一些实施例的沿着图1H的平面A截取的横截面视图。还要注意，图1C’和图1C’’图示出了根据一些实施例可以被形成的示例替代沟槽底部形状。另外注意，提供图1D'和图1F'以图示出根据一些实施例的可以被用来形成包括栅极全包围配置的晶体管的示例结构。
图2A-图2C’图示出了根据本公开的一些实施例的由被配置来形成包括拉伸应变的Ge沟道材料的栅极全包围（GAA）配置晶体管的方法所产生的示例集成电路结构。注意，图2A是根据一些实施例的沿着图1H的平面A截取并且包括图1F'的鳍材料的横截面图。还要注意，图2B-图2C也是根据一些实施例的沿图1H的平面A截取的横截面图。另外注意，提供图2B’和图2C’以图示出根据一些实施例的可以被用来形成包括两个拉伸应变的Ge材料纳米线的晶体管的示例结构。
图3图示出了根据本公开的一些实施例的包括拉伸应变的Ge沟道材料的包括鳍式和栅极全包围晶体管配置的集成电路。
图4图示出了根据本公开的一些实施例的利用使用本文所公开的技术形成的集成电路结构或器件所实现的计算系统。
结合本文所述的附图阅读以下详细描述，将更好地理解本实施例的这些和其他特征。在附图中，在各个附图中图示出的每个相同或几乎相同的组件可以由相似的数字表示。为了清楚起见，可能并非在每张图中都标注了每个组件。此外，如将认识到的，附图不一定按比例绘制或不意欲将所描述的实施例限制为所示的具体配置。例如，尽管一些附图一般地指示直线、直角和光滑表面，但是考虑到制造工艺的实际局限，所公开的技术的实际实现可以具有不那么完美的直线和直角，并且一些特征可以具有表面形貌或者原本不平滑。简而言之，提供这些附图仅仅是为了示出示例结构。
具体实施方式
公开了用于形成包括拉伸应变的锗（Ge）沟道材料的晶体管结构的技术。晶体管结构可以被用于n型和p型晶体管器件中的任一者或两者，因为拉伸应变的Ge具有适用于这两种类型的极高载流子迁移率特性。因此，可以通过使用本文所描述的技术形成CMOS器件中包括的n-MOS器件和p-MOS器件来实现简化的CMOS集成方案。在一些情况下，可以通过在诸如砷化铟镓的缓冲区层或应变弛豫缓冲区（SRB）层之类的具有高于Ge的晶格常数的III-V族材料上外延生长Ge材料来实现拉伸应变的Ge。在一些这样的情况下，可以在窄沟槽中执行外延生长以采用高宽比捕获（aspect ratio trapping，ART）来解决由于在外延异质结构中使用的材料之间的晶格失配而形成的缺陷。在一些情况下，可以使用这些技术来形成包括平面或非平面配置的晶体管。例如，可以使用这些技术来形成包括鳍式配置（例如，finFET或三栅极晶体管配置）的晶体管，并且这样的技术可以包括在有源Ge沟道层下方形成假晶导带偏移（CBO）材料层，以例如协助或消除子鳍泄漏。在一些情况下，可以使用这些技术来形成包括栅极全包围（GAA）配置（包括至少一个纳米线）的晶体管，并且这样的技术可以包括在其上形成晶体管的裸片的宏观3点弯曲以恢复由于去除子Ge沟道材料以形成至少一个纳米线而导致的应变损失。根据本公开，许多配置和变化将是显而易见的。
总体概述
当从硅（Si）沟道材料移到诸如锗（Ge）、SiGe和III-V材料之类的替代沟道材料时，在制造集成电路中实现CMOS集成方案已成为一项挑战。移向替代沟道材料对于跟上摩尔定律来说很重要。然而，针对n-MOS和p-MOS使用不同沟道材料的CMOS集成方案导致了复杂的集成挑战。例如，这样的集成包括用于不同材料沟道区域的附加处理，诸如在图案化一组结构（例如，n-MOS/p-MOS结构）的预期沟道区域的同时处理另一组结构（例如，p-MOS/n-MOS结构）的预期沟道区域（反之亦然）以处理最初图案化的组。这种附加处理增加了CMOS制造的成本和复杂性。
因此并且根据本公开的一个或多个实施例，提供了用于形成包括拉伸应变的锗（Ge）沟道材料的晶体管结构的技术。在一些实施例中，包括拉伸应变的Ge沟道材料的晶体管结构可以被用于n-MOS和p-MOS晶体管中的任一者或两者，因为拉伸应变的Ge具有适用于n和p型器件二者的极高载流子迁移率特性。例如，拉伸应变的Ge具有至少约12000 cm2/（V*s）的电子迁移率和至少约20000 cm2/（V*s）的空穴迁移率。因此，在一些实施例中，可以通过使用本文描述的技术（例如，利用拉伸应变的Ge沟道材料）形成包括的n-MOS和p-MOS晶体管来实现简化的CMOS集成方案。在一些这样的实施例中，沟道区域处理对于n型和p型晶体管（在一些实施例中n型和p型晶体管将被形成在同一裸片或衬底上）可以是相同的，并且处理这两种类型的晶体管的仅有的区别例如可以是源极/漏极处理。在一些实施例中，可以通过在诸如砷化铟镓（InxGa1-xAs）的应变弛豫缓冲区（SRB）之类的具有高于Ge的晶格常数的材料上外延生长Ge材料来实现拉伸应变的Ge，以提供示例材料。在一些这样的实施例中，可以在窄沟槽中执行外延生长以采用高宽比捕获（ART）来解决例如由于在外延异质结构中使用的材料之间的晶格失配而形成的缺陷。此外，在一些这样的实施例中，例如，ART方案可以被用来将这样的晶格缺陷（例如失配位错、堆叠错误等）控制到窄沟槽的底部。
在一些实施例中，可以使用这些技术来形成包括平面或非平面配置的晶体管。例如，在一些实施例中，可以使用这些技术来形成包括鳍式配置（例如，finFET或三栅极晶体管配置）的晶体管。在一些这样的实施例中，可以在有源Ge沟道层下方包括假晶（例如，低于材料的临界厚度）导带偏移（CBO）材料层，例如来协助或消除子鳍泄漏。在一些实施例中，可以使用这些技术来形成包括栅极全包围（GAA）配置（例如，纳米线或纳米带晶体管配置）的晶体管。在一些这样的实施例中，可以释放可能导致失去Ge沟道区域中的拉伸应变（例如，由于外延异质结构）的子鳍。在一些这样的实施例中，可以使用在其上形成晶体管的裸片的宏观3点弯曲来在Ge沟道区域中恢复拉伸应变，这可以例如在制造工艺的行结束（EOL）或封装部分处予以执行。在一些这样的实施例中，3点弯曲技术可以包括在封装工艺期间施加压力（例如，在1至5 MPa的范围内）以产生对裸片的曲率半径。此外，在一些这样的实施例中，曲率的方向可以被选择为使得根据需要将鳍或纳米线/纳米带置于拉伸或压缩以增加对于感兴趣物质的载流子迁移率。此外，在一些这样的实施例中，在器件的使用寿命期间将弯曲保留或存储在封装材料中。
根据本公开，许多益处将是显而易见的。例如，在一些实施例中，可以使用这些技术来形成包括拉伸应变的Ge沟道的晶体管，所述拉伸应变的Ge沟道对于n型和p型晶体管二者都具有极高载流子迁移率。因此，在一些这样的实施例中，由于拉伸应变的Ge沟道适用于n-MOS和p-MOS二者，因此可以实现更简单（例如，更少工艺、更低成本等等）的CMOS集成方案。在一些实施例中，例如，可以原位生长替代鳍异质外延堆叠（包括子鳍和沟道材料）以缩减漏风和/或平面化的不利影响并保持沟道界面清洁（例如，更好的表面质量）。在一些实施例中，这些技术有助于实现更高性能的晶体管。例如，在一些实施例中，可以通过减少或消除关闭状态泄漏电流来实现更高的晶体管性能。此外，在一些实施例中，可以通过在足够窄的鳍沟槽中形成替代材料鳍堆叠以将晶格缺陷控制到沟槽的底部来采用ART方案。在一些实施例中，例如可以使用这些技术来形成不同类型、配置和几何形状的晶体管，诸如p型MOSFET（p-MOS）、n型MOSFET（n-MOS）、p型隧道FET（p-TFET）、n型TFET（n-TFET）、互补MOS（CMOS）、互补TFET（CTFET）器件、平面配置、双栅极配置、鳍式配置（例如finFET或三栅极）或栅极全包围配置（例如，包括一个或多个纳米线/纳米带）。
举几个合适的示例分析工具，使用诸如扫描/透射电子显微镜（SEM/TEM）、成分映射、X射线晶体学或衍射（XRD）、二次离子质谱（SIMS）、飞行时间SIMS（ToF-SIMS）、原子探针成像或断层扫描、局部电极原子探针（LEAP）技术、3D断层扫描、高分辨率物理或化学分析之类的工具，可以检测本文提供的技术和结构的使用。具体而言，在一些实施例中，这样的工具可以指示配置有拉伸应变的Ge材料沟道的结构或器件。在一些这样的实施例中，在结构包括鳍式配置的情况下，可以在诸如应变弛豫缓冲区（SRB）层（例如具有比Ge材料更高的晶格常数）、假晶层（例如，具有相对于Ge材料的至少0.25 meV的导带偏移）、和/或成核层（例如，形成于沟槽底部）之类的一个或多个III-V族材料层上方和/或之上形成拉伸应变的Ge材料沟道。在一些实施例中，可以使用纳米梁TEM来评估拉伸应变的Ge材料沟道中的应变，并且这样的应变例如可以在鳍的情况下呈现为单轴的并且在薄膜的情况下呈现为双轴的。在一些实施例中，可以使用e测试信号来测量应变，因为与未应变的Ge材料相比，应变的Ge材料例如将产生具有更高迁移率的e测试信号。
在一些实施例中，在结构包括栅极全包围配置的情况下，一个或多个拉伸应变的Ge材料纳米线/纳米带可以位于沟道区域处。在一些这样的实施例中，可以释放鳍式结构的子鳍部分以形成一个或多个纳米线/纳米带，并且可能失去Ge材料中的应变，然后使用如本文所述的宏观3点弯曲工艺来至少部分地恢复所述应变。在一些实施例中，可以通过测试封装是否包括曲率半径元件（例如，作为三点弯曲工艺的结果）而观察到Ge纳米线/纳米带中的拉伸应变。这可以包括截取封装的横截面并寻找非平面封装裸片。在这种情况下，例如可以通过知晓梁元件的曲率半径和厚度来计算应变。即使在没有封装的情况下，也例如可以基于该结构的特征和材料的几何形状以及已知的弹性常数来推断应变。然而，例如，与非应变的Ge器件相比，使用e测试可以观察到应变的Ge器件的迁移率增强。在一些实施例中，本文所描述的用于形成具有栅极全包围配置的晶体管的技术可以导致未使用的鳍或伪鳍与正在形成的晶体管位于同一裸片上，其中这种未使用的鳍包括例如形成在一个或多个III-V族材料层上的拉伸应变的Ge材料。换句话说，在包括GAA晶体管配置的实施例中，这些技术可以留下被用来形成拉伸应变的Ge纳米线的替换鳍结构的残余物，并且这样的残余物例如可以位于同一衬底/裸片/芯片上。在一些这样的实施例中，残余物可以包括在（与使用本文所描述的技术形成的GAA晶体管共享的）共享衬底/裸片/芯片之上、之中和/或上方形成的鳍式结构，其中鳍式结构仍包括一个或多个牺牲的III-V族材料层。在一些实施例中，例如，可以通过测量所获得的益处来检测本文所描述的技术，诸如更简单的CMOS集成方案和/或关闭状态电流泄漏方面的改善。根据本公开，许多配置和变化将是显而易见的。
方法论和架构
图1A-图1I图示出了根据本公开的一些实施例的由被配置来形成包括拉伸应变的锗沟道材料的晶体管的方法所产生的示例集成电路结构。注意，图1A-图1I的示例实施例中的集成电路结构主要是在形成具有鳍式配置（例如，finFET或三栅极配置）的晶体管的情境下描绘的。在一些实施例中，可以使用本文所公开的技术来形成具有其他配置的晶体管，诸如平面配置、双栅极配置、栅极全包围配置（例如将参照图2A-图2C更详细描述的那样）或取决于最终用途或目标应用的任何其它合适的配置。此外，在一些实施例中，可以使用这些技术来形成p型和/或n型晶体管器件，诸如p型MOSFET（p-MOS）、n型MOSFET（n-MOS）、p型隧道FET（p-TFET）或n型TFET（n-TFET）。此外，在一些实施例中，例如，可以使用这些技术来使包括在互补MOS（CMOS）或互补TFET（CTFET）器件中的p型和n型晶体管中的任一者或两者获益。此外，在一些实施例中，可以与不同规模的器件一起使用这些技术，诸如具有微米范围内或纳米范围内的临界维度尺寸的晶体管器件（例如，形成在32、22、14、10、7、或5纳米或更超越的工艺节点处的晶体管）。
图1A图示出了根据实施例的包括衬底100的示例结构，所述衬底100具有从衬底100形成的鳍102和104。例如，在一些实施例中，可以使用任何合适的技术来形成鳍102和104，诸如一个或多个图案化和蚀刻工艺。例如，在一些情况下，形成鳍102和104的工艺可以被称为浅沟槽凹陷。在该示例实施例中，鳍102和104从衬底100形成，但是在其他实施例中，可以在衬底100上形成鳍（例如，使用任何合适的沉积/生长和图案化技术）。图1A还示出了在该示例实施例中形成在鳍102和104之间的沟槽115。在一些实施例中，可以将鳍形成为具有变化的宽度Fw和高度Fh。例如，在高宽比捕获（ART）方案中，可以将鳍形成为具有特定的高宽比，使得当它们稍后被移除或凹陷时，所形成的结果沟槽允许沉积的替代材料中的缺陷终止在诸如非晶体/电介质侧壁之类的侧表面上——因为材料垂直生长，其中侧壁相对于生长区的尺寸而言足够高以便捕获大部分（如果不是全部的话）缺陷。在这样的示例情况下，例如，鳍的高宽比（h：w）可以大于1——诸如大于1.5、2或3，或者可以是任何其他合适的最小比。注意，尽管为了图示的目的在图1A的示例结构中仅示出了两个鳍，但可以形成任意数量的鳍，例如一、五、十、数百、数千、数百万等，这取决于最终用途或目标应用。
在一些实施例中，衬底100可以包括：块状衬底，其包括IV族材料或化合物（诸如硅（Si）、锗（Ge）、碳化硅（SiC）或SiGe）和/或至少一个III-V族化合物和/或蓝宝石和/或任何其他合适的一种或多种材料，这取决于最终用途或目标应用；绝缘体上X（XOI）结构，其中X是前述材料之一（例如，IV族和/或III-V族和/或蓝宝石）并且绝缘体材料是氧化物材料或电介质材料或一些其他电绝缘材料；或一些其他合适的多层结构，其中顶层包括前述材料之一（例如，IV族和/或III-V族和/或蓝宝石）。注意，III-V族化合物/材料包括至少一种III族元素（例如铝、镓、铟、硼、铊）和至少一种V族元素（例如氮、磷、砷、锑、铋），诸如氮化镓（GaN）、砷化镓（GaAs）、氮化铟镓（InGaN）等等。注意，使用III-V族来描述层、特征或结构的材料用于指示该层、特征或结构包括至少一种III-V族材料，但是也可以包括其他材料，诸如一种或多种掺杂剂材料，如根据本公开将显而易见的那样。例如，衬底100的原始厚度或高度可以在50至950微米的范围内，或者可以是一些其它合适的厚度或高度。在一些实施例中，衬底100可以用于一个或多个其他集成电路（IC）器件，诸如各种二极管（例如发光二极管（LED）或激光二极管）、各种晶体管（例如MOSFET或TFET）、各种电容器（例如MOSCAP）、各种微机电系统（MEMS）、各种纳机电系统（NEMS）、各种传感器或任何其他合适的半导体或IC器件，这取决于最终用途或目标应用。因此，在一些实施例中，本文所述的晶体管结构可以被包括在片上系统（SoC）应用中，如根据本公开将显而易见的那样。
图1B图示出了根据实施例的在图1A的结构的沟槽115中执行了浅沟槽隔离（STI）110处理之后形成的示例结构。在一些实施例中，例如，STI处理可以包括任何合适的技术，诸如STI材料的沉积，之后是可选的平坦化或抛光工艺。在一些实施例中，可以使用任何合适的沉积工艺进行STI 110沉积，并且可以基于衬底100的材料来选择STI材料（例如，以提供适当的隔离和/或钝化）。例如，在Si衬底100的情况下，STI材料110可以被选择为二氧化硅或氮化硅。
图1C图示出了根据实施例的在已经从图1B的结构蚀刻出了鳍102和104以分别形成鳍沟槽103和105之后形成的示例结构。在一些实施例中，例如，可以使用任何合适的湿法和/或干法蚀刻工艺来形成鳍沟槽103和105。在一些这样的实施例中，例如，基于鳍102和104的尺寸和形状和/或基于蚀刻期间用于形成沟槽103和105的条件，鳍沟槽103和105可以包括期望的或受控的尺寸和形状。在图1C的示例结构中，沟槽107和109的底部包括如图所示的刻面，这可以促进随后沉积的材料的生长，如将在本文中详细描述的。在该示例实施例中，沟槽107和109的底部处的刻面被示为{111}刻面，其包括在沟槽的底部处的三角形形状。在这样的实施例中，可以使用在沟槽的底部处的{111}刻面来促进III-V族外延材料的生长，如将在下面更详细描述的。在一些实施例中，例如，可以形成任何沟槽底部几何形状，诸如图1C’中所图示的弯曲刻面109’或图1C’’中所图示的平坦底部109’’。在一些实施例中，例如，在沟槽底部107和109处的几何形状可以基于期望的处理和/或真实世界的制造工艺。
图1D图示出了根据实施例的在图1C的结构的鳍沟槽103和105中沉积了多种材料之后形成的示例结构。在一些实施例中，可以将两个或更多个材料层沉积在鳍沟槽103和105中。在一些这样的实施例中，对于多层结构的沉积或外延生长而言，鳍沟槽103和105可以足够窄和/或足够深（例如，高度：宽度比至少为2），以采用ART方案并且将晶格缺陷（例如失配位错、堆叠错误等等）控制到沟槽的最底部。在一些这样的实施例中，使用窄沟槽103和105来采用ART方案可以考虑到其中沉积的材料的晶格失配。此外，在一些这样的实施例中，如基于本公开可以理解的，采用ART方案使沟道区中的晶格缺陷最小化或消除沟道区中的晶格缺陷。在一些实施例中，例如，沉积可以是选择性的，使得其仅或主要（例如，其中材料的至少60、70、80、90或95％）在鳍沟槽103和105中生长。在一些这样的实施例中，例如，一些材料可以在其他区中生长，诸如在STI 110上。在该示例实施例中，沉积在鳍沟槽103和105中的材料包括成核层122、应变弛豫缓冲区（SRB）层124、导带偏移（CBO）层126和含锗层128（在本文中一般被简称为锗层128）。例如，在一些实施例中，成核层122是可选的（并且因此不存在），因为它可以被沉积以润湿沟槽底部103和105（例如以润湿{111}刻面沟槽）。在存在成核层122的实施例中，成核层可以包括III-V族材料，仅举一些示例材料诸如磷化铟（InP）、磷化镓（GaP）、砷化镓（GaAs）、砷化铟铝（InAlAs）、砷化铝镓（AlGaAs）、砷化铟铝镓（InAlGaAs）、锑砷化镓（GaAsSb）和/或磷化铝镓（AlGaP）。在一些实施例中，当存在成核层122时，成核层122可以包括基于衬底材料的材料和/或上覆层（例如，SRB层124）。
在图1D的示例实施例中，在成核层122上沉积或生长SRB层124。在不包括成核层的实施例中，例如，可以直接在鳍沟槽103和105的底部上沉积或生长SRB层124。在一些实施例中，SRB层124可以包括III-V材料，仅举一些示例材料诸如砷化铟镓（InxGa1-xAs）、砷化铟（InAs）和/或GaAs。在一些实施例中，SRB层124可以包括比Ge更高的晶格常数，其可以被用来使Ge层128被拉伸应变。在一些实施例中，例如，Ge层128被沉积在SRB层124上，如图1D’中所示。在一些这样的实施例中，例如，（例如，在存在层124和122时层124和122的）III-V材料可以是牺牲性的，以允许形成一个或多个纳米线（并且因此形成栅极全包围晶体管配置），如将参考图2A-图2C更详细描述的。在一些实施例中，层124可以简单地是缓冲区层而不是应变弛豫缓冲区层。因此，在一些实施例中，层124可以例如通过其材料或其他特性而被识别，因为可能难以观察到应变的不存在。然而，为了便于描述，本文可以使用名称SRB或应变弛豫缓冲区层用于层124。
在一些实施例中，诸如在图1D中所示的实施例中，可以在SRB层124和Ge层128之间形成CBO层126。在一些这样的实施例中，例如，可以形成CBO层126以减少子鳍泄漏，这对于鳍式晶体管配置可能是有益的。在一些实施例中，CBO层126的材料可以是假晶和/或可以小于材料的临界厚度。在一些这样的实施例中，例如，假晶层126可以生长得足够薄，使得它符合底层材料而不形成失配位错。在一些实施例中，CBO层126的材料可以具有相对于Ge层128的至少0.1、0.15、0.2、0.25、0.3或0.35 meV或任何其他合适的最小值的CBO。在一些实施例中，CBO层的材料可以具有比Ge更高的带隙，诸如高至少0.5、1或1.5或某一其他合适的最小值的材料带隙。在一些实施例中，CBO层126的材料可以包括III-V材料，仅举一些示例材料诸如InP、GaP、GaAs、InAlAs、AlGaAs、InAlGaAs、GaAsSb和/或AlGaP。在一些实施例中，如果存在CBO层126的话，CBO层126可以包括与成核层122相同的材料，而在其他实施例中，它们可以包括不同的材料，这取决于最终用途或目标应用。在一些实施例中，含锗层128包括Ge并且可以是未掺杂的或最低限度掺杂的（例如掺杂有少于5E17的n型或p型载流子）。正如基于本公开可以理解的那样，在一些实施例中，因为在具有比Ge更高的晶格常数的材料（例如，层124或层126）上沉积层128，所以它引起Ge层128被拉伸应变。在图1D的示例实施例中，例如，Ge层128被图示为从STI 110平面突出，这可能作为沉积或生长条件的结果而发生。在一些实施例中，包括在鳍堆叠中的一个或多个层（例如，层122、124、126、128中的一个或多个）可以包括对层中的一种或多种材料的含量进行分级（例如，增加和/或减少）。此外，在一些实施例中，取决于最终用途或目标应用，包括在鳍堆叠中的一个或多个层可以是包括至少两个材料层的多层结构。
图1E图示出了根据实施例的在图1D的结构的STI110材料已经被形成凹陷之后形成的示例结构。在一些实施例中，可以使用任何合适的技术来执行使STI 110材料凹陷。在一些这样的实施例中，可以在使STI材料110凹陷之前执行抛光或平坦化工艺。在该示例实施例中，STI 110材料被凹陷以使得CBO层126在有源鳍高度H5（鳍的在STI平面上方的那部分的高度）内；然而，在其他实施例中，STI 110材料可以被凹陷到不同的深度。在一些情况下，CBO层126可以是有源鳍高度的一部分以向Ge层128提供导带偏移益处（例如，因为Ge层128将被用作晶体管沟道）。在一些实施例中，取决于最终用途或目标应用，成核层122可以具有在10-50 nm（例如，15-30 nm）范围内的高度H1或任何其他合适的高度。在一些实施例中，取决于最终用途或目标应用，SRB层124可以具有在25-150 nm（例如，50-100 nm）范围内的高度H2或任何其他合适的高度。在一些实施例中，取决于最终用途或目标应用，CBO层可以具有在10-50 nm（例如，10-30 nm）范围内的高度H3或任何其他合适的高度。在一些实施例中，取决于最终用途或目标应用，Ge层128可以具有20-50 nm（例如25-40 nm）范围内的高度H4或任何其他合适的高度。
图1F图示出了根据实施例的在图1E的结构上已经形成栅极堆叠之后形成的示例结构。在一些实施例中，包括栅极电介质132和栅极或栅极电极134的栅极堆叠可以形成为在例如栅极第一工艺流程中的最终栅极。在一些这样的实施例中，栅极堆叠的材料可以与包括下面描述的栅极电介质172和栅极174在内的栅极堆叠相同。在一些实施例中，栅极电介质132和栅极134可以是用于在例如栅极最后工艺流程中的替代栅极工艺的伪材料（例如，用于栅极134的伪多晶硅）。在任一情况下，例如，栅极堆叠的形成可以包括沉积栅极电介质材料132、栅极或栅极电极材料134，图案化栅极堆叠，沉积栅极间隔件材料136，以及执行间隔件蚀刻以形成图1F中所示的结构。在该示例实施例中，将使用栅极最后工艺流程来图示出制造工艺，其中栅极电介质132和栅极电极134是稍后将被去除的伪材料。例如，该实施例中的示例结构还包括在栅极堆叠上方的硬掩模138，该硬掩模可以被包括以便在后续处理期间保护栅极堆叠。提供图1F’以便图示出在该工艺流程的这个阶段处的图1D’的示例替代鳍。
图1G图示出了根据实施例的在图1F的结构上形成绝缘体材料112的层之后形成的示例结构。注意，在该示例实施例中，绝缘体材料112被图示为透明的以允许看到下面的特征。在一些实施例中，例如，绝缘体材料112可以包括诸如二氧化硅的电介质材料。在一些实施例中，在沉积绝缘体材料112之后，可以执行抛光和/或平面化工艺以产生图1G的示例结构。
图1H图示出了根据实施例的在已经去除图1G的伪栅极堆叠（包括伪栅极电介质132和伪栅极电极134）以重新暴露沟道区域140之后形成的示例结构。在一些实施例中，例如，去除伪栅极堆叠可以包括首先去除硬掩模层138，然后使用诸如蚀刻、抛光和/或清洁工艺之类的任何合适的技术去除伪栅极堆叠（在该示例情况下为层132和134）。图1H中的A平面用于指示图1I和图2A-图2C的横截面图，如将在下面更详细描述的。
图11是根据实施例的沿着图1H的平面A截取的横截面图。提供图1I来图示出图1H的结构的沟道区域。正如可以看出的，该结构包括具有高度H5的有源鳍部分和在STI 110平面的顶部下方的子鳍部分。在示例实施例中，这样的结构可以被用于鳍式晶体管配置，其中栅极堆叠被形成在有源鳍部分上并与其相邻。
图2A是根据实施例的沿着图1H的平面A截取并且包括图1F’的鳍材料的横截面视图。回想一下，在该示例实施例中不存在CBO层126，因为III-V材料层122和124旨在成为待蚀刻掉并被去除以形成一个或多个纳米线的牺牲层，如下面将更详细描述的。还要回想一下，成核层122是可选的，并且因此在一些实施例中，它可能不存在。正如在图2A中可以看出的，该结构包括具有高度H5的在STI 110平面的顶部上方的部分以及在STI平面的顶部下方的子鳍部分。将图1I的示例结构与图2A的示例结构进行比较，可以看出，在图1I中的所有Ge层128都被暴露（在STI 110平面的顶部上方），而Ge层128的一部分位于STI 110平面的顶部下方，这可以帮助保持Ge层128和子鳍（或下面的层）的界面干净（诸如更好的表面质量），直到子鳍被实际释放。
图2B图示出了根据实施例的在图2A的STI 110被凹陷以使得先前的子鳍区域的一部分被暴露之后的示例结构。根据实施例，这使得选择性蚀刻（例如，湿法和/或干法）能够被执行并形成图2C的示例结构。在一些实施例中，对于给定蚀刻剂（并且根据本公开可以理解合适的选择性蚀刻剂），选择性蚀刻可以包括以相对于（例如，Ge层128的）Ge的去除至少快1.5、2、3、4、5、10、100或1000倍的速率来去除（例如，层124和122的）III-V材料的蚀刻工艺。注意，在一些实施例中，例如可以执行多于一个的蚀刻工艺。在一些这样的实施例中，可以使用任何合适的蚀刻剂和/或蚀刻条件来实现该工艺的期望的选择性。正如在图2C中还可以看出的，作为去除III-V族材料层的结果（例如，在这个示例实施例中作为去除了层122和124的结果），在STI 110和衬底100中形成鳍沟槽153和155。在这个示例实施例中，在Ge材料层128（其目标是用作晶体管沟道）下方以及在衬底100中形成鳍沟槽153和155。回想一下，取决于用于形成鳍沟槽103和105的蚀刻工艺，鳍沟槽153和155的底部可以具有各种不同的形状（例如，如图1C’和图1C’’中所示）。另外，在一些实施例中，用于从图2B的结构去除III-V族材料层的蚀刻工艺还可以去除一部分衬底100材料，因为衬底100也可能包括例如III-V族材料（或可以通过蚀刻工艺期间所使用的蚀刻剂去除的其他材料）。因此，在一些这样的实施例中，蚀刻可以开始去除鳍沟槽153和155中的衬底100材料，并且这种鳍沟槽可以呈现不同的形状。注意，在一些实施例中，例如，用以去除III-V族材料的蚀刻工艺可以不完全去除III-V族材料，使得一些剩余的III-V族材料可以位于鳍沟槽153、155中。
正如可以在图2C中看到的，例如，已经选择性地去除了子鳍材料（包括SRB层124和成核层122），留下了Ge层128，Ge层128可以通过在层128的任一侧上的间隔件136而被保持就位。如基于本公开可以理解的，图2C图示出了其中形成单个纳米线/纳米带128的栅极全包围晶体管配置。例如，提供图2B’和图2C’以图示出包括两个纳米线/纳米带的实施例，其可以通过在Ge层128’的两个部分之间堆叠牺牲材料129（例如，III-V材料层）而被形成。在这样的实施例中，例如，当蚀刻并去除层122和124以形成图2C的结构时，该工艺还可以去除牺牲层129，由此留下两个通过在材料128’的任一侧上的间隔件136而被悬停就位的纳米线/纳米带128’，如图2C’中所示。在一些实施例中，可以使用任何合适的技术去除牺牲层129。在一些实施例中，可以将层129留在端部结构中作为两个纳米线/纳米带之间的界面层（例如，绝缘层）。在一些这样的实施例中，例如，栅极材料可以基本上缠绕两个或更多纳米线，而不是各个地缠绕每个纳米线。在一些实施例中，使用本文描述的技术，可以从GAA晶体管的沟道区域形成任何数量的纳米线/纳米带（例如，1、2、3、4、5、6等）。在一些实施例中
在一些实施例中，在针对包括栅极全包围配置的晶体管形成一个或多个纳米线或纳米带时，可能在下面的层（例如，SRB层124）被蚀刻掉时失去Ge沟道层128/128’中的拉伸或拉伸应变。回想一下，在一些实施例中，SRB层124提供具有比含Ge层128更高的晶格常数的材料层，由此在生长Ge层128时引起Ge层128中的拉伸应变。因此，在一些实施例中，去除下面的III-V材料层（例如SRB层124）可能引起Ge层128（将用于晶体管沟道）弛豫并且失去其一部分或全部的拉伸应变。在一些这样的实施例中，为了在Ge层128中重新施加拉伸应变，可以将宏观3点弯曲技术应用于包含晶体管结构的裸片。在一些实施例中，例如，可以在行结束（EOL）处执行这样的3点弯曲。在一些实施例中，3点弯曲技术可以包括在封装工艺期间施加压力（例如，在1至5 MPa的范围内）以产生对裸片的曲率半径。在一些这样的实施例中，曲率的方向可以被选择为使得根据需要将鳍或纳米线/纳米带置于拉伸或压缩以增加感兴趣物质的载流子迁移率。此外，在一些这样的实施例中，可以在器件的寿命期间将弯曲保留或存储在封装材料中。在一些实施例中，可以通过测试封装是否包括曲率半径元件来观察Ge纳米线/纳米带中的拉伸应变。这可以包括截取封装的横截面并寻找非平面封装裸片。在这种情况下，例如可以通过知晓梁元件的曲率半径和厚度来计算应变。即使在没有封装的情况下，例如，可以基于几何形状和已知的弹性常数来推断应变。例如，与未应变的Ge GAA晶体管相比，拉伸应变的Ge GAA晶体管可以让其迁移率增强，这可以使用e测试来予以检测。在一些实施例中，本文所描述的用于形成具有栅极全包围配置的晶体管的技术可以导致未使用的鳍与正在形成的晶体管位于同一裸片上，其中这种未使用的鳍例如包括图2A的结构，或者更一般地，包括在一个或多个III-V材料层上的拉伸应变的Ge层的鳍。
图3图示出了根据一些实施例的包括包含拉伸应变的Ge沟道材料的鳍式和栅极全包围晶体管配置的集成电路。如在图3的示例结构中可以看出的，已经用包括栅极电介质172和栅极电极174的栅极堆叠填充了沟道区域140。在这个示例情况下，在栅极堆叠上还形成硬掩模178以在其他工艺期间（诸如在源极/漏极处理期间）保护栅极堆叠。在一些实施例中，可以使用任何合适的技术来形成栅极电介质172和栅极电极174。在一些实施例中，栅极堆叠（包括栅极电介质172和栅极174）可以至少基本上环绕每个纳米线/纳米带（例如，单个纳米线128或双纳米线128’），其中栅极电介质材料位于栅极材料和纳米线/纳米带材料（例如层128/128’的Ge材料）之间。在一些这样的实施例中，至少基本上环绕可以包括环绕每个纳米线/纳米带的外表面的至少约50％、60％、70％、80％、90％或95％。在一些实施例中，例如，可以防止栅极堆叠完全环绕栅极堆叠的变型可以在期望的工艺期间予以形成，或者可以作为真实世界的制造工艺的结果而发生。
在一些实施例中，取决于最终用途或目标应用，栅极电介质172可以包括二氧化硅和/或高k电介质材料。高k栅极电介质材料的示例包括例如氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌。在一些实施例中，例如，当使用高k材料时，可以在栅极电介质层172上执行退火工艺以提高其质量。在一些实施例中，例如，栅极或栅极电极174的材料可以包括任何合适的材料，诸如多晶硅、氮化硅、碳化硅或各种合适的金属或金属合金，诸如铝（Al）、钨（W）、钛（Ti）、钽（Ta）、铜（Cu）、氮化钛（TiN）或氮化钽（TaN）。在一些实施例中，可以在栅极电介质172和栅极174之间形成一个或多个功函数材料层，以例如增加栅极电介质172和栅极174之间的界面质量和/或改善栅极电介质172和栅极174之间的电特性。在一些实施例中，栅极电介质层172和/或栅极174可以包括两个或更多个材料层的多层结构。在一些实施例中，栅极电介质层172和/或栅极174可以包括对在该层的至少一部分中的一种或多种材料的含量进行分级（例如增加和/或减少）。
正如从图3中还可以看出的，在该示例实施例中，执行源极/漏极处理以形成源极/漏极区域160/161和162/163。此外，如图3中所示，源极/漏极区域160/161与栅极全包围沟道区域128’（包括两个纳米线/纳米带）相邻，并且源极/漏极区域162/163与鳍式沟道区域128/126（包括Ge层128和CBO层126）相邻。例如，可以执行任何数量的附加工艺来完成一个或多个晶体管器件的形成，诸如形成源极/漏极接触部和执行后道工序（back-end-ofline）互连。在一些实施例中，源极/漏极处理可以包括用适当掺杂（或在一些情况下不掺杂）外延材料来图案化和填充源极/漏极区域。在一些实施例中，可以在执行蚀刻底切（etch-under-cut，EUC）工艺之后生长源极/漏极外延区域。在一些这样的实施例中，源极/漏极区域可以在间隔件136下方和/或在栅极堆叠下方延伸，并且这样的延伸部分例如可以被称为源极/漏极尖端或延伸。在一些实施例中，源极/漏极可以完全在衬底中、可以是衬底的一部分（例如，包括掺杂或以其他方式改变）、可以在衬底上方或其任何组合。在一些实施例中，取决于最终用途或目标应用，源极/漏极区域160/161和162/163可以包括任何合适的材料，以及可选地，包括任何合适的掺杂剂。此外，在一些实施例中，源极/漏极区域可以包括对至少一个区域中的一种或多种材料的含量进行分级（例如，增加和/或减少）。此外，在一些实施例中，取决于最终用途或目标应用，包括在源极/漏极区域中的一个或多个层可以是包括至少两个材料层的多层结构。
在图3的示例结构中，在一些器件中，左晶体管（包括纳米线128’）可以是p-MOS器件，并且源极/漏极区域160/161都可以掺杂有p型掺杂剂。在另一示例实施例中，右晶体管（包括鳍式沟道区域128）可以是n-MOS器件，并且源极/漏极区域162/163都可以掺杂有n型掺杂剂。此外，在其中一个晶体管是p-MOS器件而另一个是n-MOS器件的实施例中，它们例如都可以被包括在CMOS器件中。注意，在这样的CMOS器件中，例如，晶体管可以位于与图3中所示的相比更远的位置和/或包括在两个晶体管之间的附加隔离材料。还要注意，例如，在这样的CMOS器件配置中的晶体管可以不共享同一栅极堆叠。在一些实施例中，取决于最终用途或目标应用，可以使用任何合适的源极/漏极材料和可选的掺杂方案。例如，在TFET配置中，源极/漏极区域可以是相反类型的掺杂（例如，源极是p型掺杂并且漏极是n型掺杂，或反之），其中沟道区域被最小化地掺杂或不掺杂（或本征/i型）。为了便于说明，包括不同沟道几何形状的两种不同配置都在图3的示例结构中被提供。在一些实施例中，单个集成电路可以包括具有全部相同配置（并且可选地具有不同的n或p型结构）或者两个或更多个不同配置（并且可选地具有不同的n或p型结构）的晶体管。
如基于本公开可以理解的，在一些实施例中，可以在衬底100上方和衬底100上的至少一个中形成使用本文描述的技术所形成的晶体管（或其他集成电路层、结构、特征或器件），因为例如可以在衬底（例如，源极/漏极区域160/161和162/163）上形成晶体管（或其他集成电路层、结构、特征或器件）的各个部分、可以在衬底（例如，纳米线128’）上方形成各个部分、并且各种部分可以被认为是在衬底上以及在衬底上方。注意，本文所使用的在衬底100上形成层/结构/特征/器件包括在衬底100中形成该层/结构/特征/器件（例如，其中该特征至少部分地夹在衬底100材料之间），因为该层/结构/特征/器件也在衬底上。例如，在图3的结构中，源极/漏极区域160/161和162/163被图示出为至少部分地在衬底100中（例如，其中底部刻面的部分延伸到衬底100材料中），但是源极/漏极区域160/161和162/163也位于衬底100上（例如，因为这些区域的底部表面位于衬底100材料上）。根据本公开，许多变化和配置将是显而易见的。
示例系统
图4图示出了根据一些实施例的利用使用本文所公开的技术形成的集成电路结构或器件实现的计算系统1000。可以看出，计算系统1000容纳主板1002。主板1002可以包括多个组件，包括但不限于处理器1004和至少一个通信芯片1006，其中的每一个可以物理地和电气地耦合到主板1002，或者以其他方式集成在主板中。可以理解，主板1002可以是例如任何印刷电路板，无论是主板、安装在主板上的子板、还是系统1000的唯一板等。
取决于计算系统1000的应用，计算系统1000可以包括一个或多个可以或者可以不物理地和电气地耦合到主板1002的其他组件。这些其他组件可以包括但不限于易失性存储器（例如DRAM）、非易失性存储器（例如ROM）、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）设备、指南针、加速度计、陀螺仪、扬声器、相机和大容量储存设备（诸如硬盘驱动器、致密盘（CD）、数字多功能盘（DVD）等）。包括在计算系统1000中的任何组件可以包括根据示例实施例的使用所公开的技术形成的一个或多个集成电路结构或器件。在一些实施例中，可以将多个功能集成到一个或多个芯片中（例如，注意通信芯片1006可以是处理器1004的一部分或以其他方式被集成到处理器1004中）。
通信芯片1006使得无线通信能够用于向计算系统1000传送数据和从计算系统1000传送数据。术语“无线”及其衍生词可以被用来描述可以通过使用通过非固体介质的调制电磁辐射来传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并不意味着相关联的设备不包含任何电线——尽管在一些实施例中它们可能不包含电线。通信芯片1006可以实现多个无线标准或协议中的任何一个，包括但不限于Wi-Fi（IEEE 802.11族）、WiMAX（IEEE 802.16族）、IEEE 802.20、长期演进（LTE）、EV-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、它们的衍生物以及被指定为3G、4G、5G及以上的任何其他无线协议。计算系统1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于较短距离的无线通信，诸如Wi-Fi和蓝牙，并且第二通信芯片1006可以专用于较长距离的无线通信，诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等等。
计算系统1000的处理器1004包括封装在处理器1004内的集成电路裸片。在一些实施例中，处理器的集成电路裸片包括板载电路系统，利用使用所公开的技术形成的一个或多个集成电路结构或器件来实现所述板载电路系统，如本文中各种描述的那样。术语“处理器”可以是指处理例如来自寄存器和/或存储器的电子数据以将该电子数据转换为可以存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的一部分。
通信芯片1006还可以包括封装在通信芯片1006内的集成电路裸片。根据一些这样的示例实施例，通信芯片的集成电路裸片包括使用如本文各种描述的所公开的技术形成的一个或多个集成电路结构或器件。如根据本公开将理解的那样，注意，可以将多标准无线能力直接集成到处理器1004中（例如，在任何芯片1006的功能性被集成到处理器1004中而不是具有单独的通信芯片的情况下）。另外注意，处理器1004可以是具有这种无线能力的芯片组。简而言之，可以使用任何数量的处理器1004和/或通信芯片1006。同样，任何一个芯片或芯片组都可以具有集成在其中的多个功能。
在各种实现中，计算设备1000可以是笔记本电脑、上网本、笔记本电脑、智能手机、平板电脑、个人数字助理（PDA）、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、数字录像机或处理数据或者采用使用所公开的技术形成的一个或多个集成电路结构或器件的任何其他电子设备，如本文各种描述的。
其他示例实施例
以下示例涉及进一步的实施例，基于这些实施例许多变换和配置将是显而易见的。
示例1是一种晶体管，包括：衬底；在所述衬底上方和在所述衬底上的至少一个中形成的沟道区域，所述沟道区域包括拉伸应变的锗；在所述沟道区域上方的栅极；以及与所述沟道区域相邻的源极和漏极区域。
示例2包括示例1的主题，还包括在所述沟道区域下方的至少一个III-V族材料层。
示例3包括示例1-2中任一示例的主题，还包括在所述沟道区域下方的缓冲区层，其中所述缓冲区层包括砷化铟镓、砷化铟和砷化镓中的至少一个。
示例4包括示例3的主题，其中所述缓冲区层包括比所述沟道区域更高的晶格常数。
示例5包括示例3-4中任一示例的主题，其中所述缓冲区层是应变弛豫缓冲区层。
示例6包括示例3-5中任一示例的主题，还包括在所述沟道区域和所述缓冲区层之间的假晶层。
示例7包括示例6的主题，其中所述假晶层包括相对于所述沟道区域的至少0.25meV的导带偏移。
示例8包括示例6-7中任一示例的主题，其中所述假晶层包括磷化铟、磷化镓、砷化镓、砷化铟铝、砷化铝镓、砷化铟铝镓、锑砷化镓和磷化铝镓中的至少一个。
示例9包括示例3-8中任一示例的主题，还包括所述缓冲区层下方的成核层。
示例10包括示例9的主题，其中所述成核层包括磷化铟、磷化镓、砷化镓、砷化铟铝、砷化铝镓、砷化铟铝镓、锑砷化镓和磷化铝镓中的至少一个。
示例11包括示例1-10中的任何一个的主题，其中所述晶体管包括鳍式配置。
示例12包括示例1-2中任一示例的主题，其中所述晶体管包括栅极全包围配置。
示例13包括示例1-12中任一示例的主题，其中所述晶体管是p型晶体管和n型晶体管中的一个。
示例14包括示例1-13中任一示例的主题，其中所述晶体管是金属氧化物半导体场效应晶体管（MOSFET）和隧道FET（TFET）晶体管中的一个。
示例15是包括示例1-14中任一示例的主题的互补金属氧化物半导体（CMOS）器件。
示例16是包括示例1-14中任一示例的主题的互补隧道场效应晶体管（CTFET）器件。
示例17是包括示例1-16中任一示例的主题的计算系统。
示例18是一种集成电路，包括：衬底；n型晶体管，所述n型晶体管形成在所述衬底上并且包括在所述衬底上方和在所述衬底上的至少一个中形成的第一沟道区域，其中所述第一沟道区域包括拉伸应变的锗；以及p型晶体管，所述p型晶体管形成在所述衬底上并且包括在所述衬底上方和在所述衬底上的至少一个中形成的第二沟道区域，其中所述第二沟道区域包括拉伸应变的锗。
示例19包括示例18的主题，还包括在所述第一和第二沟道区域中的至少一个下方的至少一个III-V族材料层。
示例20包括示例18-19中任一示例的主题，还包括在所述第一和第二沟道区域中的至少一个下方的缓冲区层，其中所述缓冲区层包括砷化铟镓、砷化铟和砷化镓中的至少一个。
示例21包括示例20的主题，其中所述缓冲区层包括比应变弛豫缓冲区层在其下方的至少一个沟道区域更高的晶格常数。
示例22包括示例20-21中任一示例的主题，其中所述缓冲区层是应变弛豫缓冲区层。
示例23包括示例20-22中任一示例的主题，还包括在所述至少一个沟道区域与所述缓冲区层之间的假晶层。
示例24包括示例23的主题，其中所述假晶层包括相对于所述假晶层在其下方的所述至少一个沟道区域的至少0.25 meV的导带偏移。
示例25包括示例23-24中任一示例的主题，其中所述假晶层包括磷化铟、磷化镓、砷化镓、砷化铟铝、砷化铝镓、砷化铟铝镓、锑砷化镓和磷化铝镓中的至少一个。
示例26包括示例20-25中任一示例的主题，还包括在所述缓冲区层下方的成核层。
示例27包括示例26的主题，其中所述成核层包括磷化铟、磷化镓、砷化镓、砷化铟铝、砷化铝镓、砷化铟铝镓、锑砷化镓和磷化铝镓中的至少一个。
示例28包括示例18-27中任一示例的主题，其中所述n型晶体管和所述p型晶体管中的至少一个包括鳍式配置。
示例29包括示例18-19中任一示例的主题，其中所述n型晶体管和所述p型晶体管中的至少一个包括栅极全包围配置。
示例30包括示例18-29中任一示例的主题，其中所述n型晶体管和所述p型晶体管中的至少一个是金属氧化物半导体场效应晶体管（MOSFET）和隧道FET（TFET）晶体管中的一个。
示例31是包括示例18-30中任一示例的主题的互补金属氧化物半导体（CMOS）器件。
示例32是包括示例18-30中任一示例的主题的互补隧道场效应晶体管（CTFET）器件。
示例33是包括示例18-32中任一示例的主题的计算系统。
示例34是一种形成晶体管的方法，所述方法包括：在衬底上形成鳍；在所述鳍的任一侧上形成浅沟槽隔离（STI）材料；去除所述鳍的至少一部分以形成鳍沟槽；以及在所述鳍沟槽中形成替代鳍堆叠，所述替代鳍堆叠包括包含锗的第一层和包含III-V族材料的第二层，其中所述第一层位于所述第二层上方。
示例35包括示例34的主题，其中所述鳍原产于所述衬底。
示例36包括示例34-35中的任何一个的主题，还包括使STI材料凹陷，使得所述替代鳍堆叠的一部分突出到所述STI材料上方。
示例37包括示例34-36中任一示例的主题，还包括在所述替代鳍堆叠中形成第三层，所述第三层包括在所述第一层和所述第二层之间的III-V族材料，其中所述第三层具有相对于第一层的至少0.25 meV的导带偏移。
示例38包括示例34-36中任一示例的主题，还包括使用蚀刻工艺去除所述第二层。
示例39包括示例38的主题，其中使用包括蚀刻剂的湿法蚀刻工艺去除所述第二层，所述蚀刻剂相对于锗材料选择性地去除III-V族材料。
示例40包括示例38-39中任一示例的主题，其中使用蚀刻工艺去除所述第二层仅在所述替代鳍堆叠的沟道区域中执行。
示例41包括示例34-40中任一示例的主题，还包括在所述替代鳍堆叠的一部分上方形成栅极。
示例42包括示例34-41中任一示例的主题，还包括对所述晶体管施加宏观3点弯曲。
示例43包括示例34-42中任一示例的主题，其中所述晶体管是p型和n型晶体管中的一个。
示例44包括示例34-43中任一示例的主题，还包括形成互补金属氧化物半导体（CMOS）器件，其中所述第一层被用作晶体管沟道。
已经出于说明和描述的目的呈现了示例实施例的前述描述。这并不旨在是穷尽性的或将本公开限制为所公开的确切形式。根据本公开，许多修改和变化是可能的。意图是本公开的范围不受该具体实施方式的限制，而是受所附权利要求的限制。要求本申请优先权的未来提交的申请可以以不同的方式要求保护所公开的主题，并且一般可以包括如本文各种公开或以其他方式演示的一个或多个限制的任何集合。

Claims (25)

1.一种晶体管，包括：
衬底；
在所述衬底上方和在所述衬底上的至少一个中形成的沟道区域，所述沟道区域包括拉伸应变的锗；
在所述沟道区域上方的栅极；和
与所述沟道区域相邻的源极和漏极区域。
2.根据权利要求1所述的晶体管，还包括在所述沟道区域下方的至少一个III-V族材料层。
3.根据权利要求1所述的晶体管，还包括在所述沟道区域下方的缓冲区层，其中所述缓冲区层包括砷化铟镓、砷化铟和砷化镓中的至少一个。
4.根据权利要求3所述的晶体管，其中，所述缓冲区层包括比所述沟道区域更高的晶格常数。
5.根据权利要求3所述的晶体管，其中，所述缓冲区层是应变弛豫缓冲区层。
6.根据权利要求3所述的晶体管，还包括在所述沟道区域与所述缓冲区层之间的假晶层。
7. 根据权利要求6所述的晶体管，其中，所述假晶层包括相对于所述沟道区域的至少0.25 meV的导带偏移。
8.根据权利要求6所述的晶体管，其中，所述假晶层包括磷化铟、磷化镓、砷化镓、砷化铟铝、砷化铝镓、砷化铟铝镓、锑砷化镓和磷化铝镓中的至少一个。
9.根据权利要求3所述的晶体管，还包括所述缓冲区层下方的成核层。
10.根据权利要求9所述的晶体管，其中，所述成核层包括磷化铟、磷化镓、砷化镓、砷化铟铝、砷化铝镓、砷化铟铝镓、锑砷化镓和磷化铝镓中的至少一个。
11.根据权利要求1所述的晶体管，其中，所述晶体管包括鳍式配置。
12.根据权利要求1所述的晶体管，其中，所述晶体管包括栅极全包围配置。
13.根据权利要求1所述的晶体管，其中，所述晶体管是p型和n型晶体管中的一个。
14.根据权利要求1所述的晶体管，其中，所述晶体管是金属氧化物半导体场效应晶体管（MOSFET）和隧道FET（TFET）晶体管中的一个。
15.一种互补金属氧化物半导体（CMOS）器件，包括权利要求1所述的晶体管。
16.一种互补隧道场效应晶体管（CTFET）器件，包括权利要求1所述的晶体管。
17.一种计算系统，包括根据权利要求1至16中任一项所述的晶体管或器件。
18.一种集成电路，包括：
衬底；
n型晶体管，所述n型晶体管形成在所述衬底上并且包括在所述衬底上方和在所述衬底上的至少一个中形成的第一沟道区域，其中所述第一沟道区域包括拉伸应变的锗；和
p型晶体管，所述p型晶体管形成在所述衬底上并且包括在所述衬底上方和在所述衬底上的至少一个中形成的第二沟道区域，其中所述第二沟道区域包括拉伸应变的锗。
19.根据权利要求18所述的集成电路，还包括在所述第一沟道区域和所述第二沟道区域中的至少一个下方的至少一个III-V族材料层。
20.根据权利要求18所述的集成电路，其中，所述n型晶体管和所述p型晶体管中的至少一个包括鳍式配置。
21.根据权利要求18所述的集成电路，其中，所述n型晶体管和所述p型晶体管中的至少一个包括栅极全包围配置。
22.一种互补金属氧化物半导体（CMOS）器件，包括根据权利要求18-21中任一项所述的集成电路。
23.一种形成晶体管的方法，所述方法包括：
在衬底上形成鳍；
在所述鳍的任一侧上形成浅沟槽隔离（STI）材料；
去除所述鳍的至少一部分以形成鳍沟槽；和
在所述鳍沟槽中形成替代鳍堆叠，所述替代鳍堆叠包括包含锗的第一层和包含III-V族材料的第二层，其中所述第一层在所述第二层上方。
24.根据权利要求23所述的方法，还包括使用蚀刻工艺去除所述第二层。
25.根据权利要求23至24中任一项所述的方法，还包括对所述晶体管施加宏观3点弯曲。
CN201580085543.0A 2015-12-24 2015-12-24 包括拉伸应变的锗沟道的晶体管 Pending CN108369958A (zh)

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