TWI727950B - 替代通道鰭式場效電晶體中之子鰭側壁鈍化 - Google Patents

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Abstract

本發明揭示經由使用子鰭鈍化層來減少鰭式電晶體之斷開狀態漏電的技術。在某些案例中，該技術包含在塊狀矽基板中形成犧牲鰭部且沈積及平坦化淺溝槽隔離(STI)材料、移除該犧牲矽鰭部且以替代材料(例如，SiGe或III-V族材料)替代該犧牲矽鰭部、移除該STI材料之至少一部分以曝露該替代鰭部之子鰭區域、施加一鈍化層/處理/劑至該曝露的子鰭、且再沈積及平坦化額外的STI材料。接著可以執行標準電晶體形成程序以完成該電晶體裝置。該技術大體上提供針對生長於STI式溝槽中之結構來添加任意鈍化層之能力。該鈍化層可抑制子鰭源極至汲極(及汲極至源極)漏電流。

Description

替代通道鰭式場效電晶體中之子鰭側壁鈍化
本發明係關於積體電路，特別係關於鰭式電晶體之積體電路。
鰭式FET係一種環繞一薄長片之半導體材料(通常稱之為鰭部)所建置之電晶體。該電晶體包含標準場效電晶體(FET)節點，標準場效電晶體(FET)節點包含閘極、閘極介電質、源極區域以及汲極區域。該裝置之導電通道係位於閘極介電質下方之鰭部之外部側邊上。詳言之，電流係沿著鰭部之兩個側壁/在中(垂直於基板表面之側邊)以及沿著鰭部之頂部(平行於基板表面之側邊)流動。因為此種組態之導電通道基本上係位於沿著鰭部之三個不同的外部的平面區域，所以此種鰭式FET設計有時稱之為三閘極電晶體。亦可採用其他類型的鰭式FET組態(諸如所謂的雙閘極鰭式FET)，在其中該導電通道係主要地僅位在沿著鰭部之兩個側壁(而不是沿著鰭部之頂部)。有若干與鰭式電晶體相關聯之非普通的效能問 題。
100‧‧‧方法
102‧‧‧圖案化
104‧‧‧STR蝕刻
106‧‧‧沈積
108‧‧‧蝕刻
110‧‧‧沈積
112‧‧‧蝕刻
114‧‧‧施加
116‧‧‧沈積
118‧‧‧蝕刻
120‧‧‧完成
200‧‧‧基板
202‧‧‧鰭部
210‧‧‧硬遮罩
215‧‧‧溝槽
220‧‧‧淺溝槽隔離(STI)材料
222‧‧‧第二STI材料
230‧‧‧溝槽
240‧‧‧替代材料
242‧‧‧鰭部之部分
244‧‧‧鰭部之部分
246‧‧‧通道區域
250‧‧‧溝槽
252‧‧‧S/D區域
260‧‧‧鈍化層
270‧‧‧閘極堆疊
272‧‧‧閘極電極
274‧‧‧間隔物
276‧‧‧硬遮罩
342‧‧‧S/D區域
344‧‧‧S/D區域
346‧‧‧奈米線
404‧‧‧通道區域
442‧‧‧S/D區域
444‧‧‧S/D區域
446‧‧‧替代通道區域
1000‧‧‧計算系統
1002‧‧‧母板
1004‧‧‧處理器
1006‧‧‧通信晶片
圖1係繪示依照本發明之各種實施例之形成積體電路之方法。
圖2A至L係繪示依照本發明之各種實施例當執行圖1之方法時所形成之實例結構。
圖3A至C係繪示依照本發明之各種實施例在使用圖1之方法所形成之圖2L之結構上的變化。
圖4係繪示依照本發明之實施例之藉由使用在本文中所揭示之技術所形成之積體電路結構或裝置而實施的計算系統。
【發明內容及實施方式】
本發明揭示經由使用子鰭鈍化層來減少鰭式電晶體之斷開狀態漏電的技術。該技術可以包含例如在藉由深寬比捕獲(ART)或其中非矽通道材料可以替代犧牲矽鰭部之相似的整合方案所形成的電晶體中來鈍化子鰭側壁。根據一個實施例，該技術包含在基板中形成犧牲鰭部且沈積以及平坦化淺溝槽隔離(STI)材料、移除該犧牲鰭部且以替代材料來替代之、移除該STI材料之至少一部分以曝露該替代鰭部之該子鰭區域、施加鈍化層/處理/劑至該被曝露之子鰭(以及可能地該結構之其他區域)，且再沈積以及平坦化額外的STI材料。接著可以執行標準電晶體形成 程序(例如，STI內凹、閘極堆疊形成、源極/汲極形成、接點形成)以完成該電晶體裝置。如鑑於本揭示內容所將瞭解的，該技術大體上係提供用以針對生長在基於STI之溝槽中之結構來增加任意鈍化層之能力。例如，就矽(Si)基板而言，可以使用非矽材料(例如，矽鍺、鍺以及III-V族材料)以替代該犧牲矽鰭部，同時仍容許該替代鰭部之鈍化以減少介面陷阱密度(Dit)且改善源極至汲極之漏電。許多變化以及組態將可鑑於本揭示內容而顯而易見。
總體概述
矽(Si)具有在用於半導體裝置之大量生產中所一直保持之有用的屬性。一種這樣的性質係二氧化矽鈍化矽表面之能力。在矽的背景中，鈍化係包含該介面陷阱密度(固定電荷)以及雜質引致電荷(通常為移動)可兩者皆維持低的狀態(例如，諸如大約為每平方公分具有1E11(1011)個電荷)。近來，非矽通道之半導體裝置已獲得較多的關注。例如，矽通道區域正被矽鍺(SiGe)以及III-V族材料所替代。然而，此種矽鍺(SiGe)以及III-V族替代材料通道之固定以及移動電荷之密度可以比當天然矽通道材料被使用於矽基板時更高數百或甚至數千倍。此可以由於高的源極至汲極之漏電而導致甚大的斷開狀態電流，且因此降低效能或使得包含替代材料通道之此種裝置並不可行。更詳言之，鰭式FET或三閘極裝置係具有與 該鰭部連續的子通道區域。此允許一個用於該鰭式FET以及通道至基板之寄生電容之寄生斷開狀態源極至汲極(以及汲極至源極)漏電流之導電路徑。
因此，且依照本發明之一或多個實施例，被揭示之技術係用於減少在包含替代材料通道之鰭式電晶體中之子鰭漏電。減少漏電流係透過使用子鰭鈍化層來完成。該技術可以包含例如在藉由深寬比捕獲(ART)或其中非矽通道材料可以替代犧牲矽鰭部之相似之整合方案所形成之電晶體中來鈍化子鰭側壁。應注意，在本文中所用的「深寬比捕獲」以及「ART」通常係包含在該材料垂直地生長時在材料中造成缺陷以在側表面上終止之該(等)技術(諸如非結晶/介電質側壁)，其中該側壁相對於該生長區域之尺寸係足夠高以便能捕獲大部分(若非全部)之缺陷。換言之，ART大體上係使用替代通道技術，該替代通道技術包含形成鰭部、移除該鰭部以形成大約單一鰭部寬度之STI溝槽，且接著沈積在該大約單一鰭部寬度之STI溝槽中之替代材料。因此，該ART程序可以容許標稱上無缺陷之通道層之生長(其可以包含之後變成電晶體之源極/汲極以及通道部分之區域)。然而，子鰭漏電的問題仍然存在。為此，在本文中多方面所述之技術係藉由移除(完全地或部分地)在該替代通道材料之後所沈積之STI材料來解決此一問題，藉此提供一個用以在重新處理STI層之前執行在替代通道材料鰭部上之鈍化的機會。該鈍化技術可以被使用以例如化學地中和及/或物理地保護該替代材料 鰭部。例如，該鈍化材料層可以減少允許電流之流動之移動電荷密度，特別地是關於通過在通道區域中之ART子鰭側壁之源極至汲極(或汲極至源極)之漏電，且更具體而言，係在電晶體通道之下(電晶體通道係與閘極接觸之替代材料之部分)。換言之，該鈍化層在一些實施例中係定位在替代材料與STI側壁之介面處。
在某些實施例中，該替代材料可以係矽而該鈍化層材料可以係二氧化矽以及氮化矽之其中至少一者。在某些實施例中，該替代材料可以係矽鍺以及鍺(Ge)之其中一者而該鈍化層材料可以係矽、氧化鋁、氮化鋁以及釔之其中至少一者。在某些實施例中，該替代材料可以係至少一個III-V族材料而該鈍化層材料可以係氧化鋁、氧化鉿以及硫之其中至少一者。在任何此種實施例中，該基板可以係例如一個塊狀矽基板或某個其他合適的塊狀基板。在某些實施例中，初始被沈積之鈍化層材料係被設計成用以在後續的氧化程序中被消耗(或以其他方式被氧化)，諸如在鈍化具有矽或釔之矽鍺替代材料的情況下。在某些實施例中，該鈍化層材料係為堅固的，以作為對抗進一步氧化之保護層，諸如在用於鈍化矽鍺、鍺或III-V族替代材料之氧化鋁、氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭以及鈮酸鉛鋅之情況。在某些實施例中，鈍化層材料可以被選擇以使得介面陷阱之密度(Dit)在該通道區域中被減少，且更 具體言之，係在該電晶體通道之下被減少(該電晶體通道係與閘極接觸之替代材料之部分)。換言之，該鈍化層在一些實施例中係定位在替代材料與STI側壁之介面處。在此實例中，該鈍化層可以透過該(等)子鰭側壁來改善源極至汲極(或汲極至源極)之漏電。在某些實施例中，該鈍化層材料可以被選擇以解決斷鍵及/或替代材料鰭部之雜質之問題。在某些實施例中，僅所形成之鰭部之該通道區域可以被替代且僅此通道區域可以使用在本文中多方面所述之技術來進行鈍化。
在標準ART流程中，大體上係沒有機會在替代通道材料與STI材料之間來增加鈍化材料。因此，在本文中多方面所述之技術係提供藉由在替代材料鰭部已經被形成之後來移除(完全地或部分地)STI材料以容許替代材料之鈍化之機會。在沒有鈍化層/處理的情況下，使用ART處理所形成之電晶體以及替代材料通道區域可能具有高的源極至汲極(或汲極至源極)漏電。此種漏電可能導致斷開狀態之電流係顯著地高(例如，至少比在包含鈍化材料層之結構中還要高三個數量級)。再者，若沒有任何鈍化劑/層/處理存在，則在一個ART幾何電晶體中之子鰭部分將具有與STI材料直接接觸之半導體通道區域而導致不可接受地高的斷開狀態漏電流。此種在沒有鈍化材料層之結構中的漏電可能由於高的斷開狀態電流，相對於開通狀態電流，未能提供足夠之電荷而導致不可行或其他方面的效能降低。
在分析後(例如，使用掃描/透射式電子顯微鏡(SEM/TEM)、組份映射、二次離子質譜儀(SIMS)、原子探針成像、3D斷層掃描等等)，依照一或多個實施例所配置的結構或裝置將有效地顯示如在本文中多方面所述之鈍化層。例如，在一些情況下，該鈍化層可以被定位在替代通道材料與淺溝槽隔離(STI)材料之間，如按照在本文中所討論之結構將係顯而易見的。再者，在一些情況下，鈍化層可以被定位在基板與STI材料之間，且在一些情況下，鈍化層之部分可以被夾在兩個STI材料層之間，如將在下文中更詳細說明的。此外，在一些情況下，鈍化層可以被定位在通道區域以及使用在本文中所述之技術所形成之電晶體之源極/汲極區域中。在其他情況下，鈍化層可以被定位僅在使用在本文中所述之技術所形成之電晶體之通道區域中。在一些情況下，該技術可以藉由觀察在斷開狀態電流中所獲得之改進來進行偵測，該所獲得之改進係由於因為包含了在本文中多方面所述之鈍化層而減少在源極至汲極(或汲極至源極)中之漏電。鑑於本揭示內容，許多組態以及變化將係顯而易見的。
架構以及方法
圖1係繪示依照本發明之一或多個實施例來形成積體電路之方法100。圖2A至L係繪示依照各種實施例當執行圖1之方法100時所形成之實例積體電路結構。如鑑於所形成之結構而將顯而易見的，方法100係揭示用於在電 晶體之該通道區域中形成鈍化層之技術。該鈍化層可以提供許多益處，如在本文中多方面所述的。圖2A至L之結構在本文中主要地係以形成鰭狀電晶體組態(例如，鰭式FET或三閘極)之背景來描繪且描述，以便於說明。然而，可以取決於最終之使用或目標應用來使用該技術以形成任何適當的幾何結構或組態之電晶體。例如，圖3A係繪示包含奈米線組態之實例積體電路結構，如以下將更詳細地討論的。可以得益於在本文中所述之技術之各種實例電晶體幾何結構係包含(但不限於)場效電晶體(FET)、金屬氧化物半導體FET(MOSFET)、穿隧式FET(TFET)、平面組態、鰭狀組態(例如，鰭式FET、三閘極)以及奈米線(或奈米帶或閘極全環繞)組態。此外，可以使用該技術以形成CMOS電晶體/裝置/電路，其中所包含之p-MOS以及n-MOS電晶體之任一者或兩者係可以得益於例如在本文中多方面所述之鈍化層。
如在圖1中可見的，依照實施例，方法100係包含在基板200上圖案化102硬遮罩210以形成展示在圖2A中之該範例所得結構。在某些實施例中，基板200可以係：一個包含例如矽、矽鍺、鍺及/或至少一個III-V族材料之塊狀基板；在絕緣體上X(XOI)結構，其中X係矽、矽鍺、鍺及/或至少一個III-V族材料且該絕緣體材料係一個氧化物材料或介電材料或一些其他的電絕緣材料；或一些其他合適的多層結構，其中頂部層係包含矽、矽鍺、鍺及/或至少一個III-V族材料。在基板200上之硬遮罩210可 以使用任何適當的技術而被沈積。例如，硬遮罩210可以使用化學氣相沈積(CVD)、原子層沈積(ALD)、物理氣相沈積(PVD)、旋塗處理及/或任何其他適當的程序而被毯覆式沈積或生長在基板200上，以在基板200上形成硬遮罩210。在一些情況下，將被沈積於之上的基板200表面可以在硬遮罩210之沈積之前進行處理(例如，化學處理、熱處理，等等)。硬遮罩210可以使用任何適當的技術而被圖案化102，例如，諸如一或多個微影以及蝕刻程序。硬遮罩210可以由任何適當的材料製成，例如，諸如各種氧化物或氮化物材料。具體之氧化物以及氮化物材料可以包含氧化矽、氧化鈦、氧化鉿、氧化鋁或氮化鈦，僅舉幾例。在一些情況下，硬遮罩210材料可以基於所使用之基板200材料來選擇。
圖1之方法100係依照實施例藉由執行104淺溝槽內凹(STR)蝕刻以從基板200來形成鰭部202而繼續，藉此來形成在圖2B中所展示之該所得之實例結構。被使用來形成溝槽215以及鰭部202之STR蝕刻104可以包含任何適當的技術，例如，諸如各種遮蔽程序以及濕式及/或乾式蝕刻程序。在一些情況下，STR蝕刻104可以原位/無空氣斷路地執行，而在其他情況下，STR蝕刻104則可以非原位(ex-situ)執行。溝槽215可以基於最終之使用或目標應用而被形成具有不同之寬度以及深度。例如，可以執行多個硬遮罩圖案化102以及蝕刻104程序以在STR溝槽215中達到不同之深度。鰭部202可以被形成具 有不同之寬度以及高度。例如，在深寬比捕獲(ART)整合方案中，該鰭部可以被形成以具有特定之高寬比，使得當其之後被移除或凹入時，該所得之被形成之溝槽係容許被沈積之替代材料中之缺陷在該材料垂直地生長時終止在側表面上(諸如非結晶/介電質側壁)，其中側壁相對於生長區域之尺寸係足夠高，以便捕獲大部分的(若非全部的)缺陷。在此一實例之情況下，鰭部之高寬比(h/w)可以係大於1，例如，諸如1.5至3。應注意，溝槽215以及鰭部202係為了便於說明而在此實例結構中被展示為具有相同的寬度以及深度/高度；然而，本發明非意欲受限於此。進一步應注意，儘管四個鰭部202被展示在該實例結構中，但是可以取決於該最終之使用或目標應用來形成任何數量之鰭部，諸如一個、兩個、十個、幾百個、幾千個、幾百萬個等等。
圖1之方法100係依照實施例藉由沈積106淺溝槽隔離(STI)材料220以及平坦化而繼續，以形成在圖2C中所展示之該所得之實例結構。在某些實施例中，STI材料220之沈積106可以包含在本文中所述之任何沈積程序(例如，CVD、ALD、PVD，等等)或任何其他適當的沈積程序。STI材料220可以包含任何適當的絕緣材料，諸如一或多個介電質、氧化物(例如，二氧化矽)或氮化物(例如，氮化矽)材料。在某些實施例中，STI材料220可以基於基板材料200來進行選擇。例如，在矽基板200之情況下，STI材料220可以係二氧化矽或氮化矽。回想 在本文中多方面所述之鈍化技術係包含第一STI材料之沈積、移除或內凹(例如，部分移除)該第一STI材料、以鈍化材料來塗覆，且接著沈積第二STI材料以再次處理該STI層。因此，在此實例實施例中，沈積106係第一STI材料之沈積，其將隨後地被移除或凹入，如以下更詳細地所討論的。應注意，儘管該鈍化技術包含第一以及第二STI材料之沉積，被使用於每個沈積之該STI材料可以取決於該特定之組態而包括相同的材料或不同的材料。
圖1之方法100係依照實施例藉由蝕刻108鰭部202以形成溝槽230而繼續，藉此形成在圖2D中所展示之該所得之實例結構。蝕刻108可以使用任何適當的技術來執行，例如，諸如各種遮蔽程序以及濕式及/或乾式蝕刻程序。在此實例實施例中所執行之蝕刻108係導致鰭部202之內凹，使得具有高度H之鰭部202之底部之一部分(其係從基板200被形成且由相同之天然材料所製成)仍存在於STI材料220之間。在某些實施例中，例如，蝕刻108可以導致該整個鰭部202之移除，使得H係0，或可以執行蝕刻108使得其移除在STI層220之底部之下之材料且進入基板200中。溝槽230可以被使用於替代材料之沈積，如以下將更詳細地討論的。應注意，在ART處理期間，溝槽230可以包含高深寬比之開口，以捕獲錯位，例如，防止該錯位到達該磊晶膜表面，且大幅地減少在該溝槽230中之表面錯位密度。
圖1之方法100係藉由沈積110替代材料240在溝槽 230中以及平坦化而繼續，以依照實施例來形成在圖2E中所展示之所得之實例結構。沈積110可以隨後接著平坦化程序，以例如解決存在之突出刻面。沈積110可以使用在本文中所述之任何沈積程序(例如，CVD、ALD、LPE、PVD、MBE等等)或任何其他適當的沈積程序來執行。在一些情況下，沈積110可以原位/無空氣斷路地執行，而在其他情況下，沈積110則可以非原位執行。在一些情況下，所使用之沈積110技術可以取決於被沈積之材料240。如在圖2E之結構中所見，沈積110係形成包含替代材料240之鰭部。如以下將更詳細地討論的，替代材料240鰭部可以被使用於一或多個電晶體之形成，其中鰭部240係被使用以形成該(等)電晶體之通道區域，且在某些情況下，亦被使用以形成該(等)電晶體之源極及汲極區域。
在某些實施例中，替代材料240可以包含與基板材料200不同之任何適當的半導體材料。例如，替代材料240可以係矽、矽鍺、鍺及/或至少一個III-V族材料。在某些實施例中，基板200可以係矽而替代材料240可以係矽鍺、鍺及/或至少一個III-V族材料。例如，在其中替代材料240係Si1-xGex之實施例中，x的範圍可以從0.01至1(例如，0.2<x<0.8，以提供一個實例的範圍)。因此，在某些實施例中，該替代材料可以係鍺本身或作為在矽鍺材料中之一層(例如，若該矽鍺以藉由增加鍺含量之分級方式被沈積)。在另一個實例實施例中，替代材料240可 以係一或多個III-V族材料。如在本文中多方面所使用的，實例III-V族材料可以包含砷化鎵(GaAs)、磷化銦(InP)、砷化銦(InAs)、銦砷化鎵(InGaAs)、砷化鋁(AlAs)或砷化銦鋁(InAlAs)，或任何其他適當的III-V族材料。在某些實施例中，若替代材料240係一或多個III-V族替代材料，則該材料可以包含一個單一層或多個III-V族材料之堆疊，諸如InP/InGaAs/InAs、GaAs/InP/InAs、GaAs/InGaAs/InAs、GaAs/InAlAs/InAs、InP/InGaAs/InP、GaAs/InAs、GaAs/InGaAs或InP/InGaAs，或任何其他適當的包含兩個或更多個III-V族材料之多層堆疊。在其中替代材料240係一個III-V族之多層堆疊的一些此種實施例中，可以使用一個高能帶隙之III-V族材料靠近該堆疊之底部(例如，以幫助減少漏電流至接地)，例如，諸如GaAs、InP、InAlAs或AlAs。再者，在一些此種實施例中，一個III-V族之多層堆疊可以採用一個靠近該堆疊之頂部之低能帶隙之III-V族材料(例如，以藉由與該堆疊接觸而幫助)，例如，諸如InAs或InGaAs。在本文中所討論之材料可以以取決於該最終之使用或目標應用之任何適當的方式被應變及/或摻雜。
圖1之方法100係依照實施例藉由蝕刻112 STI材料220以形成溝槽250而繼續，藉此形成在圖2F中所展示之所得之實例結構。蝕刻112可以包含任何適當的技術，例如，諸如各種遮蔽程序以及濕式及/或乾式蝕刻程序。在一些情況下，蝕刻112可以原位/無空氣斷路地執行， 而在其他情況下，蝕刻112則可以非原位執行。在某些實施例中，蝕刻112可以完全地移除被沈積之第一STI材料220，如與由圖2F之該結構所繪示之該實例實施例相同之情況。在其他實施例中，蝕刻112可以僅內凹或部分地移除第一STI材料220，留下該材料之一部分在溝槽250之底部，例如，如將參照圖2K’而更詳細地討論的。
圖1之方法100係依照實施例藉由施加114鈍化層260而繼續，以形成在圖2G中所展示之所得之實例結構。施加114可以使用任何在本文中所述之沈積程序(例如，CVD、ALD、LPE、PVD、MBE，等等)、熱蒸鍍技術或任何其他適當的沈積程序來執行。在一些情況下，施加114可以原位/無空氣斷路地執行，而在其他情況下，施加114則可以非原位執行。在某些情況下，所使用之施加114技術可以取決於被沈積之材料260。應注意，儘管施加114在本文中係以沈積鈍化層260來討論，但是施加114可以包含及/或可替代地包括其他鈍化技術，諸如對圖2F之結構施加鈍化劑或進行處理。因此，儘管鈍化層260被描繪為在圖2G之實例實施例中之獨特層，但是施加114(或所使用之特定的鈍化程序)可以僅或亦在該曝露層之表面處引起物理的及/或化學的變化(例如，在替代材料鰭部240及/或基板200之表面處)。換言之，鈍化層260可以被偵測為替代材料鰭部240之外部壁之一部分，而不是例如如在圖2G中所展示的獨特層。然而，在圖2G中，鈍化層260被描繪為一個單一層，且此一單一 層可以包含始終相同的材料或具有分級之從第一濃度至第二濃度遍及該層之一或多個成分。亦應注意儘管鈍化層260被描繪為一個單一層，但是鈍化施加114可以取決於該最終之使用或目標應用而包含複數個鈍化層260。
圖1之方法100係依照實施例藉由沈積116第二STI材料222以及平坦化而繼續，以形成在圖2H中所展示之所得之實例結構。如圖所示，該第二STI材料係填充在鈍化層260被沈積之後仍存在之溝槽250之部分。沈積116可以使用任何在本文中所述之沈積程序(例如，CVD、ALD、PVD、旋塗處理，等等)或任何其他適當的沈積程序來執行。在一些情況下，沈積116可以原位/無空氣斷路地執行，而在其他情況下，沈積116則可以非原位執行。回想儘管STI材料222被稱作為第二STI材料，但是其可以包含與第一STI材料220相同之材料。因此，該第一以及第二之名稱係旨在提到在方法100期間，其中其被沈積之順序。因此，若第二STI材料222係與第一STI材料220相同，則STI材料可以被再次沈積116。然而，在一些實施例中，第一與第二STI材料220與222可以係不同的。如亦可以在圖2H中看見的，在平坦化程序之後，至少一個替代材料240鰭部之表面可以被曝露(例如，在此實例之情況下係該頂部表面)且鈍化層260係定位在替代材料鰭部240之至少一部分以及第二STI材料222之間。亦應注意，鈍化層260係定位在基板200與第二STI材料222之間。
在某些實施例中，鈍化層260可以具有任何任意或所要之厚度，諸如1至10奈米之厚度，或一些取決於最終之使用或目標應用之其他合適之厚度。在某些實施例中，鈍化層260可以被沈積成具有大致上保形的生長圖案。此種大致上保形之生長圖案可以包含：介於替代材料鰭部240與第二STI材料222之間之鈍化層260之一部分之厚度可以係大致上例如與介於基板200與第二STI材料222之間之該鈍化層之一部分之厚度相同(例如，在1或2奈米內之容差)。
在某些實施例中，鈍化層260可以包含與第二STI材料222不同之任何適當的材料。在某些實施例中，所使用之鈍化層260材料可以基於所使用之第二STI材料222來選擇。在某些實施例中，鈍化層260可以基於在程序110期間被沈積之替代材料240來選擇。例如，鈍化層260可以被選擇使得在本文中所述之技術所形成之所得的該(等)電晶體之子通道(或子鰭)區域中減少介面陷阱之密度(Dit)。在此種實例中，該鈍化層可以透過在該通道區域中之該(等)子鰭側壁來改善源極至汲極(或汲極至源極)之漏電，且更具體言之，係在該電晶體通道下方(該電晶體通道係與該閘極接觸之替代材料之部分)。換言之，該鈍化層在某些實施例中係定位在該替代材料與該STI側壁之介面處。因此，鈍化層260材料可以被選擇以解決斷鍵及/或替代材料鰭部240之雜質之問題。在其中替代材料240係矽之實施例中，鈍化材料260可以包含氮 化矽及/或二氧化矽。在其中替代材料240係矽鍺或鍺之實施例中，鈍化材料260可以包含矽、氧化鋁、氮化鋁及/或釔。在其中替代材料240係一或多個III-V族材料之實施例中，鈍化材料260可以包含氧化鋁、氧化鉿及/或硫(例如，InGaAs替代材料以及硫鈍化材料)。許多其他的替代材料240以及鈍化材料260之組合將鑑於本揭示內容而顯而易見的。在某些實施例中，初始被沈積之鈍化層材料260係被設計成在後續的氧化程序中被消耗(或以其他方式被氧化)，諸如在將矽或釔施加在矽鍺替代材料上的情況下。在某些實施例中，鈍化層材料260係為堅固的以作為對抗進一步氧化之保護層，諸如在用於III-V族替代材料之氧化鋁、氧化鉿(或其他適當的具有高介電常數K之材料)之情況下。
圖1之方法100係依照實施例可選地藉由蝕刻118STI材料222以及鈍化層260而繼續，以形成在圖2I中所展示之所得之實例結構。蝕刻118可以使用任何適當的技術，例如，諸如各種遮蔽程序以及濕式及/或乾式蝕刻程序來執行。在一些情況下，蝕刻118可以原位/無空氣斷路地執行，而在其他情況下，蝕刻118則可以非原位執行。在此實例實施例中，蝕刻118移除第二STI材料222以及鈍化層260使得替代材料鰭部240從該平面突出，其可以被執行用於製造例如具有非平面組態之電晶體(例如，鰭狀或奈米線/奈米帶組態)。應注意，儘管在替代材料鰭部240與鈍化層260之間有重疊，但是此種重疊可 以比被展示之量更大或更小。再者，在某些情況下，沒有任何重疊可存在，使得鈍化層260與第二STI材料222被蝕刻/凹入118到低於該Y介面之程度，該Y介面被定位在該鰭部之天然材料部分以及替代材料部分之間。在製造具有平面組態之電晶體之情況下，蝕刻118可以不被執行且在圖2H中所展示之結構可以被使用作為一或多個電晶體由其形成之積體電路結構。
圖1之方法100係依照某些實施例藉由完成120一或多個電晶體之形成而繼續，以形成圖2J至L之實例所得之結構。各種不同之程序可以被執行以使用圖2H(例如，用於平面電晶體組態)以及2I(例如，用於非平面電晶體組態)之該積體電路結構來完成120一或多個電晶體之形成。從圖2I之結構繼續，依照實施例一些此種程序可以包含在替代材料鰭部240上形成閘極堆疊270，以形成在圖2J中所展示之所得之實例結構。在某些實施例中，閘極堆疊270之形成可以包含虛設閘極氧化物沈積、虛設閘極電極(例如，多晶矽)沈積以及圖案化硬遮罩沈積。額外之處理可以包含圖案化該虛設閘極以及沈積/蝕刻間隔物材料。接續此程序，該方法可以藉由絕緣體沈積、平坦化而繼續，且接著移除虛設閘極電極以及閘極氧化物以曝露該電晶體之通道區域，諸如針對替代金屬閘極(RMG)程序所進行的程序。接著打開該通道區域之後，該虛設閘極氧化物以及電極可以分別地藉由例如一個高k值介電質以及一個替代金屬閘極來替代。其他實施例可以 包含藉由任何適當的程序所形成之標準閘極堆疊。亦可以執行任何數量之標準後端程序以幫助完成120一或多個電晶體之形成。
在圖2K中所展示之實例結構中，閘極堆疊270係包含閘極電極272以及直接地形成於閘極電極272之下之一閘極介電質(為了便於說明而未圖示)。該閘極介電質以及閘極電極可以使用任何適當的技術且由任何適當的材料來形成。例如，如前所述，該閘極堆疊可以在替代金屬閘極程序期間已經被形成，且此一程序可以包含任何適當的沈積技術(例如，CVD、PVD，等等)。該閘極介電質可以係例如任何適當的氧化物(諸如二氧化矽或高k值閘極介電質材料)。高k值閘極介電質材料之實例係包含例如氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭以及鈮酸鉛鋅。在某些實施例中，當使用一個高k值材料時，一個退火程序可以在閘極介電質層上執行以增進其品質。通常，該閘極介電質之厚度應該係足以電隔離閘極電極與源極及汲極接點。再者，閘極電極272可以包括一個廣泛範圍之材料，諸如多晶矽、氮化矽、碳化矽，或各種合適之金屬或金屬合金，例如，諸如鋁(Al)、鎢(W)、鈦(Ti)、鉭(Ta)、銅(Cu)、氮化鈦(TiN)或氮化鉭(TaN)。亦如圖所示，可以形成間隔物274以例如在後續之處理期間保護該閘極堆疊。亦可以形成硬遮罩276以保護該閘極 堆疊免受後續處理之影響。
閘極堆疊270可以被使用以界定通道區域以及後續地所形成之電晶體之源極及汲極區域，其中該通道區域係在該閘極堆疊之下方，而該源極/汲極(S/D)區域係被定位在該通道區域之任一側上(換言之，該S/D區域係鄰近於該通道區域)。例如，在圖2J中之閘極堆疊270之下方之鰭部240之部分可以被使用於電晶體通道區域，而該鰭部在閘極堆疊270之任一側上被指示為242以及244之部分可以被使用於電晶體S/D區域。應注意，242可以被使用於該源極區域或該汲極區域，而244可以基於所得之組態而被使用於其他區域。因此，一旦該閘極堆疊被製造時，該S/D區域242以及244可以被處理。該鰭部之S/D區域242以及244被形成在該閘極堆疊之任一側上之該鰭部區域中，如同通常所進行的程序(例如，離子注入，或蝕刻以及沈積以及原位摻雜，或任何其他適當的源極/汲極形成程序)。接點可以使用例如一個矽化程序(通常，係接觸金屬之沈積以及後續之退火)而被形成在那些源極/汲極區域上。典型之S/D區域材料係包含例如，矽、矽鍺、鍺及/或III-V族化合物，僅舉一些實例材料，其可以如所需地被摻雜以提供所要之極性。實例源極汲極接觸材料係包含，例如，鎢、鈦、銀、金、鋁、銅、鈷及其合金。
圖2K’係被提供用以說明依照一實施例之一替代之實例結構，其中第一STI材料220在蝕刻112期間不被完全 地移除。如先前所述，在一些情況下，蝕刻112可以係留下一些第一STI材料220在該STR溝槽中之部分蝕刻。在此種實例之情況下，鈍化層260’係被沈積在該STR溝槽中之凹入之第一STI材料220上而不是被直接地沈積在基板200上(例如，比較圖2K’之結構與圖2K之結構)。如剛剛所描述的，除了鈍化層260’係被沈積在包含第一STI材料220之該結構上之外，應注意，如在本文中多方面所述的，鈍化層260’係與鈍化層260相似。保留第一STI材料220之一部分且形成鈍化層260’作為位於第一與第二STI材料220與222之間之夾層結構之此一實例結構係可以取決於最終之使用或目標應用而如所要地被採用。
圖2L係被提供用以繪示依照一實例實施例之在該閘極之下之通道區域246之其中一者。如在圖2L之實例結構中所示，該原始鰭狀組態被維持在通道區域246中。然而，圖2L之結構亦可以藉由在替代閘極程序期間(例如，RMG程序)以一個鰭狀結構來替代該通道區域來達成。在此種鰭狀組態中，其亦被稱之為三閘極以及鰭式FET組態，有三個有效之閘極，其中兩個在任一側上而一個在頂部上，如在此領域中所習知的。亦如圖2L中所示，該通道區域包含具有與該閘極接觸之側邊之第一部分(在此實例之情況下係上部部分)以及具有與鈍化層260接觸之側邊之第二部分。該第二部分被有時稱之為子鰭部分且此一部分係通常與STI材料接觸。然而，由於在本文 中所述之鈍化技術，鈍化層260係被包含在此子鰭部分之兩側上，提供在本文中多方面所述之益處(例如，減少介面陷阱之密度、減少源極至汲極漏電中等等)。
如鑑於本揭示內容將顯而易見的，適當之摻雜可以取決於在那些區域中之該(等)材料以及所要之最終之使用或目標應用而在通道及/或S/D區域中來執行。例如，包括矽或至少一個III-V族材料之通道區域可以被p型摻雜(例如，用以形成一個n-MOS電晶體)而包括矽鍺及/或鍺之通道區域可以被n型摻雜(例如，用以形成一個p-MOS電晶體)。在某些實施例中，例如，n-MOS以及p-MOS電晶體可以被組合以形成CMOS裝置。如在本文中多方面所述的，摻雜可以取決於例如被摻雜之該材料、所要之n類型或p類型之摻雜結果及/或目標應用而使用任何適當的技術以及摻雜劑來執行。許多不同的摻雜組合鑑於本揭示內容將係顯而易見的。應注意，方法100之程序102至120係為了便於描述而以特定之順序被展示在圖1中。然而，程序102至120之一或多者可以依不同之順序被執行或可以根本不被執行。例如，若所得之所要的電晶體架構係平面的，則方框118係一個可以不被執行之可選的程序。鑑於本揭示內容，關於方法100的許多變化將係顯而易見的。
圖3A至C係繪示依照某些實施例在使用圖1之方法100所形成之圖2L之結構上的變化。更具體言之，圖3A係被提供用以繪示一個包含具有奈米線組態之電晶體之積 體電路結構。如圖所示，在圖2L之結構中之最前面的(或最右邊的)鰭部之通道區域被形成為兩個奈米線346。一個奈米線電晶體(有時稱之為閘極全環繞或奈米帶電晶體)被相似地配置成一個基於鰭部之電晶體，而不是一個鰭狀通道區域，其中閘極係在三個側邊上(且因此，有三個有效閘極)，一或多個奈米線被使用且該閘極材料通常地圍繞在所有側邊上的每個奈米線。取決於特定之設計，一些奈米線電晶體具有例如四個有效閘極。如在圖3A之實例結構中所示，該通道區域各自具有兩個奈米線346，儘管其他實施例可以具有任何數量之奈米線。在替代閘極程序期間(例如，RMG程序)，例如，在該虛設閘極被移除之後，當該通道區域被曝露時，奈米線346可能已經被形成。如在圖4B之實例結構中所示，基於碳的介面區域240係被定位在通道區域404與S/D區域252之間。應注意，任何電晶體組態之組合可以被使用於一個單一積體電路，包含平面的、雙閘極的、鰭式的(或三閘極或鰭式FET)、奈米線的(或奈米帶或閘極全環繞)，及/或任何其他適當的電晶體組態，其取決於最終之使用或目標應用。
圖3B係被提供用以繪示依照某些實施例在圖2L之積體電路結構中之額外的變化。如在圖3B中所示，僅最右邊的鰭部之通道部分被替代材料240所替代，導致與在圖2L中所展示的相同的通道區域246，具有包括天然的基板材料(且從基板延伸，如圖所示)之S/D區域342與 344。在本文中多方面所述之鈍化層260之益處仍可以在此種組態中被達成，在鈍化層260被使用以鈍化在電晶體通道區域中之替代材料時，其仍與通道區域246之情況相同。相似地，第二個最左邊的鰭部說明S/D區域可以被替代/磊晶地生長(形成S/D區域442與444)，可是在本文中多方面所述之鈍化層260之益處仍可以被達成，在鈍化層260仍提供鈍化給相對應之替代通道區域446時。圖3C係被提供用以繪示依照一些實施例之一個實例積體電路結構，其中鈍化技術在替代閘極程序期間僅在通道區域中被執行。如在此一實例之情況下在最右邊之鰭部中所示，鈍化層260係僅被定位在通道區域246中，由於其在替代閘極之沈積之前係僅被沈積在該區域中。因此，鰭部342與344之S/D區域係包括天然的基板材料(且從基板延伸，如圖所示)。再者，第一STI材料220僅在通道區域中被替代，留下圍繞S/D區域之第一STI材料。在此實例結構中，該S/D區域之一或多者可以被替代/磊晶地生長，如同第二個最左邊的鰭部S/D區域442與444。在本文中多方面所述之鈍化技術具有針對許多不同之組態之適用性，諸如用於使用一個具有替代通道區域之ART程序而形成之電晶體。鑑於本揭示內容，許多變化以及組態將係顯而易見的。
實例系統
圖4依照一實例實施例，係繪示藉由使用在本文中所 揭示之該技術所形成之積體電路結構或裝置來實施的計算系統1000。如圖所示，計算系統1000裝納一個母板1002。母板1002可以包含若干之組件，包含(但不限於)處理器1004以及至少一個通信晶片1006，其每一個可以被實體地以及電性地耦合至母板1002，或以其他方式被整合於其中。如將瞭解的，母板1002可以係例如任何印刷電路板，無論係主板，或一個安裝在主板上之子板，或系統1000之唯一板等等。
取決於其應用，計算系統1000可以包含一或多個可以或可以不被實體地或電性地耦合至母板1002之其他組件。這些其他組件可以包含(但不限於)揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸摸螢幕顯示器、觸摸螢幕控制器、電池、音訊編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚聲器、攝像機以及大量儲存裝置(諸如硬碟機、光碟(CD)、數位多功能光碟(DVD)，等等)。依照一實例實施例，被包含在計算系統1000中之任何組件係可以包含一或多個使用本揭示技術所形成之積體電路結構或裝置。在某些實施例中，多種功能可以被整合至一或多個晶片中(例如，舉例而言，應注意，通信晶片1006可以係處理器1004之部分或以其他方式被整合於其中)。
通信晶片1006實現了用於轉移前往以及來自計算系 統1000之資料之無線通信。該術語「無線」及其衍生詞可以被使用以描述電路、裝置、系統、方法、技術、通信通道等等，其可以透過使用通過非固態介質之調變電磁輻射來通信資料。該術語未暗示相關聯之裝置不包含任何導線，儘管在一些實施例中其可能沒有。通信晶片1006可以實施任何數量之無線標準或協定，包含(但不限於)Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、EvDO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生物，以及任何其他的被指稱為3G、4G、5G以及更先進的無線協定。計算系統1000可以包含複數個通信晶片1006。例如，第一通信晶片1006可以專用於較短距離之無線通信(諸如Wi-Fi與藍芽)，而第二通信晶片1006片可以專用於較長距離之無線通信(諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其他)。
計算系統1000之處理器1004係包含被封裝於處理器1004內部之積體電路晶粒。在某些實施例中，處理器之積體電路晶粒係包含藉由使用如在本文中多方面所述之揭示技術所形成之一或多個積體電路結構或裝置來實施之板載電路。術語「處理器」可以指任何處理(例如，來自暫存器及/或記憶體之電子資料)之裝置或裝置之部分以轉換該電子資料成為其他可以被儲存在暫存器及/或記憶體中之電子資料。
通信晶片1006亦可以包含被封裝於通信晶片1006內部之積體電路晶粒。根據一些此種實例實施例，通信晶片之積體電路晶粒係包含使用如在本文中多方面所述之揭示技術所形成之一或多個積體電路結構或裝置。如鑑於本揭示內容所將瞭解的，應注意，該多標準無線能力可以被直接地整合至處理器1004之中(例如，其中任一晶片1006之功能性係被整合至處理器1004之中，而不是具有單獨的通信晶片)。進一步應注意，處理器1004可以係一個具有此種無線能力之晶片組。總之，可以使用任何數量之處理器1004及/或通信晶片1006。同樣地，任何一個晶片或晶片組可以具有多種被整合在其中的功能。
在各種實施方案中，計算裝置1000可以係膝上型電腦、小型筆記型電腦、筆記型電腦、智慧型電話、平板電腦、個人數位助理(PDA)、超行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、數位視訊記錄器，或任何其他處理資料或採用使用如在本文中多方面所述之揭示技術所形成之一或多個積體電路結構或裝置之電子裝置。
進一步之實例實施例
以下之實例係關於進一步之實施例，從中為數眾多的排列組合以及組態將係顯而易見的。
實例1係一種積體電路，包含：基板，由基板材料所 構成；電晶體通道區域，由不同於該基板材料之替代材料所構成，該通道區域定位在該基板之一部分上且在閘極下方，其中，該通道區域包含具有與該閘極相接觸之一或多個側邊的第一部分及具有未與該閘極相接觸之一或多個側邊的第二部分；由鈍化材料所構成且被定位在該通道區域之該第二部分與淺溝槽隔離(STI)材料之間的層，其中該鈍化材料不同於該STI材料。
實例2係包含實例1之標的，其中，該鈍化材料層減少在該通道區域中之介面陷阱的密度。
實例3係包含實例1至2之其中任一者之標的，其中，該基板係塊狀矽基板。
實例4係包含實例1至2之其中任一者之標的，其中，該替代材料係矽且該鈍化材料係二氧化矽及氮化矽之其中至少一者。
實例5係包含實例1至3之其中任一者之標的，其中，該替代材料係矽鍺及鍺之其中一者且該鈍化材料係矽、氧化鋁、氮化鋁及釔之其中至少一者。
實例6係包含實例1至3之其中任一者之標的，其中，該替代材料包含至少一種III-V族材料且該鈍化材料係氧化鋁、氧化鉿、硫、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭及鈮酸鉛鋅之其中至少一者。
實例7係包含實例1至6之其中任一者之標的，其 中，該鈍化材料層具有1至10奈米之厚度。
實例8係包含實例1至7之其中任一者之標的，其進一步包含相鄰於該通道區域之源極及汲極(S/D)區域，該S/D區域由該基板材料所構成。
實例9係包含實例1至7之其中任一者之標的，其進一步包含相鄰於該通道區域之源極及汲極(S/D)區域，該S/D區域由該替代材料所構成。
實例10係包含實例8至9之其中任一者之標的，其中，該鈍化材料層係定位在該S/D區域與該STI材料之間。
實例11係包含實例1至10之其中任一者之標的，其中，該鈍化材料層係定位在該基板之至少一部分與該STI材料之間。
實例12係包含實例1至11之其中任一者之標的，其中，該STI材料係氧化物、氮化物及介電材料之其中至少一者。
實例13係包含實例1至12之其中任一者之標的，其中，該電晶體幾何包含場效電晶體(FET)、金屬氧化物半導體FET(MOSFET)、穿隧式FET(TFET)、平面組態、鰭狀組態、鰭式FET組態、三閘極組態、奈米線組態及奈米帶組態之其中至少一者。
實例14係一個包含實例1至13之其中任一者之標的之互補金屬氧化物半導體(CMOS)裝置。
實例15係一個包含實例1至14之其中任一者之標的 之計算系統。
實例16係一種電晶體，包含：基板，由基板材料所構成；通道區域，由不同於該基板材料之替代材料所構成，該通道區域定位在該基板之一部分上且在閘極下方，其中，該通道區域包含具有與該閘極相接觸之一或多個側邊的第一部分及具有未與該閘極相接觸之一或多個側邊的第二部分；相鄰於該通道區域之源極及汲極(S/D)區域；以及由鈍化材料所構成且被定位在該通道區域之該第二部分與淺溝槽隔離(STI)材料之間的鈍化層，該鈍化層進一步定位在該基板之至少一部分與該STI材料之間且進一步定位在該S/D區域與該STI材料之間，其中該鈍化材料不同於該STI材料。
實例17係包含實例16之標的，其中，該鈍化層減少在該通道區域中之介面陷阱的密度。
實例18係包含實例16至17之其中任一者之標的，其中該基板係塊狀矽基板。
實例19係包含實例16至17之其中任一者之標的，其中，該替代材料係矽且該鈍化材料係二氧化矽及氮化矽之其中至少一者。
實例20係包含實例16至18之其中任一者之標的，其中，該替代材料係矽鍺及鍺之其中一者且該鈍化材料係矽、氧化鋁、氮化鋁及釔之其中至少一者。
實例21係包含實例16至18之其中任一者之標的，其中，該替代材料包含至少一種III-V族材料且該鈍化材 料係氧化鋁、氧化鉿、硫、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭及鈮酸鉛鋅之其中至少一者。
實例22係包含實例16至21之其中任一者之標的，其中，該鈍化層具有1至10奈米之厚度。
實例23係包含實例16至22之其中任一者之標的，其中，該S/D區域由該基板材料所構成。
實例24係包含實例16至22之其中任一者之標的，其中，該S/D區域由該替代材料所構成。
實例25係包含實例16至24之其中任一者之標的，其中，該STI材料係氧化物、氮化物及介電材料之其中至少一者。
實例26係包含實例16至25之其中任一者之標的，其中，該電晶體幾何包含場效電晶體(FET)、金屬氧化物半導體FET(MOSFET)、穿隧式FET(TFET)、平面組態、鰭狀組態、鰭式FET組態、三閘極組態、奈米線組態及奈米帶組態之其中至少一者。
實例27係一個包含實例16至26之其中任一者之標的之互補金屬氧化物半導體(CMOS)裝置。
實例28係一個包含實例16至27之其中任一者之標的之計算系統。
實例29係一種形成積體電路之方法，該方法包含：在基板中形成鰭部，該基板由基板材料所構成；在該鰭部 之兩側邊上沈積淺溝槽隔離(STI)材料；執行第一蝕刻以至少部分地移除該鰭部且形成溝槽；在該溝槽中沈積替代材料以形成替代鰭部，該替代材料不同於該基板材料；執行第二蝕刻以至少部分地移除該STI材料以曝露該替代鰭部；施加由鈍化材料所構成之鈍化層至該曝露的替代鰭部；且在該鈍化層上沈積及平坦化額外STI材料，其中，該鈍化材料不同於該第二STI材料。
實例30係包含實例29之標的，其中，該第二蝕刻完全地移除該STI材料。
實例31係包含實例29之標的，其中，該第二蝕刻部分地移除該STI材料。
實例32係包含實例29至31之其中任一者之標的，其中，施加該鈍化層包含沈積該鈍化材料，使得該鈍化層具有1至10奈米之厚度。
實例33係包含實例29至32之其中任一者之標的，其中，施加該鈍化材料包含處理該替代材料之至少一部分之一或多個表面以化學性地及/或物理性地改變該一或多個表面。
實例34係包含實例29至33之其中任一者之標的，其進一步包含形成電晶體，該電晶體包含由該替代材料所形成之通道區域。
實例35係包含實例29至34之其中任一者之標的，其中，該STI材料以及該額外之STI材料係相同之材料。
實例36係包含實例29至35之其中任一者之標的， 其中，沈積該替代材料以及施加該鈍化層係僅在替代閘極程序期間在該積體電路上所形成之電晶體之通道區域中來執行。
為了繪示以及說明的目的，已呈現上述實例實施例之說明。其非旨在窮舉或將本發明限制於所揭示之精確形式。鑑於本揭示內容，許多修改以及變化係可能的。本發明之範圍將不被此詳細說明所限制，而是由隨附之申請專利範圍所限制。針對本申請案主張優先權之將來所申請之申請案可以依不同的方式來主張本揭示之標的，且通常可以包含如在本文中多方面所揭示的或以其他方式所證明的一或多個限制之任何集合。
200‧‧‧基板
222‧‧‧第二STI材料
242‧‧‧鰭部之部分
244‧‧‧鰭部之部分
246‧‧‧通道區域
260‧‧‧鈍化層
272‧‧‧閘極電極
274‧‧‧間隔物
276‧‧‧硬遮罩

Claims (22)

  1. 一種積體電路，包括：基板，由基板材料構成；電晶體通道區域，由不同於該基板材料之替代材料所構成，該通道區域定位在該基板之一部分上且在閘極下方，其中，該通道區域包含具有與該閘極相接觸之一或多個側邊的第一部分及具有未與該閘極相接觸之一或多個側邊的第二部分；在該基板上的第一淺溝槽隔離(STI)材料；由鈍化材料所構成且被定位在該通道區域之該第二部分與第二淺溝槽隔離(STI)材料之間的層，其中該鈍化材料不同於該第二STI材料；及相鄰於該通道區域之源極及汲極(S/D)區域，其中，該鈍化材料層被定位在該S/D區域與該第二STI材料之間，且該鈍化材料層之至少一部分被定位在該第一STI材料與該第二STI材料之間。
  2. 如申請專利範圍第1項之積體電路，其中，該鈍化材料層減少在該通道區域中之介面陷阱的密度。
  3. 如申請專利範圍第1項之積體電路，其中，該基板係塊狀矽基板。
  4. 如申請專利範圍第1項之積體電路，其中，該替代材料係矽且該鈍化材料係二氧化矽及氮化矽之其中至少一者。
  5. 如申請專利範圍第1項之積體電路，其中，該替 代材料係矽鍺及鍺之其中一者且該鈍化材料係矽、氧化鋁、氮化鋁及釔之其中至少一者。
  6. 如申請專利範圍第1項之積體電路，其中，該替代材料包含至少一種III-V族材料且該鈍化材料係氧化鋁、氧化鉿、硫、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鉛鈧鉭及鈮酸鉛鋅之其中至少一者。
  7. 如申請專利範圍第1項之積體電路，其中，該鈍化材料層具有1至10奈米之厚度。
  8. 如申請專利範圍第1項之積體電路，其中，該S/D區域由該基板材料所構成。
  9. 如申請專利範圍第1項之積體電路，其中，該S/D區域由該替代材料所構成。
  10. 如申請專利範圍第1項之積體電路，其中，該鈍化材料層被定位在該基板之至少一部分與該第二STI材料之間。
  11. 如申請專利範圍第1項之積體電路，其中，該第二STI材料係氧化物、氮化物及介電材料之其中至少一者。
  12. 如申請專利範圍第1項之積體電路，其中，該電晶體幾何包含場效電晶體(FET)、金屬氧化物半導體FET(MOSFET)、穿隧式FET(TFET)、平面組態、鰭狀組態、鰭式FET組態、三閘極組態、奈米線組態及奈 米帶組態之其中至少一者。
  13. 一種互補金屬氧化物半導體(CMOS)裝置，其包括如申請專利範圍第1至12項中任一項之積體電路。
  14. 一種計算系統，其包括如申請專利範圍第1至12項中任一項之積體電路。
  15. 一種電晶體，包括：基板，由基板材料所構成；通道區域，由不同於該基板材料之替代材料所構成，該通道區域定位在該基板之一部分上且在閘極下方，其中，該通道區域包含具有與該閘極相接觸之一或多個側邊的第一部分及具有未與該閘極相接觸之一或多個側邊的第二部分；；在該基板上的第一淺溝槽隔離(STI)材料；源極及汲極(S/D)區域，其相鄰於該通道區域；及鈍化層，由鈍化材料所構成且被定位在該通道區域之該第二部分與第二淺溝槽隔離(STI)材料之間，該鈍化層被進一步定位在該基板之至少一部分與該第二STI材料之間且被進一步定位在該S/D區域與該第二STI材料之間，且該鈍化層之至少一部分被定位在該第一STI材料與該第二STI材料之間，其中，該鈍化材料不同於該第二STI材料。
  16. 如申請專利範圍第15項之電晶體，其中，該替代材料係矽鍺及鍺之其中一者且該鈍化材料係矽、氧化鋁、氮化鋁及釔之其中至少一者。
  17. 如申請專利範圍第15項之電晶體，其中，該替代材料包含至少一種III-V族材料且該鈍化材料係氧化鋁、氧化鉿、硫、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鉛鈧鉭及鈮酸鉛鋅之其中至少一者。
  18. 如申請專利範圍第15至17項中任一項之電晶體，其中，該電晶體幾何包含場效電晶體(FET)、金屬氧化物半導體FET(MOSFET)、穿隧式FET(TFET)、平面組態、鰭狀組態、鰭式FET組態、三閘極組態、奈米線組態及奈米帶組態之其中至少一者。
  19. 一種形成積體電路之方法，該方法包括：在基板中形成鰭部，該基板由基板材料所構成；在該鰭部之兩側邊上沈積淺溝槽隔離(STI)材料；執行第一蝕刻以至少部分地移除該鰭部且形成溝槽；在該溝槽中沈積替代材料以形成替代鰭部，該替代材料不同於該基板材料；執行第二蝕刻以部分地移除該STI材料以曝露該替代鰭部；施加由鈍化材料所構成之鈍化層至該曝露的替代鰭部；且在該鈍化層上沈積及平坦化額外STI材料，其中，該鈍化材料不同於該額外STI材料，且該鈍化層之至少一部分被定位在該STI材料與該額外STI材料之間。
  20. 如申請專利範圍第19項之方法，其中，施加該鈍化層包含沈積該鈍化材料使得該鈍化層具有1至10奈米之厚度。
  21. 如申請專利範圍第19項之方法，其中，施加該鈍化材料包含處理該替代材料之至少一部分之一或多個表面以化學性地及/或物理性地改變該一或多個表面。
  22. 如申請專利範圍第19至21項中任一項之方法，其進一步包括形成電晶體，該電晶體包括由替代材料所形成之通道區域。
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