KR20220120657A - 대체 채널 FinFET들에서의 서브-핀 측벽 패시베이션 - Google Patents

대체 채널 FinFET들에서의 서브-핀 측벽 패시베이션 Download PDF

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Abstract

서브-핀 패시베이션 층의 사용을 통해 핀-기반 트랜지스터들의 오프-상태 누설을 감소시키기 위한 기술들이 개시된다. 일부 경우들에서, 본 기술들은 벌크 실리콘 기판에 희생 핀들을 형성하고, 얕은 트렌치 분리(STI) 재료를 퇴적하고 평탄화하는 단계, 희생 실리콘 핀들을 제거하고 이를 대체 재료(예를 들어, SiGe 또는 III-V 재료)로 대체하는 단계, STI 재료의 적어도 일부분을 제거하여 대체 핀들의 서브-핀 영역들을 노출시키는 단계, 노출된 서브-핀들에 패시베이팅 층/트리트먼트/시약을 도포하는 단계, 및 추가적인 STI 재료를 재퇴적하고 평탄화하는 단계를 포함한다. 그 후, 트랜지스터 디바이스를 완성하기 위해 표준 트랜지스터 형성 공정들이 수행될 수 있다. 본 기술들은 일반적으로 STI-기반의 트렌치들에서 성장되는 구조체들을 위해 임의의 패시베이션 층들을 추가하는 능력을 제공한다. 패시베이션 층은 서브-핀 소스-대-드레인(및 드레인-대-소스) 전류 누설을 억제한다.

Description

대체 채널 FinFET들에서의 서브-핀 측벽 패시베이션{SUB-FIN SIDEWALL PASSIVATION IN REPLACEMENT CHANNEL FINFETS}
FinFET은 반도체 재료의 얇은 스트립(일반적으로 핀(fin)이라고 함) 주변에 구축되는 트랜지스터이다. 트랜지스터는 게이트, 게이트 유전체, 소스 영역 및 드레인 영역을 포함하는 표준 전계-효과 트랜지스터(field-effect transistor)(FET) 노드들을 포함한다. 디바이스의 도전성 채널은 게이트 유전체 밑의 핀의 외부 면들 상에 위치한다. 특히, 전류는 핀의 양 측벽들(기판 표면에 수직인 측면들)을 따라/내부뿐만 아니라, 핀의 상부(기판 표면에 평행한 측면)를 따라 흐른다. 이러한 구성들의 도전성 채널은 본질적으로 핀의 3개의 상이한 외부의 평면형 영역들을 따라 존재하기 때문에, 이러한 FinFET 설계는 때로는 트라이-게이트(tri-gate) 트랜지스터로 지칭된다. 도전성 채널이 주로 핀의 2개의 측벽들을 따라서만 존재하는(핀의 상부를 따라서는 존재하지 않음) 소위 말하는 더블-게이트(double-gate) FinFET들과 같은 다른 타입들의 FinFET 구성들도 사용가능하다. 핀-기반 트랜지스터들과 연관된 다수의 중요한 성능 이슈들이 존재한다.
도 1은 본 개시내용의 다양한 실시예들에 따라 집적 회로를 형성하는 방법을 예시한다.
도 2a 내지 도 2l은 본 개시내용의 다양한 실시예들에 따라 도 1의 방법을 수행할 때 형성되는 예시적인 구조체들을 예시한다.
도 3a 내지 도 3c는 본 개시내용의 다양한 실시예들에 따라 도 1의 방법을 사용하여 형성되는 도 2l의 구조체에 대한 변형들을 예시한다.
도 4는 본 개시내용의 실시예에 따라 본 명세서에서 개시된 기술들을 사용하여 형성되는 집적 회로 구조체들 또는 디바이스들로 구현되는 컴퓨팅 시스템을 예시한다.
서브-핀 패시베이션 층의 사용을 통해 핀-기반 트랜지스터들의 오프-상태 누설을 감소시키기 위한 기술들이 개시된다. 본 기술들은 예를 들어, 희생 실리콘 핀들(sacrificial silicon fins) 대신에 비-실리콘 채널 재료들이 대용되는 경우에 종횡비 트래핑(aspect ratio trapping)(ART) 또는 유사한 통합 방식들에 의해 형성되는 트랜지스터들의 서브-핀 측벽들을 패시베이팅하는 것을 포함할 수 있다. 실시예에 따르면, 본 기술들은 기판에 희생 핀들을 형성하고, 얕은 트렌치 분리(shallow trench isolation)(STI) 재료를 퇴적하고 평탄화하는 단계, 희생 핀들을 제거하여 이를 대체 재료(replacement material)로 대체하는 단계, STI 재료의 적어도 일부분을 제거하여 대체 핀들의 서브-핀 영역들을 노출시키는 단계, 노출된 서브-핀들(및 가능하게는 구조체의 다른 영역들)에 패시베이팅 층/트리트먼트(treatment)/시약을 도포하는 단계 및 추가적인 STI 재료를 재퇴적하고 평탄화하는 단계를 포함한다. 그 후, 트랜지스터 디바이스를 완성하기 위해 표준 트랜지스터 형성 공정들(예를 들어, STI 리세스, 게이트 스택 형성, 소스/드레인 형성, 콘택 형성)이 수행될 수 있다. 본 개시내용에 비추어 볼 때 이해되는 바와 같이, 본 기술들은 일반적으로 STI-기반의 트렌치들에서 성장되는 구조체들을 위해 임의의 패시베이션 층들을 추가하는 능력을 제공한다. 예를 들어, 실리콘(Si) 기판의 경우, 비-Si 재료(예를 들어, 실리콘 게르마늄, 게르마늄 및 III-V 재료들)가 희생 Si 핀들을 대체하는 데 사용될 수 있으면서, 여전히 대체 핀들의 패시베이션을 허용하여, 계면 트랩 밀도(interface trap density)(Dit)를 감소시키고 소스-대-드레인 누설을 개선할 수 있다. 본 개시내용에 비추어 볼 때 다수의 변형들 및 구성들이 명백할 것이다.
일반 개요
실리콘(Si)은 반도체 디바이스들을 위한 대량 생산에서 유지되는 유용한 특성들을 갖고 있다. 한 가지 이러한 특성은 Si 표면을 패시베이팅하는 실리콘 다이옥사이드(silicon dioxide)의 능력이다. Si의 맥락에서 패시베이션은 계면 트랩 밀도(고정 전하) 및 불순물 유도 전하(종종 이동 전하(mobile))가 모두 예를 들어, ㎠당 대략 1E11개의 전하들과 같이 낮게 유지될 수 있는 것을 포함한다. 최근에, 비-Si 채널 반도체 디바이스들이 증가된 관심을 얻고 있다. 예를 들어, Si 채널 영역들이 실리콘 게르마늄(SiGe) 및 III-V 재료들로 대체되고 있다. 그러나, 이러한 SiGe 및 III-V 대체 재료 채널들의 고정 및 이동 전하 밀도들은, 네이티브(native) Si 채널 재료가 Si 기판들에 사용될 때에 비해, 수백 배 또는 심지어 수천 배 높을 수 있다. 이것은 높은 소스-대-드레인 누설로 인해 매우 큰 오프-상태 전류들로 이어질 수 있고, 이에 의해 성능이 떨어지거나 또는 대체 재료 채널들을 포함한 이러한 디바이스들을 실행불가능하게 할 수 있다. 보다 상세하게, FinFET들 또는 트라이-게이트 디바이스들은 핀과 연속되는 서브-채널 영역을 갖는다. 이것은 FinFET에 대한 기생 오프-상태 소스-대-드레인(및 드레인-대-소스) 전류 누설뿐만 아니라 채널-대-기판 기생 커패시턴스를 위한 도전 경로를 허용한다.
따라서, 본 개시내용의 하나 이상의 실시예들에 따라, 대체 재료 채널들을 포함하는 핀-기반 트랜지스터들에서 서브-핀 누설을 감소시키기 위한 기술들이 개시된다. 이러한 누설 전류의 감소는 서브-핀 패시베이션 층의 사용을 통해 달성된다. 본 기술들은 예를 들어, 희생 실리콘 핀들 대신에 비-실리콘 채널 재료들이 대용되는 경우에 종횡비 트래핑(ART) 또는 유사한 통합 방식들에 의해 형성되는 트랜지스터들의 서브-핀 측벽들을 패시베이팅하는 것을 포함할 수 있다. 본 명세서에서 사용될 때, "종횡비 트래핑" 및 "ART"는 일반적으로 비-결정질/유전체 측벽들과 같이 재료가 수직으로 성장할 때 재료의 결함들이 측면 상에서 종결되게 하는 기술(들)을 포함하며, 여기서 측벽들은 결함들의 전부는 아니더라도 대부분을 트래핑하도록 성장 영역의 사이즈에 비해 충분히 높다는 것에 유의하도록 한다. 즉, ART는 일반적으로 핀들을 형성하는 단계, 핀들을 제거하여 대략적으로 단일 핀의 폭인 STI 트렌치들을 형성하는 단계, 및 그 후, 대략적으로 단일 핀의 폭인 STI 트렌치들에 대체 재료를 퇴적하는 단계를 포함하는 대체 채널 기술들을 사용한다. 따라서, ART 공정은 명목상으로 결함이 없는(defect free) 채널 층들(이는 나중에 트랜지스터의 소스/드레인 및 채널 부분들이 되는 영역들을 포함할 수 있음)의 성장을 허용할 수 있다. 그러나, 서브-핀 누설의 문제는 남아 있다. 이를 위해, 본 명세서에서 다양하게 설명되는 기술들은 대체 채널 재료를 퇴적한 후에 STI 재료를 (완전히 또는 부분적으로) 제거함으로써 이러한 이슈를 해결하며, 이에 의해 STI 층을 재처리하기 전에 대체 채널 재료 핀들 상에 패시베이션을 수행할 기회를 가질 수 있다. 패시베이션 기술들은 예를 들어, 대체 재료 핀들을 화학적으로 중화시키고 및/또는 물리적으로 보호하는 데 사용될 수 있다. 예를 들어, 패시베이팅 재료 층은 특히, 채널 영역의 ART 서브-핀 측벽들을 통한 소스-대-드레인(또는 드레인-대-소스) 누설에 대하여, 보다 구체적으로는, 트랜지스터 채널(트랜지스터 채널은 게이트와 접촉하는 대체 재료의 부분임) 아래에서 전류의 흐름을 허용하는 이동 전하 밀도를 감소시킬 수 있다. 즉, 일부 실시예들에서, 패시베이팅 층은 대체 재료와 STI 측벽의 계면에 위치된다.
일부 실시예들에서, 대체 재료는 Si일 수 있고, 패시베이팅 층 재료는 실리콘 다이옥사이드 및 실리콘 나이트라이드(silicon nitride) 중 적어도 하나일 수 있다. 일부 실시예들에서, 대체 재료는 SiGe 및 게르마늄(Ge) 중 하나일 수 있고, 패시베이팅 층 재료는 Si, 알루미늄 옥사이드(aluminum oxide), 알루미늄 나이트라이드(aluminum nitride) 및 이트륨 중 적어도 하나일 수 있다. 일부 실시예들에서, 대체 재료는 적어도 하나의 III-V 재료일 수 있고, 패시베이팅 층 재료는 알루미늄 옥사이드, 하프늄 옥사이드(hafnium oxide) 및 황 중 적어도 하나일 수 있다. 임의의 이러한 실시예들에서, 기판은 예를 들어, 벌크 실리콘 기판 또는 일부 다른 적절한 벌크 기판일 수 있다. 일부 실시예들에서, SiGe 대체 재료를 Si 또는 이트륨으로 패시베이팅하는 경우 등에서, 초기에 퇴적되는 패시베이션 층 재료는 후속적인 산화 공정에서 소모되도록(또는 다른 방식으로 산화되도록) 설계된다. 일부 실시예들에서는, SiGe, Ge 또는 III-V 대체 재료들을 패시베이팅하기 위한 알루미늄 옥사이드, 하프늄 옥사이드, 하프늄 실리콘 옥사이드(hafnium silicon oxide), 란타늄 옥사이드(lanthanum oxide), 란타늄 알루미늄 옥사이드(lanthanum aluminum oxide), 지르코늄 옥사이드(zirconium oxide), 지르코늄 실리콘 옥사이드(zirconium silicon oxide), 탄탈륨 옥사이드(tantalum oxide), 티타늄 옥사이드(titanium oxide), 바륨 스트론튬 티타늄 옥사이드(barium strontium titanium oxide), 바륨 티타늄 옥사이드(barium titanium oxide), 스트론튬 티타늄 옥사이드(strontium titanium oxide), 이트륨 옥사이드(yttrium oxide), 알루미늄 옥사이드, 납 스칸듐 탄탈륨 옥사이드(lead scandium tantalum oxide) 및 납 아연 니오베이트의 경우 등에서, 패시베이션 층 재료는 추가적인 산화에 대한 보호층으로서 견고하게 되도록 의도된다. 일부 실시예들에서, 패시베이팅 층 재료는 계면 트랩 밀도(Dit)가 채널 영역에서, 보다 구체적으로는, 트랜지스터 채널(트랜지스터 채널은 게이트와 접촉하는 대체 재료의 부분임) 아래에서 감소되도록 선택될 수 있다. 즉, 일부 실시예들에서, 패시베이팅 층은 대체 재료와 STI 측벽의 계면에 위치된다. 이러한 예에서, 패시베이팅 층은 서브-핀 측벽(들)을 통한 소스-대-드레인(또는 드레인-대-소스) 누설을 개선할 수 있다. 일부 실시예들에서, 패시베이팅 층 재료는 대체 재료 핀들의 파손된 본드들 및/또는 불순물들의 이슈를 해결하도록 선택될 수 있다. 일부 실시예들에서는, 형성되는 핀들의 채널 영역들만이 대체될 수 있고, 이러한 채널 영역들만이 본 명세서에서 다양하게 설명되는 기술들을 사용하여 패시베이팅될 수 있다.
표준 ART 플로우에서는, 일반적으로 대체 채널 재료와 STI 재료 사이에 패시베이팅 재료를 추가할 수 있는 기회가 없다. 따라서, 본 명세서에서 다양하게 설명되는 기술들은 대체 재료 핀들이 형성된 후에 STI 재료를 (완전히 또는 부분적으로) 제거함으로써 그러한 기회를 제공하여, 대체 재료의 패시베이션을 가능하게 한다. 패시베이션 층/트리트먼트가 없다면, ART 처리 및 대체 재료 채널 영역들을 사용하여 형성되는 트랜지스터들은 높은 소스-대-드레인(또는 드레인-대-소스) 누설을 가질 수 있다. 이러한 누설은 오프-상태 전류를 상당히 높게 할 수 있다(예를 들어, 패시베이팅 재료 층을 포함하는 구조체들에서보다 적어도 세 자릿수 더 높다). 또한, 어떠한 패시베이팅 시약/층/트리트먼트도 존재하지 않는 경우에는, ART 기하학적 구조의 트랜지스터의 서브-핀 부분이 STI 재료와 직접 접촉하는 반도체 채널 영역을 가지게 되어, 허용불가능하게 높은 오프-상태 누설 전류를 야기할 수 있다. 패시베이팅 재료 층이 없는 구조체들에서의 이러한 누설은, 온-상태 전류에 비해 충분한 변화를 제공하지 않는 높은 오프-상태 전류로 인해, 실행불가능함을 야기하거나, 다르게는 열화된 성능을 야기할 수 있다.
(예를 들어, 주사/투과 전자 현미경법(scanning/transmission electron microscopy)(SEM/TEM), 조성물 매핑, 이차 이온 질량 분석법(secondary ion mass spectrometry)(SIMS), 원자 탐침 이미징(atom probe imaging), 3D 단층 촬영법(3D tomography) 등을 사용하여) 분석할 때, 하나 이상의 실시예들에 따라 구성된 구조체 또는 디바이스는 본 명세서에서 다양하게 설명되는 패시베이팅 층을 효율적으로 보여줄 것이다. 예를 들어, 일부 경우들에서는, 본 명세서에서 논의되는 구조체들에 비추어 볼 때 명백하듯이, 패시베이팅 층이 대체 채널 재료와 얕은 트렌치 분리(STI) 재료 사이에 위치될 수 있다. 또한, 일부 경우들에서는, 패시베이팅 층이 기판과 STI 재료 사이에 위치될 수 있고, 일부 경우들에서는, 이하에서 보다 상세히 설명되는 바와 같이, 패시베이팅 층의 일부분들이 2개의 STI 재료 층들 사이에 개재될 수 있다. 또한, 일부 경우들에서는, 패시베이팅 층이 본 명세서에서 설명되는 기술들을 사용하여 형성되는 트랜지스터의 채널 영역 및 소스/드레인 영역들에 위치될 수 있다. 다른 경우들에서, 패시베이팅 층은 본 명세서에서 설명되는 기술들을 사용하여 형성되는 트랜지스터들의 채널 영역에만 위치될 수 있다. 일부 경우들에서, 본 기술들은 본 명세서에서 다양하게 설명되는 패시베이팅 층을 포함한 결과로서 소스-대-드레인(또는 드레인-대-소스) 누설의 감소로 인해 오프-상태 전류에서 얻어지는 개선을 관찰함으로써 검출될 수 있다. 본 개시내용에 비추어 볼 때 다수의 구성들 및 변형들이 명백할 것이다.
아키텍처 및 방법론
도 1은 본 개시내용의 하나 이상의 실시예들에 따라 집적 회로를 형성하는 방법(100)을 예시한다. 도 2a 내지 도 2l은 다양한 실시예들에 따라 도 1의 방법(100)을 수행할 때 형성되는 예시적인 집적 회로 구조체들을 예시한다. 형성되는 구조체들에 비추어 볼 때 명백하듯이, 방법(100)은 트랜지스터의 채널 영역에 패시베이팅 층을 형성하기 위한 기술들을 개시한다. 본 명세서에서 다양하게 설명되는 바와 같이, 패시베이팅 층은 다수의 이점들을 제공할 수 있다. 예시의 용이함을 위해, 핀형(finned) 트랜지스터 구성들(예를 들어, FinFET 또는 트라이-게이트)을 형성하는 맥락에서 도 2a 내지 도 2l의 구조체들이 본 명세서에서 주로 도시되고 설명된다. 그러나, 본 기술들은 최종 용도 또는 타겟 응용에 따라 임의의 적절한 기하학적 구조 또는 구성의 트랜지스터들을 형성하는 데 사용될 수 있다. 예를 들어, 이하에서 더 상세히 논의되는 바와 같이, 도 3a는 나노와이어 구성들을 포함하는 예시적인 집적 회로 구조체를 예시한다. 본 명세서에서 설명되는 기술들로부터 이익을 얻을 수 있는 다양한 예시적인 트랜지스터의 기하학적 구조들은 전계-효과 트랜지스터(field-effect transistor)(FET)들, 금속-산화물-반도체 FET(metal-oxide-semiconductor FET)(MOSFET)들, 터널형-FET(tunnel-FET)(TFET)들, 평면형(planar) 구성들, 핀형(finned) 구성들(예를 들어, fin-FET, 트라이-게이트), 및 나노와이어(또는 나노리본 또는 게이트-올-어라운드(gate-all-around)) 구성들을 포함하지만, 이에 제한되지 않는다. 또한, 본 기술들은 CMOS 트랜지스터들/디바이스들/회로들을 형성하는 데 사용될 수 있으며, 여기서, 포함된 p-MOS 및 n-MOS 트랜지스터들 중 어느 하나 또는 모두는 예를 들어, 본 명세서에서 다양하게 설명되는 패시베이팅 층으로부터 이익을 얻을 수 있다.
도 1에서 알 수 있는 바와 같이, 방법(100)은 기판(200) 상에 하드마스크(210)를 패터닝하는 단계(102)를 포함하여, 실시예에 따라 도 2a에 도시된 예시적인 결과적인 구조체를 형성한다. 일부 실시예들에서, 기판(200)은 예를 들어, Si, SiGe, Ge 및/또는 적어도 하나의 III-V 재료; X 온 절연체(X on insulator)(XOI) 구조체(여기서, X는 Si, SiGe, Ge 및/또는 적어도 하나의 III-V 재료이고, 절연체 재료는 산화물 재료 또는 유전체 재료 또는 일부 다른 전기적으로 절연성인 재료임); 또는 일부 다른 적절한 다층 구조체(여기서, 상부층은 Si, SiGe, Ge 및/또는 적어도 하나의 III-V 재료를 포함함)를 포함하는 벌크 기판일 수 있다. 기판(200) 상의 하드마스크(210)는 임의의 적절한 기술을 사용하여 퇴적될 수 있다. 예를 들어, 하드마스크(210)는 화학 기상 퇴적(chemical vapor deposition)(CVD), 원자층 퇴적(atomic layer deposition)(ALD), 물리 기상 퇴적(physical vapor deposition)(PVD), 스핀-온 처리(spin-on processing), 및/또는 기판(200) 상에 하드마스크(210)를 형성하기 위한 임의의 다른 적절한 공정을 사용하여 기판(200) 상에 블랭킷 퇴적 또는 성장될 수 있다. 일부 경우들에서, 퇴적되는 기판(200)의 표면은 하드마스크(210)의 퇴적 이전에 트리트먼트(예를 들어, 화학 트리트먼트, 열 트리트먼트 등)될 수 있다. 하드마스크(210)는 예를 들어, 하나 이상의 리소그라피 및 에칭 공정들과 같은 임의의 적절한 기술들을 사용하여 패터닝(102)될 수 있다. 하드마스크(210)는 예를 들어, 다양한 산화물 또는 질화물 재료들과 같은 임의의 적절한 재료로 이루어질 수 있다. 특정 산화물 및 질화물 재료들은, 몇 가지만 말하자면, 실리콘 옥사이드, 티타늄 옥사이드, 하프늄 옥사이드, 알루미늄 옥사이드 또는 티타늄 나이트라이드를 포함할 수 있다. 일부 경우들에서, 하드마스크(210) 재료는 사용되는 기판(200) 재료에 기초하여 선택될 수 있다.
도 1의 방법(100)은 얕은 트렌치 리세스(STR) 에칭을 수행하여 기판(200)으로부터 핀들(202)을 형성하는 단계(104)로 이어지고, 이에 의해 실시예에 따라, 도 2b에 도시된 결과적인 예시적인 구조체를 형성한다. 트렌치들(215) 및 핀들(202)을 형성하는 데 사용되는 STR 에칭(104)은 예를 들어, 다양한 마스킹 공정들 및 습식 및/또는 건식 에칭 공정들과 같은 임의의 적절한 기술들을 포함할 수 있다. 일부 경우들에서는, STR 에칭(104)이 인-시츄(in-situ)로/에어 브레이크없이 수행될 수 있고, 다른 경우들에서는, STR 에칭(104)이 엑스-시츄(ex-situ)로 수행될 수 있다. 트렌치들(215)은 최종 용도 또는 타겟 응용에 기초하여 변화하는 폭들 및 깊이들로 형성될 수 있다. 예를 들어, STR 트렌치들(215)에서 변화하는 깊이들을 달성하기 위해 복수의 하드마스크 패터닝(102) 및 에칭(104) 공정들이 수행될 수 있다. 핀들(202)은 변화하는 폭들 및 높이들을 갖도록 형성될 수 있다. 예를 들어, 종횡비 트래핑(ART) 통합 방식에서, 핀들은 이들이 나중에 제거되거나 리세싱되었을 때, 형성된 결과적인 트렌치들이 비-결정질/유전체 측벽들과 같이 재료가 수직으로 성장할 때 퇴적된 대체 재료의 결함들이 측면 상에서 종결되게 하도록 특정 높이 대 폭의 비들을 갖도록 형성될 수 있으며, 여기서 측벽들은 결함들의 전부는 아니더라도 대부분을 트래핑하도록 성장 영역의 사이즈에 비해 충분히 높다. 이러한 예시적인 경우에서, 핀들의 높이 대 폭의 비(h/w)는 예를 들어, 1.5 내지 3과 같이 1보다 클 수 있다. 예시의 용이함을 위해 본 예시적인 구조체에서는 트렌치들(215) 및 핀들(202)이 동일한 폭 및 깊이/높이를 갖는 것으로 도시되어 있지만, 본 개시내용은 이에 제한되는 것으로 의도되지 않는다는 것에 유의하도록 한다. 또한, 예시적인 구조체에서는 4개의 핀들(202)이 도시되어 있지만, 최종 용도 또는 타겟 응용에 따라 1개, 2개, 10개, 수백 개, 수천 개, 수백만 개 등과 같은 임의의 수의 핀들이 형성될 수 있다는 것에 유의하도록 한다.
도 1의 방법(100)은 얕은 트렌치 분리(STI) 재료(220)를 퇴적하고 평탄화하는 단계(106)로 이어져서, 실시예에 따라 도 2c에 도시된 결과적인 예시적인 구조체를 형성한다. 일부 실시예들에서, STI 재료(220)의 퇴적(106)은 본 명세서에서 설명되는 임의의 퇴적 공정(예를 들어, CVD, ALD, PVD 등) 또는 임의의 다른 적절한 퇴적 공정을 포함할 수 있다. STI 재료(220)는 하나 이상의 유전체, 산화물(예를 들어, 실리콘 다이옥사이드) 또는 질화물(예를 들어, 실리콘 나이트라이드) 재료들과 같은 임의의 적절한 절연성 재료를 포함할 수 있다. 일부 실시예들에서, STI 재료(220)는 기판 재료(200)에 기초하여 선택될 수 있다. 예를 들어, Si 기판(200)의 경우에, STI 재료(220)는 실리콘 다이옥사이드 또는 실리콘 나이트라이드일 수 있다. 본 명세서에서 다양하게 설명되는 패시베이션 기술들은 제1 STI 재료 퇴적, 그 제1 STI 재료의 제거 또는 리세싱(예를 들어, 부분 제거), 패시베이팅 재료로 코팅, 및 그 후, 제2 STI 재료를 퇴적하여 STI 층 재처리하기를 포함한다는 것을 상기하도록 한다. 따라서, 이 예시적인 실시예에서, 퇴적(106)은 제1 STI 재료 퇴적이고, 이는 이하에서 더 상세히 논의되는 바와 같이 후속해서 제거 또는 리세싱될 것이다. 패시베이션 기술들은 제1 및 제2 STI 재료 퇴적들을 포함하지만, 각각의 퇴적에 사용되는 STI 재료는 특정 구성에 따라 동일한 재료들을 포함할 수도 또는 상이한 재료들을 포함할 수도 있다는 것에 유의하도록 한다.
도 1의 방법(100)은 핀들(202)을 에칭하여 트렌치들(230)을 형성하는 단계(108)로 이어지고, 이에 의해 실시예에 따라 도 2d에 도시된 결과적인 예시적인 구조체를 형성한다. 에칭(108)은 예를 들어, 다양한 마스킹 공정들 및 습식 및/또는 건식 에칭 공정들과 같은 임의의 적절한 기술들을 사용하여 수행될 수 있다. 이 예시적인 실시예에서 수행되는 에칭(108)은, 높이(H)를 갖는 핀들(202)(이는 기판(200)으로부터 형성되었고, 동일한 네이티브 재료로 이루어짐)의 저부의 일부분이 여전히 STI 재료(220) 사이에 존재하도록 핀들(202)의 리세스를 생성하였다. 일부 실시예들에서, 에칭(108)은 H가 0이 되도록 핀들(202)의 전체의 제거를 야기할 수도 있고, 에칭(108)은 예를 들어, STI 층(220)의 저부 아래 및 기판(200) 내까지 재료를 제거하도록 수행될 수도 있다. 이하에서 더 상세히 논의되는 바와 같이, 트렌치들(230)은 대체 재료의 퇴적을 위해 사용될 수 있다. ART 처리 동안에, 트렌치들(230)은 전위(dislocation)들을 트래핑하기 위해, 예를 들어, 전위들이 에피택셜 막 표면에 도달하는 것을 방지하고, 트렌치들(230) 내의 표면 전위 밀도(surface dislocation density)를 크게 감소시키기 위해, 높은 종횡비의 개구부(opening)들을 포함할 수 있다는 것에 유의하도록 한다.
도 1의 방법(100)은 트렌치들(230)에 대체 재료(240)를 퇴적하고(110) 평탄화하는 단계로 이어져서, 실시예에 따라 도 2e에 도시된 결과적인 예시적인 구조체를 형성한다. 퇴적(110) 뒤에는 평탄화 공정이 이어질 수 있어서, 예를 들어, 존재하는 돌출된 패싯(facet)들을 처리한다. 퇴적(110)은 본 명세서에서 설명되는 임의의 퇴적 공정(예를 들어, CVD, ALD, LPE, PVD, MBE 등), 또는 임의의 다른 적절한 퇴적 공정을 사용하여 수행될 수 있다. 일부 경우들에서는, 퇴적(110)이 인-시츄로/에어 브레이크없이 수행될 수 있고, 다른 경우들에서는, 퇴적(110)이 엑스-시츄로 수행될 수 있다. 일부 경우들에서, 사용되는 퇴적(110) 기술들은 퇴적되는 재료(240)에 의존할 수 있다. 도 2e의 구조체에서 알 수 있는 바와 같이, 퇴적(110)은 대체 재료(240)를 포함하는 핀들을 형성한다. 이하에서 보다 상세히 논의되는 바와 같이, 대체 재료(240) 핀들은 하나 이상의 트랜지스터들의 형성을 위해 사용될 수 있으며, 여기서 핀들(240)은 트랜지스터(들)의 채널 영역을 형성하는 데 사용되고, 일부 경우들에서는, 트랜지스터(들)의 소스 및 드레인 영역들을 형성하는 데 사용되기도 한다.
일부 실시예들에서, 대체 재료(240)는 기판 재료(200)와 상이한 임의의 적절한 반도체 재료를 포함할 수 있다. 예를 들어, 대체 재료(240)는 Si, SiGe, Ge 및/또는 적어도 하나의 III-V 재료일 수 있다. 일부 실시예들에서, 기판(200)은 Si일 수 있고, 대체 재료(240)는 SiGe, Ge 및/또는 적어도 하나의 III-V 재료일 수 있다. 예를 들어, 대체 재료(240)가 Si1-xGex인 실시예들에서, x는 0.01 내지 1의 범위(예를 들어, 예시적인 범위를 제공하자면, 0.2<x<0.8)일 수 있다. 따라서, 일부 실시예들에서, 대체 재료는 Ge 단독일 수도 있고, (예를 들어, SiGe가 Ge 내용물이 증가하는 경사형(graded) 방식으로 퇴적된 경우에는) SiGe 재료의 층으로서 포함할 수도 있다. 다른 예시적인 실시예에서, 대체 재료(240)는 하나 이상의 III-V 재료들일 수 있다. 본 명세서에서 다양하게 사용되는 예시적인 III-V 재료들은 갈륨 아세나이드(gallium arsenide)(GaAs), 인듐 포스파이드(indium phosphide)(InP), 인듐 아세나이드(indium arsenide)(InAs), 인듐 갈륨 아세나이드(indium gallium arsenide)(InGaAs), 알루미늄 아세나이드(aluminum arsenide)(AlAs), 또는 인듐 알루미늄 아세나이드(indium aluminum arsenide)(InAlAs), 또는 임의의 다른 적절한 III-V 재료를 포함할 수 있다. 일부 실시예들에서, 대체 재료(240)가 하나 이상의 III-V 대체 재료들인 경우, 재료는 단일 층을 포함할 수도 있고, 또는 InP/InGaAs/InAs, GaAs/InP/InAs, GaAs/InGaAs/InAs, GaAs/InAlAs/InAs, InP/InGaAs/InP, GaAs/InAs, GaAs/InGaAs 또는 InP/InGaAs와 같은 III-V 재료들의 다층 스택, 또는 2 이상의 III-V 재료들을 포함하는 임의의 다른 적절한 다층 스택을 포함할 수도 있다. 대체 재료(240)가 III-V 다층 스택인 일부 이러한 실시예들에서, 예를 들어, GaAs, InP, InAlAs 또는 AlAs와 같은 높은 밴드갭의 III-V 재료는 (예를 들어, 접지로의 누설 전류 감소를 돕기 위해) 스택의 저부 근처에서 사용될 수 있다. 또한, 일부 이러한 실시예들에서, III-V 다층 스택은 스택의 상부 근처에 예를 들어, InAs 또는 InGaAs와 같은 낮은 밴드갭의 III-V 재료를 (예를 들어, 스택에 접촉하는 것을 돕기 위해) 사용할 수 있다. 본 명세서에서 논의된 재료들은 최용 용도 또는 타겟 응용에 따라 임의의 적절한 방식으로 변형 및/또는 도핑될 수 있다.
도 1의 방법(100)은 트렌치들(250)을 형성하기 위해 STI 재료(220)를 에칭하는 단계(112)로 이어지며, 이에 의해 실시예에 따라 도 2f에 도시된 결과적인 예시적인 구조체를 형성한다. 에칭(112)은 예를 들어, 다양한 마스킹 공정들 및 습식 및/또는 건식 에칭 공정들과 같은 임의의 적절한 기술을 포함할 수 있다. 일부 경우들에서는, 에칭(112)이 인-시츄로/에어 브레이크없이 수행될 수 있고, 다른 경우들에서는, 에칭(112)이 엑스-시츄로 수행될 수 있다. 일부 실시예들에서는, 도 2f의 구조체에 의해 예시된 예시적인 실시예에서의 경우와 같이, 에칭(112)이 퇴적된 제1 STI 재료(220)를 완전히 제거할 수 있다. 다른 실시예들에서는, 예를 들어, 도 2kk를 참조하여 보다 상세히 논의되는 바와 같이, 에칭(112)이 제1 STI 재료(220)를 단지 리세싱하거나 또는 부분적으로만 제거할 수 있어, 트렌치들(250)의 저부에 재료의 일부를 남길 수 있다.
도 1의 방법(100)은 패시베이팅 층(260)을 도포하는 단계(114)로 이어져서, 실시예에 따라 도 2g에 도시된 결과적인 예시적인 구조체를 형성한다. 도포(114)는 본 명세서에서 설명되는 임의의 퇴적 공정(예를 들어, CVD, ALD, LPE, PVD, MBE 등), 열 증착 기술(thermal evaporation technique)들, 또는 임의의 다른 적절한 퇴적 공정을 사용하여 수행될 수 있다. 일부 경우들에서는, 도포(114)가 인-시츄로/에어 브레이크없이 수행될 수 있고, 다른 경우들에서는, 도포(114)가 엑스-시츄로 수행될 수 있다. 일부 경우들에서, 사용되는 도포(114) 기술들은 퇴적되는 재료(260)에 의존할 수 있다. 본 명세서에서는 도포(114)가 패시베이팅 층(260)을 퇴적하는 것으로 논의되었지만, 도포(114)는 도 2f의 구조체에 패시베이팅 시약 또는 트리트먼트를 도포하는 것과 같은 다른 패시베이션 기술들을 포함할 수 있고, 및/또는 다르게는 이들로 이루어질 수 있다는 것에 유의하도록 한다. 따라서, 도 2g의 예시적인 실시예에서는 패시베이팅 층(260)이 별개의 층으로서 도시되어 있지만, 도포(114)(또는 사용되는 특정 패시베이션 공정)는 노출된 층들의 표면(예를 들어, 대체 재료 핀들(240) 및/또는 기판(200)의 표면)에서의 물리적 및/또는 화학적 변화만을 야기할 수 있고, 또는 노출된 층들의 표면에서의 물리적 및/또는 화학적 변화도 야기할 수도 있다. 즉, 패시베이션 층(260)은 예를 들어, 도 2g에 도시된 별개의 층인 대신에 대체 재료 핀들(240)의 외벽들의 일부분으로서 검출될 수 있다. 그러나, 도 2g에서는, 패시베이션 층(260)이 단일 층으로 도시되어 있고, 이러한 단일 층은 전체적으로 동일한 재료를 포함할 수도 있고, 또는 층 전체에 걸쳐 제1 농도에서 제2 농도로 경사진(graded) 하나 이상의 성분들을 포함할 수도 있다. 또한, 패시베이션 층(260)이 단일 층으로서 도시되어 있지만, 패시베이션 도포(114)는 최종 용도 또는 타겟 응용에 따라 복수의 패시베이션 층들(260)을 포함할 수 있다는 것에 유의하도록 한다.
도 1의 방법(100)은 제2 STI 재료(222)를 퇴적하고 평탄화하는 단계(116)로 이어져서, 실시예에 따라 도 2h에 도시된 결과적인 예시적인 구조체를 형성한다. 알 수 있는 바와 같이, 제2 STI 재료는 패시베이팅 층(260)이 퇴적된 후에도 여전히 존재하는 트렌치들(250)의 부분을 채운다. 퇴적(116)은 본 명세서에서 설명되는 임의의 퇴적 공정(예를 들어, CVD, ALD, PVD, 스핀-온 처리 등), 또는 임의의 다른 적절한 퇴적 공정을 사용하여 수행될 수 있다. 일부 경우들에서는, 퇴적(116)이 인-시츄로/에어 브레이크없이 수행될 수 있고, 다른 경우들에서는, 퇴적(116)이 엑스-시츄로 수행될 수 있다. STI 재료(222)는 제2 STI 재료로 지칭되지만, 이것이 제1 STI 재료(220)와 동일한 재료를 포함할 수 있다는 것을 상기하도록 한다. 따라서, 제1 및 제2의 지정들은 방법(100) 동안에 이들이 퇴적되는 순서를 지칭하도록 의도된다. 따라서, 제2 STI 재료(222)가 제1 STI 재료(220)와 동일한 경우, STI 재료는 재퇴적(116)될 수 있다. 그러나, 일부 실시예들에서, 제1 및 제2 STI 재료들(220 및 222)은 상이할 수 있다. 또한, 도 2h에서도 알 수 있는 바와 같이, 평탄화 공정 후에, 대체 재료(240) 핀들의 적어도 하나의 표면(예를 들어, 이 예시적인 경우에는 상부면)이 노출될 수 있고, 패시베이팅 층(260)은 대체 재료 핀들(240)의 적어도 일부분과 제2 STI 재료(222) 사이에 위치된다. 또한, 패시베이팅 층(260)은 기판(200)과 제2 STI 재료(222) 사이에도 위치된다는 것에 유의하도록 한다.
일부 실시예들에서, 패시베이팅 층(260)은 1-10㎚의 두께 또는 최종 용도 또는 타겟 응용에 따른 일부 다른 적절한 두께와 같은 임의의 임의적인 또는 원하는 두께를 가질 수 있다. 일부 실시예들에서, 패시베이팅 층(260)은 실질적으로 등각의(conformal) 성장 패턴을 갖도록 퇴적될 수 있다. 이러한 실질적으로 등각의 성장 패턴은, 예를 들어, 대체 재료 핀들(240)과 제2 STI 재료(222) 사이의 패시베이팅 층(260)의 부분의 두께가 기판(200)과 제2 STI 재료(222) 사이의 패시베이팅 층의 부분의 두께와 실질적으로 동일(예를 들어, 1 또는 2㎚의 허용 오차 내)하다는 것을 포함할 수 있다.
일부 실시예들에서, 패시베이팅 층(260)은 제2 STI 재료(222)와 상이한 임의의 적절한 재료를 포함할 수 있다. 일부 실시예들에서, 사용되는 패시베이팅 층(260) 재료는 사용되는 제2 STI 재료(222)에 기초하여 선택될 수 있다. 일부 실시예들에서, 패시베이팅 층(260)은 공정(110) 동안에 퇴적되는 대체 재료(240)에 기초하여 선택될 수 있다. 예를 들어, 패시베이팅 층(260)은 본 명세서에서 설명되는 기술들을 사용하여 형성되는 결과적인 트랜지스터(들)의 서브-채널(또는 서브-핀) 영역에서 계면 트랩 밀도(Dit)가 감소되도록 선택될 수 있다. 이러한 예에서, 패시베이팅 층은 채널 영역에서의, 보다 구체적으로는 트랜지스터 채널(트랜지스터 채널은 게이트와 접촉하는 대체 재료의 부분임) 아래에서의 서브-핀 측벽(들)을 통한 소스-대-드레인(또는 드레인-대-소스) 누설을 개선할 수 있다. 즉, 일부 실시예들에서, 패시베이팅 층은 대체 재료와 STI 측벽의 계면에 위치된다. 따라서, 패시베이팅 층(260) 재료는 대체 재료 핀들(240)의 파손된 본드들 및/또는 불순물들의 이슈를 해결하도록 선택될 수 있다. 대체 재료(240)가 Si인 실시예들에서, 패시베이팅 재료(260)는 실리콘 나이트라이드 및/또는 실리콘 다이옥사이드를 포함할 수 있다. 대체 재료(240)가 SiGe 또는 Ge인 실시예들에서, 패시베이팅 재료(260)는 Si, 알루미늄 옥사이드, 알루미늄 나이트라이드 및/또는 이트륨을 포함할 수 있다. 대체 재료(240)가 하나 이상의 III-V 재료들인 실시예들에서, 패시베이팅 재료(260)는 알루미늄 옥사이드, 하프늄 옥사이드 및/또는 황을 포함할 수 있다(예를 들어, InGaAs 대체 재료와 황 패시베이션 재료). 본 개시내용에 비추어 볼 때, 다수의 다른 대체 재료(240)와 패시베이팅 재료(260)의 조합들이 명백할 것이다. 일부 실시예들에서, SiGe 대체 재료 상에 Si 또는 이트륨을 도포하는 경우 등에서, 초기에 퇴적되는 패시베이션 층 재료(260)는 후속적인 산화 공정에서 소모되도록(또는 다른 방식으로 산화되도록) 설계된다. 일부 실시예들에서는, III-V 대체 재료들을 위한 알루미늄 옥사이드 또는 하프늄 옥사이드(또는 높은 유전 상수(K)를 갖는 다른 적절한 재료들)의 경우와 같이, 패시베이션 층 재료(260)가 추가적인 산화에 대한 보호층으로서 견고하게 되도록 의도된다.
도 1의 방법(100)은 임의적으로 STI 재료(222) 및 패시베이팅 층(260)을 에칭하는 단계(118)로 이어져서, 실시예에 따라 도 2i에 도시된 결과적인 예시적인 구조체를 형성한다. 에칭(118)은 예를 들어, 다양한 마스킹 공정들 및 습식 및/또는 건식 에칭 공정들과 같은 임의의 적절한 기술들을 사용하여 수행될 수 있다. 일부 경우들에서는, 에칭(118)이 인-시츄로/에어 브레이크없이 수행될 수 있고, 다른 경우들에서는, 에칭(118)이 엑스-시츄로 수행될 수 있다. 이 예시적인 실시예에서, 에칭(118)은 대체 재료 핀(240)이 평면으로부터 돌출되도록 제2 STI 재료(222) 및 패시베이팅 층(260)을 제거하며, 이는 예를 들어, 비-평면형 구성들(예를 들어, 핀형 또는 나노와이어/나노리본 구성들)을 갖는 트랜지스터들을 제조하기 위하여 수행될 수 있다. 대체 재료 핀(240)과 패시베이팅 층(260) 사이에 오버랩이 존재하지만, 이러한 오버랩은 도시된 양보다 클 수도 있고 또는 작을 수도 있다는 것에 유의하도록 한다. 또한, 일부 경우들에서는, 패시베이팅 층(260) 및 제2 STI 재료(222)가 핀의 네이티브 재료 부분과 대체 재료 부분 사이에 위치되는 Y 계면 아래의 레벨로 에칭/리세싱(118)되도록 오버랩이 존재하지 않을 수 있다. 평면형 구성들을 갖는 트랜지스터들을 제조하는 경우에는, 에칭(118)이 수행되지 않을 수 있고, 도 2h에 도시된 구조체가 하나 이상의 트랜지스터들이 형성되는 집적 회로 구조체로서 사용될 수 있다.
도 1의 방법(100)은 하나 이상의 트랜지스터들의 형성을 완료하는 단계(120)로 이어져서, 일부 실시예들에 따라 도 2j 내지 도 2l의 예시적인 결과적인 구조체들을 형성한다. (예를 들어, 평면형 트랜지스터 구성들을 위한) 도 2h 및 (예를 들어, 비-평면형 트랜지스터 구성들을 위한) 도 2i의 집적 회로 구조체들을 사용하여 하나 이상의 트랜지스터들의 형성을 완료(120)하기 위해 다양한 상이한 공정들이 수행될 수 있다. 도 2i의 구조체로부터 계속해서, 일부 이러한 공정들은 대체 재료 핀들(240) 상에 게이트 스택(270)을 형성하는 단계를 포함하여, 실시예에 따라 도 2j에 도시된 결과적인 예시적인 구조체를 형성한다. 일부 실시예들에서, 게이트 스택(270)의 형성은 더미 게이트 산화물 퇴적, 더미 게이트 전극(예를 들어, poly-Si) 퇴적 및 패터닝 하드마스크 퇴적을 포함할 수 있다. 추가적인 처리는 더미 게이트들을 패터닝하는 단계 및 스페이서 재료를 퇴적/에칭하는 단계를 포함할 수 있다. 이러한 공정들에 이어서, 본 방법은, 대체 금속 게이트(replacement metal gate)(RMG) 공정에 대해 행해지는 것과 같이, 트랜지스터들의 채널 영역을 노출시키기 위해 절연체 퇴적, 평탄화 및 그 후의 더미 게이트 전극 및 게이트 산화물 제거로 이어질 수 있다. 채널 영역을 개방하는 것에 이어서, 더미 게이트 산화물 및 전극이 각각 예를 들어, 고-k 유전체 및 대체 금속 게이트로 대체될 수 있다. 다른 실시예들은 임의의 적절한 공정에 의해 형성되는 표준 게이트 스택을 포함할 수 있다. 하나 이상의 트랜지스터들의 형성을 완료(120)하는 것을 돕기 위해 임의의 수의 표준 백-엔드 공정들이 또한 수행될 수 있다.
도 2k에 도시된 예시적인 구조체에서, 게이트 스택(270)은 게이트 전극(272) 및 게이트 전극(272) 바로 아래에 형성되는 게이트 유전체(예시의 용이함을 위해, 도시 생략)를 포함한다. 게이트 유전체 및 게이트 전극은 임의의 적절한 기술을 사용하여 임의의 적절한 재료들로 형성될 수 있다. 예를 들어, 이전에 설명된 바와 같이, 게이트 스택은 대체 금속 게이트 공정 동안에 형성되었을 수 있으며, 이러한 공정은 임의의 적절한 퇴적 기술(예를 들어, CVD, PVD 등)을 포함할 수 있다. 게이트 유전체는 예를 들어, 실리콘 다이옥사이드 또는 고-k 게이트 유전체 재료들과 같은 임의의 적절한 산화물일 수 있다. 고-k 게이트 유전체 재료들의 예들은 예를 들어, 하프늄 옥사이드(hafnium oxide), 하프늄 실리콘 옥사이드(hafnium silicon oxide), 란타늄 옥사이드(lanthanum oxide), 란타늄 알루미늄 옥사이드(lanthanum aluminum oxide), 지르코늄 옥사이드(zirconium oxide), 지르코늄 실리콘 옥사이드(zirconium silicon oxide), 탄탈륨 옥사이드(tantalum oxide), 티타늄 옥사이드(titanium oxide), 바륨 스트론튬 티타늄 옥사이드(barium strontium titanium oxide), 바륨 티타늄 옥사이드(barium titanium oxide), 스트론튬 티타늄 옥사이드(strontium titanium oxide), 이트륨 옥사이드(yttrium oxide), 알루미늄 옥사이드(aluminum oxide), 납 스칸듐 탄탈륨 옥사이드(lead scandium tantalum oxide) 및 납 아연 니오베이트(lead zinc niobate)를 포함한다. 일부 실시예들에서, 고-k 재료가 사용될 때, 게이트 유전체 층 상에 그 품질을 향상시키기 위해 어닐링 공정이 수행될 수 있다. 일반적으로, 게이트 유전체의 두께는 게이트 전극을 소스 및 드레인 콘택들로부터 전기적으로 분리시키기에 충분해야 한다. 또한, 게이트 전극(272)은 예를 들어, 폴리실리콘, 실리콘 나이트라이드, 실리콘 카바이드, 또는 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 구리(Cu), 티타늄 나이트라이드(TiN) 또는 탄탈륨 나이트라이드(TaN)와 같은 다양한 적절한 금속들 또는 금속 합금들과 같이 광범위한 재료들을 포함할 수 있다. 또한, 알 수 있는 바와 같이, 예를 들어, 후속 처리 동안에 게이트 스택을 보호하기 위해 스페이서들(274)이 형성될 수 있다. 하드마스크(276) 또한 후속 처리로부터 게이트 스택을 보호하기 위해 형성될 수 있다.
게이트 스택(270)은 후속하여 형성되는 트랜지스터들의 채널 영역들뿐만 아니라, 소스 및 드레인 영역들을 정의하는 데 사용될 수 있으며, 여기서 채널 영역은 게이트 스택의 아래에 있고, 소스/드레인(S/D) 영역들은 채널 영역의 양 측면 상에 위치된다(즉, S/D 영역들은 채널 영역에 인접한다). 예를 들어, 도 2j에서 게이트 스택(270) 아래의 핀들(240)의 부분은 트랜지스터의 채널 영역들에 사용될 수 있고, 게이트 스택(270)의 양 측면 상에 242 및 244로 표시된 핀들의 부분은 트랜지스터의 S/D 영역들에 사용될 수 있다. 결과적인 구성에 기초하여, 242는 소스 영역 또는 드레인 영역 중 어느 한 영역에 사용될 수 있고, 244는 다른 영역에 사용될 수 있다는 것에 유의하도록 한다. 따라서, 게이트 스택이 제조되면, S/D 영역들(242 및 244)이 처리될 수 있다. 통상적으로 수행될 때(예를 들어, 이온 주입, 또는 에칭 및 퇴적 및 인 시츄 도핑, 또는 임의의 다른 적절한 소스/드레인 형성 공정), 핀들의 S/D 영역들(242 및 244)은 게이트 스택의 양 측면 상의 핀 영역들에 형성된다. 예를 들어, 실리사이드화(silicidation) 공정(일반적으로, 콘택 금속의 퇴적 및 후속적인 어닐링)을 사용하여 이러한 소스/드레인 영역들 상에 콘택들이 형성될 수 있다. 통상적인 S/D 영역 재료들은 예를 들어, 몇 가지 예시적인 재료들을 말하자면, Si, SiGe, Ge 및/또는 III-V 화합물들을 포함하며, 이들은 원하는 극성을 제공하기 위해 필요에 따라 도핑될 수 있다. 예시적인 소스 드레인 콘택 재료들은 예를 들어, 텅스텐, 티타늄, 은, 금, 알루미늄, 구리, 코발트 및 이들의 합금들을 포함한다.
도 2kk는 실시예에 따라 제1 STI 재료(220)가 에칭(112) 동안에 완전히 제거되지는 않은 대안적인 예시적인 구조체를 예시하기 위해 제공된다. 이전에 설명된 바와 같이, 일부 경우들에서, 에칭(112)은 STR 트렌치들에 제1 STI 재료(220)의 일부를 남기는 부분 에칭일 수 있다. 이러한 예시적인 경우에서, 패시베이션 층(260')은 기판(200) 상에 바로 퇴적되는 것과 반대로 STR 트렌치들의 리세싱된 제1 STI 재료(220) 상에 퇴적된다(예를 들어, 도 2kk의 구조체와 도 2k의 구조체 비교). 방금 설명한 바와 같이, 패시베이션 층(260')이 제1 STI 재료(220)를 포함하는 구조체 상에 퇴적되는 것을 제외하면, 패시베이션 층(260')은 본 명세서에서 다양하게 설명되는 패시베이션 층(260)과 유사하다는 것에 유의하도록 한다. 제1 STI 재료(220)의 일부분을 보유하고 패시베이팅 층(260')을 제1 및 제2 STI 재료들(220 및 222) 사이에 개재되는 구조로서 형성하는 이러한 예시적인 구조체는 최종 용도 또는 타겟 응용에 따라 원하는 대로 사용될 수 있다.
도 2l은 예시적인 실시예에 따라 게이트 아래의 채널 영역들(246) 중 하나의 채널 영역을 예시하기 위해 제공된다. 도 2l의 예시적인 구조체에서 알 수 있는 바와 같이, 원래의 핀형 구성이 채널 영역(246)에서 유지되었다. 그러나, 도 2l의 구조체는 또한 대체 게이트 공정(예를 들어, RMG 공정) 동안에 채널 영역을 핀형 구조체로 대체함으로써 달성될 수 있다. 트라이-게이트 및 fin-FET 구성들로도 지칭되는 이러한 핀형 구성들에는, 본 기술분야에 공지된 바와 같이, 3개의 유효 게이트들 - 양 측면 상에 2개, 상부 상에 1개 - 이 있다. 도 2l에서도 알 수 있는 바와 같이, 채널 영역은 게이트와 접촉하는 면들을 갖는 제1 부분(이 예시적인 경우에는, 상부 부분) 및 패시베이팅 층(260)과 접촉하는 면들을 갖는 제2 부분을 포함한다. 제2 부분은 때로는 서브-핀 부분으로 지칭되고, 이러한 부분은 통상적으로 STI 재료와 접촉한다. 그러나, 본 명세서에서 설명되는 패시베이션 기술들의 결과로서, 패시베이션 층(260)은 이 서브-핀 부분의 양 측면들 상에 포함되어, 본 명세서에서 다양하게 설명되는 이점들(예를 들어, 계면 트랩 밀도 감소, 소스-대-드레인 누설 감소 등)을 제공한다.
본 개시내용에 비추어 명백한 바와 같이, 채널 및/또는 S/D 영역들에, 이러한 영역들의 재료(들) 및 원하는 최종 용도 또는 타겟 응용에 따라, 적절한 도핑이 수행될 수 있다. 예를 들어, Si 또는 적어도 하나의 III-V 재료를 포함하는 채널 영역들은 (예를 들어, n-MOS 트랜지스터를 형성하기 위해) p-형 도핑될 수 있고, SiGe 및/또는 Ge를 포함하는 채널 영역들은 (예를 들어, p-MOS 트랜지스터를 형성하기 위해) n-형 도핑될 수 있다. 일부 실시예들에서, n-MOS 및 p-MOS 트랜지스터들은 예를 들어, CMOS 디바이스들을 형성하도록 결합될 수 있다. 본 명세서에서 다양하게 설명되는 도핑은 예를 들어, 도핑되는 재료, 원하는 n-형 또는 p-형 도핑 결과 및/또는 타겟 응용에 따라, 임의의 적절한 기술들 및 도펀트들을 사용하여 수행될 수 있다. 본 개시내용에 비추어 볼 때, 다수의 상이한 도핑 방식들이 명백할 것이다. 방법(100)의 공정들(102-120)은 설명의 용이함을 위해 도 1의 특정 순서로 보여졌다는 것에 유의하도록 한다. 그러나, 공정들(102-120) 중 하나 이상의 공정들이 상이한 순서로 수행될 수도 있고, 또는 전혀 수행되지 않을 수도 있다. 예를 들어, 박스(118)는 결과적인 원하는 트랜지스터 아키텍처가 평면형인 경우에는 수행될 수 없는 임의적인 공정이다. 본 개시내용에 비추어 볼 때, 방법(100)에 대한 다수의 변형들이 명백할 것이다.
도 3a 내지 도 3c는 일부 실시예들에 따라 도 1의 방법(100)을 사용하여 형성되는 도 2l의 구조체에 대한 변형들을 예시한다. 보다 구체적으로, 도 3a는 나노와이어 구성들을 갖는 트랜지스터들을 포함하는 집적 회로 구조체를 예시하기 위하여 제공된다. 알 수 있는 바와 같이, 도 2l의 구조체에서 맨 앞에 위치한(또는 최우측) 핀의 채널 영역은 2개의 나노와이어들(346)로 형성되었다. 나노와이어 트랜지스터(때로는, 게이트-올-어라운드 또는 나노리본 트랜지스터라고 함)는 핀-기반 트랜지스터와 유사하게 구성되지만, 게이트가 3면들 상에 있는(따라서, 3개의 유효 게이트들이 있음) 핀형 채널 영역 대신에, 하나 이상의 나노와이어들이 사용되고, 게이트 재료가 일반적으로 모든 면들 상에서 각각의 나노와이어를 둘러싼다. 특정 설계에 따라, 일부 나노와이어 트랜지스터들은 예를 들어, 4개의 유효 게이트들을 갖는다. 도 3a의 예시적인 구조체에서 알 수 있는 바와 같이, 채널 영역들 각각은 2개의 나노와이어들(346)을 갖지만, 다른 실시예들은 임의의 수의 나노와이어들을 가질 수 있다. 나노와이어들(346)은, 예를 들어, 더미 게이트가 제거된 후, 대체 게이트 공정(예를 들어, RMG 공정) 동안에 채널 영역들이 노출되어 있는 동안에 형성되었을 수 있다. 도 4b의 예시적인 구조체에서도 알 수 있는 바와 같이, 탄소계 계면 영역(240)이 채널 영역(404)과 S/D 영역(252) 사이에 위치된다. 평면형, 듀얼 게이트형, 핀형(또는 트라이-게이트형 또는 FinFET), 나노와이어(또는 나노리본 또는 게이트-올-어라운드), 및/또는 임의의 다른 적절한 트랜지스터 구성을 포함한 트랜지스터 구성들의 임의의 조합이, 최종 용도 또는 타겟 응용에 따라, 단일 집적 회로에 사용될 수 있다는 것에 유의하도록 한다.
도 3b는, 일부 실시예들에 따라, 도 2l의 집적 회로 구조체의 추가적인 변형들을 예시하기 위해 제공된다. 도 3b에서 알 수 있는 바와 같이, 최우측 핀의 채널 부분만이 대체 재료(240)로 대체되어, 도 2l에 도시된 것과 동일한 채널 영역(246)이 되고, S/D 영역들(342 및 344)은 네이티브 기판 재료를 포함한다(그리고, 도시된 바와 같이, 기판으로부터 연장된다). 패시베이팅 층(260)이 트랜지스터 채널 영역의 대체 재료를 패시베이팅하는 데 사용되고, 이는 여전히 채널 영역(246)의 경우이기 때문에, 본 명세서에서 다양하게 설명되는 패시베이팅 층(260)의 이점들이 여전히 이러한 구성에서도 달성될 수 있다. 유사하게, 두 번째 최좌측 핀은, S/D 영역들이 대체/에피택셜 성장될 수 있지만(S/D 영역들(442 및 444) 형성), 패시베이팅 층(260)이 여전히 대응하는 대체 채널 영역(446)에 패시베이션을 제공하고 있기 때문에, 본 명세서에서 다양하게 설명되는 패시베이팅 층(260)의 이점들이 여전히 달성될 수 있다는 것을 예시한다. 도 3c는, 일부 실시예들에 따라, 대체 게이트 공정 동안에 패시베이션 기술들이 채널 영역에서만 수행되는 예시적인 집적 회로 구조체를 예시하기 위해 제공된다. 이러한 예시적인 경우의 최우측 핀에서 알 수 있는 바와 같이, 패시베이팅 층(260)은 대체 게이트의 퇴적 전에 해당 영역에서만 퇴적되었기 때문에, 패시베이팅 층(260)은 채널 영역(246)에만 위치된다. 따라서, 핀(342 및 344)의 S/D 영역들은 네이티브 기판 재료를 포함한다(그리고, 도시된 바와 같이, 기판으로부터 연장된다). 또한, 제1 STI 재료(220)는 채널 영역에서만 대체되어, S/D 영역들을 둘러싸는 제1 STI 재료는 남겼다. 이 예시적인 구조체에서는, 두 번째 최좌측 핀의 S/D 영역들(442 및 444)이 그러하듯이, S/D 영역들 중 하나 이상이 대체/에피택셜 성장될 수 있다. 본 명세서에서 다양하게 설명되는 패시베이션 기술들은 대체 채널 영역을 갖고 ART 공정을 사용하여 형성되는 트랜지스터들 등을 위한 많은 상이한 구성들에 대한 적용가능성을 갖는다. 본 개시내용에 비추어 다수의 변형들 및 구성들이 명백할 것이다.
예시적인 시스템
도 4는, 예시적인 실시예에 따라, 본 명세서에서 개시되는 기술들을 사용하여 형성되는 집적 회로 구조체들 또는 디바이스들로 구현되는 컴퓨팅 시스템(1000)을 예시한다. 알 수 있는 바와 같이, 컴퓨팅 시스템(1000)은 마더보드(1002)를 하우징한다. 마더보드(1002)는 프로세서(1004) 및 적어도 하나의 통신 칩(1006)을 포함하되, 이에 제한되지 않는 다수의 컴포넌트들을 포함할 수 있으며, 이들 각각은 마더보드(1002)에 물리적으로 및 전기적으로 연결될 수 있고, 다르게는 그 안에 통합될 수 있다. 이해되는 바와 같이, 마더보드(1002)는 예를 들어, 메인 보드, 메인 보드에 장착된 도터 보드 또는 시스템(1000)의 전용 보드인 것 등에 관계없이 임의의 인쇄 회로 보드일 수 있다.
그 응용들에 따라, 컴퓨팅 시스템(1000)은 마더보드(1002)에 물리적으로 및 전기적으로 연결될 수도 있고 연결되지 않을 수도 있는 하나 이상의 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 그래픽 프로세서, 디지털 신호 프로세서, 암호화 프로세서(crypto processor), 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 스토리지 디바이스(예를 들어, 하드 디스크 드라이브, 콤팩트 디스크(CD), 디지털 다목적 디스크(DVD) 등)를 포함할 수 있지만, 이에 제한되지 않는다. 컴퓨팅 시스템(1000)에 포함된 컴포넌트들 중 임의의 것은 예시적인 실시예에 따라 개시된 기술들을 사용하여 형성되는 하나 이상의 집적 회로 구조체들 또는 디바이스들을 포함할 수 있다. 일부 실시예들에서, 하나 이상의 칩들에 복수의 기능들이 통합될 수 있다(예를 들어, 통신 칩(1006)이 프로세서(1004)의 일부이거나 다르게는 그에 통합될 수 있다는 것에 유의하도록 한다).
통신 칩(1006)은 컴퓨팅 시스템(1000)으로/로부터 데이터를 전송하기 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어들은 비-고체 매체를 통해 변조된 전자기 방사의 사용을 통해 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는 데 사용될 수 있다. 이 용어는 연관된 디바이스들이 임의의 와이어들을 포함하지 않는다는 것을 의미하지 않지만, 일부 실시예들에서는, 그렇지 않을 수 있다. 통신 칩(1006)은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, 그 파생물들뿐만 아니라, 3G, 4G, 5G 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들을 포함하되, 이에 제한되지 않는 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 시스템(1000)은 복수의 통신 칩들(1006)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1006)은 Wi-Fi 및 Bluetooth와 같은 단거리 무선 통신들에 전용될 수 있고, 제2 통신 칩(1006)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신들에 전용될 수 있다.
컴퓨팅 시스템(1000)의 프로세서(1004)는 프로세서(1004) 내에 패키징된 집적 회로 다이를 포함한다. 일부 실시예들에서, 프로세서의 집적 회로 다이는, 본 명세서에서 다양하게 설명된 개시된 기술들을 사용하여 형성되는 하나 이상의 집적 회로 구조체들 또는 디바이스들로 구현되는 온보드 회로를 포함한다. "프로세서"라는 용어는 예를 들어, 레지스터들 및/또는 메모리로부터의 전자 데이터를 프로세싱하여, 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(1006)은 또한 통신 칩(1006) 내에 패키징된 집적 회로 다이를 포함할 수 있다. 일부 이러한 예시적인 실시예들에 따르면, 통신 칩의 집적 회로 다이는 본 명세서에서 다양하게 설명된 개시된 기술들을 사용하여 형성되는 하나 이상의 집적 회로 구조체들 또는 디바이스들을 포함한다. 본 개시내용에 비추어 볼 때 이해되는 바와 같이, 멀티-표준 무선 능력이 프로세서(1004)에 직접 통합될 수 있다는 것에 유의하도록 한다(예를 들어, 임의의 칩들(1006)의 기능이 별개의 통신 칩들을 갖기보다는 프로세서(1004)에 통합되는 경우). 또한, 프로세서(1004)는 이러한 무선 능력을 갖는 칩셋일 수 있다는 것에 유의하도록 한다. 즉, 임의의 수의 프로세서(1004) 및/또는 통신 칩들(1006)이 사용될 수 있다. 유사하게, 임의의 하나의 칩 또는 칩셋이 복수의 기능들을 그 내부에 통합시킬 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(1000)는 랩탑, 넷북, 노트북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라-모바일 PC, 모바일폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 디지털 비디오 레코더, 또는 데이터를 프로세싱하거나 또는 본 명세서에서 다양하게 설명된 개시된 기술들을 사용하여 형성되는 하나 이상의 집적 회로 구조체들 또는 디바이스들을 사용하는 임의의 다른 전자 디바이스일 수 있다.
추가적인 예시적인 실시예들
이하의 예들은 추가적인 실시예들에 관한 것으로, 이들로부터 다수의 치환들 및 구성들이 명백할 것이다.
예 1은, 기판 재료로 이루어지는 기판; 기판 재료와 상이한 대체 재료로 이루어지는 트랜지스터 채널 영역 - 채널 영역은 기판의 일부분 상에서 게이트 아래에 위치되고, 채널 영역은 게이트와 접촉하는 하나 이상의 면들을 갖는 제1 부분 및 게이트와 접촉하지 않는 하나 이상의 면들을 갖는 제2 부분을 포함함 -; 및 패시베이팅 재료로 이루어지고, 채널 영역의 제2 부분과 얕은 트렌치 분리(STI) 재료 사이에 위치되는 층 - 패시베이팅 재료는 STI 재료와 상이함 -을 포함하는 집적 회로이다.
예 2는 예 1의 대상을 포함하며, 패시베이팅 재료의 층은 채널 영역 내의 계면 트랩 밀도를 감소시킨다.
예 3은 예들 1 또는 2의 대상을 포함하며, 기판은 벌크 실리콘 기판이다.
예 4는 예들 1 또는 2의 대상을 포함하며, 대체 재료는 실리콘이고, 패시베이팅 재료는 실리콘 다이옥사이드 및 실리콘 나이트라이드 중 적어도 하나이다.
예 5는 예들 1 내지 3 중 어느 하나의 예의 대상을 포함하며, 대체 재료는 실리콘 게르마늄 및 게르마늄 중 하나이고, 패시베이팅 재료는 실리콘, 알루미늄 옥사이드, 알루미늄 나이트라이드 및 이트륨 중 적어도 하나이다.
예 6은 예들 1 내지 3 중 어느 하나의 예의 대상을 포함하며, 대체 재료는 적어도 하나의 III-V 재료를 포함하고, 패시베이팅 재료는 알루미늄 옥사이드, 하프늄 옥사이드, 황, 하프늄 실리콘 옥사이드, 란타늄 옥사이드, 란타늄 알루미늄 옥사이드, 지르코늄 옥사이드, 지르코늄 실리콘 옥사이드, 탄탈륨 옥사이드, 티타늄 옥사이드, 바륨 스트론튬 티타늄 옥사이드, 바륨 티타늄 옥사이드, 스트론튬 티타늄 옥사이드, 이트륨 옥사이드, 알루미늄 옥사이드, 납 스칸듐 탄탈륨 옥사이드 및 납 아연 니오베이트 중 적어도 하나이다.
예 7은 예들 1 내지 6 중 어느 하나의 예의 대상을 포함하며, 패시베이팅 재료의 층은 1-10㎚의 두께를 갖는다.
예 8은 예들 1 내지 7 중 어느 하나의 예의 대상을 포함하며, 채널 영역에 인접한 소스 및 드레인(S/D) 영역들을 추가로 포함하고, S/D 영역들은 기판 재료로 이루어진다.
예 9는 예들 1 내지 7 중 어느 하나의 예의 대상을 포함하며, 채널 영역에 인접한 소스 및 드레인(S/D) 영역들을 추가로 포함하고, S/D 영역들은 대체 재료로 이루어진다.
예 10은 예들 8 또는 9의 예의 대상을 포함하며, 패시베이팅 재료의 층은 S/D 영역들과 STI 재료 사이에 위치된다.
예 11은 예들 1 내지 10 중 어느 하나의 예의 대상을 포함하며, 패시베이팅 재료의 층은 기판의 적어도 일부분과 STI 재료 사이에 위치된다.
예 12는 예들 1 내지 11 중 어느 하나의 예의 대상을 포함하며, STI 재료는 산화물, 질화물 및 유전체 재료 중 적어도 하나이다.
예 13은 예들 1 내지 12 중 어느 하나의 예의 대상을 포함하며, 트랜지스터의 기하학적 구조는 전계-효과 트랜지스터(FET), 금속-산화물-반도체 FET(MOSFET), 터널형-FET(TFET), 평면형 구성, 핀형 구성, Fin-FET 구성, 트라이-게이트 구성, 나노와이어 구성 및 나노리본 구성 중 적어도 하나를 포함한다.
예 14는 예들 1 내지 13 중 어느 하나의 예의 대상을 포함하는 상보형 금속-산화물-반도체(CMOS) 디바이스이다.
예 15는 예들 1 내지 14 중 어느 하나의 예의 대상을 포함하는 컴퓨팅 시스템이다.
예 16은, 기판 재료로 이루어지는 기판; 기판 재료와 상이한 대체 재료로 이루어지는 채널 영역 - 채널 영역은 기판의 일부분 상에서 게이트 아래에 위치되고, 채널 영역은 게이트와 접촉하는 하나 이상의 면들을 갖는 제1 부분 및 게이트와 접촉하지 않는 하나 이상의 면들을 갖는 제2 부분을 포함함 -; 채널 영역에 인접한 소스 및 드레인(S/D) 영역들; 및 패시베이팅 재료로 이루어지고, 채널 영역의 제2 부분과 얕은 트렌치 분리(STI) 재료 사이에 위치되는 패시베이팅 층 - 패시베이팅 층은 기판의 적어도 일부분과 STI 재료 사이에 추가로 위치되고, S/D 영역들과 STI 재료 사이에 추가로 위치되고, 패시베이팅 재료는 STI 재료와 상이함 -을 포함하는 트랜지스터이다.
예 17은 예 16의 대상을 포함하며, 패시베이팅 층은 채널 영역 내의 계면 트랩 밀도를 감소시킨다.
예 18은 예들 16 또는 17의 대상을 포함하며, 기판은 벌크 실리콘 기판이다.
예 19는 예들 16 또는 17의 대상을 포함하며, 대체 재료는 실리콘이고, 패시베이팅 재료는 실리콘 다이옥사이드 및 실리콘 나이트라이드 중 적어도 하나이다.
예 20은 예들 16 내지 18 중 어느 하나의 예의 대상을 포함하며, 대체 재료는 실리콘 게르마늄 및 게르마늄 중 하나이고, 패시베이팅 재료는 실리콘, 알루미늄 옥사이드, 알루미늄 나이트라이드 및 이트륨 중 적어도 하나이다.
예 21은 예들 16 내지 18 중 어느 하나의 예의 대상을 포함하며, 대체 재료는 적어도 하나의 III-V 재료를 포함하고, 패시베이팅 재료는 알루미늄 옥사이드, 하프늄 옥사이드, 황, 하프늄 실리콘 옥사이드, 란타늄 옥사이드, 란타늄 알루미늄 옥사이드, 지르코늄 옥사이드, 지르코늄 실리콘 옥사이드, 탄탈륨 옥사이드, 티타늄 옥사이드, 바륨 스트론튬 티타늄 옥사이드, 바륨 티타늄 옥사이드, 스트론튬 티타늄 옥사이드, 이트륨 옥사이드, 알루미늄 옥사이드, 납 스칸듐 탄탈륨 옥사이드 및 납 아연 니오베이트 중 적어도 하나이다.
예 22는 예들 16 내지 21 중 어느 하나의 예의 대상을 포함하며, 패시베이팅 층은 1-10㎚의 두께를 갖는다.
예 23은 예들 16 내지 22 중 어느 하나의 예의 대상을 포함하며, S/D 영역들은 기판 재료로 이루어진다.
예 24는 예들 16 내지 22 중 어느 하나의 예의 대상을 포함하며, S/D 영역들은 대체 재료로 이루어진다.
예 25는 예들 16 내지 24 중 어느 하나의 예의 대상을 포함하며, STI 재료는 산화물, 질화물 및 유전체 재료 중 적어도 하나이다.
예 26은 예들 16 내지 25 중 어느 하나의 예의 대상을 포함하며, 트랜지스터의 기하학적 구조는 전계-효과 트랜지스터(FET), 금속-산화물-반도체 FET(MOSFET), 터널형-FET(TFET), 평면형 구성, 핀형 구성, fin-FET 구성, 트라이-게이트 구성, 나노와이어 구성 및 나노리본 구성 중 적어도 하나를 포함한다.
예 27은 예들 16 내지 26 중 어느 하나의 예의 대상을 포함하는 상보형 금속-산화물-반도체(CMOS) 디바이스이다.
예 28은 예들 16 내지 27 중 어느 하나의 예의 대상을 포함하는 컴퓨팅 시스템이다.
예 29는 집적 회로를 형성하는 방법이며, 본 방법은, 기판에 핀을 형성하는 단계 - 기판은 기판 재료로 이루어짐 -; 핀의 양 측면들 상에 얕은 트렌치 분리(STI) 재료를 퇴적하는 단계; 제1 에칭을 수행하여 핀을 적어도 부분적으로 제거하고 트렌치를 형성하는 단계; 트렌치에 대체 재료를 퇴적하여 대체 핀을 형성하는 단계 - 대체 재료는 기판 재료와 상이함 -; 제2 에칭을 수행하여 STI 재료를 적어도 부분적으로 제거하고 대체 핀을 노출시키는 단계; 노출된 대체 핀에 패시베이팅 재료로 이루어지는 패시베이팅 층을 도포하는 단계; 및 패시베이팅 층 상에 추가적인 STI 재료를 퇴적하고 평탄화하는 단계 - 패시베이팅 재료는 제2 STI 재료와 상이함 -를 포함한다.
예 30은 예 29의 대상을 포함하며, 제2 에칭은 STI 재료를 완전히 제거한다.
예 31은 예 29의 대상을 포함하며, 제2 에칭은 STI 재료를 부분적으로 제거한다.
예 32는 예들 29 내지 31 중 어느 하나의 예의 대상을 포함하며, 패시베이팅 층을 도포하는 단계는 패시베이팅 층이 1-10㎚의 두께를 갖도록 패시베이팅 재료를 퇴적하는 단계를 포함한다.
예 33은 예들 29 내지 32 중 어느 하나의 예의 대상을 포함하며, 패시베이팅 재료를 도포하는 단계는 대체 재료의 적어도 일부분의 하나 이상의 표면들을 트리트먼트하여 하나 이상의 표면들을 화학적으로 및/또는 물리적으로 변경하는 단계를 포함한다.
예 34는 예들 29 내지 33 중 어느 하나의 예의 대상을 포함하며, 트랜지스터를 형성하는 단계를 추가로 포함하고, 트랜지스터는 대체 재료로 형성되는 채널 영역을 포함한다.
예 35는 예들 29 내지 34 중 어느 하나의 예의 대상을 포함하며, STI 재료와 추가적인 STI 재료는 동일한 재료이다.
예 36은 예들 29 내지 35 중 어느 하나의 예의 대상을 포함하며, 대체 재료를 퇴적하는 단계 및 패시베이팅 층을 도포하는 단계는 대체 게이트 공정 동안에 집적 회로 상에 형성되는 트랜지스터의 채널 영역에서만 수행된다.
예시적인 실시예들에 대한 위의 설명은 예시 및 설명을 목적으로 제시되었다. 이는 본 개시내용을 개시된 정확한 형태들로 제한하거나 포괄적으로 하려고 의도되지 않는다. 본 개시내용에 비추어 볼 때, 많은 수정들 및 변형들이 가능하다. 본 개시내용의 범위는 이 상세한 설명에 의해서가 아니라, 여기에 첨부된 청구범위에 의해 제한되는 것으로 의도된다. 본 출원 대한 우선권을 주장하는 향후 출원되는 출원들은 개시된 대상을 상이한 방식으로 청구할 수 있고, 일반적으로 본 명세서에서 다양하게 개시되거나 또는 다른 방식으로 입증되는 하나 이상의 한정사항들의 임의의 세트를 포함할 수 있다.

Claims (1)

  1. 제1항에 의한 장치 및 방법.
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