CN107667434B - 用于外延生长源极/漏极晶体管区域的碳基界面 - Google Patents

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Abstract

公开了用于在外延生长的S/D区域和沟道区域之间形成具有一个或多个碳基界面层的p‑MOS晶体管的技术。在一些情况下，碳基界面层可以包括具有大于20％碳的碳含量和0.5‑8nm的厚度的单层。在一些情况下，碳基界面层可以包括具有小于5％的碳含量和2‑10nm的厚度的单层。在一些这样的情况下，单层还可以包括硼掺杂硅(Si:B)或硼掺杂硅锗(SiGe:B)。在一些情况下，一个或多个附加界面层可以沉积在碳基界面层上，其中附加界面层包括Si:B和/或SiGe:B。这些技术可用于改善短沟道效应，并改善所得晶体管的有效栅极长度。

Description

用于外延生长源极/漏极晶体管区域的碳基界面
背景技术
包括晶体管、二极管、电阻器、电容器以及形成在半导体衬底上的其它无源和有源电子器件在内的衬底上的电路器件的性能和产量的提高通常是在这些器件的设计、制造和操作期间考虑的主要因素。例如，在设计和制造或者形成金属氧化物半导体(MOS)晶体管半导体器件(例如，在互补金属氧化物半导体(CMOS)器件中使用的那些)期间，通常期望增加电子(载流子)在n型MOS器件(n-MOS)沟道中的移动，并增加正电荷空穴(载流子)在p型MOS器件(p-MOS)沟道中的移动。典型的CMOS晶体管器件利用硅作为空穴和电子多数载流子MOS沟道的沟道材料。考虑中的示例性器件包括平面、fin-FET和纳米线几何结构。
附图说明
图1示出了根据本公开内容的各个实施例的形成集成电路的方法。
图2A-H示出了根据本公开内容的各个实施例在执行图1的方法时形成的示例性结构。
图2I示出了根据本公开内容的实施例的关于图2H中的平面A-A的横截面图。
图3示出了根据本公开内容的实施例的示出多个界面层和/或渐变界面层的关于图2H中的平面A-A的横截面图。
图4A示出了根据本公开内容的实施例的包括具有鳍式构造的两个晶体管结构的示例性集成电路。
图4B示出了根据本公开内容的实施例的包括具有纳米线构造的两个晶体管结构的示例性集成电路。
图4C示出了根据本公开内容的实施例的包括两个晶体管结构的示例性集成电路，一个晶体管结构具有鳍式构造，另一个晶体管结构具有纳米线构造。
图5示出了根据本公开内容的各个实施例的以使用本文公开的技术形成的集成电路结构或晶体管器件实现的计算系统。
具体实施方式
公开了用于形成在外延生长的S/D区域和沟道区域之间具有一个或多个碳基界面层的p-MOS晶体管的技术。在一些情况下，碳基界面层可以包括具有大于20％碳的碳含量和0.5-8nm的厚度，并且更具体地具有大约1nm的厚度的单层。在一些情况下，碳基界面层可以包括具有小于5％的碳含量和2-10nm，更具体地5-10nm的厚度的单层。在一些这样的情况下，单层还可以包括硼掺杂的硅(Si:B)或硼掺杂的硅锗(SiGe:B)。在一些情况下，在一个或多个退火工艺期间碳基界面层暴露于热处理的情况下，碳可能扩散出去到周围的层。因此，取决于用于完成半导体器件的形成的热过程，碳基界面可以占据比原始沉积的更窄或更宽的区域。例如，使用本文描述的技术形成的晶体管可以包括界面区域，其在Si沟道区域和替代S/D区域之间并且包括大约每cm2 1E13至3E14个原子或基于最终用途或者目标应用的一些其它合适的量的碳。在一些情况下，一个或多个附加界面层可以沉积在碳基界面层上，其中附加界面层包括Si:B和/或SiGe:B。任何这样的界面层可以具有在沉积该层期间渐变的一种或多种材料的含量。这些技术可用于改善短沟道效应，并改善所得晶体管的有效栅极长度。根据本公开内容，许多变化和构造将是显而易见的。
总体概述
当形成晶体管时，外延生长的硼掺杂硅(Si:B)或硼掺杂硅锗(SiGe:B)源极/漏极(S/D)区域可以为p沟道硅(Si)MOS晶体管器件提供高应力以增强沟道区域的迁移率。然而，在S/D沉积之后的热处理期间，这种硼掺杂的S/D区域引起硼向沟道区域中扩散的强大驱动力。硼扩散导致沟道区域中的大扩散尾部，使得有效沟道长度变得比栅电极限定出的有效沟道长度短。这又导致高的截止状态源极-漏极漏电流和低阈值栅极电压(Vt)。通常被称为“短沟道效应”的这些特性是不希望有的，并且表现为总体晶体管性能的下降。
因此，根据本公开内容的一个或多个实施例，公开了用于形成在外延生长的S/D区域和沟道区域之间具有一个或多个碳基界面层的p-MOS晶体管的技术。在一些实施例中，碳基界面层可以被包含在n型掺杂或未掺杂的Si沟道区域与外延生长的Si:B或SiGe:B S/D区域之间。在一些这样的实施例中，碳基界面层可以包括：包含大于20％碳(C)的单个薄界面层；包含高达5％C含量和Si:B和SiGe:B中的一种的单个界面层；包含C、Si和Ge的渐变界面层，其中C和Ge含量的百分比中的至少一个随着层被沉积而渐变；和/或SiGe:B:C的多个阶梯层，其中C和Ge含量的百分比中的至少一个以逐步方式增大/减小。在一些实施例中，在Si沟道区域与替代S/D区域之间的碳基界面层可以包括有一个或多个附加界面层。在一些这样的实施例中，附加界面层可以包括：硼掺杂的Si(Si:B)的单层；SiGe:B的单层，其中界面层中的Ge含量小于所得到的SiGe:B S/D区域中的Ge含量；SiGe:B的渐变层，其中合金中的Ge含量以低百分比(或0％)开始并增加到较高的百分比；或SiGe:B的多个阶梯层，其中合金中的Ge含量以低百分比(或0％)开始并增加到较高的百分比。为了便于描述，SiGe在本文中可以指代Si1-xGex，其中x表示SiGe合金中Ge的百分比(十进格式)，1-x表示SiGe合金中的Si百分比(十进格式)。例如，如果x为0.3，则SiGe合金包含30％的Ge和70％的Si，或者如果x为0，则SiGe合金包含0％的Ge和100％的Si，或者如果x为0.6，则SiGe合金包含60％的Ge和40％的Si，或者如果x为1，则SiGe合金包含100％的Ge和0％的Si。因此，在本文中Si可以指代SiGe(Si1-xGex，其中x是0)，并且在本文中Ge可以指代SiGe(Si1-xGex，其中x是1)。
如前所述，在一些实施例中，碳基界面层可以包括包含大于20％的C含量的单层。在一些这样的实施例中，单个碳基界面层可以具有0.5-8nm的厚度，并且更具体地具有～1nm的厚度。此外，在一些这样的实施例中，可以在碳基界面层与替代S/D区域之间沉积一个或多个附加界面层。例如，附加界面层可以包括单个Si:B层、单个SiGe:B层、Ge含量百分比从低到高渐变的SiGe:B层、或者具有增大的Ge含量百分比的多个SiGe:B层(并且其中第一层可以包括0％Ge并且因此包括Si:B)。在一些实施例中，碳基界面层可以包括包含多达5％的C含量和Si:B和SiGe:B中的一种的单层。在一些这样的实施例中，单个碳基界面层可以具有2-10nm的厚度，更具体地5-10nm的厚度。此外，在一些这样的实施例中，碳基界面层可以包含Si沟道和替代S/D区域之间的整个界面区域，特别是例如当该层具有8-10nm的厚度时。如本文使用的，注意“单层”是指相同材料的连续层，并且可以具有纳米范围内的从单分子层到相对厚的层变化的任意厚度(或者如果需要，则更厚)。进一步注意，例如可以沉积这样的单层，以便实际上包括构成公共材料的整个单层的该公共材料的多个子层。进一步注意，在沉积过程期间，该单层的一个或多个组分可以从第一浓度渐变到第二浓度。
在一些实施例中，碳基界面层可以包括包含5％和20％之间(并且包括5％和20％)的C含量的单层。在一些实施例中，根据本公开内容显而易见的是，在Si沟道区域和替代S/D区域之间的界面区域中可以包括多个碳基界面层和/或渐变的碳基界面层。在一些这样的实施例中，多个层中的C含量的百分比可以随着层的沉积而降低，使得最接近Si沟道的层包括界面区域中最高的C含量百分比且最接近替代S/D区域的层包括界面区域中最低的C含量百分比。此外，在一些这样的实施例中，渐变层中的C含量的百分比可以在沉积期间降低，使得最接近Si沟道的界面区域的部分或侧包括界面区域中最高的C含量百分比，最接近替代S/D区域的部分或侧包括界面区域中最低的C含量百分比。在一些实施例中，碳基界面层和(如果包括的话)附加界面层(如本文不同地描述的)可以具有基本共形的生长图案。这样的基本共形的生长图案可以包括Si沟道区域和相应的替代S/D区域之间的界面层的部分的厚度与在相应的替代S/D区域和衬底之间的界面层的部分的厚度基本上相同(例如，在1或2nm的公差内)。
通过在p-MOS晶体管的Si沟道区域和Si:B/SiGe:B S/D区域之间包括一个或多个碳基界面层可以获得许多益处。碳的存在抑制了硼在Si基层中的扩散。因此，与不包括碳基界面层的类似晶体管相比，硼在沟道区域中的扩散可以减小(并且在一些实施例中保持在总体最小值)，获得改善的导通状态电流以及改善的短沟道效应。在一些情况下，通过典型的热处理可以实现硼在每侧的沟道区域中的扩散程度的1.5nm或更大的减小(改善)。因此，与不包括一个或多个碳基界面层的架构相比，可以保持和改善有效的栅极长度，例如取决于特定构造，有效栅极长度改善为3纳米或更多。已经观察到在线性状况和驱动电流增加13％的0.6V的栅极偏压下包含一个或多个碳基界面层的性能增益。然而，取决于所使用的特定构造，可以实现更大的改进。可以基于最终用途或目标应用来调整技术，例如重点在于通过在界面区域中仅包括一个或多个碳基层而使硼在沟道区域中的扩散最小化，相对于通过增加界面和/或S/D区域中的掺杂但使用碳基界面层来帮助硼扩散而改善外部电阻，相对于在Si:B或渐变的SiGe:B界面层中包含碳以改善短沟道效应，同时从沟道和S/D区域的界面处减小的异质结势垒高度获得益处(例如，由于较低的热电子发射势垒而改善的导通状态电流)。
在分析(例如，使用扫描/透射电子显微镜法(SEM/TEM)、复合映射、二次离子质谱分析(SIMS)、原子探针成像、3D断层摄影等)时，根据一个或多个实施例配置的结构或器件将有效地示出位于n型掺杂或未掺杂的Si沟道与替代S/D区域(例如，Si:B或SiGe:B S/D区域)之间的一个或多个碳基界面层。例如，C的存在和位置可以使用SIMS结合来自TEM或原子探测技术(例如，3D断层摄影)的结构信息来测量。这样的示例将显示在Si沟道区域和相应的替代S/D区域之间的一层或多层中存在碳。碳基界面层的检测还可以通过测量Si沟道区域中是否存在B扩散尾部以及该尾部的尺寸来实现。这是因为包括外延生长的SiGe:B S/D区域的常规p-MOS晶体管器件可以利用SiGe:B沉积之后的热循环引起的硼外扩散，以提供跨越Si沟道区域和S/D区域之间存在的异质界面势垒的充分掺杂。然而，这样的传统工艺导致大的扩散尾部进入Si沟道区域，这导致不利的短沟道效应，从而降低整体器件性能。可以形成使用本文中不同地描述的技术被形成具有一个或多个碳基界面层的p-MOS晶体管器件，以通过保持有效的栅极长度来改善短沟道效应和/或通过允许增大的硼掺杂量来改善S/D区域中的外部电阻。根据本公开内容，许多构造和变型将是显而易见的。
架构和方法
图1示出了根据本公开内容的一个或多个实施例的形成集成电路的方法100。图2A-I示出了根据各个实施例在执行图1的方法100时形成的示例性结构。根据所形成的结构将显而易见，方法100公开了用于形成具有沟道区域、外延生长的S/D区域和在其间的一个或多个界面层(其中至少一个是碳基界面层)的晶体管的技术。图3示出了根据实施例的与图2I的结构类似的示例性结构，包括多个界面层和/或渐变界面层。为了便于说明，图2A-I的结构在本文中主要在形成鳍式晶体管构造(例如，三栅极或fin-FET)的背景下示出和描述。然而，如根据本公开内容显而易见的，可以使用这些技术来形成平面、双栅极、鳍式和/或纳米线(或环栅或纳米带)晶体管构造或其它合适的构造。例如，图4A和4C示出了包括鳍式晶体管构造的示例性结构，图4B和图4C示出了包括纳米线晶体管构造的示例性结构，如将在下面更详细讨论的。
从图1中可以看出，根据实施例，方法100包括执行102浅沟槽凹陷以在Si衬底200中形成鳍状物210，从而形成图2A所示的示例性所得结构。在一些实施例中，衬底200可以是：包含Si的体衬底；绝缘体上Si(SOI)结构，其中绝缘体材料是氧化物材料或电介质材料或一些其它电绝缘材料；或顶层包含Si的一些其它合适的多层结构。可以使用任何合适的蚀刻技术从衬底200形成102鳍状物210，该蚀刻技术例如是以下工艺中的一个或多个：湿法蚀刻、干法蚀刻、光刻、掩模、图案化、曝光、显影、抗蚀剂旋涂、灰化或任何其它合适的工艺。在一些情况下，浅沟槽凹陷102可以在原位/没有空气隔断地执行，而在其它情况下，工艺102可以非原位执行。
取决于最终用途或目标应用，鳍状物210(及其间的沟槽)可以形成为具有任何期望的尺寸。尽管在图2A的示例结构中示出了四个鳍状物，但是可以根据需要形成任意数量的鳍状物，例如一个鳍状物、两个鳍状物、二十个鳍状物、一百个鳍状物、一千个鳍状物、一百万个鳍状物等。取决于最终用途或目标应用，在一些情况下，所有鳍状物210(及其间的沟槽)可以形成为具有相似或精确的尺寸(例如，如图2A中所示)，而在其它情况下，鳍状物210中的一些(和/或其间的沟槽)可以形成为具有不同的尺寸。在一些实施例中，可以执行浅沟槽凹陷102以产生具有3或更高的高宽比的鳍状物，并且这样的鳍状物例如可以用于非平面晶体管构造。在一些实施例中，可以执行浅沟槽凹陷102以产生具有3或更小的高宽比的鳍状物，并且这样的鳍状物例如可以用于平面晶体管构造。根据本公开内容，各个不同的鳍状物几何结构将是显而易见的。
根据实施例，图1的方法100继续以沉积104浅沟槽隔离(STI)材料220并平坦化该结构以形成图2B中所示的示例性所得结构。STI材料220的沉积104可以使用任何合适的技术来执行，该技术例如是化学气相沉积(CVD)、等离子体增强CVD(PECVD)、原子层沉积(ALD)、旋涂处理和/或任何其它合适的工艺。在一些情况下，可以在沉积STI材料220之前处理(例如，化学处理、热处理等)待沉积的鳍状物210和衬底200的表面。STI材料220可以包括任何合适的绝缘材料，如一种或多种电介质或氧化物材料(例如，二氧化硅)。
根据实施例，图1的方法100继续以可选地使STI材料220凹陷106以获得所得鳍状物架构的期望的鳍状物高度，从而形成图2C所示的示例性所得结构。STI材料220的凹陷106可以使用任何合适的技术来执行，例如一个或多个湿法和/或干法蚀刻工艺或任何其它合适的工艺。在一些情况下，凹陷106可以在原位/没有空气隔断地执行，而在其它情况下，凹陷106可以非原位执行。在一些实施例中，可以跳过凹陷106，例如在所得的期望的晶体管架构是平面的情况下。因此，凹陷106是可任选的。在一些实施例中，当所得的期望的晶体管架构是非平面的(例如，鳍式或纳米线/纳米带架构)时，可以执行凹陷106。根据实施例，图1的方法100继续以执行108阱掺杂处理。取决于最终用途或目标应用，可以使用任何标准技术来执行阱掺杂108。例如，在形成p-MOS晶体管的情况下，可以使用n型掺杂剂来掺杂至少Si鳍状物210稍后用作p-MOS沟道区域的部分。示例性的n型掺杂剂包括磷(P)和砷(As)，仅举几个示例。注意，取决于所使用的技术，可以在方法100中更早地执行阱掺杂108。
根据实施例，图1的方法100继续以执行110栅极230处理以形成图2D中所示的示例性所得结构。可以使用任何标准技术来形成栅极叠置体230。例如，栅极叠置体230可包含图2E中所示的栅电极232及形成在栅电极232正下方的栅极电介质(为了便于说明而未示出)。可以使用任何合适技术来形成栅极电介质和栅电极232，并且层可以由任何合适的材料形成。栅极电介质可以是例如任何合适的氧化物，例如SiO2，或高k栅极电介质材料。高k栅极电介质材料的示例包括例如氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、以及铌酸铅锌。在一些实施例中，当使用高k材料时，可以在栅极电介质层上执行退火工艺以提高其质量。通常，栅极电介质的厚度应该足以将栅电极与源极和漏极接触部电隔离。此外，栅电极232可以包括各种材料，例如多晶硅、氮化硅、碳化硅或各种合适的金属或金属合金，例如铝(Al)、钨(W)、钛(Ti)、钽(Ta)、铜(Cu)、氮化钛(TiN)或氮化钽(TaN)。
在一些实施例中，可以在替代金属栅极(RMG)工艺期间形成栅极叠置体230，并且这样的工艺可以包括任何合适的沉积技术(例如，CVD、PVD等)。这样的工艺可以包括虚设栅极氧化物沉积、虚设栅电极(例如，多晶硅)沉积和图案化硬掩模沉积。另外的处理可以包括图案化虚设栅极和沉积/蚀刻间隔体234材料。取决于最终用途或目标应用，另外的处理还可以包括尖部掺杂。在这样的过程之后，该方法可以继续进行绝缘体沉积、平坦化、然后去除虚设栅电极和栅极氧化物以暴露出晶体管的沟道区域。在打开沟道区域之后，可以分别用例如高k电介质和替代金属栅极来替换虚设栅极氧化物和电极。如在图2E的示例性结构中可以看出的，使用标准技术形成间隔体234。间隔体234可以形成为例如在后续处理期间保护栅极叠置体(例如，栅电极232和/或栅极电介质)。进一步注意，图2E的示例性结构包括使用标准技术形成的硬掩模236。硬掩模236可以形成为例如在后续处理期间保护栅极叠置体(例如，栅电极232和/或栅极电介质)。
栅极叠置体限定出随后形成的晶体管的沟道区域以及源极区域和漏极区域，其中沟道区域位于栅极叠置体下方，并且源极/漏极(S/D)区域位于沟道区域的任一侧。例如，图2D中的栅极叠置体230下方的鳍状物210的部分可以用于晶体管沟道区域，而栅极叠置体230的任一侧上的鳍状物212和214的部分可以用于晶体管S/D区域。注意，基于所得的构造，212可以用于源极区域或漏极区域，214可以用于另一个区域。因此，一旦制造了栅极叠置体，就可以处理S/D区域212和214。
根据实施例，图1的方法100继续蚀刻112S/D区域212和214以形成图2F的所得的示例性结构。从图2F的示例性结构中可以看出，S/D区域212和214被光刻图案化以分别形成沟槽213和215。蚀刻112可以使用任何合适的技术来执行，例如一个或多个湿法和/或干法蚀刻工艺、或者任何其它合适的工艺。在一些情况下，蚀刻112可以在原位/没有空气隔断地执行，而在其它情况下，蚀刻112可以非原位执行。注意，在这个示例性实施例中，蚀刻鳍状物区域212和214以形成沟槽213和215。然而，在为平面晶体管构造形成的结构中(例如，在不执行凹陷106的情况下)，可以代之以蚀刻112并去除源极/漏极区域扩散区域以形成沟槽。
根据实施例，图1的方法100继续在S/D沟槽213和215中沉积114一个或多个碳基界面层240以形成图2G的所得的示例性结构。根据实施例，图1的方法100继续在S/D区域中的界面层240上沉积118替代S/D材料252和254以形成图2H的所得的示例性结构。在这样的实施例中，替代S/D材料可以是硼掺杂的硅(Si:B)或硼掺杂的硅锗(SiGe:B)。在一些实施例中，图1的方法100可选地包括在碳基界面层240和相应的替代S/D材料252与254之间沉积116一个或多个附加界面层。图2I示出了根据实施例的示出单个碳基界面层240的关于图2H中的平面A-A的横截面图260。图3示出了根据实施例的示出多个界面层和/或渐变界面层340的关于图2H中的平面A-A的横截面图360。如可以理解的，层240被称为界面层，因为一个或多个层240位于Si沟道区域256和替代S/D区域252与254的界面处(例如，如图2I所示)。取决于最终用途或目标应用，沉积114、116和118可以包括本文所述的任何沉积工艺(例如，CVD、RTCVD、ALD等)或任何其它合适的沉积或生长工艺。例如，沉积114、116和118可以在原位/没有空气隔断或非原位地执行。如下面将更详细讨论的，沉积114可以包括沉积单个碳基界面层、多个碳基界面层和/或渐变碳基界面层(其中C含量的百分比在沉积过程期间降低)。
在一些实施例中，碳基界面层可以包括包含大于20％C含量值的单层。例如，图2G-I中的界面层240可以是包含大于20％C含量的单层。在一些这样的实施例中，单个碳基界面层可以具有0.5-8nm的厚度，并且更具体地具有～1nm的厚度。用于制造这样的单个碳基界面层的条件的具体示例包括在100sccm的流量下在750℃和100托下使用单甲基硅烷(MMS)气体和二氯硅烷(DCS)气体。
在一些实施例中，碳基界面层可以包括包含多达5％的C含量和Si：B和SiGe：B中的一种的单层。例如，图2G-I中的界面层240可以是碳掺杂的硅(Si:C)、碳掺杂的硅锗(SiGe:C)、Si:B:C或SiGe:B:C的单层，其中层240中的C含量高达5％。在一些这样的实施例中，单个碳基界面层可以具有2-10nm的厚度，更具体地5-10nm的厚度。此外，在一些这样的实施例中，碳基界面层可以包含Si沟道和替代S/D区域之间的整个界面区域，特别是例如当该层具有8-10nm的厚度时。然而，包括包含高达5％C含量的碳基界面层的一些实施例可以包括附加界面层。例如，附加界面层可以包括单个Si:B层、单个SiGe:B层、Ge含量百分比从低到高渐变的SiGe:B层、或者具有增大的Ge含量百分比的多个SiGe:B层(并且其中第一层可以包括0％Ge并且因此包括Si:B)。可以根据最终结果或目标应用根据需要选择碳基界面层中的硼掺杂量。注意，与在替代S/D区域中的硼掺杂量相比，或者与可选的附加界面层中的硼掺杂量相比，本文讨论的碳基界面层可以包括更高、更低或相等的硼掺杂量。进一步注意的是，在一些实施例中，碳基界面层可以不是硼掺杂的。
在一些实施例中，碳基界面层可以包括包含5％和20％之间(并且包括5％和20％)的C含量的单层。例如，图2G-I中的界面层240可以是包含大于或等于5％且小于或等于20％的C含量的单层。在一些实施例中，在Si沟道区域和替代S/D区域之间的界面区域中可以包括多个碳基界面层和/或渐变的碳基界面层。例如，图3中的界面层340可以包括包含C的单个渐变层，其中C含量的百分比从部分342到部分344到部分346降低。在另一个示例中，图3中的界面层340可以包括包含C的多个层，其中C含量的百分比从层342到层344到层346降低。在一些这样的实施例中，多个层中的C含量的百分比可以随着层的沉积而降低，使得最接近Si沟道的层包括界面区域中最高的C含量百分比且最接近替代S/D区域的层包括界面区域中最低的C含量百分比。此外，在一些这样的实施例中，渐变层中的C含量的百分比可以在沉积期间降低，使得最接近Si沟道的界面区域的部分或侧包括界面区域中最高的C含量百分比，最接近替代S/D区域的部分或侧包括界面区域中最低的C含量百分比。
在一些实施例中，碳基界面层和(如果包括的话)附加界面层(如本文不同地描述的)可以具有基本共形的生长图案。这样的基本共形的生长图案可以包括Si沟道区域和相应的替代S/D区域之间的界面层的部分的厚度与在相应的替代S/D区域和衬底之间的界面层的部分的厚度基本上相同(例如，在1或2nm的公差内)。在一些实施例中，在一个或多个退火工艺期间碳基界面层暴露于热处理的情况下，碳可能扩散到周围的层。因此，取决于用于完成半导体器件的形成的热过程，碳基界面可以占据比原始沉积的区域更窄或更宽的区域。例如，使用本文描述的技术形成的晶体管可以包括Si沟道区域和替代S/D区域之间的界面区域，其包括大约每cm21E13至3E14个原子或基于最终用途或者目标应用的一些其它合适的量的碳。
如前所述，在一些实施例中，在沉积118替代S/D材料252、254之前，可以可选地在碳界面层上沉积116一个或多个附加界面层。在一些这样的实施例中，可以在界面区域中(例如，在图3中的界面区域340中)沉积Si:B的单个附加界面层。例如，图3的层342可以包括一个或多个碳基界面层(如本文不同地描述的)，部分344和346可以包括单层Si:B。在一些这样的实施例中，取决于最终用途或目标应用，单个Si:B界面层可以具有1-10nm的厚度，并且更具体地具有2-5nm的厚度，或者一些其它合适的厚度。在Si:B或SiGe:B界面层中的掺杂的硼的量可以基于最终结果或目标应用根据需要进行选择，例如大约1.0E20的掺杂水平或某一其它合适的量。注意，与替代S/D区域252和254中的掺杂量相比，Si:B界面层可以包括更高、更低或相等的硼掺杂量。用于制造这样的单个Si:B界面层的条件的具体示例包括在CVD反应器中在20托的压力和700-750摄氏度的温度下使用二氯硅烷和/或硅烷、乙硼烷、盐酸和氢载气的选择性沉积工艺，例如结果是硼浓度为或接近2E20个原子/cm3的层。
在一些实施例中，附加界面层可以包括硼掺杂的硅锗(SiGe:B)的单层。例如，图3的层342可以包括一个或多个碳基界面层(如本文不同地描述的)，并且部分344和346可以包括单层SiGe:B。在一些这样的实施例中，取决于最终用途或目标应用，单个SiGe:B界面层可以具有1-10nm的厚度，并且更具体地具有2-5nm的厚度，或者一些其它合适的厚度。此外，在一些这样的实施例中，当S/D区域包括SiGe:B时，界面层中的Ge含量可以小于所得的S/D区域252和254中的Ge含量。在示例性实施例中，界面层中的Ge含量可以比S/D区域中的Ge含量低5-30％，例如低15-20％。例如，如果所得的SiGe:B S/D区域包含30％Ge(Si1-xGex:B，其中x是0.3)，则SiGe:B界面层可以包含15％Ge(Si1-xGex:B，其中x是0.15)。基于最终结果或目标应用，可以根据需要选择SiGe:B界面层中的硼掺杂量。注意，与SiGe:B S/D区域中的掺杂量相比，SiGe:B界面层可以包括更高、更低或相等的硼掺杂量。用于制造这样的单个SiGe:B界面层的条件的具体示例包括在CVD反应器中在20托的压力和700摄氏度的温度下使用二氯硅烷和/或硅烷、锗烷、乙硼烷、盐酸和氢载气的选择性沉积工艺，例如结果是硼浓度为或接近2E20个原子/cm3且Ge百分比为30-65％的层。
在一些实施例中，附加界面层可以包括多个层和/或具有增大的Ge百分比的渐变层。例如，图3的层342可以包括一个或多个碳基界面层(如本文不同地描述的)，并且部分344和346可以包括SiGe:B的单个渐变层，其中Ge百分比从部分344到部分346增大。在这样的示例中，Ge含量的百分比可以从低的起始百分比或0的起始百分比(换言之，从Si:B开始)到等于或小于在替代S/D区域252和254中的Ge含量的百分比的较高百分比渐变。取决于最终用途或目标应用，可以使用任何渐变量。在另一个示例中，层342可以包括一个或多个碳基界面层(如本文不同地描述的)，344和346可以包括多层SiGe:B，其中Ge百分比从层344到层346增大。在这样的示例中，Ge含量的百分比可以从层344中的低的起始百分比或0的起始百分比(换言之，从Si:B开始)升高到层346中的较高百分比，该较高百分比等于或小于在替代S/D区域252和254中的Ge含量的百分比。取决于最终用途或目标应用，可以使用任何数量的阶梯层。
注意，界面层或渐变部分的厚度、C含量、Ge含量和硼掺杂可以取决于最终用途或目标应用根据需要进行选择。例如，界面区域(例如，图3的区域340)中的Ge含量可以在2-10nm的范围内从0％增大到30％。在这样的示例中，增大可以在多个层中步进，使得例如层342包括0％的Ge含量(例如，Si:C或Si:B:C)，层344包括15％的Ge含量(例如，Si1-xGex:B:C或Si1-xGex:B，其中x是0.15)，并且层346包括30％的Ge含量(例如，Si1-xGex:B:C或Si1-xGex:B，其中x是0.3)。在另一个示例中，增大可以在不同部分上渐变，使得部分342包括0-10％的Ge含量，部分344包括10-20％的Ge含量，并且部分346包括20-30％的Ge含量。在一些实施例中，一个界面层中的Ge含量的百分比可以基于另一界面层中的Ge含量的百分比来确定。例如，在图3的情况下，最接近对应的S/D区域252或254的界面层346可以比最接近沟道区域256的界面层342中的Ge含量高5、10、15、20或25％或一些其它合适的百分比。在一些实施例中，界面层的Ge含量可以基于SiGe:B S/D区域的Ge含量。例如，界面层的Ge含量可以从低Ge含量(例如，0、5、10或15％)到SiGe:B S/D区域中的Ge含量(例如，30、40、50、60或70％)或者到比SiGe:B S/D区域中的Ge含量的百分比低5、10、15或20％、或者一些其它合适的百分比的Ge含量的百分比渐变。
在一些实施例中，沉积114和/或116可以包括基本共形的生长图案，例如可以在图2I和3中看到的。基本共形包括在沟道区域256和S/D区域252/254之间的界面层的部分(例如，图2I中的层240的垂直部分，图3中的层342、344、346的垂直部分)的厚度与在S/D区域与衬底200之间的界面层的部分(例如，图2I中的层240的水平部分，图3中的层342、344、346的水平部分)的厚度基本上相同(例如，在1或2nm的公差内)。注意，在包括多个界面层的实施例中，这些层可以具有基本上相同或不同的厚度。如前所述，界面层可以包括渐变层(其中，一种或多种材料的百分比含量在整个单层中渐变)或多个阶梯层(其中，一种或多种材料的百分比含量以逐步的方式从一层到另一层升高/降低)。在这种情况下，单个渐变层和多个阶梯层可以在视觉上相似。然而，在一些情况下，例如，通过渐变层进行的渐变材料的调整(例如，C含量的降低，Ge含量的升高等)可以比阶梯层中更渐进。进一步注意到，在包括渐变界面层的实施例中，材料含量渐变(例如，C或Ge渐变)的百分比在整个层中可以一致也可以不一致。还应注意到，在一些情况下，多个界面层可以包括一种或多种材料的一定程度的含量渐变，并且渐变界面层可以包括可能看起来像不同层的一种或多种材料的一定程度的阶梯式含量。换言之，整个界面层中的材料含量百分比的转变可以是渐变的、阶梯式的或其一些组合。
图1的方法100继续完成120一个或多个晶体管的形成。完成120可以包括各个过程，例如用绝缘体材料封装、替代金属栅极(RMG)处理、接触部形成和/或后端处理。例如，使用例如硅化工艺(通常，接触部金属的沉积和随后的退火)接触部可以形成S/D区域。示例性源极漏极接触部材料包括例如钨、钛、银、金、铝及其合金。在一些实施例中，沟道区域可以形成为适当的晶体管构造，例如在沟道区域中形成一个或多个纳米线/纳米带用于具有纳米线/纳米带构造的晶体管。回想一下，虽然图2A-I和3中的结构被示出为具有鳍式非平面构造，但是图1的方法100可以用于形成具有平面构造的晶体管。可以基于诸如最终用途或目标应用或期望的性能标准之类的因素来选择具体的沟道构造(例如，平面、鳍式或纳米线/纳米带)。注意，为了便于描述，方法100的过程102-120在图1中以特定顺序示出。然而，过程102-120中的一个或多个可以以不同的顺序执行，或者可以根本不执行。例如，框106是可选的过程，如果所得的期望的晶体管架构是平面的，则可以不执行该过程。在另一个示例性变型中，取决于所使用的阱掺杂技术，框108可以在方法100中较早执行。在又一示例性变型中，栅极处理110的部分可以在方法100中稍后执行，例如在替代金属栅极(RMG)工艺期间。根据本公开内容，方法100的许多变型将是显而易见的。
图4A示出了根据实施例的包括具有鳍式构造的两个晶体管结构的示例性集成电路。图4B示出了根据实施例的包括具有纳米线构造的两个晶体管结构的示例性集成电路。图4C示出了根据实施例的包括两个晶体管结构的示例性集成电路，一个晶体管结构具有鳍式构造，另一个晶体管结构具有纳米线构造。为了便于讨论，除了仅示出两个鳍式区域以更好地示出沟道区域之外，图4A-C中的结构类似于图2H的结构。从图4A的示例性结构中可以看出，在沟道区域402中保持最初的鳍式构造。然而，图4A的结构也可以通过在替代栅极工艺(例如，RMG工艺)期间用鳍式结构替换沟道区域来实现。在这种也被称为三栅极和fin-FET构造的鳍式构造中，如本领域公知的，存在三个有效栅极：两个在任一侧，一个在顶部。如在图4A的示例性结构中还可以看出，碳基界面区域240位于沟道区域402和S/D区域252之间。注意，在该示例性实施例中，界面区域240(包括一个或多个碳基界面层和其它可选的界面层，如本文不同地描述的)也位于沟道区域402和S/D区域254之间；然而，为了便于说明，在沟道区域402的另一侧未示出界面区域240。
如可在图4B的示例性结构中可以看出，沟道区域形成为两个纳米线或纳米带404。纳米线晶体管(有时也被称为环栅或纳米带晶体管)被类似地配置为基于鳍状物的晶体管，而不是鳍式沟道区域，其中栅极位于三侧上(因此存在三个有效栅极)，使用一个或多个纳米线，并且栅极材料通常在所有侧上围绕每个纳米线。取决于具体的设计，一些纳米线晶体管具有例如四个有效栅极。如在图4B的示例性结构中可以看出，每个晶体管具有两个纳米线404，但是其它实施例可以具有任何数量的纳米线。例如，在去除虚设栅极之后，在替代栅极工艺(例如，RMG工艺)期间暴露沟道区域时，可以形成纳米线404。如在图4B的示例性结构中还可以看出，碳基界面区域240位于沟道区域404和S/D区域252之间。注意，在该示例性实施例中，界面区域240(包括一个或者多个碳基界面层和其它可选的界面层，如本文不同地描述的)也位于沟道区域404与S/D区域254之间；然而，为了便于说明，在沟道区域404的另一侧上未示出界面区域240。尽管图4A和4B的结构示出了每个结构都相同的晶体管构造，但是沟道区域可以不同。例如，图4C的结构示出了包括两个晶体管结构的示例性集成电路，其中一个晶体管结构具有鳍式构造402，另一个晶体管结构具有纳米线构造404。根据本公开内容，许多变型和构造将是显而易见的。
示例性系统
图5示出了根据本公开内容的各个实施例的借助于使用本文公开的技术形成的集成电路结构或器件实现的计算系统1000。如可见的，计算系统1000容纳母板1002。母板1002可以包括多个部件，包括但不限于，处理器1004和至少一个通信芯片1006，其中的每一个都可以物理且电耦合到母板1002，或以其它方式集成在其中。可以理解的是，母板1002可以是例如任何印刷电路板，无论是主板、安装在主板上的子板，还是系统1000唯一的板等。
取决于其应用，计算系统1000可以包括一个或多个其它部件，其可以或可以不物理且电耦合到母板1002。这些其它部件可以包括但不限于，易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)设备、指南针、加速度计、陀螺仪、扬声器、相机和大容量储存设备(例如，硬盘驱动器、光盘(CD)、数字多用途盘(DVD)等等)。包括在计算系统1000中的任何部件可以包括使用根据示例性实施例的所公开的技术形成的一个或多个集成电路结构或晶体管器件。在一些实施例中，可以将多个功能集成到一个或多个芯片中(例如，注意通信芯片1006可以是处理器1004的一部分或以其它方式集成到处理器1004中)。
通信芯片1006实现了无线通信，用于向计算系统1000传送数据并传送来自计算系统1000的数据。术语“无线”及其派生词可以用于描述可以通过使用经过非固态介质的经调制电磁辐射来传输数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关联的设备不包含任何引线，尽管在一些实施例中它们可以不包含。通信芯片1006可以实施多个无线标准或协议中的任意一个，包括但不限于，Wi-Fi(IEEE 802.11族)、WiMAX(IEEE802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物，以及被指定为3G、4G、5G及更高的任何其它无线协议。计算系统1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于近距离无线通信，例如Wi-Fi和蓝牙，第二通信芯片1006可以专用于远距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算系统1000的处理器1004包括封装在处理器1004内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括借助于使用所公开的技术形成的一个或多个集成电路结构或器件实现的板载电路，如本文不同地描述的。术语“处理器”可以指代任何设备或设备的部分，其处理来自寄存器和/或存储器的电子数据，将该电子数据转变为可以存储在寄存器和/或存储器中的其它电子数据。
通信芯片1006也包括被封装在通信芯片1006内的集成电路管芯。根据一些这样的示例性实施例，通信芯片的集成电路管芯包括使用所公开的技术形成的一个或多个集成电路结构或器件，如本文不同地描述的。如根据本公开内容将理解的，注意，多标准无线能力可以直接集成到处理器1004中(例如，其中任何芯片1006的功能被集成到处理器1004中而不是具有单独的通信芯片)。另外注意，处理器1004可以是具有这种无线能力的芯片组。简言之，可以使用任何数量的处理器1004和/或通信芯片1006。同样，任何一个芯片或芯片组都可以具有集成在其中的多个功能。
在各个实施方式中，计算设备1000可以是膝上型电脑、上网本电脑、笔记本电脑、超级本电脑、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描器、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、或数码摄像机或处理数据或采用使用所公开的技术形成的一个或多个集成电路结构或晶体管器件的任何其它电子设备，如本文不同地描述的。
进一步的示例性实施例
以下示例涉及进一步的实施例，根据其许多变换和构造将是显而易见的。
示例1是一种晶体管，包括：由Si衬底的部分形成的硅(Si)沟道区域；包括硼掺杂硅(Si:B)和硼掺杂硅锗(SiGe:B)中的一种的源极/漏极(S/D)区域；以及所述沟道区域与所述S/D区域之间的一个或多个碳基界面层，其中，所述一个或多个碳基界面层包含大于0％的碳含量百分比。
示例2包括示例1的主题，其中，所述一个或多个碳基界面层包括包含至少20％的碳的单层。
示例3包括示例2的主题，其中，所述单层在沟道区域与对应的S/D区域之间具有1至8nm的厚度。
示例4包括示例2的主题，其中，所述单层在沟道区域与对应的S/D区域之间具有大约为1nm的厚度。
示例5包括示例1的主题，其中，所述一个或多个碳基界面层包括包含至多5％的碳的单层。
示例6包括示例5的主题，其中，所述单层在沟道区域与对应的S/D区域之间具有5至10nm的厚度。
示例7包括示例1-6中任一项的主题，其中，所述一个或多个碳基界面层是包括至少一个渐变材料组分的单层。
示例8包括示例1-7中任一项的主题，其中，所述一个或多个碳基界面层还包括Si和锗(Ge)中的至少一种。
示例9包括示例1-8中任一项的主题，其中，所述一个或多个碳基界面层是硼掺杂的。
示例10包括示例1-9中任一项的主题，还包括一个或多个附加界面层，所述一个或多个附加界面层位于所述一个或多个碳基界面层和所述S/D区域之间，其中，所述一个或多个附加层包括SiGe:B，并且所述一个或多个附加界面层中的Ge含量百分比大于或等于0。
示例11包括示例10的主题，其中，所述一个或多个附加界面层中的Ge含量百分比小于S/D区域中的Ge含量百分比。
示例12包括示例10的主题，其中，所述一个或多个附加界面层由Si:B和SiGe:B中的一种的单层组成。
示例13包括示例10的主题，其中，所述一个或多个附加界面层由包含Si:B的第一层和包含SiGe:B的第二层构成。
示例14包括示例10的主题，其中，所述一个或多个附加界面层包括渐变SiGe:B层，使得所述渐变层中的Ge含量百分比从最接近所述一个或多个碳基界面层的部分到最接近对应的S/D区域的部分增大。
示例15包括示例1-14中任一项的主题，其中，所述一个或多个界面层具有基本共形的生长图案，使得所述一个或多个界面层在沟道区域和对应的S/D区域之间的部分的厚度与所述一个或多个界面层在衬底和对应的S/D区域之间的部分的厚度基本相同。
示例16包括示例15的主题，其中，基本相同包括厚度差在1nm内。
示例17包括示例1-16中任一项的主题，其中，晶体管几何结构包括以下各项中的至少一项：场效应晶体管(FET)、金属氧化物半导体FET(MOSFET)、隧道FET(TFET)、平面构造、鳍式构造、fin-FET构造、三栅极构造、纳米线构造和纳米带构造。
示例18是包括示例1-17中任一项的主题的互补金属氧化物半导体(CMOS)器件。
示例19是包括示例1-18中任一项的主题的计算系统。
示例20是一种p型金属氧化物半导体(p-MOS)晶体管，包括：由Si衬底的部分形成的n型掺杂的硅(Si)沟道区域；包括硼掺杂硅(Si:B)和硼掺杂硅锗(SiGe:B)中的一种的外延生长的源极/漏极(S/D)区域；以及位于所述沟道区域与所述S/D区域之间的一个或多个碳基界面层，其中，所述一个或多个碳基界面层包含大于0％的碳含量百分比。
示例21包括示例20的主题，其中，所述一个或多个碳基界面层包括包含至少20％的碳的单层。
示例22包括示例21的主题，其中，所述单层在沟道区域与对应的S/D区域之间具有1至8nm的厚度。
示例23包括示例21的主题，其中，所述单层在沟道区域与对应的S/D区域之间具有大约为1nm的厚度。
示例24包括示例20的主题，其中，所述一个或多个碳基界面层包括包含至多5％的碳的单层。
示例25包括示例24的主题，其中，所述单层在沟道区域与对应的S/D区域之间具有5至10nm的厚度。
示例26包括示例20-25中任一项的主题，其中，所述一个或多个碳基界面层是包括至少一种渐变材料组分的单层。
示例27包括示例20-26中任一项的主题，其中，所述一个或多个碳基界面层还包括Si和锗(Ge)中的至少一种。
示例28包括示例20-27中任一项的主题，其中，所述一个或多个碳基界面层是硼掺杂的。
示例29包括示例20-28中任一项的主题，还包括一个或多个附加界面层，所述一个或多个附加界面层位于所述一个或多个碳基界面层和所述S/D区域之间，其中，一个或多个附加层包括SiGe:B，并且所述一个或多个附加界面层中的Ge含量百分比大于或等于0。
示例30包括示例29的主题，其中，所述一个或多个附加界面层中的Ge含量百分比小于S/D区域中的Ge含量百分比。
示例31包括示例29的主题，其中，所述一个或多个附加界面层由Si:B和SiGe:B中的一种的单层组成。
示例32包括示例29的主题，其中，所述一个或多个附加界面层由包含Si:B的第一层和包含SiGe:B的第二层构成。
示例33包括示例29的主题，其中，所述一个或多个附加界面层包括渐变SiGe:B层，使得所述渐变层中的Ge含量百分比从最接近所述一个或多个碳基界面层的部分到最接近对应的S/D区域的部分增大。
示例34包括示例20-33中任一项的主题，其中，所述一个或多个界面层具有基本共形的生长图案，使得所述一个或多个界面层在沟道区域和对应的S/D区域之间的部分的厚度与所述一个或多个界面层在衬底和对应的S/D区域之间的部分的厚度基本相同。
示例35包括示例34的主题，其中，基本相同包括厚度差在1nm内。
示例36包括示例20-35中任一项的主题，其中，晶体管几何结构包括以下各项中的至少一项：平面构造、鳍式构造、fin-FET构造、三栅极构造、纳米线构造和纳米带构造。
示例37是包括示例20-36中任一项的主题的互补金属氧化物半导体(CMOS)器件。
示例38是包括示例20-37中任一项的主题的计算系统。
示例39是一种形成晶体管的方法，所述方法包括：在硅(Si)衬底中形成鳍状物；在Si鳍状物上形成栅极叠置体以限定出沟道区域和源极/漏极(S/D)区域，所述沟道位于所述栅极叠置体下方，S/D区域在沟道区域的任一侧上；蚀刻S/D区域以形成S/D沟槽；在S/D沟槽中沉积一个或多个碳基界面层，其中，所述一个或多个碳基界面层包括大于0％的碳含量百分比；以及在所述一个或多个碳基界面层的至少部分上方沉积S/D替代材料，使得所述一个或多个碳基界面层位于沟道和S/D区域之间，所述S/D替代材料在S/D区域中包括硼掺杂硅(Si:B)和硼掺杂硅锗(SiGe:B)中的一种。
示例40包括示例39的主题，还包括用n型掺杂剂来掺杂Si沟道区域。
示例41包括示例39-40中任一项的主题，其中，沉积SiGe:B替代S/D区域包括化学气相沉积(CVD)工艺。
示例42包括示例39-41中任一项的主题，其中，所述一个或多个碳基界面层包括包含至少20％的碳的单层。
示例43包括示例39-41中任一项的主题，其中，所述一个或多个碳基界面层包括包含至多5％的碳的单层。
示例44包括示例39-43中任一项的主题，还包括在所述一个或多个碳基界面层与所述替代S/D材料之间沉积一个或多个附加界面层，其中，一个或多个附加层包括SiGe:B，并且所述一个或多个附加界面层中的Ge含量百分比大于或等于0。
示例45包括示例39-44中任一项的主题，其中，所述一个或多个界面层具有基本共形的生长图案，使得所述一个或多个界面层在沟道区域和对应的S/D区域之间的部分的厚度与所述一个或多个界面层在衬底和对应的S/D区域之间的部分的厚度基本相同。
示例46包括示例45的主题，其中，基本相同包括厚度差在1nm内。
注意，虽然在上述示例中提供了碳在含碳界面层中的特定百分比，但是一旦一个或多个碳基界面层暴露于退火，碳可以以某种方式扩散。因此，在一些示例性实施例中，Si沟道和外延生长的S/D区域之间的界面区域可以包括范围在1E13到3E14个原子/cm2内的碳。还要注意的是，虽然在上面的示例中提供了特定的厚度，但取决于碳沉积后的热过程，沉积在界面区域中的碳可以占据更窄或更宽的区域。如基于本公开内容可以理解的，晶体管的Si沟道区域和替代S/D区域之间的一些碳的存在可以提供许多益处，包括例如改善短沟道效应。另外注意，取决于最终用途或目标应用，可以使用本文中不同地描述的技术来形成任何合适的几何结构或构造的晶体管。例如，一些这样的几何结构包括场效应晶体管(FET)、金属氧化物半导体FET(MOSFET)、隧道FET(TFET)、平面构造、鳍式构造(例如，三栅极、fin-FET)、纳米线(或者纳米带或者环栅)构造，仅举几个示例性几何结构。另外，这些技术可以用于形成CMOS晶体管/器件/电路，其中，这些技术用于在CMOS内形成p-MOS晶体管。
已经出于示例和描述的目的给出了对示例性实施例的上述描述。这并非旨在是穷尽性的或将本公开内容限制于所公开的准确形式。鉴于本公开内容，许多修改和变型是可能的。旨在本公开内容的范围并非由具体实施方式限定，而是由所附权利要求书限定。要求本申请优先权的未来提交的申请可以以不同的方式要求保护所公开的主题，并且一般可以包括在本文不同地公开的或以其它方式说明的一个或多个限制的任何集合。

Claims (22)

1.一种晶体管，包括：
包括硅的主体；
包括硅和硼的区域；
一个或多个层，所述一个或多个层在所述主体与所述区域之间，所述一个或多个层包括碳，所述一个或多个层具有渐变的碳含量，使得最接近所述主体的层包括最高的碳含量百分比且最接近所述区域的层包括最低的碳含量百分比；以及
一个或多个附加层，所述一个或多个附加层在所述一个或多个层和所述区域之间，其中，所述一个或多个附加层包括硅、锗和硼。
2.根据权利要求1所述的晶体管，其中，所述一个或多个层包括包含至少20原子％的碳的单层。
3.根据权利要求2所述的晶体管，其中，所述单层在所述主体与所述区域之间具有大约为1纳米的厚度。
4.根据权利要求1所述的晶体管，其中，所述一个或多个层包括包含至多5原子％的碳的单层。
5.根据权利要求4所述的晶体管，其中，所述单层在所述主体与所述区域之间具有5至10纳米的厚度。
6.根据权利要求1所述的晶体管，其中，所述一个或多个层由包括至少一个渐变材料组分的单层构成。
7.根据权利要求1所述的晶体管，其中，所述一个或多个层还包括硅或锗中的至少一种。
8.根据权利要求1所述的晶体管，其中，所述一个或多个层包括硼。
9.根据权利要求1所述的晶体管，其中，所述一个或多个附加层由包含硅和硼的第一层和包含硅、锗和硼的第二层构成。
10.根据权利要求1所述的晶体管，其中，所述一个或多个附加层中的锗含量从最接近所述一个或多个层的部分到最接近所述区域的部分增大。
11.根据权利要求1所述的晶体管，其中，所述一个或多个层在所述主体和所述区域之间的部分的厚度与所述一个或多个层在下方的衬底和所述区域之间的部分的厚度基本相同。
12.根据权利要求11所述的晶体管，其中，基本相同包括厚度差在1纳米内。
13.根据权利要求1所述的晶体管，其中，所述晶体管包括以下各项中的一项或多项：平面构造、鳍式构造、fin-FET构造、三栅极构造、纳米线构造、纳米带构造或者栅极全环绕构造。
14.一种包括权利要求1所述的晶体管的互补金属氧化物半导体(CMOS)器件。
15.一种包括权利要求1所述的晶体管的计算系统。
16.一种晶体管，包括：
包括硅的主体；
包括硅、锗和硼的区域，其中所述区域是源极区域或漏极区域中的一个；
一个或多个层，所述一个或多个层在所述主体与所述区域之间，所述一个或多个层包括碳，所述一个或多个层具有渐变的碳含量，使得最接近所述主体的层包括最高的碳含量百分比且最接近所述区域的层包括最低的碳含量百分比；以及
一个或多个附加层，所述一个或多个附加层在所述一个或多个层和所述区域之间，其中，所述一个或多个附加层包括硅、锗和硼。
17.根据权利要求16所述的晶体管，其中，所述主体是鳍状物、纳米线或纳米带中的一种。
18.一种形成晶体管的方法，所述方法包括：
提供包括硅的主体；
靠近所述主体形成一个或多个层，所述一个或多个层包括碳；以及
靠近所述一个或多个层形成一个区域，使得所述一个或多个层位于所述主体和所述区域之间，所述区域包括硅和硼，
所述方法还包括在所述一个或多个层与所述区域之间形成一个或多个附加层，其中，所述一个或多个附加层包括硅、锗和硼，
其中，所述一个或多个层具有渐变的碳含量，使得最接近所述主体的层包括最高的碳含量百分比且最接近所述区域的层包括最低的碳含量百分比。
19.根据权利要求18所述的方法，其中所述主体还包括磷或砷中的至少一种。
20.根据权利要求18所述的方法，其中，所述一个或多个层包括包含至少20原子％的碳的单层。
21.根据权利要求18所述的方法，其中，所述一个或多个层包括包含至多5原子％的碳的单层。
22.根据权利要求18所述的方法，其中，所述一个或多个层在所述主体和所述区域之间的部分的厚度与所述一个或多个层在下方的衬底和所述区域之间的部分的厚度基本相同。
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