KR20120038195A - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

Info

Publication number
KR20120038195A
KR20120038195A KR1020100099825A KR20100099825A KR20120038195A KR 20120038195 A KR20120038195 A KR 20120038195A KR 1020100099825 A KR1020100099825 A KR 1020100099825A KR 20100099825 A KR20100099825 A KR 20100099825A KR 20120038195 A KR20120038195 A KR 20120038195A
Authority
KR
South Korea
Prior art keywords
silicon
layer
doped
gate
buffer layer
Prior art date
Application number
KR1020100099825A
Other languages
English (en)
Inventor
박금석
이승훈
이병찬
강상범
박홍범
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100099825A priority Critical patent/KR20120038195A/ko
Priority to US13/271,615 priority patent/US20120091469A1/en
Publication of KR20120038195A publication Critical patent/KR20120038195A/ko
Priority to US14/287,546 priority patent/US20140287564A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

반도체 소자 및 이의 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 반도체 소자는, 제1 표면과 상기 제1 표면의 양측에서 리세스된 제2 표면을 구비하는 기판, 상기 제1 표면 상에 형성된 게이트 절연막 및 게이트 전극을 포함하는 게이트 패턴, 상기 제2 표면 상에 형성된 탄소가 도핑된 실리콘 버퍼층, 및 상기 실리콘 버퍼층 상에 상기 게이트 절연막의 상부보다 높게 에피택셜 성장시킨 n형 도펀트 또는 p형 도펀트가 도핑된 소스 영역 및 드레인 영역을 포함한다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and manufacturing method thereof}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 보다 구체적으로 ultra shallow junction을 갖는 반도체 소자 및 이의 제조 방법에 관한 것이다.
최근 반도체 소자는 고집적화에 따라 점점 스케일 다운되고 있으며, 반도체 소자의 스케일 다운이 심화되면서 칩(chip)안에 트랜지스터를 최대한 집적시킬 수 있는 방안이 연구되고 있다.
모스 트랜지스터는 반도체 소자의 개별 소자(discrete device)로 널리 채택되고 있는 소자이다. 최근에 모스 트랜지스터는 스케일 다운을 위해 ultra shallow junction을 취하고 있으며, ultra shallow junction을 위해 상승된 소스/드레인(elevated source/drain, ESD) 구조가 제안되었다. 그러나, 상승된 소스/드레인 구조의 경우 도펀트(dopant)의 확산(diffrusin)으로 정확한 접합 깊이(junction depth)를 구현하기 어려우며, 게이트 높이와의 관계로 인해 소스/드레인의 두께 조절에도 한계가 있다. 또한, 도펀트의 측면 확산에 의해 채널 길이가 감소되고 이에 따른 쇼트 채널 효과(short channel effect)로 소자 특성이 열화될 수 있다.
본 발명이 해결하려는 과제는, 도펀트의 확산을 조절하여 쇼트 채널 효과가 개선된 ultra shallow junction을 갖는 반도체 소자를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 상기 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자는,
제1 표면과 상기 제1 표면의 양측에서 리세스된 제2 표면을 구비하는 기판, 상기 제1 표면 상에 형성된 게이트 절연막 및 게이트 전극을 포함하는 게이트 패턴, 상기 제2 표면 상에 형성된 탄소가 도핑된 실리콘 버퍼층, 및 상기 실리콘 버퍼층 상에 상기 게이트 절연막의 상부보다 높게 에피택셜 성장시킨 n형 도펀트 또는 p형 도펀트가 도핑된 소스 영역 및 드레인 영역을 포함한다.
상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 반도체 소자는, 제1 표면과 상기 제1 표면의 양측에서 리세스된 제2 표면을 구비하는 기판, 상기 제1 표면 상에 형성된 게이트 절연막 및 게이트 전극을 포함하는 게이트 패턴, 상기 제2 표면 상에 형성된 탄소가 도핑된 실리콘 버퍼층, 상기 실리콘 버퍼층 상에 에피택셜 성장시킨 n형 도펀트 또는 p형 도펀트가 도핑된 소스 영역 및 드레인 영역, 및 상기 소스 영역 및 드레인 영역 상에 상기 게이트 절연막의 상부보다 높게 에피택셜 성장시킨 n형 도펀트 또는 p형 도펀트가 도핑된 에피택셜 실리콘층을 포함한다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 기판 상에 게이트 절연막 및 게이트 전극을 포함하는 게이트 패턴과 상기 게이트 패턴 측벽에 배치되는 게이트 스페이서를 형성하는 단계, 상기 게이트 패턴과 상기 게이트 스페이서 양측의 기판을 식각하여 리세스된 표면을 형성하는 단계, 상기 리세스된 표면 상에 탄소가 도핑된 실리콘 버퍼층을 형성하는 단계, 및 상기 실리콘 버퍼층 상에 선택적 에피택셜 성장으로 n형 도펀트 또는 p형 도펀트가 도핑된 소스 영역 및 드레인 영역을 형성하는 단계를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 반도체 소자는 ultra shallow junction구조를 취하고 있어 스케일 다운에 유리하다.
본 발명의 반도체 소자는 도펀트의 확산이 조절되어 정확한 junction depth를 구현할 수 있으며, 쇼트 채널 효과로 인해 소자 특성이 열화되는 것을 개선할 수 있다.
본 발명의 반도체 소자는 도펀트의 과다 확산을 방지하므로 도펀트의 과다 확산에 의한 누설 전류(leakage current)를 감소시킬 수 있다.
본 발명의 반도체 소자는 이온 주입 공정의 생략이 가능하여 이온 주입에 의한 결정 구조의 손상을 방지할 수 있을 뿐만 아니라 도펀트의 확산이 감소될 수 있다.
본 발명의 반도체 소자는 소스/드레인층의 상부에 도펀트가 도핑된 실리콘층을 더 포함하여 접촉 저항을 낮출 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 공정 순서도이다.
도 4 내지 도 8은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 공정 단계별 단면도이다.
도 9는 반도체 소자의 구조에 따른 누설 전류의 정도를 측정한 결과이다.
도 10은 선택적 에피택셜 성장에 의해 도핑된 인의 전체 농도와 활성화된(activated) 인의 농도를 나타낸 결과이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 도 1을 참조하여 본 발명의 일 실시예에 따른 반도체 소자(100)에 대해 설명한다. 도 1은 본 발명의 일 실시예에 따른 반도체 소자(100)의 단면도를 나타낸다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(100)는 기판(110), 게이트 패턴(120), 게이트 스페이서(124), 실리콘 버퍼층(131), 소스 영역(132) 및 드레인 영역(133)을 포함한다.
기판(110)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 저마늄(SiGe) 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등이 될 수 있다. 또한, 도면에는 도시하지 않았으나, p형 또는 n형 불순물이 도핑되어 있는 p형 웰 또는 n형 웰을 포함할 수 있다.
기판(110)은 도 1에 도시된 바와 같이 소자분리막(140)에 의해 활성 영역과 비활성 영역으로 구분될 수 있다. 반도체 소자는 소자분리막(140)에 의해 정의된 상기 활성 영역 상에 형성된다. 소자분리막(140)은 STI(Shallow Trench Isolation; STI) 또는 FOX(Field OXide; FOX)로 형성될 수 있다.
기판(110)내 소자분리막(140)에 의해 정의된 활성 영역은 제1 표면(111a)과 제2 표면(111b, 111c)으로 구획된다. 제1 표면(111a)은 상부에 후술할 게이트 패턴(120)이 형성되고 하부에 채널이 형성되는 곳이다. 제2 표면(111b, 111c)은 제1 표면(111a)의 양측으로부터 기판(110)이 리세스되어 (recessed) 형성된다. 구체적으로, 제2 표면(111b, 111c)은 제1 표면(111a)의 양측으로부터 기판(110)이 10 nm 내지 50 nm 의 깊이로 리세스되어 형성될 수 있다. 상기 범위로 리세스되는 경우에 쇼트 채널 효과 및 누설 전류를 감소시킬 수 있으며, 리세스된 영역에 소스 및 드레인을 형성하여 shallow juncion을 형성할 수 있고, 채널의 길이가 길어지는 것을 막을 수 있다.
게이트 패턴(120)은 제1 표면(111a) 상에 형성되며, 게이트 절연막(121), 게이트 전극(122) 및 하드마스크막(123)이 순차적으로 적층된 구조를 가질 수 있다. 도 1은 게이트 절연막(121), 게이트 전극(122) 및 하드마스크막(123)을 포함하는 게이트 패턴(120)을 예시하고 있으나, 당업자의 필요에 따라 하드마스크막(123)은 생략될 수 있다.
게이트 절연막(121)은 제1 표면(111a) 상에 형성되며, 예를 들어, 실리콘 산화막(SiOx), 실리콘 산질화막(SiON), 티타늄 산화막(TiOx) 및 탄탈륨 산화막(TaOx) 등의 절연 물질로 형성될 수 있다.
게이트 전극(122)은 도전체로써, n형 또는 p형 불순물이 도핑된 폴리실리콘막, 금속막, 금속 실리사이드막, 또는 금속 질화막 등이 하나 이상 적층된 구조를 가질 수 있다. 게이트 전극(122)에 포함된 금속은 예를 들어, 텅스텐(W), 코발트(Co), 니켈(Ni), 티타늄(Ti), 탄탈늄(Ta) 등일 수 있으나, 이에 한정되는 것은 아니다. 하드마스크막(123)은 게이트 전극(122)의 상부에 절연 물질로 형성될 수 있다.
게이트 스페이서(124)는 게이트 패턴(120)의 측벽에 형성되어 게이트 전극(122)의 측면을 보호한다. 게이트 스페이서(124)는 산화막, 질화막 또는 산화막과 질화막의 이중 구조일 수 있다. 도 1은 게이트 스페이서(124)가 산화막(124a)과 질화막(124b)의 이중 구조인 경우를 예시한다. 산화막(124a)은 게이트 패턴(120)의 측벽에서 기판(110)의 활성 영역까지 연장되어 형성될 수 있다. 질화막(124b)은 게이트 패턴(120)의 측벽에 산화막(124a)의 전면을 덮으면서 형성된다.
실리콘 버퍼층(131)은 기판(110)이 제2 표면(111b, 111c) 상에 형성된다. 실리콘 버퍼층(131)은 후술할 소스 영역(132) 및 드레인 영역(133)에 도핑된 도펀트의 확산(diffusion)을 막아 접합 깊이(junction depth)를 정확하게 조절하는 역할을 하며, 도펀트의 확산으로 인한 누설 전류(current leakage)를 감소시킨다. 또한, 실리콘 버퍼층(131)은 측면으로의 도펀트의 확산을 방지하여 punch through 현상 및 쇼트 채널 효과(short channel effect)로 소자 특성이 열화되는 현상을 개선할 수 있다.
실리콘 버퍼층(131)은 탄소를 포함하는 물질로 형성될 수 있으며, 구체적으로는 탄소가 도핑된 실리콘으로 형성될 수 있다. 탄소가 도핑되지 않은 실리콘층의 경우 격자구조의 mismatch로 인한 stacking fault의 생성을 방지하거나 소스 영역 및 드레인 영역의 에피택설 성장시 abnormal growth를 방지하는 역할을 하는 것에 그치나 본 실시예의 실리콘 버퍼층(131)은 탄소가 도핑되어 있어 소스 영역(132) 및 드레인 영역(133) 내에 존재하는 도펀트의 확산을 억제하는 역할도 수행한다.
실리콘 버퍼층(131)은 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG) 또는 실리콘에 탄소를 이온 주입(ion implantation)하는 방법 등으로 형성될 수 있으나, 바람직하게는 선택적 에피택셜 성장시킨 실리콘 카바이드(silicon carbide, SiC)를 포함하는 물질로 형성될 수 있다. 또한, 실리콘 버퍼층(131)은 1 nm 내지 20 nm의 두께로 선택적 에피택셜 성장시킬 수 있다. 상기 범위의 두께로 에피택셜 성장시키는 경우 도펀트의 확산을 효과적으로 막아 정확한 junction depth를 구현할 수 있으며, 채널 영역에 신장성 스트레스(tensile stress)를 인가하여 캐리어의 이동도를 향상시킬 수 있다.
소스 영역(132) 및 드레인 영역(133)은 실리콘 버퍼층(131) 상에 형성되며, 도 1에 도시된 바와 같이 게이트 절연막(121)의 상부보다 높게 형성될 수 있다. 소스 영역(132) 및 드레인 영역(133)이 게이트 절연막(121)의 상부보다 높게 형성되는 상승된 소스 드레인(elevated source drain) 구조를 갖는 경우 ultra shallow junction을 형성할 수 있다.
구체적으로, 소스 영역(132) 및 드레인 영역(133)은 그 상부가 게이트 절연막(121)의 상부보다 20 nm 이상 높게 형성되는 한편, 게이트 전극(122)의 상부보다는 낮게 형성될 수 있다. 소스 영역(132) 및 드레인 영역(133)의 상부가 게이트 절연막(121)의 상부보다 20 nm 이상 높게 형성되는 경우 salicide 공정 후 contact 공정 진행 ultra shallow junction과 접촉하는 것을 막아 안정된 트랜지스터를 형성할 수 있다.
소스 영역(132) 및 드레인 영역(133)은 선택적 에피택셜 성장시킨 n형 도펀트 또는 p형 도펀트가 도핑된 실리콘을 포함하는 물질로 채워질 수 있다.
구체적으로 예를 들어, NMOS의 경우 소스 영역(132) 및 드레인 영역(133)은 실리콘을 포함하는 물질을 선택적 에피택셜 성장시키면서 동시에 인(P)과 같은 n형 도펀트를 도핑시켜 형성될 수 있다. PMOS의 경우 실리콘을 포함하는 물질을 선택적 에피택셜 성장시킴과 동시에 붕소(boron)와 같은 p형 도펀트를 도핑시켜 형성될 수 있다. 보다 구체적으로, NMOS의 경우 실리콘의 소스 가스와 인의 소스 가스를 동시에 주입하면서 선택적 에피택셜 성장시켜 인이 도핑된 소스 영역(132) 및 드레인 영역(133)을 얻을 수 있으며, PMOS의 경우 실리콘의 소스 가스와 저마늄(Ge) 소스 가스 및 붕소의 소스 가스를 동시에 주입하여 선택적 에피택셜 성장시켜 실리콘 저마늄(SiGe)에 붕소가 도핑된 소스 영역(132) 및 드레인 영역(133)을 형성할 수 있다. 상기 실리콘 저마늄은 채널에 압축 응력(compressive stress)을 인가하여 정공(hole)의 이동도를 증가시키므로 PMOS소자에 적용된다.
소스 영역(132) 및 드레인 영역(133)에 도핑되는 불순물의 농도는 n형 도펀트인 인의 경우 1E19 내지 1E21 atoms/cc 일 수 있다. 1E19 atoms/cc이상의 농도로 도핑되는 경우 저항을 줄여 전류의 흐름을 증가시킬 수 있으며, 1E21 atoms/cc이하의 농도로 도핑되는 경우 불순물의 확산이 줄어 누설 전류를 감소시킬 수 있다.
이와 같은 소스 영역(132)과 드레인 영역(133)의 사이에는 전류가 흐르는 채널이 형성된다.
실리콘 버퍼층(131)과 소스 영역(132) 및 드레인 영역(133)은 인-시츄(in-situ)로 형성된다. 즉, 선택적 에피택설 성장으로 실리콘 버퍼층(131)을 형성한 후 인-시츄로 동일 챔버(chamber)내에서 소스 가스를 변경하여 소스 영역(132) 및 드레인 영역(133)의 선택적 에피택셜 성장을 진행시킨다. 인-시츄로 진행되므로 공정이 간편하고 불순물의 유입을 방지할 수 있다.
이어서, 도 2를 참조하여 본 발명의 다른 실시예에 따른 반도체 소자(200)에 대해 설명한다. 도 2는 본 발명의 다른 실시예에 따른 반도체 소자(200)의 단면도를 나타낸 것이다. 설명의 편의상, 도 1 에서 설명한 실시예에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 그 설명은 생략한다.
도 2를 참조하면, 본 실시예의 반도체 소자(200)는 기판(110), 게이트 패턴(120), 게이트 스페이서(124), 실리콘 버퍼층(131), 소스 영역(232), 드레인 영역(233) 및 에피택셜 실리콘층(234)을 포함한다. 본 실시예의 반도체 소자(200)는 에피택셜 실리콘층(234)이 형성된 점을 제외하고는 이전 실시예의 반도체 소자(100)와 기본적으로 동일한 구조를 갖는다. 따라서, 이하에서는 이를 중심으로 설명한다.
소스 영역(232) 및 드레인 영역(233)은 실리콘 버퍼층(131) 상에 선택적 에피택셜 성장으로 형성될 수 있으며, 제1 표면(111a)과 동일한 높이까지 에피택셜 성장되거나 게이트 절연막(131)의 상부보다 낮은 위치까지 선택적 에피택셜 성장될 수 있다. 본 실시예의 반도체 소자(200)는 에피택셜 실리콘층(234)을 더 포함하므로 소스 영역(232) 및 드레인 영역(233)이 이전 실시예의 반도체 소자(100)와 같이 게이트 절연막(131)의 상부보다 높게 형성될 필요가 없다.
에피택셜 실리콘층(234)은 소스 영역(232) 및 드레인 영역(233) 상에 게이트 절연막(121)의 상부보다 높게 형성될 수 있다. 구체적으로는 게이트 절여막(121)의 상부보다 20 nm 이상 높으면서 게이트 전극(122)의 상부보다는 낮게 형성될 수 있다.
에피택셜 실리콘층(234)은 선택적 에피택셜 성장시킨 n형 도펀트 또는 p형 도펀트가 도핑된 실리콘으로 형성될 수 있으며, 소스 영역(132) 및 드레인 영역(133)과 동일한 물질로 채워질 수 있다. 구체적으로, NMOS의 경우 실리콘에 n형 도펀트인 인을 도핑하면서 선택적 에피택셜 성장시켜 형성할 수 있으며, PMOS의 경우 실리콘 저마늄층을 선택적 에피택셜 성장시키면서 p형 도펀트인 붕소를 도핑시켜 형성할 수 있다. 이 때, 에피택셜 실리콘층(234)의 도펀트의 농도는 소스 영역(132) 및 드레인 영역(133)의 도펀트의 농도와 동일하거나 높을 수 있으며, 바람직하게는 접촉 저항을 낮춰 전류의 흐름을 증가시키기 위해 에피택셜 실리콘층(234)의 도펀트의 농도는 소스 영역(132) 및 드레인 영역(133)의 도펀트의 농도보다 높을 수 있다.
에피택셜 실리콘층(234)은 당업자의 필요에 따라 도펀트의 농도를 달리하여 다층으로 형성될 수 있다.
이하, 도 3 및 도 4 내지 도 8을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 대하여 설명한다. 도 3은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 공정순서도이며, 도 4 내지 도 8은 본 발명의 일실시예에 따른 반도체 소자의 제조 과정을 순차적으로 나타낸 도면들이다. 이하 제조 방법 설명 시, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 형성될 수 있는 공정에 대해서는 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다.
도 3을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은 게이트 패턴 형성 단계(S10), 리세스 단계(S20), 버퍼층 형성 단계(S30), 소스 영역 및 드레인 영역 형성 단계(S40) 및 에피택셜 실리콘층 형성 단계(S50)를 포함한다.
도 4를 참조하면, 게이트 패턴 형성 단계(S10)는 기판(110)상에 게이트 절연막(121), 게이트 전극(122) 및 하드마스크막(123)이 적층된 구조로 게이트 패턴(120)을 형성하는 단계이다.
구체적으로, 기판(110) 상에 게이트 절연막용 절연막, 게이트 전극용 도전막 및 하드마스크막용 절연막을 차례로 증착한 후 통상의 방법으로 패터닝하여, 게이트 절연막(121), 게이트 전극(122) 및 하드마스크막(123)이 순차적으로 적층된 게이트 패턴(120)을 형성하는 단계이다. 당업자의 필요에 따라 하드마스크막(123)은 생략할 수 있다.
기판(110)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등이 될 수 있다. 또한, 반도체 기판(100)으로는 P형 기판 또는 N형 기판이 사용될 수 있다. 도면에는 도시하지 않았으나, p형 또는 n형 불순물이 도핑되어 있는 p형 웰 또는 n형 웰을 포함할 수 있다.
게이트 절연막(121) 및 하드마스크막(123)은 실리콘 산화막(SiOx), 실리콘 산화질화막(SiON), 티타늄 산화막(TiOx) 또는 탄탈륨 산화막(TaOx) 등으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 게이트 전극(122)은 도전체로써, n형 또는 p형 불순물이 도핑된 폴리실리콘막, 금속막, 금속 실리사이드막, 또는 금속 질화막 등이 하나 이상 적층된 구조를 가질 수 있다. 게이트 전극(120)에 포함된 금속은 예를 들어, 텅스텐(W), 코발트(Co), 니켈(Ni), 티타늄(Ti), 탄탈늄(Ta) 등일 수 있다.
게이트 절연막(121), 게이트 전극(122) 및 하드마스크막(123)은 화학 기상 증착법 또는 스퍼터링(sputtering)의 방법으로 순차적으로 증착할 수 있으나, 이에 한정되는 것은 아니다.
본 실시예에서는 구체적으로 도시하지 않았으나, 게이트 패턴(120)을 형성하기 전에 기판(110)상에 활성 영역과 비활성 영역을 정의하는 소자분리막(140)을 형성할 수 있다. 소자분리막(140)은 STI(Shallow Trench Isolation) 또는 FOX(Field OXide)로 형성할 수 있다.
상기와 같이 게이트 패턴(120)을 형성한 후, 이어서 게이트 패턴(120)을 보호하기위해 게이트 패턴(120)의 측벽에 게이트 스페이서(124)를 형성한다. 게이트 스페이서(124)는 산화막, 질화막 또는 산화막(124a) 및 질화막(124b)의 이중 구조로 형성될 수 있다. 산화막(124a)은 산화 공정으로 게이트 패턴(120)의 측벽에서 반도체 기판(110)의 활성 영역까지 연장되어 형성될 수 있다. 이어서, 게이트 패턴(120) 및 산화막(124a)이 형성된 결과물의 전면에 절연 물질을 화학 기상 증착(Chemical Vapor Deposition; CVD) 등의 방법으로 증착하고 이를 이방성 식각하여 질화막(124a)를 형성한다.
도 5를 참조하면, 리세스 단계(S20)는 게이트 패턴(120) 및 게이트 스페이서(124)를 식각 마스크로 기판(110)을 식각하여 트렌치를 형성하는 단계이다.
구체적으로, 게이트 패턴(120) 및 게이트 스페이서(124)를 식각 마스크로 게이트 패턴(120) 및 게이트 스페이서(124)의 양측의 기판을 소정 깊이로 등방성(isotropic) 식각 또는 이방성(anisotropic) 식각하여 트렌치를 형성하는 단계이다. 이 때, 식각 가스로는 O2, CF4, Cl2 등을 조합하여 사용할 수 있다. 깊이는 10 내지 50 nm로 식각할 수 있다.
이와 같은 식각에 의해 기판(110)은 리세스되지 않고 상부에 게이트 패턴(120)이 형성되는 제1 표면(111a)과 리세스된 제2 표면(111b, 111c)을 갖게 된다. 리세스된 제2 표면(111b, 111c)은 소스 영역(132) 및 드레인 영역(133)이 형성될 영역이며, 상부에 게이트 패턴(120)이 형성된 제1 표면(111a)의 하부에는 채널 영역이 형성된다.
도 6을 참조하면, 버퍼층 형성 단계(S30)는 리세스된 제2 표면(111b, 111c) 상에 에피택셜 성장으로 탄소가 도핑된 실리콘 버퍼층(131)을 형성하는 단계이다.
구체적으로, 리세스된 제2 표면(111b, 111c)을 세정을 위해 HF 등의 용액으로 전처리하고 400~650 ℃의 온도에서 SiH3CH3와 CH4 또는 C2H6 가스 등을 공급하여 선택적 에피택셜 성장으로 탄소가 도핑된 실리콘층을 형성하는 단계이다. 이와 같은 방법으로 리세스된 제2 표면(111b, 111c) 상에 실리콘 카바이드로 이루어진 실리콘 버퍼층(131)이 형성될 수 있으며, 실리콘 버퍼층(131)은 1 내지 20 nm의 두께로 형성될 수 있다.
실리콘 버퍼층(131)은 소스 영역 및 드레인 영역에 존재하는 도펀트의 과도한 확산을 방지하여 쇼트 채널 효과를 개선하는 역할을 하며, 도펀트의 확산으로 인해 junction depth가 증가하는 것을 방지한다. 또한, 실리콘 버퍼층(131)은 에피택셜 성장으로 탄소가 도핑되면서 형성되므로, 이온 주입 등의 공정으로 형성되는 경우보다 공정이 간편할 뿐만 아니라 실리콘의 격자 구조의 손상 등이 감소되어 도펀트의 확산을 더욱 효과적으로 억제할 수 있다.
도 7을 참조하면, 소스 영역 및 드레인 영역 형성 단계(S40)는 실리콘 버퍼층(131)상에 에피택셜 성장으로 도펀트가 포함된 실리콘층을 형성하는 단계이다.
구체적으로, 실리콘 버퍼층(131)상에 선택적 에피택셜 성장으로 n형 도펀트 또는 p형 도펀트가 도핑된 실리콘층 또는 실리콘 저마늄층을 형성하는 단계이다. 보다 구체적으로, NMOS의 경우에는 실리콘 버퍼층(131)상에 Si의 소스로 Si2H6, SiH4, SiH2Cl2 또는 Si3H8 가스를 사용하고, n형 도펀트의 소스로 PH3 등을 사용하여 저압 화학 기상 증착법(LPCVD) 또는 고진공 화학 기상증착법(UHVCVD)을 이용한 선택적 에피택셜 성장으로 n형 도펀트가 도핑된 실리콘층을 형성한다. PMOS의 경우에는 Si의 소스로 Si2H6, SiH4, SiH2Cl2 또는 Si3H8 가스를 사용하고, Ge의 소스로 GeH4 가스를 사용하며, B2H6 가스를 도펀트 가스로 사용하여 선택적 에피택셜 성장으로 p형 도펀트가 도핑된 실리콘 저마늄층을 형성한다. 이 때, 선택적 에피택셜 성장은 400 내지 650 ℃의 온도에서, 에칭 가스로 HCl가스를 사용하여 진행될 수 있다.
이와 같은 소스 영역(132) 및 드레인 영역(133)을 형성하기 위한 선택적 에피택셜 성장은 실리콘 버퍼층(131)을 형성하는 선택적 에피택셜 성장과 인-시츄로 진행된다. 구체적으로, SiH3CH3와 CH4 또는 C2H6 가스 등을 공급하여 선택적 에피택셜 성장으로 실리콘 카바이드층을 형성한 후, 동일 챔버내에서 소스 가스의 종류를 바꿔 선택적 에피택셜 성장을 진행하여 도펀트가 도핑된 실리콘층 또는 실리콘 저마늄층을 형성한다.
또한, 소스 영역(132) 및 드레인 영역(133)은 선택적 에피택셜 성장으로 제1 표면(111a)과 동일한 높이로 형성되거나 또는 게이트 절연막(121)보다 높게 형성될 수 있으며, 도 7은 제1 표면(111a)과 동일한 높이로 형성된 경우를 예시한다.
상술한 바와 같이 소스 영역(132) 및 드레인 영역(133)의 도펀트가 에피택셜 공정에서 인-시츄로 도핑되므로 도펀트를 ion implantation 등과 같은 후속 공정으로 주입할 필요가 없어 공정이 간편하다. 또한, 도펀트가 ion implantation으로 주입되는 경우에 격자구조의 손상을 가져오며 불순물의 확산 현상이 더 심화될 수 있으나, 에피택셜 성장으로 도입되는 경우에 격자구조의 손상을 가져오지 않아 불순물의 확산을 억제하는 효과를 가져올 수 있다.
도 8을 참조하면, 에피택셜 실리콘층 형성 단계(S50)는 소스 영역(132) 및 드레인 영역(133) 상에 에피택설 성장으로 게이트 절연막(121)의 상부보다 높은 위치까지 n형 도펀트 또는 p형 도펀트가 도핑된 실리콘층(234)을 형성하는 단계이다.
구체적으로는 소스 영역(132) 및 드레인 영역(133) 상에 소스 영역(132) 및 드레인 영역(133) 형성 단계(S40)와 동일한 방법으로 n형 도펀트 또는 p형 도펀트가 도핑된 실리콘층(234)을 형성하는 단계이다.
이 때, 에피택셜 실리콘층(234)의 n형 도펀트 및 p형 도펀트의 농도는 소스 영역(132) 및 드레인 영역(133)의 도펀트의 농도보다 높은 것이 바람직하다. 에피택설 실리콘층(234)의 도펀트의 농도가 소스 영역(132) 및 드레인 영역(133)의 도펀트의 농도보다 높은 경우 접촉 저항을 감소시킬 수 있다.
또한, 에피택셜 실리콘층(234)은 게이트 절연막(121)의 상부보다 높게 형성될 수 있다. 에피택셜 실리콘층(234)이 게이트 절연막(121)의 상부보다 높은 위치로 형성되어야 ultra shallow junction을 형성하기에 바람직하다.
당업자의 필요에 따라 에피택셜 실리콘층 형성 단계(S50)는 생략할 수 있다. 에피택셜 실리콘층 형성 단계(S50)를 생략하는 경우 소스 영역 및 드레인 영역 형성 단계(S40)에서 소스 영역(132) 및 드레인 영역(133)은 게이트 절연막(121)의 상부보다 높게 형성된다. 반면에, 에피택셜 실리콘층(234)을 형성하는 경우 소스 영역(132) 및 드레인 영역(133)은 제1 표면(111a)과 동일한 높이로 형성되어도 무방하며, 에피택셜 실리콘층(234)이 게이트 절연막(121)의 상부보다 높게 형성된다.
이하, 실험예를 통하여 본 발명의 효과를 보다 구체적으로 설명한다. 이는 본 발명의 설명을 위한 것일 뿐, 이로 인해 본 발명의 범위가 제한되지 않는다.
< 평가예 1> 누설 전류의 정도의 평가
실리콘 기판을 리세스하여 리세스된 표면 상에 선택적 에피택설 성장으로 인이 도핑된 소스 영역 및 드레인 영역을 형성한 NMOS를 제조하였다. 이 때, 실리콘 기판의 리세스된 깊이, 게이트 절연막 기준으로 overgrwth된 높이 및 에피택설 성장으로 탄소가 도핑된 실리콘 버퍼층을 형성 여부는 하기 표 1과 같다. 소스 및 드레인 영역에 도핑된 인의 농도는 5E19~5E20이다. 이와 같이 제조된 반도체 소자의 여러 지점에서의 상대적 전류의 분포를 측정하여 전류가 누설되는 정도를 관찰하였다. 이의 결과는 도 9에 나타내었다.
비교예 1 비교예 2 실시예 1
recess 된 깊이(nm) 0 20 20
overgrowth 높이(nm) 20 20 20
실리콘 버퍼층 형성 여부 × × ○
도 9에 나타난 바와 같이, 기판을 20 nm의 깊이로 리세스하여 소스 영역 및 드레인 영역을 형성하는 경우(비교예 2)는 리세스하지 않고 소스 및 드레인 영역을 형성하는 경우(비교예 1)보다 누설 전류의 정도가 적었으나 상당한 정도로 누설되고 있음을 알 수 있다. 그러나, 본 발명의 일 실시예에 따른 반도체 소자와 같이 20 nm로 기판을 리세스함과 동시에 탄소를 도핑한 실리콘 버퍼층을 포함하는 경우(실시예 1) 누설 전류가 현저히 감소하였다.
누설 전류가 크다는 것은 contact 공정시 salicide 공정이 취약하고 도펀트의 확산이 과다하다는 것을 의미하는 것으로, 탄소가 포함된 버퍼층을 형성하는 경우 도펀트의 확산을 억제할 수 있으며, 본 발명과 같이 리세스후 탄소가 포함된 버퍼층을 형성하는 경우 도펀트의 확산이 가장 감소됨을 알 수 있다.
< 평가예 2> 선택적 에피택셜 성장에 다른 인의 농도
도 1과 같은 형태의 NMOS를 형성시, 소스 영역 및 드레인 영역의 도펀트인 인을 선택적 에피택셜 성장으로 도핑한 경우(실험예 1) 및 선택적 에피택셜 성장으로 도핑 후 후속 공정으로 열처리한 경우(실험예 2, 실험예 3) 등에 대하여 도핑된 전체 인의 농도 및 활성화된(activated) 인의 농도를 측정하였다. 그 결과는 도 10과 같다.
소스 영역 및 드레인 영역 형성시 선택적 에피택셜 공정으로 실리콘층에 인을 주입시키는 경우 활성화된 인의 농도가 1E20 atoms/cc인 정도가 되어야 별도의 이온 주입 공정이 필요치 않게 된다. 도 10에 의하면, 선택적 에피택셜 성장으로 인을 도핑시키는 경우에도 1E20 정도의 농도로 인이 도핑되므로 NMOS를 형성하는데 적합하도록 인의 농도를 유지할 수 있음을 알 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 기판 111a: 제1 표면
111b, 111c: 제2 표면 120: 게이트 패턴
121: 게이트 절연막 122: 게이트 전극
123: 하드마스크막 124: 스페이서
131: 실리콘 버퍼층 132: 소스 영역
133: 드레인 영역 134: 에피택셜 실리콘층
140: 소자분리막

Claims (21)

  1. 제1 표면과 상기 제1 표면의 양측에서 리세스된 제2 표면을 구비하는 기판;
    상기 제1 표면 상에 형성된 게이트 절연막 및 게이트 전극을 포함하는 게이트 패턴;
    상기 제2 표면 상에 형성된 탄소가 도핑된 실리콘 버퍼층; 및
    상기 실리콘 버퍼층 상에 상기 게이트 절연막의 상부보다 높게 에피택셜 성장된 n형 도펀트 또는 p형 도펀트가 도핑된 소스 영역 및 드레인 영역을 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 실리콘 버퍼층이 선택적 에피택셜 성장시킨 실리콘 카바이드로 형성된 반도체 소자.
  3. 제1 항에 있어서,
    상기 실리콘 버퍼층의 두께가 1 내지 20 nm인 반도체 소자.
  4. 제1 항에 있어서,
    상기 소스 영역 및 드레인 영역의 상부가 상기 게이트 절연막의 상부보다 높고, 상기 게이트 전극의 상부보다 낮게 형성된 반도체 소자.
  5. 제4 항에 있어서,
    상기 소스 영역 및 드레인 영역의 상부가 상기 게이트 절연막의 상부보다 20 nm 이상 높게 형성된 반도체 소자.
  6. 제1 항에 있어서,
    상기 소스 영역 및 드레인 영역이 선택적 에피택셜 성장으로 형성된 인(P)이 도핑된 실리콘층인 반도체 소자.
  7. 제1 항에 있어서,
    상기 소스 영역 및 드레인 영역이 선택적 에피택셜 성장으로 형성된 붕소가 도핑된 실리콘 저마늄(SiGe)층인 반도체 소자.
  8. 제1 항에 있어서,
    상기 제2 표면이 상기 제1 표면으로부터 10 nm 내지 50 nm로 리세스되어 형성된 반도체 소자.
  9. 제1 표면과 상기 제1 표면의 양측에서 리세스된 제2 표면을 구비하는 기판;
    상기 제1 표면 상에 형성된 게이트 절연막 및 게이트 전극을 포함하는 게이트 패턴;
    상기 제2 표면 상에 형성된 탄소가 도핑된 실리콘 버퍼층;
    상기 실리콘 버퍼층 상에 에피택셜 성장된 n형 도펀트 또는 p형 도 펀트가 도핑된 소스 영역 및 드레인 영역; 및
    상기 소스 영역 및 드레인 영역 상에 상기 게이트 절연막의 상부보다 높게 에피택셜 성장된 n형 도펀트 또는 p형 도펀트가 도핑된 에피택셜 실리콘층을 포함하는 반도체 소자.
  10. 제9 항에 있어서,
    상기 실리콘 버퍼층이 선택적 에피택셜 성장시킨 실리콘 카바이드로 형성된 반도체 소자.
  11. 제9 항에 있어서,
    상기 실리콘 버퍼층의 두께가 1 내지 20 nm인 반도체 소자.
  12. 제9 항에 있어서,
    상기 소스 영역 및 드레인 영역이 선택적 에피택셜 성장으로 형성된 인(P)이 도핑된 실리콘층인 반도체 소자.
  13. 제9 항에 있어서,
    상기 소스 영역 및 드레인 영역이 선택적 에피택셜 성장으로 형성된 붕소가 도핑된 실리콘 저마늄층인 반도체 소자.
  14. 제9 항에 있어서,
    상기 에피택셜 실리콘층의 상부가 상기 게이트 절연막의 상부보다 높고 상기 게이트 전극의 상부보다 낮게 형성된 반도체 소자.
  15. 제14 항에 있어서,
    상기 에피택셜 실리콘층의 상부가 상기 게이트 절연막의 상부보다 20 nm이상 높게 형성된 반도체 소자.
  16. 제9 항에 있어서,
    상기 소스 영역 및 드레인 영역의 상부가 상기 게이트 절연막의 상부보다 낮게 형성된 반도체 소자.
  17. 제9 항에 있어서,
    상기 에피택셜 실리콘층의 도펀트의 농도가 상기 소스 영역 및 드레인 영역의 도펀트의 농도보다 높은 반도체 소자.
  18. 기판 상에 게이트 절연막 및 게이트 전극을 포함하는 게이트 패턴과 상기 게이트 패턴 측벽에 배치되는 게이트 스페이서를 형성하는 단계;
    상기 게이트 패턴과 상기 게이트 스페이서 양측의 기판을 식각하여 리세스된 표면을 형성하는 단계;
    상기 리세스된 표면 상에 탄소가 도핑된 실리콘 버퍼층을 형성하는 단계; 및
    상기 실리콘 버퍼층 상에 선택적 에피택셜 성장으로 n형 도펀트 또는 p형 도펀트가 도핑된 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  19. 제18 항에 있어서,
    상기 소스 영역 및 드레인 영역 상에 상기 게이트 절연막의 상부보다 높게 선택적 에피택셜 성장으로 n형 도펀트 또는 p형 도펀트가 도핑된 에피택셜 실리콘층을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  20. 제18 항에 있어서,
    상기 실리콘 버퍼층이 선택적 에피택셜 성장으로 형성되는 반도체 소자의 제조 방법.
  21. 제18 항에 있어서,
    상기 실리콘 버퍼층, 소스 영역 및 드레인 영역 및 에피택셜 실리콘층이 인-시츄(in-situ)로 형성되는 반도체 소자의 제조 방법.
KR1020100099825A 2010-10-13 2010-10-13 반도체 소자 및 이의 제조 방법 KR20120038195A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020100099825A KR20120038195A (ko) 2010-10-13 2010-10-13 반도체 소자 및 이의 제조 방법
US13/271,615 US20120091469A1 (en) 2010-10-13 2011-10-12 Semiconductor Devices Having Shallow Junctions
US14/287,546 US20140287564A1 (en) 2010-10-13 2014-05-27 Semiconductor Devices Having Shallow Junctions

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100099825A KR20120038195A (ko) 2010-10-13 2010-10-13 반도체 소자 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
KR20120038195A true KR20120038195A (ko) 2012-04-23

Family

ID=45933371

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100099825A KR20120038195A (ko) 2010-10-13 2010-10-13 반도체 소자 및 이의 제조 방법

Country Status (2)

Country Link
US (2) US20120091469A1 (ko)
KR (1) KR20120038195A (ko)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150082027A (ko) * 2014-01-06 2015-07-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20160015783A (ko) * 2014-07-31 2016-02-15 삼성전자주식회사 반도체 장치의 제조 방법
KR20220046845A (ko) * 2020-10-08 2022-04-15 에트론 테크놀로지, 아이엔씨. 누설 전류가 감소되고 온/오프 전류를 조정할 수 있는 트랜지스터 구조체
US11456300B2 (en) 2018-12-10 2022-09-27 Etron Technology, Inc. Unified micro system with memory IC and logic IC
US11616128B2 (en) 2019-04-19 2023-03-28 Etron Technology, Inc. Transistor structure with reduced leakage current and adjustable on/off current
US11869972B2 (en) 2018-11-26 2024-01-09 Etron Technology, Inc. Reduced-form-factor transistor with self-aligned terminals and adjustable on/off-currents and manufacture method thereof

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8394712B2 (en) * 2011-05-05 2013-03-12 International Business Machines Corporation Cavity-free interface between extension regions and embedded silicon-carbon alloy source/drain regions
KR101635028B1 (ko) 2011-12-20 2016-07-01 인텔 코포레이션 소스 및 드레인 스트레서들을 이용하는 변형된 채널 영역 트랜지스터들 및 이를 포함하는 시스템들
US9190471B2 (en) 2012-04-13 2015-11-17 Globalfoundries U.S.2 Llc Semiconductor structure having a source and a drain with reverse facets
US9064796B2 (en) * 2012-08-13 2015-06-23 Infineon Technologies Ag Semiconductor device and method of making the same
CN103681338B (zh) * 2012-09-18 2016-06-08 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
US20150044831A1 (en) * 2013-08-09 2015-02-12 United Microelectronics Corp. Semiconductor process
CN104701164A (zh) * 2013-12-04 2015-06-10 中芯国际集成电路制造(上海)有限公司 半导体器件和半导体器件的制作方法
US9627480B2 (en) * 2014-06-26 2017-04-18 Globalfoundries Inc. Junction butting structure using nonuniform trench shape
DE102015100860A1 (de) 2014-08-22 2016-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Metallunempfindliche Epitaxiebildung
US10263108B2 (en) * 2014-08-22 2019-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-insensitive epitaxy formation
WO2016204782A1 (en) 2015-06-19 2016-12-22 Intel Corporation Carbon-based interface for epitaxially grown source/drain transistor regions
US9871032B2 (en) * 2015-09-09 2018-01-16 Globalfoundries Singapore Pte. Ltd. Gate-grounded metal oxide semiconductor device
DE102016116026B4 (de) 2015-12-29 2024-02-01 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und Herstellungsverfahren
US10163704B2 (en) 2015-12-29 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US9947788B2 (en) * 2016-02-09 2018-04-17 Globalfoundries Inc. Device with diffusion blocking layer in source/drain region
CN107403835B (zh) * 2016-05-19 2021-12-14 联芯集成电路制造(厦门)有限公司 半导体装置及其制作工艺
CN107785313B (zh) * 2016-08-26 2021-06-08 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109087859B (zh) * 2017-06-13 2022-02-08 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN109786249A (zh) * 2017-11-13 2019-05-21 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
KR102512799B1 (ko) 2018-03-07 2023-03-22 삼성전자주식회사 반도체 소자 및 그 제조방법
CN109473469A (zh) * 2018-10-29 2019-03-15 上海华力集成电路制造有限公司 Nmos管及其制造方法
CN110544620A (zh) * 2019-09-06 2019-12-06 上海华力微电子有限公司 硅外延生长方法及半导体结构
CN113937002A (zh) * 2020-07-14 2022-01-14 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
WO2023212325A1 (en) * 2022-04-29 2023-11-02 Cornell University Microwave annealer for semiconductor wafers
CN116646402B (zh) * 2023-07-21 2023-10-17 合肥晶合集成电路股份有限公司 一种半导体器件及其制造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6887762B1 (en) * 1998-11-12 2005-05-03 Intel Corporation Method of fabricating a field effect transistor structure with abrupt source/drain junctions
KR100487564B1 (ko) * 2003-07-07 2005-05-03 삼성전자주식회사 높여진 소오스/드레인 영역을 갖는 반도체 소자 및 그제조방법
KR100642747B1 (ko) * 2004-06-22 2006-11-10 삼성전자주식회사 Ｃｍｏｓ 트랜지스터의 제조방법 및 그에 의해 제조된ｃｍｏｓ 트랜지스터
US7221006B2 (en) * 2005-04-20 2007-05-22 Freescale Semiconductor, Inc. GeSOI transistor with low junction current and low junction capacitance and method for making the same
US7608515B2 (en) * 2006-02-14 2009-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Diffusion layer for stressed semiconductor devices
US8207523B2 (en) * 2006-04-26 2012-06-26 United Microelectronics Corp. Metal oxide semiconductor field effect transistor with strained source/drain extension layer
US7700452B2 (en) * 2007-08-29 2010-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel transistor
US20090108291A1 (en) * 2007-10-26 2009-04-30 United Microelectronics Corp. Semiconductor device and method for fabricating the same
JP2009200090A (ja) * 2008-02-19 2009-09-03 Panasonic Corp 半導体装置及びその製造方法
US7994015B2 (en) * 2009-04-21 2011-08-09 Applied Materials, Inc. NMOS transistor devices and methods for fabricating same
US8598003B2 (en) * 2009-12-21 2013-12-03 Intel Corporation Semiconductor device having doped epitaxial region and its methods of fabrication

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150082027A (ko) * 2014-01-06 2015-07-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20160015783A (ko) * 2014-07-31 2016-02-15 삼성전자주식회사 반도체 장치의 제조 방법
US11869972B2 (en) 2018-11-26 2024-01-09 Etron Technology, Inc. Reduced-form-factor transistor with self-aligned terminals and adjustable on/off-currents and manufacture method thereof
US11456300B2 (en) 2018-12-10 2022-09-27 Etron Technology, Inc. Unified micro system with memory IC and logic IC
US11877439B2 (en) 2018-12-10 2024-01-16 Etron Technology, Inc. Unified micro system with memory IC and logic IC
US11616128B2 (en) 2019-04-19 2023-03-28 Etron Technology, Inc. Transistor structure with reduced leakage current and adjustable on/off current
KR20220046845A (ko) * 2020-10-08 2022-04-15 에트론 테크놀로지, 아이엔씨. 누설 전류가 감소되고 온/오프 전류를 조정할 수 있는 트랜지스터 구조체

Also Published As

Publication number Publication date
US20120091469A1 (en) 2012-04-19
US20140287564A1 (en) 2014-09-25

Similar Documents

Publication Publication Date Title
KR20120038195A (ko) 반도체 소자 및 이의 제조 방법
US9865734B2 (en) Semiconductor device and fabrication method thereof
KR101050405B1 (ko) 스트레인드채널을 갖는 반도체장치 제조 방법
US9881920B2 (en) Semiconductor device and method of manufacturing the same
KR101716113B1 (ko) 반도체 소자 및 이의 제조 방법
KR101369907B1 (ko) 트랜지스터 및 그 제조 방법
KR101023208B1 (ko) 인장 변형된 기판을 구비한 ｍｏｓｆｅｔ 디바이스와 그제조방법
US7402872B2 (en) Method for forming an integrated circuit
US7553717B2 (en) Recess etch for epitaxial SiGe
US7605407B2 (en) Composite stressors with variable element atomic concentrations in MOS devices
US8114727B2 (en) Disposable spacer integration with stress memorization technique and silicon-germanium
TWI387010B (zh) 用於製造電晶體之方法
KR20090008003A (ko) 변형된 채널을 갖는 ｃｍｏｓ 소자 및 이의 제조방법
KR100942965B1 (ko) 스트레인드채널을 갖는 반도체소자 및 그 제조 방법
KR100558011B1 (ko) 전체실리사이드 금속게이트전극을 갖는 모스 트랜지스터의제조방법
US20120077319A1 (en) Method of fabricating semiconductor device using epitaxial blocking layers
US20110306170A1 (en) Novel Method to Improve Performance by Enhancing Poly Gate Doping Concentration in an Embedded SiGe PMOS Process
US9412869B2 (en) MOSFET with source side only stress
US9112054B2 (en) Methods of manufacturing semiconductor devices
KR20010064119A (ko) 선택적 에피택셜 성장법을 적용한 반도체소자 제조방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid