KR100487564B1 - 높여진 소오스/드레인 영역을 갖는 반도체 소자 및 그제조방법 - Google Patents

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Abstract

높여진 소오스/드레인 영역을 갖는 반도체 소자 및 그 제조방법을 제공한다. 이 소자는 기판 상에 형성된 게이트 패턴과, 게이트 패턴의 측벽에 형성된 측벽 스페이서와, 측벽 스페이서의 외벽에 정렬되어 기판이 제거된 리세스 영역을 가진다. 리세스 영역 상에 에피택시얼층이 형성된다. 에피택시얼층은 기판의 표면에 비해 높여진 상부면을 갖는다. 측벽 스페이서 하부의 기판 내에 확장 불순물 영역이 형성되고, 에피택시얼층 및 에피택시얼층 하부의 기판 내에 고농도 불순물 영역이 형성되어 있다. 고농도 불순물 영역은 확장 불순물 영역보다 깊은 접합깊이(junction depth)를 갖는다. 불순물 주입에 의한 에피택시얼 성장 불안정을 방지하기 위하여 확장 불순물 영역을 형성하고, 확장 불순물 영역의 일부분을 화학적 건식식각법을 이용하여 제거한 후 에피택시얼층을 형성한다.

Description

높여진 소오스/드레인 영역을 갖는 반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE HAVING ELEVATED SOURCE/DRAIN REGIONS AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로써, 더 구체적으로 높여진 소오스/드레인 영역을 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자의 크기가 줄어들고, 소자의 집적도가 증가함에 따라 접촉저항과 접합 깊이는 소자의 성능에 매우 중요한 영향을 미친다. 실리사이드층이 형성된 소오스/드레인은 낮은 접촉저항을 제공한다. 그러나 얕은 접합 구조에 실리사이드층을 형성할 경우 누설전류가 증가한다. 얕은 접합과 낮은 접촉저항을 얻기 위해서 제안된 것이 높여진 소오스/드레인 구조이다. 아툴 등의 미합중국 특허번호 6,440,807호(U.S. Patent NO. 6,440,807. Atul C. Ajmera, et al.)는 높여진 소오스/드레인 구조를 개시하고 있다.
도 1 내지 도 3은 미합중국 특허번호 6,440,807호에 개시된 반도체 소자의 제조방법을 나타낸 도면이다.
도 1을 참조하면, 반도체 기판(50) 상에 게이트 절연막(52)과, 상기 게이트 절연막(52) 상에 폴리실리콘층(54)을 형성하고, 상기 폴리실리콘층(54) 측벽에 실리콘질화막으로 이루어진 측벽스페이서(22)(60)를 형성한다. 상기 폴리실리콘층(54) 상부에는 실리콘질화막(56)이 형성되고, 상기 반도체 기판(50) 내에는 소오스/드레인 영역(64)을 형성한다. 상기 소오스/드레인(64)은 통상적으로 이온주입 및 어닐 공정을 이용하여 형성한다.
도 2를 참조하면, 실리콘질화막이 형성되지 않고 노출된 면에 에피택시얼층(62)을 형성한다. 폴리실리콘층(54)의 표면은 실리콘질화막으로 덮여있기 때문에 폴리실리콘층(54) 표면에는 에피택시얼층(62)이 형성되지 않는다.
도 3을 참조하면, 상기 폴리실리콘층(54) 상부의 실리콘질화막(56)을 제거한다.
계속해서 상기 폴리실리콘층(54) 및 상기 에피택시얼층(62) 상에 실리사이드층을 형성하여 접촉저항을 낮출 수 있다.
높여진 소오스/드레인 구조는 기판 상에 기판의 표면보다 높여진 에피택시얼층을 형성하고, 상기 에피택시얼층 상에 실리사이드층을 형성함으로써 얕은 접합 깊이와 낮은 접촉저항을 제공한다. 에피택시얼 성장법은 높여진 소오스/드레인 구조를 형성하는데 매우 유용한 방법이나, 에피택시얼층이 형성될 면에 결함이나 불순물(contamination)이 존재할 경우 에피택시얼층이 성장하지 않거나, 비정상적으로 성장할 수 있다. 이온주입공정에 의해 기판에 불순물이 주입되면 기판의 표면부터 약 200 Å 깊이까지 비정질상태가 보여진다. 이는 높은 도우즈량으로 도핑할 경우 더욱 더 심해지는데 이로 인하여 에피택시얼이 비정상적으로 성장되거나 성장되지 않는 문제가 있다. 특히, P형 불순물이 기판에 주입되면 에피택시얼의 성장이 더욱 더 비정장적으로 이루어질 수 있다.
종래의 방법에 따르면 에피택시얼층은 이온주입공정을 이용하여 불순물이 주입된 기판 상에 형성한다. 이온주입 공정은 가속된 이온을 기판에 입사하기 때문에 단결정 기판에 결정결함(crystal defects)을 유발하거나, 비정질층을 형성할 수도 있다. 이와 같은 문제로, Ang 등의 미합중국 특허번호 6,090,691호(U.S. Patent No. 6,090,691. Ang, et al.)는 에피택시얼층을 형성하지 않고 높여진 소오스/드레인 구조를 제공하는 방법을 개시하고 있다.
이온주입 공정에 의해 기인하는 에피택시얼 성장 불량은 이온주입 후 어닐공정 시간을 증가시키거나, 어닐공정 온도를 높여줌으로써 해결할 수도 있다. 그러나, 어닐 공정 시간을 증가시키거나, 온도를 높일경우 불순물의 측방향 확산이 촉진되어 단채널 효과에 의한 트랜지스터 성능 저하를 가져올 수 있기 때문에 바람직하지가 않다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술들의 문제점을 극복하기 위하여 단채널 효과의 발생이 억제된 높여진 소오스/드레인을 갖는 반도체 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 에피택시얼 성장법을 이용하여 높여진 소오스/드레인 구조를 형성함에 있어서, 이온주입 후 어닐공정의 시간 및 온도를 증가시키지 않고 비정상적인 에피택시얼 성장을 방지할 수 있는 방법 및 이 방법에 의해 형성된 반도체 소자를 제공하는데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는 다량의 전류를 구동할 수 있는 높여진 소오스/드레인을 갖는 고성능 반도체 소자 및 그 제조방법을 제공하는데 있다.
상기 기술적 과제들을 달성하기 위하여 본 발명은 높여진 소오스/드레인을 갖는 반도체 소자를 제공한다. 이 소자는 기판 상에 형성된 게이트 패턴과, 상기 게이트 패턴의 측벽에 형성된 측벽 스페이서와, 상기 측벽 스페이서의 외벽에 정렬되어 상기 기판이 제거된 리세스 영역을 포함한다. 상기 리세스 영역 상에 에피택시얼층이 형성된다. 상기 에피택시얼층은 상기 기판의 표면에 비해 높여진 상부면을 갖는다. 상기 측벽 스페이서 하부의 기판 내에 확장 불순물 영역이 형성되고, 상기 에피택시얼층 및 상기 에피택시얼층 하부의 기판 내에 고농도 불순물 영역이 형성되어 있다. 상기 고농도 불순물 영역은 상기 확장 불순물 영역보다 깊은 접합깊이(junction depth)를 갖는다. 상기 에피택시얼층에서의 고농도 불순물 영역의 농도는 상기 기판에서의 고농도 불순물 영역의 농도와 같거나 더 높다.
구체적으로, 상기 리세스 영역은 상기 기판이 50 Å 내지 200 Å 제거되어 형성된 영역이고, 상기 리세스 영역에 형성된 상기 에피택시얼층 상에 실리사이드층이 더 형성될 수 있다. 또한, 상기 게이트 패턴 상부에도 에피택시얼층이 형성될 수 있는데 상기 게이트 패턴 상부의 에피택시얼층 내에도 실리사이드층이 형성될 수 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 높여진 소오스/드레인을 갖는 트랜지스터의 제조방법을 제공한다. 이 방법은 기판 상에 게이트 패턴을 형성하고, 상기 게이트 패턴의 양측에 인접한 기판 내에 불순물을 주입하여 확장 불순물 영역을 형성하는 것을 포함한다. 화학적 건식식각법을 이용하여 상기 확장 불순물 영역의 일부분을 리세스시킨다. 상기 리세스된 영역에 선택적 에피택시얼 성장법을 이용하여 에피택시얼층을 성장시킨다. 본 발명에 따르면, 불순물 주입에 의해 결함이 발생하거나 비정질화된 확장 불순물 영역의 일부분을 제거함으로써 에피택시얼층이 정상적으로 성장시킬 수 있다.
상기 에피택시얼층 및 그 하부의 기판 내에 불순물을 주입하여 상기 확장 불순물 영역보다 깊은 접합 깊이를 갖는 고농도 불순물 영역을 형성할 수도 있다. 이 때, 상기 고농도 불순물 영역은 상기 에피택시얼층을 형성하는 동안 인시튜(in-situ)로 불순물을 주입하고, 상기 불순물을 기판까지 확산시켜 형성하거나, 상기 에피택시얼층을 형성한 후 이온주입공정을 이용하여 형성할 수도 있다. 상기 기판은 기판에 대한 식각선택성이 우수한 화학적 건식 식각을 이용하여 리세스할 수 있다. 따라서, 상기 화학적 건식 식각을 수행하기 전에 상기 기판 표면에 형성된 산화막을 제거하는 것이 바람직하다. 일반적인 건식식각에 비하여 화학적 건식 식각은 기판에 식각손상을 거의 입히지 않지만, 상기 화학적 건식 식각을 수행한 후에 리세스된 영역의 표면을 큐어링함으로써 에피택시얼 성장 효율를 높일 수도 있다.
상기 기판은 불순물 주입에 의해 손상된 영역인 약 50 Å 내지 200 Å 만큼 리세스하는 것이 바람직하다. 또한, 확장 불순물 영역의 불순물이 측방으로 확산되는 것을 억제하기 위하여 상기 선택적 에피택시얼 성장 온도는 700 ℃를 넘지 않는 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 4는 본 발명의 본 발명의 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 4를 참조하면, 본 발명에 따른 반도체 소자는 반도체 기판(10) 상에 소자분리막(12)이 형성되어 활성영역(14)을 한정하고, 상기 활성영역(14) 상에 게이트 패턴(18)이 형성된다. 상기 게이트 패턴(18)과 상기 반도체 기판 사이에 게이트 절연막(16)이 개재되고, 상기 게이트 패턴(18)의 측벽에는 측벽 스페이서(22)가 형성된다. 상기 반도체 기판(10)에는 상기 측벽 스페이서(22)의 외벽에 정렬된 리세스 영역(24)이 형성되어 있다. 상기 리세스 영역(24) 상에 에피택시얼층(26)이 형성된다. 상기 에피택시얼층(26)의 상부면은 상기 반도체 기판(10)의 표면보다 높을 수 있다.
상기 측벽 스페이서(22) 하부의 상기 반도체 기판 내에 확장 불순물 영역(20)이 형성되고, 상기 확장 불순물 영역(20) 인접한 반도체 기판 내에 고농도 불순물 영역(30)이 형성된다. 상기 고농도 불순물 영역(30)은 상기 측벽 스페이서의 외측벽에 정렬되어 형성되고, 상기 에피택시얼층(26) 및 상기 에피택시얼층(26) 하부의 기판 내에 형성된다. 상기 고농도 불순물 영역(30)은 상기 확장 불순물 영역(20)보다 높은 불순물 농도를 가지고 정션깊이도 더 깊게 형성된다. 상기 고농도 불순물 영역(30)은 상기 반도체 기판(10)에서보다 상기 에피택시얼층(26)에서 더 높은 농도로 형성된다. 도시된 것과 같이, 상기 에피택시얼층(26)의 하부에서 상부로 갈수록 상기 고농도 불순물 영역(30)의 농도는 높아지거나 일정한 값에 수렴되어진다.
접촉저항을 낮추기 위하여 상기 에피택시얼층(26) 상부에 실리사이드층(32)이 더 형성될 수 있다. 상기 게이트 패턴(18) 상부에도 에피택시얼층이 형성될 수 있는데, 상기 게이트 패턴(18) 상부의 에피택시얼층에도 실리사이드층(34)이 형성될 수 있다.
도 5는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 나타낸 흐름도이다.
도 6 내지 도 12는 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 5의 S1 및 도 6을 참조하면, 반도체 기판 상에 게이트 패턴을 형성한다. 반도체 기판(10)에 소자분리막(12)을 형성하여 활성영역(14)을 한정한다. 상기 활성영역(14) 상부에 게이트 패턴(18)을 형성한다. 상기 게이트 패턴(18) 및 상기 반도체 기판(10) 사이에는 게이트 절연막(16)이 개재된다.
도 5의 S2 및 도 7을 참조하면, 상기 게이트 패턴(18) 양측의 기판 내에 확장 불순물 영역(20)을 형성한다. 상기 확장 불순물 영역(20)은 전류 구동 능력이 우수한 고성능 소자를 제공하기 위하여 1014 ions/㎠ 내지 1016 ions/㎠ 높은 도우즈로 주입할 수 있다.
도 5의 S3 및 도 8을 참조하면, 상기 게이트 패턴(18)의 측벽에 측벽 스페이서(22)를 형성한다. 상기 측벽스페이서(22)는 일반적인 반도체 소자와 마찬가지로 실리콘질화막으로 형성하거나 실리콘산화막으로 형성할 수도 있다.
도 5의 S4 및 도 9를 참조하면, 리모트 플라즈마를 이용한 화학적 건식식각법을 적용하여 측벽스페이서(22)에 인접하여 노출된 기판의 일부분을 리세스한다. 상기 확장 불순물 영역(20)을 형성하는 동안 이온주입에 의하여 기판에 결함이 발생할 수 있다. 특히, 고성능 소자를 위한 높은 도우즈의 이온주입으로 인해 상기 확장 불순물 영역(20)의 표면에 많은 결함이 발생할 수 있다. 이로 인하여 에피택시얼 성장이 정상적으로 이루어 지지 않을 수 있다. 이온주입에 의한 결함이 발생한 부분을 제거하기 위하여 상기 기판을 50 Å 내지 200 Å 정도 식각하는 것이 바람직하다. 상기 리세스 영역(24)은 상기 확장 불순물 영역(20)의 깊이보다 더 깊게 형성되거나, 상기 확장 불순물 영역(20)의 일부분이 제거되어 형성될 수도 있다.
화학적 건식식각법은 기판에 대한 선택성이 매우 높기 때문에 기판의 표면에 산화막이 있을 경우 기판이 식각되지 않을 수 있다. 따라서, 화학적 건식식각법을 적용하기 전 희석 불화수소(dilute HF)액을 이용하여 상기 기판 표면의 산화막을 제거하는 것이 바람직하다. 화학적 건식식각법은 일반적인 플라즈마 건식식각에 비해 기판의 식각손상은 현저히 줄일 수 있다. 그러나, 에피택시얼 성장이 하지막에 의존성이 높은 공정임을 고려할 때 화학적 건식식각 후 희성 불화수소 또는 고온의 SC1용액으로 식각된 기판을 큐어링할 수도 있다.
도 5의 S5 및 도 10을 참조하면, 상기 리세스 영역(24)에 선택적 에피택시얼 성장법을 적용하여 에피택시얼층(26)을 성장시킨다. 상기 에피택시얼층(26)은 상기 리세스 영역(24)이 채워질 정도 이상으로 형성할 수 있다. 상기 확장 불순물 영역(20)의 측방향 확산을 방지하기 위하여 상기 에피택시얼 성장 온도는 700 ℃를 초과하지 않는 것이 바람직하다. 예컨대, 상기 에피택시얼은 UHVCVD(Ultra High Vacume Chemical Vapor Deposition)을 이용하여 성장시킬 수 있다. 이 때, 상기 게이트 패턴(18)의 상부에도 에피택시얼층(26)이 형성될 수도 있다. 그러나, 상기 게이트 패턴의 상부면이 절연막으로 캐핑되어 있을 경우에는 에피택시얼층이 형성되지 않는다.
도 5의 S6 및 도 11을 참조하면, 상기 리세스 영역(24) 상의 에피택시얼층(26) 및 상기 에피택시얼층(26) 하부의 기판 내에 불순물을 주입하여 고농도 불순물 영역(30)을 형성한다. 상기 고농도 불순물 영역(30)은 상기 확장 불순물 영역(20)과 같은 도전형의 불순물을 주입하여 형성한다. 상기 고농도 불순물 영역(30)은 상기 확장 불순물 영역(20)보다 접합 깊이를 더 깊게 형성하고, 상기 확장 불순물 영역(20)보다 불순물 농도도 더 높게 형성한다. 상기 확장 불순물 영역(20) 및 상기 고농도 불순물 영역(30)은 소오스/드레인 영역을 구성한다.
도 12를 참조하면, 상기 고농도 불순물 영역(30)이 형성된 기판에 실리사이드화 공정을 적용하여 노출된 에피택시얼층 상에 실리사이드층(32)을 형성한다. 상기 에피택시얼층은 상기 소오스/드레인 영역에 형성되고, 상기 게이트 패턴 상부에도 형성될 수 있다.
본 발명은 불순물 영역이 SOI기판의 매몰 절연막과 접하거나, 적어도 역 바이어스가 인가될 때 불순물 영역의 공핍층이 매몰 절연층과 접촉되어 플로팅 바디 효과(floating body effect) 및 단채널 효과(short channel effect)에 의한 영향이 적은 완전공핍 트랜지스터(fully depleted transistor)에도 적용할 수 있다.
도 13 내지 도 17은 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 13 및 도 14를 참조하면, 이 소자는 지지기판(100), 매몰 절연막(102) 및 반도체층(104)을 포함하는 SOI기판에 형성할 수 있다. 상기 반도체층(104)에 소자분리막(106)을 형성하여 활성영역(108)을 한정한다. 상기 소자분리막(106)은 상기 매몰 절연막(102)과 연결되도록 형성함으로써 상기 활성영역(108)은 절연층에 의해 고립된다. 상기 활성영역(108) 상에 게이트 패턴(112)을 형성한다. 상기 게이트 패턴(112)과 상기 반도체층(104) 사이에는 게이트 절연막(110)이 개재된다. 상기 게이트 패턴(112)의 상부에는 캐핑층(114)이 더 형성될 수 있는데, 상기 캐핑층(114)은 선택적으로 형성하거나 형성하지 않을 수 있다.
상기 게이트 패턴(112)에 인접한 반도체층(104) 내에 불순물을 주입하여 확장 불순물 영역(118)을 형성한다. 상기 게이트 패턴(112)의 측벽에 측벽 스페이서(116)를 형성한다. 상기 측벽스페이서(22)(116)는 일반적인 반도체 소자와 마찬가지로 실리콘질화막으로 형성하거나 실리콘산화막으로 형성할 수도 있다.
도 15를 참조하면, 리모트 플라즈마를 이용한 화학적 건식식각법을 적용하여 측벽스페이서(22)에 인접하여 노출된 기판의 일부분을 리세스한다. 이온주입에 의한 결함이 발생한 부분을 제거하기 위하여 상기 기판을 50 Å 내지 200 Å 정도 식각하는 것이 바람직하다. 상기 리세스 영역(120)은 상기 확장 불순물 영역(118)의 깊이보다 더 깊게 형성되거나, 상기 확장 불순물 영역(118)의 일부분이 제거되어 형성될 수도 있다. 화학적 건식식각법을 적용하기 전 희석 불화수소(dilute HF)액을 이용하여 상기 기판 표면의 산화막을 제거하는 것이 바람직하고, 에피택시얼 성장이 하지막에 의존성이 높은 공정임을 고려할 때 화학적 건식식각 후 희성 불화수소 또는 고온의 SC1용액으로 식각된 기판을 큐어링할 수도 있다.
도 16을 참조하면, 상기 리세스 영역(120)에 선택적 에피택시얼 성장법을 적용하여 에피택시얼층(122)을 성장시킨다. 상기 에피택시얼층(122)은 상기 리세스 영역(120)이 채워질 정도 이상으로 형성할 수 있다. 상기 확장 불순물 영역(118)의 측방향 확산을 방지하기 위하여 상기 에피택시얼 성장 온도는 700 ℃를 초과하지 않는 것이 바람직하다. 예컨대, 상기 에피택시얼은 UHVCVD(Ultra High Vacume Chemical Vapor Deposition)을 이용하여 성장시킬 수 있다. 이밖에도 성장 온도가 700 ℃를 초과하지 않는 화학기상증착법을 이용할 수도 있다. 상기 게이트 패턴(112)의 상부에도 에피택시얼층이 더 형성될 수도 있다. 그러나, 상기 게이트 패턴의 상부면이 절연막으로 캐핑되어 있을 경우에는 에피택시얼층이 형성되지 않는다.
계속해서 도 16을 참조하면, 상기 리세스 영역(120) 상의 에피택시얼층(122) 및 상기 에피택시얼층(122) 하부의 기판 내에 불순물을 주입하여 고농도 불순물 영역(124)을 형성한다. 상기 고농도 불순물 영역(124)은 상기 확장 불순물 영역(118)과 같은 도전형의 불순물을 주입하여 형성한다. 상기 고농도 불순물 영역(124)은 상기 확장 불순물 영역(118)보다 접합 깊이를 더 깊게 형성하고, 상기 확장 불순물 영역(118)보다 불순물 농도도 더 높게 형성한다. 상기 확장 불순물 영역(118) 및 상기 고농도 불순물 영역(124)은 소오스/드레인 영역을 구성한다.
도 17을 참조하면, 상기 고농도 불순물 영역(124)이 형성된 기판에 실리사이드화 공정을 적용하여 노출된 에피택시얼층 상에 실리사이드층(126)을 형성한다. 상기 에피택시얼층은 상기 소오스/드레인 영역에 형성되고, 상기 게이트 패턴 상부에도 형성될 수 있다.
상술한 것과 같이 본 발명에 따르면, 이온주입으로 인한 기판 결함때문에 에피택시얼층이 정상적으로 성장하지 못하는 문제를 방지하기 위하여 이온 주입 후 결함이 발생한 부분을 제거함으로써 비정상적인 에패택시얼 성장을 방지할 수 있다. 기판의 결함으로인한 에피택시얼의 비정상적인 성장은 장시간의 고온 어닐링으로 방지할 수도 있다. 그러나, 어닐링 공정으로 인해 불순물이 측방향으로 확산되어 트랜지스터의 단채널 효과를 심화시킬 수 있다. 따라서, 본 발먕에 따르면 트랜지스터의 단채널 효과의 심화를 억제함과 동시에 품질이 우수한 에피택시얼층을 형성할 수 있다.
더 나아가서, 에피택시얼층을 형성한 후 고농도 불순물 영역을 형성하기 때문에 에피택시얼층의 상층부까지 높은 도핑 농도를 유지할 수 있다. 따라서, 트랜지스터의 소오스/드레인의 저항을 낮출 수 있어 높은 전류 구동능력을 갖는 고성능 소자를 제공할 수 있다.
도 1 내지 도 3은 종래의 높여진 소오스/드레인을 갖는 반도체 소자의 제조방법을 나타낸 공정단면도들이다.
도 4는 본 발명의 본 발명의 제1 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 5는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 나타낸 흐름도이다.
도 6 내지 도 12는 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 13 내지 도 17은 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정단면도들이다.

Claims (19)

  1. 기판 상에 형성된 게이트 패턴;
    상기 게이트 패턴의 측벽에 형성된 측벽 스페이서;
    상기 측벽 스페이서의 외벽에 정렬되어 상기 기판이 제거된 리세스 영역;
    상기 리세스 영역 상에 형성된 에피택시얼층;
    상기 측벽 스페이서 하부의 기판 내에 형성된 확장 불순물 영역(extension impurity region);
    상기 에피택시얼층 및 상기 에피택시얼층 하부의 기판 내에 형성되고, 상기 확장 불순물 영역보다 깊은 접합깊이(junction depth)를 갖는 고농도 불순물 영역(high doped impurity region)을 포함하되,
    상기 에피택시얼층의 하부에서 상부로 갈수록 상기 고농도 불순물 영역의 농도는 점진적으로 증가하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 에피택시얼층 상에 형성된 실리사이드층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 에피택시얼층 상부의 도핑농도는 상기 에피택시얼층 하부의 도핑 농도보다 같거나 높은 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 리세스 영역은 상기 기판이 50 Å 내지 200 Å 제거되어 형성된 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 게이트 패턴 상부에 실리사이드층이 형성된 에피택시얼층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 확장 불순물 영역 및 상기 고농도 불순물 영역은 p형 영역인 것을 특징으로 하는 반도체 소자.
  7. 지지기판과, 상기 지지기판 상에 적층된 매몰 절연층 및 반도체층을 포함하는 SOI기판;
    상기 반도체층 상에 형성된 게이트 패턴;
    상기 게이트 패턴의 측벽에 형성된 측벽 스페이서;
    상기 측벽 스페이서의 외벽에 정렬되어 상기 반도체층의 일부가 제거된 리세스 영역;
    상기 리세스 영역 상에 형성된 에피택시얼층;
    상기 측벽 스페이서 하부의 반도체층 내에 형성된 확장 불순물 영역;
    상기 에피택시얼층 및 상기 에피택시얼층 하부의 반도체층 내에 형성되고, 상기 확장 불순물 영역보다 깊은 접합깊이(junction depth)를 갖는 고농도 불순물 영역을 포함하되,
    상기 에피택시얼층의 하부에서 상부로 갈수록 상기 고농도 불순물 영역의 농도는 점진적으로 증가하고, 상기 고농도 불순물 영역에 역 바이어스가 인가될 때 상기 고농도 불순물 영역의 공핍층은 상기 매몰 절연층과 접촉되는 것을 특징으로 하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 에피택시얼층 상에 형성된 실리사이드층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  9. 제 7 항에 있어서,
    상기 에피택시얼층 상부의 도핑농도는 상기 에피택시얼층 하부의 도핑 농도보다 같거나 높은 것을 특징으로 하는 반도체 소자.
  10. 제 7 항에 있어서,
    상기 리세스 영역은 상기 기판이 50 Å 내지 200 Å 제거되어 형성된 것을 특징으로 하는 반도체 소자.
  11. 제 7 항에 있어서,
    상기 게이트 패턴 상부에 실리사이드층이 형성된 에피택시얼층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  12. 제 7 항에 있어서,
    상기 확장 불순물 영역 및 상기 고농도 불순물 영역은 p형 영역인 것을 특징으로 하는 반도체 소자.
  13. 기판 상에 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴의 양측에 인접한 기판 내에 불순물을 주입하여 확장 불순물 영역을 형성하는 단계;
    상기 게이트 패턴 양측에 측벽 스페이서를 형성하는 단계;
    화학적 건식 식각법을 이용하여 상기 측벽 스페이서에 인접하여 노출된 확장 불순물 영역의 일부분을 리세스시키는 단계;
    선택적 에피택시얼 성장법을 이용하여 상기 리세스된 영역에 에피택시얼층을 성장시키는 단계; 및
    상기 에피택시얼층 및 그 하부의 기판 내에 불순물을 주입하여 상기 확장 불순물 영역보다 깊은 접합 깊이를 갖는 고농도 불순물 영역을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 고농도 불순물 영역은 상기 에피택시얼층을 형성하는 동안 인시튜(in-situ)로 불순물을 주입하고, 상기 불순물을 기판까지 확산시켜 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 13 항에 있어서,
    상기 고농도 불순물 영역은 상기 에피택시얼층을 형성한 후 이온주입공정을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 13 항에 있어서,
    상기 확장 불순물 영역 및 상기 고농도 불순물 영역은 p형 도전형 불순물을 주입하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제 13 항에 있어서,
    상기 화학적 건식 식각을 수행하기 전 후에 상기 기판을 세정하는 단계를 더 포함하는 반도체 소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 세정은 묽은 불산 용액을 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제 13 항에 있어서,
    상기 기판은 50 Å 내지 200 Å 만큼 리세스하는 것을 특징으로 하는 반도체 소자의 제조방법.
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