KR20140016008A - 반도체 소자 및 그 제조 방법 - Google Patents

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KR20140016008A
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silicon pattern
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박금석
유정호
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이병찬
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삼성전자주식회사
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Abstract

반도체 소자 및 그 제조 방법에서, 반도체 소자는 실리콘 기판의 액티브 영역을 가로지르는 게이트 구조물을 포함한다. 상기 게이트 구조물 양 측에는 스페이서가 구비된다. 상기 스페이서 양 측의 리세스된 실리콘 기판 부위를 채우면서, 상기 게이트 구조물의 저면보다 높게 돌출되고, 상기 돌출된 부위의 저면 가장자리 부위는 기판의 소자 분리 영역 상부면과 일부 접촉되고, 상기 게이트 구조물의 채널 폭 방향으로 마주하는 2개의 측벽은 상기 액티브 영역 내로 향하는 경사를 갖는 실리콘 패턴이 구비된다. 또한, 상기 실리콘 패턴 내부에는 N형 불순물이 도핑된 고농도 불순물 영역이 구비된다. 상기 반도체 소자는 우수한 문턱 전압 특성을 갖는다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method of manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는 NMOS 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
고도로 집적화되면서도 고성능을 갖는 트랜지스터들이 개발되고 있다. 플레너 트랜지스터의 경우, 소오스/드레인의 정션 깊이를 극도로 감소시키고, 고유전율을 갖는 게이트 절연막을 형성하는 방법 등이 연구되고 있다.
본 발명의 목적은 고집적화되면서도 우수한 전기적 특성을 갖는 반도체 소자 및 그 제조 방법을 제공하는 것이다.
상술한 본 발명의 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 소자는, 소자 분리 영역 및 액티브 영역이 구분된 실리콘 기판이 구비된다. 상기 실리콘 기판의 액티브 영역을 가로지르도록 배치되고, 게이트 절연막 및 게이트 전극을 포함하는 게이트 구조물이 구비된다. 상기 게이트 구조물 양 측에 각각 스페이서가 구비된다. 상기 스페이서 양 측의 리세스된 실리콘 기판 부위를 채우면서, 상기 게이트 구조물의 저면보다 높게 돌출된 형상을 갖고, 상기 돌출된 부위의 저면 가장자리 부위는 상기 소자 분리 영역 상부면과 일부 접촉되고, 상기 게이트 구조물에서 채널 폭 방향으로 마주하는 제1 및 제2 측면은 상기 액티브 영역 내로 향하는 경사를 갖는 실리콘 패턴이 구비된다. 상기 실리콘 패턴 내부에 구비되고 N형 불순물이 도핑된 고농도 불순물 영역을 포함한다.
본 발명의 일 실시예에서, 상기 실리콘 패턴의 돌출된 부위의 저면 가장자리에서 상기 소자 분리 영역 상부면과 접촉되는 부위의 폭은 5 내지 15㎚일 수 있다.
본 발명의 일 실시예에서, 상기 제1 측면과 상기 실리콘 기판의 상부 평탄면과의 제1 각도와, 상기 제2 측면과 상기 실리콘 기판의 상부 평탄면과의 제2 각도는 50 내지 85도일 수 있다.
본 발명의 일 실시예에서, 상기 실리콘 패턴의 상부면은 평탄면을 갖고, 상기 실리콘 패턴의 상부폭은 상기 기판과 평행한 평면 상에 위치한 실리콘 패턴의 하부폭의 70% 이상일 수 있다.
본 발명의 일 실시예에서, 상기 실리콘 패턴 상부면과 접촉하면서 상기 게이트 스페이서 측벽에 형성되는 윙 스페이서가 더 포함될 수 있다.
상술한 본 발명의 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 소자의 제조 방법으로, 실리콘 기판에 소자 분리막 패턴을 형성하여, 소자 분리 영역 및 액티브 영역을 구분한다. 상기 실리콘 기판의 액티브 영역을 가로지르고, 게이트 절연막 및 게이트 전극을 포함하는 게이트 구조물을 형성한다. 상기 게이트 구조물 양 측에 각각 스페이서를 형성한다. 상기 스페이서 양 측의 실리콘 기판을 식각하여 리세스부를 형성한다. 제1 압력하에서, 제1 도핑 농도의 N형 불순물을 인시튜 도핑하는 제1 선택적 에피택셜 성장 공정을 통해, 상기 리세스부 내부를 채우면서 상기 리세스부로부터 돌출되어 측벽 파세트면이 생성되는 제1 예비 실리콘 패턴을 형성한다. 상기 제1 선택적 에피택셜 성장 공정보다 높은 제2 압력하에서, 상기 제1 도핑 농도보다 낮은 제2 도핑 농도의 N형 불순물을 인시튜 도핑하는 제2 선택적 에피택셜 성장 공정을 통해, 상기 제1 예비 실리콘 패턴 상에 제2 예비 실리콘 패턴을 형성하여 제1 및 제2 예비 실리콘 패턴이 적층된 실리콘 패턴을 형성한다. 또한, 상기 실리콘 패턴 내부에 N형 불순물이 도핑하여 고농도 불순물 영역을 형성한다.
본 발명의 일 실시예에서, 상기 제1 예비 실리콘 패턴에서 상기 기판 표면으로부터 돌출된 부위의 높이는 상기 제2 예비 실리콘 패턴의 높이보다 낮게 형성될 수 있다.
본 발명의 일 실시예에서, 상기 제1 예비 실리콘 패턴에서 상기 기판 표면으로부터 돌출된 부위의 높이는 1 내지 10㎚가 되도록 형성될 수 있다.
본 발명의 일 실시예에서, 상기 제1 및 제2 선택적 에피택셜 성장 공정에서 도핑되는 N형 불순물은 인을 포함할 수 있다. 상기 제1 선택적 에피택셜 성장 공정에서 상기 인의 도핑 농도가 1E19 내지 9E19㎝-3 일 수 있다.
본 발명의 일 실시예에서, 상기 제1 압력은 10 내지 70Torr이고, 상기 제2 압력은 100 내지 200Torr일 수 있다.
본 발명의 일 실시예에서, 상기 제2 압력은 상기 제1 압력의 3배 이상일 수 있다.
본 발명의 일 실시예에서, 상기 제2 선택적 에피택셜 성장 공정은 상기 제1 예비 실리콘 패턴 상부면으로부터의 성장 속도가 상기 제1 예비 실리콘 패턴의 측벽 파세트면으로부터의 성장 속도보다 3배 이상 빠를 수 있다.
본 발명의 일 실시예에서, 상기 제2 선택적 에피택셜 성장 공정에서, 상기 제1 예비 실리콘 패턴의 측벽 파세트면으로부터의 측방 성장되는 실리콘의 폭은 5 내지 15㎚가 될 수 있다.
본 발명의 일 실시예에서, 상기 실리콘 패턴 상부면과 접촉하면서 상기 게이트 스페이서 측벽에 형성되는 절연 윙 스페이서를 형성할 수 있다.
본 발명의 실시예들에 따르면, 반도체 소자에 포함된 실리콘 패턴의 측벽과 실리콘 기판의 주 표면과의 각도가 50 내지 85도이므로, 상기 실리콘 패턴의 측벽 경사가 급하다. 따라서, 상기 실리콘 패턴 내의 상기 불순물들의 투사 범위가 균일하다. 그러므로, 상기 반도체 소자는 문턱 전압의 편차가 감소되며 우수한 전기적 특성을 가질 수 있다.
도 1은 본 발명의 실시예 1에 의한 NMOS 트랜지스터를 나타내는 평면도이다.
도 2a는 본 발명의 실시예 1에 의한 NMOS 트랜지스터를 나타내는 사시도이다.
도 2b는 1 및 도 2a의 I-I'를 절단면이 나타나는 사시도이다.
도 2c는 1 및 도 2a의 II-II'를 절단면이 나타나는 사시도이다.
도 3a는 1 및 도 2a의 I-I'를 절단한 단면도이다.
도 3b는 1 및 도 2a의 II-II'를 절단한 단면도이다.
도 4a 내지 도 4e는 도 1 내지 도 3b에 도시된 NMOS 트랜지스터의 제조 방법을 나타내는 단면도들이다.
도 5는 실리콘 패턴이 형성되는 단계를 나타내는 단면도이다.
도 6a 및 도 6b는 본 발명의 실시예 2에 의한 NMOS 트랜지스터를 나타내는 단면도이다.
도 7a 내지 도 7c는 도 6a 및 도 6b에 도시된 NMOS 트랜지스터의 제조 방법을 나타내는 단면도이다.
도 8a 및 도 8b는 본 발명의 실시예 3에 의한 NMOS 트랜지스터를 나타내는 단면도이다.
도 9a 내지 도 9c는 도 8a 및 도 8b에 도시된 NMOS 트랜지스터를 나타내는 단면도이다.
도 10은 본 발명의 실시예 4에 의한 CMOS FET를 나타내는 단면도이다.
도 11a 내지 도 11g는 도 10에 도시된 CMOS FET의 제조 방법을 나타내는 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 수직형 메모리 소자의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
실시예 1
도 1은 본 발명의 실시예 1에 의한 NMOS 트랜지스터를 나타내는 평면도이다. 도 2a는 본 발명의 실시예 1에 의한 NMOS 트랜지스터를 나타내는 사시도이다. 도 2b는 1 및 도 2a의 I-I'를 절단면이 나타나는 사시도이다. 도 2c는 1 및 도 2a의 II-II'를 절단면이 나타나는 사시도이다. 도 3a는 1 및 도 2a의 I-I'를 절단한 단면도이다. 도 3b는 1 및 도 2a의 II-II'를 절단한 단면도이다.
이하에서는 도 1 내지 도 3b를 참조하면서 설명한다.
NMOS 트랜지스터는 액티브 영역 및 필드 영역이 구분된 실리콘 기판(100)에 형성되며, 게이트 구조물(130), 게이트 스페이서(110), 고농도 불순물 영역(122)을 포함하는 실리콘 패턴(120)이 구비된다. 상기 실리콘 패턴(120)은 리세스된 부위의 실리콘 기판(100) 상에 구비되며, 실리콘 기판 주 표면 위로 돌출된다. 상기 실리콘 패턴(120)에 포함된 고농도 불순물 영역(122)은 융기된 소오스/드레인 영역(elevated source/drain region)이 된다.
상기 실리콘 기판(100)은 단결정 실리콘 기판 또는 SOI 기판일 수 있다. 상기 실리콘 기판(100)에는 액티브 영역(100a) 및 필드 영역이 구분되어 있을 수 있다. 상기 실리콘 기판(100)의 필드 영역에는 STI공정에 의해 형성된 소자 분리막 패턴(102)이 구비될 수 있다. 상기 액티브 영역(100a)은 필드 영역에 의해 둘러싸여진 고립된 형태를 가질 수 있다. 예를들어, 상기 액티브 영역(100a)은 그 상부면이 NMOS 트랜지스터의 채널 길이 방향인 제1 방향과, 상기 NMOS 트랜지스터의 채널 폭 방향인 제2 방향으로 각각 길이를 갖는 사각형 형상일 수 있다.
상기 게이트 구조물(130)은 상기 실리콘 기판(100)의 채널 영역과 대향하게 배치된다. 즉, 상기 게이트 구조물(130)은 상기 액티브 영역(100a) 을 가로지르면서 제2 방향으로 연장되는 라인 형상을 갖는다.
상기 게이트 구조물(130)은 게이트 절연막(130a) 및 게이트 전극(130b)이 적층된 구조를 갖는다. 상기 게이트 절연막(130a)은 실리콘 산화막 또는 고유전율을 갖는 금속 산화막을 포함할 수 있다. 상기 게이트 전극(130b)은 폴리실리콘 또는 금속 물질을 포함할 수 있다. 이하에서는 상기 게이트 구조물(130)이 형성되는 부위의 기판 평탄한 표면을 기판의 주 표면(main surface)라 하면서 설명한다.
상기 게이트 구조물(130)이 고유전율을 갖는 금속 산화막 및 금속 물질이 적층된 구조를 갖는 경우 우수한 전기적 특성을 가질 수 있다. 그러므로, 본 실시예에서는 상기 게이트 구조물(130)이 고유전율을 갖는 금속 산화막 및 금속 물질이 적층된 구조를 갖는 것으로 설명한다. 예를들어, 상기 금속 산화물은 하프늄 산화물 또는 지르코늄 산화물일 수 있다. 예를들어, 상기 금속 물질은 이리듐(Ir), 니오브(Nb), 백금(Pt), 레늄(Re), 로듐(Rh), 루테늄(Ru), 탄탈(Ta), 탄탈 질화물(TaN), 탄탈 실리콘 질화물(TaSiN), 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐(W), 및 바나듐(V)을 포함할 수 있으나, 여기에 한정되지는 않는다.
상기 게이트 스페이서(110)는 게이트 구조물(130)의 측면에 구비된다. 상기 게이트 스페이서(110)는 하나의 절연 물질로 구성될 수 있다. 다른 예로, 도시된 것과 같이, 상기 게이트 스페이서(110)는 2 이상의 절연 물질이 게이트 구조물 측방으로 적층되는 형상을 가질 수 있다. 예를들어, 상기 게이트 스페이서(110)는 실리콘 산화물(110a) 및 실리콘 질화물(110b)이 수평방향으로 적층될 수 있다.
상기 게이트 스페이서(110) 아래의 기판에는 상대적으로 저농도의 N형 불순물이 도핑된 소오스/드레인 확장영역이 구비될 수 있다.
상기 실리콘 기판(100)에서 상기 게이트 스페이서(110)의 외측방 및 소자 분리막 패턴(102)에 의하여 한정되는 부위에는 리세스부(112)가 구비된다. 상기 리세스부(112)는 상기 실리콘 기판(100)의 주 표면으로부터 10 내지 40㎚의 깊이를 가질 수 있다. 그러나, 상기 리세스부(112)의 깊이는 이에 한정되지는 않는다.
상기 실리콘 패턴(120)은 상기 리세스부(112) 내부를 채우도록 형성되고, 상기 실리콘 기판(100)의 주 표면으로부터 돌출된다. 상기 실리콘 패턴(120)에서, 상기 리세스부(112) 내부에 위치하는 부위를 제1 부분(120a)이라 하고, 상기 실리콘 기판(100) 주 표면으로부터 돌출되는 부위를 제2 부분(120b)이라 한다.
상기 제2 부분의 실리콘 패턴(120b)은 소자 분리막 패턴(102)과 인접하는 제1 내지 제3 측면(A,B,C)과, 게이트 스페이서(110)와 인접하는 제4 측면(D) 및, 상, 하부면을 포함할 수 있다. 이하에서, 상기 제4 측면(D)과 상기 제1 방향으로 서로 마주하는 측면을 제3 측면(C)이라 한다. 또한, 상기 제2 방향으로 서로 마주하는 측면을 각각 제1 및 제2 측면(A, B)이라 한다.
먼저, 상기 제2 방향으로 절단한 사시도 및 단면도인 도 2c 및 도 3b를 참조로 하여, 서로 마주하고 있는 상기 제1 및 제2 측면(A, B)에 대해 먼저 설명한다.
도 2c 및 도 3b에서, 상기 제2 부분의 실리콘 패턴(120b) 저면부는 상기 소자 분리막 패턴(102)의 가장자리의 상부면과 일부 접촉될 수 있다. 즉, 상기 제2 부분의 실리콘 패턴(120b)의 저면부는 상기 리세스부(112) 내부에서 상기 소자 분리막 패턴(102) 부위로 측방 확장된 형상을 갖는다. 따라서, 상기 제2 부분의 실리콘 패턴(120b)의 저면부는 상기 제1 부분의 실리콘 패턴(120a)의 상부보다 넓은 폭을 갖고 있어 상기 제1 및 제2 부분(120a, 120b)의 경계에서 측면이 절곡된 형상을 가질 수 있다. 그러나, 상기 소자 분리막 패턴(102)의 가장자리 상부면과 접촉되는 제2 부분의 실리콘 패턴(120b)의 폭(d1)은 5 내지 15㎚로 매우 좁다. 바람직하게는, 상기 리세스부(112) 위로 돌출되는 부위에서 상기 소자 분리막 패턴(102)으로 확장되는 부분의 폭(d1)은 10㎚보다 작다. 이와같이, 상기 소자 분리막 패턴(102)으로 확장되는 부분의 폭(d1)이 매우 작기 때문에, 이웃하는 실리콘 패턴들이 접촉되는 브릿지 불량이 감소될 수 있다.
상기 실리콘 패턴(120)의 제1 내지 제3 측면(A,B,C)은 상기 실리콘 기판(100) 주 표면 위로 돌출되면서 상기 액티브 영역(100a)의 내로 향하도록 기울어지는 경사를 갖는다.
도 2a 및 도 3b에 도시된 것과 같이, 상기 제1 측면(A) 및 기판 주 표면과의 제1 각도(R1)와, 상기 제2 측면(B) 및 기판 주 표면과의 제2 각도(R2)는 거의 동일할 수 있으며, 상기 제1 각도 및 제2 각도(R1, R2) 간의 차이는 10도 이하일 수 있다.
상기 제1 및 제2 각도(R1, R2)가 50도 보다 낮으면 상기 실리콘 패턴(120)의 측면 경사가 너무 낮아서, 상기 실리콘 패턴(120) 내에 형성되는 불순물 영역(122)의 도핑 깊이가 균일하지 않을 수 있다. 상기 제1 및 제2 각도는 90도에 가까울수록 불순물 영역의 도핑 깊이가 균일해질 수 있지만, 실질적으로 상기 제1 및 제2 각도(R1, R2)를 85도 이상으로 형성하는 것이 용이하지 않다. 따라서, 상기 제1 및 제2 각도(R1, R2)는 50 내지 85도일 수 있다. 상기 실리콘 패턴(120) 내에 형성되는 불순물 영역(122)의 도핑 깊이가 균일하도록 하기 위하여, 상기 제1 및 제2 각도(R1, R2)는 55도 이상인 것이 바람직하다.
이하에서는, 상기 제1 방향으로 절단한 사시도 및 단면도인 도 2b 및 도 3a를 참조로 하여, 서로 마주하고 있는 상기 제3 및 제4 측면(C, D)에 대해 설명한다.
도 2b 및 도 3a에 도시된 것과 같이, 상기 제4 측면(D)은 상기 게이트 스페이서(110)와 접촉될 수 있다. 따라서, 본 실시예에서는 절연 윙 스페이서가 구비되지 않을 수 있다.
상기 제3 측면(C)은 상기 제1 및 제2 측면(A, B)과 유사한 형상을 가질 수 있다. 즉, 상기 제3 측면(C)은 상기 액티브 영역(100a)의 내로 향하는 방향으로 기울어진 경사를 가질 수 있다. 또한, 상기 제3 측면(C) 및 기판 주 표면과의 제3 각도는 50 내지 85도일 수 있다. 그러나, 상기 제3 측면(C) 부위는 NMOS 트랜지스터의 채널 영역과 반대되는 면이므로 NMOS 트랜지스터의 동작 특성과 직접 관련되지 않는다. 때문에, 상기 제3 측면(C) 부위 형상은 이에 한정되지는 않을 수 있다.
상기 실리콘 패턴(120)의 상부면은 상기 기판(100) 주 표면과 평행한 평면을 갖는다. 즉, 상기 실리콘 패턴(120)의 상부면은 평탄면을 갖는다.
다시, 상기 도 2c 및 도 3b를 참조하면, 상기 제1 및 제2 각도(R1, R2)가 50 내지 85도로 높아서 상기 실리콘 패턴(120)의 돌출된 부위의 측면 경사가 급하기 때문에, 상기 실리콘 패턴(120)이 동일한 높이를 가질 때 상기 실리콘 패턴(120)의 측면 경사가 완만한 경우에 비해 상기 실리콘 패턴(120)의 상부면은 넓은 폭 또는 면적을 가질 수 있다. 예를들어, 상기 제2 부분의 실리콘 패턴(120b)의 상부폭은 상기 제1 부분의 실리콘 패턴(120a)의 상부폭의 70% 이상일 수 있다.
한편, 상기 제2 부분의 실리콘 패턴(120b)은 20 내지 50㎚의 높이를 가질 수 있다. 그러나, 상기 제2 부분의 실리콘 패턴(120b)의 높이는 이에 한정되지 않으며, NMOS 트랜지스터의 집적도에 따라 가변될 수 있다.
상기 실리콘 패턴(120) 내에는 융기된 소오스/드레인 영역으로 제공되는 고농도 불순물 영역(122)이 구비된다. 상기 고농도 불순물 영역(122)에는 N형 불순물이 도핑되어 있을 수 있으며, 상기 N형 불순물은 인을 포함할 수 있다. 상기 고농도 불순물 영역(122)은 상기 실리콘 패턴(120)의 상부 표면으로부터의 도핑 깊이인 투사 범위(Projected Range; Rp)를 가질 수 있다.
상기 고농도 불순물 영역(122)은 상기 실리콘 패턴(120) 상부로 N형 불순물을 주입함으로써 형성된다. 그러므로, 상기 실리콘 패턴(120)의 상부 표면 및 측면 경사는 상기 고농도 불순물 영역(122)의 투사 범위에 영향을 미치게 된다.
예를들어, 상기 실리콘 패턴(120)의 측면의 경사가 본 실시예에 비해 완만한 경우에, 상기 경사진 측면으로부터 주입되는 불순물은 불순물 투사 범위가 매우 깊어지게 된다. 이에 반해, 상기 실리콘 패턴의 상부면의 평탄면으로부터 주입되는 불순물은 상대적으로 불순물의 투사 범위가 얕다. 이와같이, 상기 실리콘 패턴의 측면 경사가 완만한 경우에는 상기 실리콘 패턴 내의 고농도 불순물 영역의 투사 범위의 편차가 매우 커지게 되어 바람직하지 않다.
그러나, 본 실시예의 경우, 상기 실리콘 패턴(120)은 제1 내지 제3 측면과 상기 기판의 주 표면과의 각도가 50 내지 85도로 높다. 그러므로, 상기 경사진 측면부를 통해 불순물이 거의 주입되지 않고, 상기 실리콘 상부면의 평탄면으로부터 대부분의 불순물이 주입된다. 때문에, 상기 제1 내지 제3 측면 하부에 위치하는 불순물 영역과, 상부면 아래에 위치하는 불순물 영역에서의 불순물 투사 범위의 차이가 크지 않게 된다. 즉, 상기 실리콘 패턴(120) 내에서 상기 고농도 불순물 영역(122)의 저면부의 높이의 차이가 크지 않다. 따라서, 고농도 불순물 영역(122)이 균일한 도핑 깊이를 가질 수 있다.
상기 불순물 투사 범위의 편차가 커지게 되면, 상기 불순물 투사 범위가 깊은 부분에서 누설 전류 경로가 생기게 되고 이로 인해 NMOS 트랜지스터의 문턱 전압이 낮아지게 되는 문제가 발생된다. 특히, NMOS 트랜지스터의 게이트 구조물의 채널 폭이 수십㎚ 수준으로 좁은 경우에는, 상기 제2 방향으로 배치되는 실리콘 패턴의 측면에서의 불순물 투사 범위의 편차에 따라 문턱 전압 특성이 크게 변동될 수 있다. 그러나, 본 실시예의 경우, 상기 불순물 투사 범위의 편차가 매우 감소되기 때문에, 상기 불순물 투사 범위의 편차에 따른 문턱 전압 특성이 변동되지 않는다.
상기 실리콘 패턴(120)에서 상기 고농도 불순물 영역(122)의 아래에는 저농도 불순물 영역이 구비된다.
설명한 것과 같이, 상기 실리콘 패턴(120)은 각각의 제1 내지 제3 측면(A,B,C)과 상기 실리콘 기판(100)의 주 표면과의 각도가 50 내지 85도로 높고, 상기 실리콘 패턴 상부면의 면적이 넓다. 이로인해, 상기 실리콘 패턴 내의 상기 불순물들의 투사 범위가 균일하다. 따라서, 상기 MOS 트랜지스터는 문턱 전압의 편차가 감소되며 우수한 전기적 특성을 가질 수 있다.
도 4a 내지 도 4e는 도 1 내지 도 3b에 도시된 NMOS 트랜지스터의 제조 방법을 나타내는 단면도들이다. 도 5는 실리콘 패턴이 형성되는 단계를 나타내는 단면도이다.
도 4a를 참조하면, 실리콘 기판(100) 상에 소자 분리 공정을 수행하여, 필드 영역에 해당되는 기판에 소자 분리막 패턴(102)들을 형성한다. 상기 소자 분리 공정은 셸로우 트렌치 소자 분리 공정을 포함할 수 있다.
상기 실리콘 기판(100) 상에 희생 게이트 절연막 및 희생 게이트 전극막 및 하드 마스크막을 순차적으로 형성한다. 이들을 패터닝하여 희생 게이트 절연막(104), 희생 게이트 전극(106) 및 하드 마스크(108)가 적층된 희생 게이트 구조물을 형성한다.
상기 희생 게이트 구조물의 표면 및 실리콘 기판(100) 표면을 따라 제1 스페이서막을 형성한다. 상기 제1 스페이서막이 형성되어 있는 실리콘 기판(100) 표면 아래에 저농도의 N형 불순물을 도핑할 수 있다. 계속하여, 상기 제1 스페이서막 상에 제2 스페이서막을 형성하고, 상기 제1 및 제2 스페이서막을 이방성 식각한다. 이로써, 상기 게이트 구조물 측벽에 게이트 스페이서(110)를 형성한다.
상기 게이트 스페이서(110)는 제1 및 제2 스페이서(110a, 110b)를 포함하는 것으로 설명하였으나 이에 한정되지는 않는다. 즉, 상기 게이트 스페이서(110)는 1개의 절연 물질막으로 형성될 수도 있다. 또는, 2개 이상의 절연 물질막이 수평방향으로 적층되는 형상을 가질 수도 있다.
상기 게이트 스페이서(110) 양 측의 실리콘 기판(100) 표면을 식각하여 리세스부(112)를 형성한다. 상기 식각 공정은 이방성 식각 또는 등방성 식각 공정으로 수행될 수 있다. 상기 식각 공정에 의해 형성되는 상기 리세스부(112)의 깊이는 10 내지 40㎚일 수 있다.
도 4b를 참조하면, 제1 선택적 에피택셜 성장 공정을 수행하여, 상기 리세스부(112) 내부를 채우면서 상기 실리콘 기판(100)의 주 표면보다 높게 실리콘을 과도 성장시킨다. 상기 공정을 통해, 상기 리세스부로부터 돌출되는 제1 예비 실리콘 패턴(114)이 형성된다. 상기 제1 예비 실리콘 패턴(114)에서, 상기 실리콘 기판(100)의 주 표면보다 높게 위치하는 부위의 가장자리에 파세트면(P)이 형성된다.
상기 제1 선택적 에피택셜 성장 공정을 수행할 때, 인시튜로 N형 불순물을 주입한다. 상기 주입되는 N형 불순물은 인(P)일 수 있다. 상기 인의 도핑 농도는 1E19 내지 9E19㎝-3 범위일 수 있다. 바람직하게, 상기 인의 도핑 농도는 6E19㎝-3 정도일 수 있다. 또한, 상기 제1 선택적 에피택셜 성장 공정을 수행할 때의 공정 챔버 내 압력은 10 내지 70Torr일 수 있으며, 공정 온도는 700도 이하일 수 있다.
상기 제1 선택적 에피택셜 성장 공정 시에 N형 불순물을 주입함으로써, 형성되는 실리콘막의 성장 속도를 조절할 수 있다. 즉, 상기 N형 불순물이 주입되면, 상기 N형 불순물을 주입하지 않은 경우에 비해 상기 실리콘막의 성장 속도가 빨라지게 된다. 이로인해, 상기 제1 선택적 에피택셜 성장 공정 시의 온도를 700도 이하로 낮출 수 있다. 또한, 형성되는 실리콘막 내에는 저농도 불순물 영역이 생성될 수 있다. 상기 설명한 것과 같이, 1E19 내지 9E19㎝-3 범위에서 인을 도핑하는 경우, 실리콘을 안정적으로 성장시킬 수 있다.
상기 제1 예비 실리콘 패턴(114)은 상기 실리콘 기판(100)의 주 표면보다 높게 위치하는 부위의 측면에 파세트면(P)이 형성될 정도의 높이만큼 실리콘을 성장시켜 형성할 수 있다. 여기서, 상기 실리콘 기판(100)의 주 표면은 (111)면이 되고, 상기 파세트면(P)은 (111)면이 된다. 그런데, 상기 실리콘 기판(100)의 주 표면보다 수㎚만 돌출되어 실리콘이 성장하더라도 상기 제1 예비 실리콘 패턴(114)의 돌출된 측면에는 파세트면(P)이 생기게 된다. 예를들어, 상기 실리콘 기판(100)의 주 표면보다 1 내지 10㎚ 정도 돌출될 때까지 제1 에피택셜 성장 공정을 수행할 수 있다.
상기 제1 선택적 에피택셜 성장 공정 시에 상기 공정 챔버 내의 압력이 70Torr보다 높으면, 실리콘막이 기판(100)의 주 표면에 수직한 방향 뿐 아니라 측방으로도 빠르게 성장된다. 때문에, 상기 제1 예비 실리콘 패턴의 측면에 파세트면이 거의 생기지 않을 수 있어 바람직하지 않다. 때문에, 상기 설명한 것과 같이, 상기 공정 챔버 내의 압력은 10 내지 70Torr일 수 있다. 상기 공정 챔버 내의 압력이 10 내지 70Torr이면, 실리콘막이 측방으로 거의 성장하지 않으면서 파세트면(P)이 생기게 된다. 즉, 상기 제1 예비 실리콘 패턴(114)의 가장자리 부위는 상기 소자 분리막 패턴(102) 상에 위치하지 않을 수 있다.
도 4c 및 도 5를 참조하면, 상기 제1 예비 실리콘 패턴(114) 상에 제2 선택적 에피택셜 성장 공정을 수행하여 제2 예비 실리콘 패턴(116)을 형성한다. 이로써, 상기 제1 및 제2 예비 실리콘 패턴(114, 116)으로 구성되는 실리콘 패턴(120)을 완성한다.
상기 제2 선택적 에피택셜 성장 공정은 상기 제1 선택적 에피택셜 성장 공정과 동일한 공정 챔버 내에 서 수행되며 다른 공정 조건으로 진행된다.
상기 제2 선택적 에피택셜 성장 공정을 수행할 때, 상기 제1 선택적 에피택셜 성장 공정 시 보다 낮은 도핑 농도로 N형 불순물을 주입한다. 상기 주입되는 N형 불순물은 인(P)일 수 있다. 또한, 상기 제2 선택적 에피택셜 성장 공정에서는 상기 제1 선택적 에피택셜 성장 공정을 수행할 때에 비해 공정 챔버 내의 압력이 더 높아진다.
구체적으로, 목표한 높이를 갖는 제1 예비 실리콘 패턴(114)이 형성되면, 공정 챔버 내의 압력을 상승시킨다. 상기 챔버 내의 압력은 상기 제1 예비 실리콘 패턴(114)을 형성할 때의 3배 이상, 예를들어 3배 내지 200배 상승시킬 수 있다. 상기 챔버 내의 압력은 100 내지 200 Torr의 범위일 수 있다. 또한, 상기 제1 예비 실리콘 패턴(114)을 형성할 때에 비해 인시튜로 주입되는 N형 불순물의 농도를 감소시킨다. 예를들어, 인의 도핑 농도를 6E19㎝-3보다 낮게 할 수 있다. 이 때, 상기 공정 챔버 내의 온도는 상기 제1 선택적 에피택셜 성장 공정과 동일하게 유지시킬 수 있다.
상기 공정 챔버 내의 압력이 상승하여 상기 100 내지 200Torr의 범위 내에 있으면, 제1 예비 실리콘 패턴(114)에서 상부 평탄면인 (100)면에서의 실리콘의 성장 속도는 파세트면인 (111)면에서의 실리콘 성장 속도보다 수 배 이상 빠르다. 그러므로, 상기 제1 예비 실리콘 패턴(114)의 측방으로는 실리콘이 매우 느리게 성장되고, 상기 제1 예비 실리콘 패턴(114)의 상부면에서 빠르게 실리콘이 성장하게 된다. 따라서, 완성된 실리콘 패턴의 제1 및 제2 측면의 경사가 매우 급해지게 된다. 또한, 측방으로의 실리콘 성장이 억제되어, 상기 소자 분리막 패턴(102)의 가장자리 상부면과 접촉되는 제2 부분의 실리콘 패턴(120b)의 폭(d1)이 5 내지 15㎚로 매우 좁아지게 된다. 또한, 상기 제4 측면은 상기 게이트 스페이서(110)와 접촉하는 형상을 가질 수 있다.
이에 더하여, 상기 제2 선택적 에피택셜 공정에서는 상기 인의 도핑 농도가 감소되기 때문에, 실리콘의 마이그레이션이 증가하게 된다. 즉, 도 5에서와 같이, 기판(100) 표면 부위의 실리콘들이 상부로 마이그레이션되면서, 상기 실리콘 패턴(120)의 상부면이 평탄해지고 상부면 넓이가 증가되며, 상기 제1 및 제2 측면의 경사는 더욱 급해지게 된다.
상기 제2 예비 실리콘 패턴(116)은 상기 기판(100)의 주 표면보다 돌출되어 있는 부분의 상기 제1 예비 실리콘 패턴(114)의 높이보다 높게 형성할 수 있다. 예를들어, 상기 제2 예비 실리콘 패턴(116)은 상기 기판(100)의 주 표면보다 돌출되어 있는 부분의 상기 제1 예비 실리콘 패턴(114)의 높이의 2배 이상의 높이가 되도록 형성할 수 있다. 또한, 상기 제1 및 제2 예비 실리콘 패턴(114, 116)이 적층된 실리콘 패턴(120)에서, 상기 기판(100)의 주 표면보다 높게 위치하는 제2 부분은 20 내지 50㎚의 높이를 가질 수 있다.
설명한 것과 같은 공정을 수행하여 형성된 상기 실리콘 패턴(120)은 도 1 내지 도 3b를 참조로 설명한 것과 동일한 형상을 가질 수 있다.
즉, 상기 실리콘 패턴(120)의 제2 부분의 저면부는 상기 소자 분리막 패턴(102) 부위로 측방 확장된 형상을 가지며, 상기 소자 분리막 패턴(102)의 가장자리 상부면과 접촉되는 제2 부분의 실리콘 패턴(120) 부위는 5 내지 15㎚일 수 있다. 또한, 상기 제1 측면 및 기판(100) 주 표면과의 제1 각도와, 상기 제2 측면 및 기판(100) 주 표면과의 제2 각도는 각각 50 내지 85도일 수 있다. 상기 실리콘 패턴(120)의 상부면은 상기 기판(100) 주 표면과 평행한 평면을 갖는다. 상기 제2 부분의 실리콘 패턴(120)의 상부폭은 상기 제1 부분의 실리콘 패턴(120)의 상부폭의 70% 이상일 수 있다.
도 4d를 참조하면, 상기 실리콘 패턴(120) 상부 표면으로 N형 불순물을 도핑하여 상기 실리콘 패턴(120) 내에 고농도 불순물 영역(122)을 형성한다. 상기 고농도 불순물 영역(122)은 융기된 소오스 드레인 영역으로 제공된다.
상기 N형 불순물은 상기 실리콘 패턴(120) 상부 표면으로부터 주입되어 실리콘 패턴(120) 내부에 도핑된다. 그런데, 상기 실리콘 패턴(120) 상부면의 면적이 증가되고, 상기 실리콘 패턴(120)에서 측벽 경사가 되는 제1 및 제2 각도(R1, R2)가 50 내지 85도로 높기 때문에 대부분의 N형 불순물은 상기 실리콘 패턴(120)의 상부면으로부터 내부로 주입된다. 즉, 상기 실리콘 패턴(120)의 경사진 측벽 부위로는 N형 불순물이 거의 주입되지 않게 된다. 때문에, 상기 고농도 불순물 영역(122)은 균일한 투사 범위를 가질 수 있다.
한편, 상기 고농도 불순물 영역(122) 아래에는 이전의 인시튜 불순물 도핑에 의해 형성된 저농도 불순물 영역이 위치하게 된다.
도 4e를 참조하면, 상기 실리콘 패턴(120)이 형성된 실리콘 기판(100) 전면 상에 희생 게이트 구조물을 덮는 층간 절연막(140)을 형성한다. 이 후, 평탄화 공정을 통해 상기 층간 절연막(140)의 상부면의 일부를 제거하여, 상기 희생 게이트 구조물의 상부면을 노출시킨다.
상기 노출된 희생 게이트 구조물을 제거하여, 제1 개구부를 형성한다. 상기 제1 개구부의 저면에는 기판 표면이 노출되도록 한다. 이 후, 상기 제1 개구부 내부에 게이트 절연막(130a) 및 게이트 전극(130b)을 형성한다. 상기 게이트 절연막(130a)은 고유전율을 갖는 금속 산화물을 포함할 수 있다. 또한, 상기 게이트 전극(130b)은 금속을 포함할 수 있다. 상기 게이트 절연막으로 사용되는 금속 산화물은 예를들어, 하프늄 산화물 또는 지르코늄 산화물일 수 있다. 상기 게이트 전극(130b)으로 사용되는 금속 물질은 예를들어, 이리듐(Ir), 니오브(Nb), 백금(Pt), 레늄(Re), 로듐(Rh), 루테늄(Ru), 탄탈(Ta), 탄탈 질화물(TaN), 탄탈 실리콘 질화물(TaSiN), 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐(W), 및 바나듐(V)을 포함할 수 있으나, 여기에 한정되지는 않는다. 상기 게이트 전극(130b)은 하나 또는 2 종류 이상의 금속을 포함할 수도 있다. 또한, 상기 게이트 절연막(130a)과 직접 접촉하는 금속은 예를들어 4.1eV 내지 4.4eV의 일함수를 갖는 금속 물질일 수 있다.
상기 게이트 절연막(130a) 및 게이트 전극(130b)은 상기 제1 개구부 내부에 게이트 절연막 및 게이트 전극막을 형성한 다음, 상기 게이트 전극막을 연마함으로써 형성될 수 있다.
상기 공정들을 수행함으로써, 도 1에 도시된 NMOS 트랜지스터를 형성할 수 있다. 상기 NMOS 트랜지스터는 융기된 소오스/드레인을 포함함으로써 쇼트 채널 효과가 감소된다. 또한, 상기 융기된 소오스/드레인을 이루는 불순물들의 투사 범위(Projected Range; Rp)가 균일하다. 따라서, 상기 MOS 트랜지스터는 문턱 전압의 편차가 감소되며 우수한 전기적 특성을 가질 수 있다.
실시예 2
도 6a 및 도 6b는 본 발명의 실시예 2에 의한 NMOS 트랜지스터를 나타내는 단면도이다.
도 6a는 제1 방향으로 절단한 단면도이고, 도 6b는 제2 방향으로 절단한 단면도이다. 본 실시예의 NMOS 트랜지스터는 절연 윙 스페이서가 더 포함되는 것을 제외하고는 실시예 1과 동일한 구성을 갖는다.
도 6a 및 도 6b를 참조하면, NMOS 트랜지스터는 액티브 영역 및 필드 영역이 구분된 실리콘 기판(100)에 형성되며, 게이트 구조물(130), 게이트 스페이서(110), 절연 윙 스페이서(134), 고농도 불순물 영역(122)을 포함하는 실리콘 패턴(120)이 구비된다. 상기 게이트 구조물(130), 게이트 스페이서(110) 및 고농도 불순물 영역(122)을 포함하는 실리콘 패턴(120)은 도 1을 참조로 설명한 것과 동일하다.
상기 절연 윙 스페이서(134)는 상기 게이트 스페이서(110) 측면에 구비되며, 저면부는 상기 실리콘 패턴(120) 상부면과 접촉하게 된다.
도시하지는 않았지만, 상기 실리콘 패턴(120)과 게이트 스페이서(110)와 접촉되어 있지 않고 골이 생성되어 있을 수 있다. 이 경우에, 상기 절연 윙 스페이서(134)는 상기 실리콘 패턴(120)과 게이트 스페이서(110) 사이의 골을 메우는 형상을 가질 수 있다. 상기 절연 윙 스페이서(134)는 절연 물질을 포함할 수 있다. 상기 절연 윙 스페이서(134)는 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
실시예 2의 NMOS 트랜지스터는 실시예 1의 NMOS 트랜지스터와 동일한 형상의 실리콘 패턴(120)이 구비된다. 그러므로, 상기 실리콘 패턴(120) 내의 상기 불순물들의 투사 범위(Projected Range; Rp)가 균일하다. 따라서, 상기 MOS 트랜지스터는 문턱 전압의 편차가 감소되며 우수한 전기적 특성을 가질 수 있다.
도 7a 내지 도 7c는 도 6a 및 도 6b에 도시된 NMOS 트랜지스터의 제조 방법을 나타내는 단면도이다.
도 6 및 도 6b에 도시된 NMOS 트랜지스터는 실시예 1의 제조 방법과 동일한 방법으로 진행될 수 있으며, 절연 윙 스페이서를 형성하는 공정만 추가된다.
먼저, 도 4a 내지 도 4c를 참조로 설명한 공정을 수행하여, 도 4c에 도시된 구조를 형성한다.
도 7a를 참조하면, 상기 소자 분리막 패턴(102), 희생 게이트 구조물, 실리콘 패턴(120) 및 스페이서(110)의 상부면을 덮는 윙 스페이서용 절연막(132)을 형성한다. 상기 윙 스페이서용 절연막(132)은 상기 희생 게이트 구조물 및 실리콘 패턴(120)의 표면을 따라 형성되며, 상기 희생 게이트 구조물 및 실리콘 패턴(120) 사이의 골이 있는 경우 상기 골을 채우는 형상을 갖는다. 상기 윙 스페이서용 절연막(132)은 실리콘 산화물 또는 실리콘 질화물로 형성할 수 있다.
도 7b를 참조하면, 상기 윙 스페이서용 절연막(132)을 이방성으로 식각하여 절연 윙 스페이서(134)를 형성한다. 상기 절연 윙 스페이서(134)는 상기 게이트 스페이서(110) 측면에 구비되며, 저면부는 상기 실리콘 패턴(120) 상부면과 접촉하게 된다.
도 7c를 참조하면, 상기 반도체 패턴으로 N형 불순물을 도핑하여 고농도 도핑 영역을 형성한다. 상기 설명한 것과 같이, 상기 절연 윙 스페이서가 구비됨으로써, 상기 희생 게이트 구조물 및 실리콘 패턴(120) 사이의 골이 채워져 있다. 그러므로, 상기 불순물 도핑 공정 시에 상기 희생 게이트 구조물 및 실리콘 패턴(120) 사이의 골을 통해 불순물들이 비정상적으로 깊게 도핑되지 않게 된다. 따라서, 균일한 투사 범위를 갖는 고농도 불순물 영역을 형성할 수 있다.
계속하여, 도 4e를 참조로 설명한 공정을 동일하게 수행하여, 도 6a 및 도 6b에 도시된 NMOS 트랜지스터를 형성할 수 있다. 상기 NMOS 트랜지스터는 융기된 소오스/드레인을 포함함으로써 쇼트 채널 효과가 감소된다. 또한, 상기 융기된 소오스/드레인을 이루는 불순물들의 투사 범위(Projected Range; Rp)가 균일하다. 따라서, 상기 MOS 트랜지스터는 문턱 전압의 편차가 감소되며 우수한 전기적 특성을 가질 수 있다.
실시예 3
도 8a 및 도 8b는 본 발명의 실시예 3에 의한 NMOS 트랜지스터를 나타내는 단면도이다.
도 8a는 제1 방향으로 절단한 단면도이고, 도 8b는 제2 방향으로 절단한 단면도이다. 본 실시예의 NMOS 트랜지스터는 기판에 리세스부가 구비되지 않는 것을 제외하고는 도 1에 도시된 NMOS 트랜지스터와 동일한 구성을 갖는다.
도 8a 및 도 8b를 참조하면, NMOS 트랜지스터는 액티브 영역 및 필드 영역이 구분된 실리콘 기판(100)에 형성되며, 게이트 구조물(130), 게이트 스페이서(110), 고농도 불순물 영역(122)을 포함하는 실리콘 패턴(121)이 구비된다. 상기 실리콘 패턴(121)은 리세스된 부위가 아니라 평탄한 면인 실리콘 기판(100) 상에 구비된다. 즉, 상기 실리콘 패턴(121)의 저면은 상기 실리콘 기판(100)의 주 표면과 동일 평면 상에 위치한다. 상기 실리콘 패턴(121)에 포함된 고농도 불순물 영역(122)은 융기된 소오스/드레인 영역(elevated source/drain region)이 된다.
본 실시예에 따른 실리콘 패턴(121)은 도 1에서 설명한 제2 부분의 실리콘 패턴과 동일한 형상을 갖는다. 예를들어, 상기 실리콘 패턴(121)의 저면부는 상기 소자 분리막 패턴(102) 부위로 측방 확장된 형상을 가지며, 상기 소자 분리막 패턴(102)의 가장자리 상부면과 접촉되는 실리콘 패턴(121)의 저면 부위는 5 내지 15㎚일 수 있다. 또한, 상기 제1 측면 및 기판 주 표면과의 제1 각도와, 상기 제2 측면 및 기판 주 표면과의 제2 각도는 50 내지 85도일 수 있다. 상기 실리콘 패턴(121)의 상부면은 상기 기판 주 표면과 평행한 평면을 갖는다. 상기 실리콘 패턴(121) 상부폭은 상기 실리콘 패턴의 하부폭의 70% 이상일 수 있다.
상기 실리콘 패턴(121) 아래의 실리콘 기판 내에는 소오스/드레인 확장 영역으로 제공되는 저농도 불순물 영역(103)이 구비될 수 있다.
상기 MOS 트랜지스터는 실리콘 패턴 내의 불순물들의 투사 범위가 균일하다. 따라서, 문턱 전압의 편차가 감소되며 우수한 전기적 특성을 가질 수 있다.
도 9a 내지 도 9c는 도 8a 및 도 8b에 도시된 NMOS 트랜지스터를 나타내는 단면도이다.
도 9a를 참조하면, 실리콘 기판(100) 상에 소자 분리 공정을 수행하여, 필드 영역에 해당되는 기판에 소자 분리막 패턴(102)들을 형성한다. 상기 실리콘 기판 상에 희생 게이트 구조물을 형성한다. 상기 게이트 구조물 측벽에 게이트 스페이서(110)를 형성한다. 상기 공정들은 도 4a를 참조로 설명한 것과 동일하다. 다음에, 상기 게이트 스페이서 양 측으로 저농도의 N형 불순물을 주입하여 저농도 불순물 영역(103)을 형성한다. 그러나, 본 실시예에서는, 상기 게이트 스페이서 양 측으로 리세스부를 형성하는 공정은 수행하지 않는다.
도 9b를 참조하면, 상기 제1 선택적 에피택셜 성장 공정을 수행하여, 제1 예비 실리콘 패턴을 형성한다. 상기 제1 예비 실리콘 패턴(114)에서, 상기 실리콘 기판(100)의 주 표면보다 높게 위치하는 부위의 가장자리에 파세트면(P)이 형성되도록 하여야 한다.
상기 제1 선택적 에피택셜 성장 공정을 수행할 때, 인시튜로 N형 불순물을 주입한다. 상기 주입되는 N형 불순물은 인(P)일 수 있다. 상기 인의 도핑 농도는 1E19 내지 9E19㎝-3 범위일 수 있다. 바람직하게, 상기 인의 도핑 농도는 6E19㎝-3 정도일 수 있다. 또한, 상기 제1 선택적 에피택셜 성장 공정을 수행할 때의 공정 챔버 내 압력은 10 내지 70Torr일 수 있으며, 공정 온도는 700도 이하일 수 있다.
상기 제1 예비 실리콘 패턴(114)은 상기 실리콘 기판(100)의 주표면보다 높게 위치하는 측면에 파세트면(P)이 형성될 정도의 높이만큼 상기 실리콘 기판으로부터 돌출하도록 형성될 수 있다. 따라서, 상기 제1 예비 실리콘 패턴은 1 내지 10㎚의 높이를 가질 수 있다.
도 9c를 참조하면, 상기 제1 예비 실리콘 패턴(114) 상에 제2 선택적 에피택셜 성장 공정을 수행하여 제2 예비 실리콘 패턴(116)을 형성한다. 이로써, 상기 제1 및 제2 예비 실리콘 패턴(114, 116)으로 구성되는 실리콘 패턴(120)을 완성한다.
상기 제2 선택적 에피택셜 성장 공정을 수행할 때, 상기 제1 선택적 에피택셜 성장 공정 시 보다 낮은 도핑 농도로 N형 불순물을 주입한다. 상기 주입되는 N형 불순물은 인(P)일 수 있다. 또한, 상기 제2 선택적 에피택셜 성장 공정에서는 상기 제1 선택적 에피택셜 성장 공정을 수행할 때에 비해 공정 챔버 내의 압력이 더 높아진다. 상기 제2 선택적 에피택셜 성장 공정 조건은 도 4c를 참조로 설명한 것과 동일하다.
이 후, 도 4d 내지 도 4e를 참조로 설명한 공정들을 동일하게 수행함으로써, 도 8a 및 도 8b에 도시된 NMOS 트랜지스터를 완성한다.
상기 MOS 트랜지스터는 문턱 전압의 편차가 감소되며 우수한 전기적 특성을 가질 수 있다.
실시예 4
도 10은 본 발명의 실시예 4에 의한 CMOS FET를 나타내는 단면도이다.
도 10을 참조하면, NMOS 형성 영역 및 PMOS 형성 영역이 각각 구비되는 실리콘 기판(200)이 마련된다. 상기 NMOS 형성 영역에는 NMOS 트랜지스터가 구비되고, 상기 PMOS 형성 영역에는 PMOS 트랜지스터가 구비된다.
상기 NMOS 트랜지스터는 액티브 영역 및 필드 영역이 구분된 실리콘 기판(200)에 형성되며, 제1 게이트 구조물(249), 제1 게이트 스페이서(211a), N형 고농도 불순물 영역(241a)을 포함하는 실리콘 패턴(240) 및 절연 윙 스페이서(242)가 구비된다. 상기 실리콘 패턴(240)은 상기 제1 게이트 스페이서 양측의 제1 리세스부(220) 내부에 구비되면서, 상기 실리콘 기판(200)의 주 표면보다 돌출되도록 형성된다. 상기 실리콘 패턴(240)에 포함된 N형 고농도 불순물 영역(241a)은 융기된 소오스/드레인 영역(elevated source/drain region)이 된다.
상기 PMOS 트랜지스터는 제2 게이트 구조물(255), 제2 게이트 스페이서(211b), P형 고농도 불순물 영역(241b)을 포함하는 실리콘 게르마늄 패턴(224) 및 절연 윙 스페이서(242)가 구비된다. 상기 실리콘 게르마늄 패턴(224)은 상기 제2 게이트 스페이서(211b) 양측의 제2 리세스부(222) 내부에 구비되면서 상기 실리콘 기판(200)의 주 표면보다 돌출되도록 형성된다. 상기 실리콘 게르마늄 패턴(224)은 채널 영역에 스트레스를 주어 홀의 이동도를 향상시키는 역할을 한다. 상기 실리콘 게르마늄 패턴(224)에 포함된 P형 고농도 불순물 영역(241b)은 융기된 소오스/드레인 영역(elevated source/drain region)이 된다.
상기 NMOS 트랜지스터는 도 6a 및 도 6b에 도시된 NMOS 트랜지스터와 동일한 구성을 가질 수 있다. 그러므로, 상기 NMOS 트랜지스터에서 상기 제2 부분의 실리콘 패턴의 저면부는 상기 소자 분리막 패턴(202) 부위로 측방 확장된 형상을 가지며, 상기 소자 분리막 패턴(202)의 가장자리 상부면과 접촉되는 실리콘 패턴(240)의 저면 부위는 5 내지 15㎚일 수 있다. 또한, 상기 제1 측면 및 기판 주 표면과의 제1 각도와, 상기 제2 측면 및 기판 주 표면과의 제2 각도는 50 내지 85도일 수 있다. 상기 실리콘 패턴(240)의 상부면은 상기 기판(100) 주 표면과 평행한 평면을 갖는다. 상기 실리콘 패턴(240)의 제2 부분의 상부폭은 상기 실리콘 패턴(240)의 제1 부분의 상부폭의 70% 이상일 수 있다. 또한, 상기 절연 윙 스페이서(242)는 상기 제1 게이트 스페이서(211a)의 양 측벽에 구비되며, 저면부는 상기 실리콘 패턴(240) 상부면과 접촉하게 된다.
다음에, PMOS FET에 대해 설명한다.
상기 제2 게이트 구조물(255)은 제2 게이트 절연막(252) 및 제2 게이트 전극(254)이 적층된 구조를 갖는다. 상기 제2 게이트 절연막(252)은 고유전율을 갖는 금속 산화막을 포함할 수 있다. 상기 제2 게이트 전극(254)은 금속 물질을 포함할 수 있다. 상기 제2 게이트 전극(254)은 상기 제1 게이트 전극(250)과 다른 금속 물질을 포함할 수 있다. 상기 제2 게이트 전극(254)은 하나의 금속 물질을 포함할 수도 있고, 2 이상의 금속 물질이 적층된 구조를 가질 수도 있다. 상기 제2 게이트 절연막(252)과 직접 접촉하는 부위에는 PMOS 트랜지스터에 적합한 일함수를 갖는 금속 물질이 사용될 수 있다.
상기 제2 게이트 스페이서(211b)는 상기 제2 게이트 구조물(255)의 측벽에 구비된다.
상기 실리콘 게르마늄 패턴(224)은 상기 실리콘 기판(200)의 제2 리세스부(222) 내부를 채우면서 상기 제2 게이트 구조물(255) 하부면보다 돌출된다. 상기 제2 리세스부(222)는 상기 제1 리세스부(220)와는 다르게 측벽 형상이 시그마 형상인 시그마 리세스 일 수 있다.
상기 실리콘 게르마늄 패턴(224)에서 상기 제2 게이트 구조물(255) 하부면보다 돌출되는 부위는 상기 실리콘 기판(200)의 평탄한 상부면에 대해 각도를 갖는 파세트를 포함할 수 있다. 상기 실리콘 게르마늄 패턴(224)의 파세트와 상기 제2 게이트 스페이서(211b) 사이에는 골이 패여지게 된다.
상기 절연 윙 스페이서(242)는 상기 제2 게이트 스페이서(211b)의 양 측벽에 구비되며, 저면부는 상기 실리콘 게르마늄 패턴 상부면과 접촉하게 된다. 상기 절연 윙 스페이서는 상기 실리콘 게르마늄 패턴(224) 및 제2 게이트 스페이서(211b) 사이의 패여진 부위를 채우는 형상을 갖는다.
상기 제2 게이트 구조물(255)을 덮는 층간 절연막(246)이 구비될 수 있다.
본 실시예의 CMOS FET은 NMOS 트랜지스터의 문턱 전압 편차가 감소됨으로서, 우수한 특성을 가질 수 있다.
도 11a 내지 도 11g는 도 10에 도시된 CMOS FET의 제조 방법을 나타내는 단면도이다.
도 11a를 참조하면, 실리콘 기판(200) 상에 소자 분리 공정을 수행하여, 필드 영역에 해당되는 기판에 소자 분리막 패턴(202)을 형성한다.
상기 실리콘 기판(200) 상에 희생 게이트 절연막 및 희생 게이트 전극막을 형성한다. 상기 희생 게이트 전극막 상에 하드 마스크 패턴을 형성한다. 상기 하드 마스크 패턴을 이용하여 상기 희생 게이트 전극막 및 희생 게이트 절연막을 패터닝한다. 따라서, 희생 게이트 절연막(204a, 206a), 희생 게이트 전극(204b, 206b) 및 하드 마스크 패턴(204c, 206c)이 적층된 희생 게이트 구조물(204, 206)을 형성한다. 즉, 실리콘 기판(200)의 NMOS 영역에는 제1 희생 게이트 구조물(204)을 형성하고, 실리콘 기판(200)의 PMOS 영역에는 제2 희생 게이트 구조물(206)을 형성한다.
상기 제1 및 제2 희생 게이트 구조물들(204, 206)의 표면 및 실리콘 기판(200) 표면을 따라 제1 스페이서막을 형성한다. 상기 제1 희생 게이트 구조물(204) 양 측의 기판 표면 아래에 N형 불순물을 도핑하여 제1 소오스/드레인 확장 영역(214)을 형성한다. 또한, 상기 제2 희생 게이트 구조물(206) 양 측의 기판 표면 아래에 P형 불순물을 도핑하여 제2 소오스/드레인 확장 영역(212)을 형성한다.
계속하여, 상기 제1 스페이서막 상에 제2 스페이서막을 형성하고, 상기 제1 및 제2 스페이서막을 이방성 식각한다. 이로써, 상기 제1 희생 게이트 구조물(204) 측벽에 제1 게이트 스페이서(211a)를 형성하고, 상기 제2 희생 게이트 구조물(206) 측벽에 제2 게이트 스페이서(211b)를 형성한다.
상기 제1 및 제2 희생 게이트 구조물(204, 206), 제1 및 제2 게이트 스페이서(211a, 211b) 및 실리콘 기판(200)을 따라 제1 블록킹 절연막을 형성한다. 사진 공정을 수행하여, 상기 NMOS 영역 전체를 덮는 제1 포토레지스트 패턴(219)을 형성한다. 이 후, 식각을 통해 노출된 상기 PMOS 영역의 제1 블록킹 절연막을 제거하여 제1 블록킹 절연막 패턴(216)을 형성한다.
상기 NMOS 영역에는 제1 블록킹 절연막 패턴(216)이 형성된다. 상기 제1 블록킹 절연막 패턴(216)은 PMOS 영역에만 선택적으로 에피택셜막이 성장이 되도록 하기 위한 마스크로 제공된다.
도 11b를 참조하면, 상기 PMOS 영역의 제2 게이트 스페이서(211b) 양 측의 실리콘 기판(200) 표면을 식각하여 스트레서를 형성하기 위한 공간을 한정하는 제2 리세스부(222)를 형성한다.
이 후, 상기 제2 리세스부(222) 내부를 채우면서 상기 제2 희생 게이트 구조물(206)의 상부면보다 높게 돌출되는 실리콘 게르마늄 패턴(224)을 형성한다.
상기 실리콘 게르마늄 패턴(224)은 선택적 에피택셜 성장 공정을 통해 형성할 수 있다. 상기 에피택셜 성장 공정에서 인시튜로 P형 불순물을 주입하여 불순물 영역을 형성할 수 있다.
상기 선택적 에피택셜 성장 공정을 수행하면, 상기 실리콘 기판(200)이 노출된 부위에만 에피택셜막이 성장된다. 그러므로, 상기 제1 블록킹 절연막 패턴(216)이 덮혀있는 상기 NMOS 영역에는 실리콘 게르마늄 패턴(224)이 형성되지 않는다.
도 11c를 참조하면, 상기 제1 블록킹 절연막 패턴(216), 실리콘 게르마늄 패턴(224) 및 제2 희생 게이트 구조물(206)의 표면을 따라 제2 블록킹 절연막(218)을 형성한다. 상기 제2 블록킹 절연막(218)은 10 내지 30Å의 두께를 가질 수 있다.
상기 제2 블록킹 절연막(218)은 상기 제1 블록킹 절연막 패턴(216)과 동일한 물질로 형성될 수 있다. 예를들어, 상기 제2 블록킹 절연막(218)은 실리콘 질화물로 형성할 수 있다.
상기 제2 블록킹 절연막 상에 사진 공정을 수행하여, 상기 PMOS 영역전체를 덮는 제2 포토레지스트 패턴(236)을 형성한다. 이 후, 상기 NMOS 영역의 제2 블록킹 절연막(218) 및 제1 블록킹 절연막 패턴(216)을 이방성 식각 공정을 통해 식각한다.
계속하여, 상기 NMOS 영역의 제1 게이트 스페이서 양 측의 기판 표면을 식각하여 제1 리세스부(220)를 형성한다.
도 11d를 참조하면, 상기 제1 리세스부(220) 내부를 채우면서 상기 제1 희생 게이트 구조물(204)의 하부면보다 높게 돌출되는 실리콘 패턴(240)을 형성한다.
상기 실리콘 패턴(240)을 형성하는 공정은 도 4b 및 도 4c를 참조로 설명한 것과 동일하다. 따라서, 도 5에 도시된 것과 같은 형상의 실리콘 패턴을 형성할 수 있다.
도 11e를 참조하면, 상기 실리콘 패턴(240), 제1 및 제2 스페이서, 제1 및 제2 희생 게이트 구조물(204, 206) 상에 절연 윙 스페이서막을 형성한다.
상기 절연 윙 스페이서막은 상기 실리콘 게르마늄 패턴(224) 및 제2 게이트 스페이서(211b) 사이와, 상기 실리콘 패턴(240) 및 제1 게이트 스페이서(211a) 사이의 패여진 부위를 채우는 두께를 갖는다.
상기 절연 윙 스페이서막을 이방성 식각하여 상기 제1 및 제2 희생 게이트 구조물(204, 206)의 측벽에 절연 윙 스페이서(242)를 각각 형성한다.
도 11f를 참조하면, 상기 PMOS 영역의 실리콘 게르마늄 패턴(224)에 P형 불순물을 추가적으로 도핑하여 P형 고농도 불순물 영역(241b)을 형성한다. 또한, 상기 NMOS 영역의 실리콘 패턴(240)에 N형 불순물을 추가적으로 도핑하여 N형 고농도 불순물 영역(241a)을 형성한다.
상기 공정을 통해, NMOS 및 PMOS 트랜지스터의 융기된 소오스/드레인을 각각 형성할 수 있다.
도 11g를 참조하면, 상기 제1 및 제2 희생 게이트 구조물(204, 206)을 덮는 층간 절연막(246)을 형성한다. 이 후, 평탄화 공정을 통해 상기 층간 절연막(246)을 제거하여, 상기 제1 및 제2 희생 게이트 전극의 상부면을 노출시킨다.
상기 제1 희생 게이트 전극, 제1 희생 게이트 절연막을 제거하여, 제1 개구부를 형성한다. 상기 제1 개구부 내부에 제1 게이트 절연막(248) 및 제1 게이트 전극(250)을 형성한다. 상기 제1 게이트 절연막(248)은 고유전율을 갖는 금속 산화물을 포함할 수 있다. 또한, 상기 제1 게이트 전극(250)은 금속을 포함할 수 있다.
또한, 상기 제2 희생 게이트 전극, 제2 게이트 절연막을 제거하여, 제2 개구부를 형성한다. 상기 제2 개구부 내부에 제2 게이트 절연막(252) 및 제2 게이트 전극(254)을 형성한다. 상기 제2 게이트 절연막(252)은 고유전율을 갖는 금속 산화물을 포함할 수 있다. 또한, 상기 제2 게이트 전극(254)은 금속을 포함할 수 있다. 상기 제1 및 제2 게이트 전극(250, 254)은 다른 금속 물질을 포함할 수 있다.
상기 공정들을 수행하면, 문턱 전압 편차가 거의 없는 CMOS FET을 제조할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 실시예들에 따르면, 고집적화되고 고성능을 갖는 트랜지스터들이 제공된다. 상기 트랜지스터들은 다양한 반도체 메모리 또는 로직 소자에 적용될 수 있다.
100 : 실리콘 기판 102 : 소자 분리막 패턴
112 : 리세스부 114 : 제1 예비 실리콘 패턴
116 : 제2 예비 실리콘 패턴 120 : 실리콘 패턴
122 : 고농도 불순물 영역 130 : 게이트 구조물

Claims (10)

  1. 소자 분리 영역 및 액티브 영역이 구분된 실리콘 기판;
    상기 실리콘 기판의 액티브 영역을 가로지르도록 배치되고, 게이트 절연막 및 게이트 전극을 포함하는 게이트 구조물;
    상기 게이트 구조물 양 측에 각각 구비되는 스페이서;
    상기 스페이서 양 측의 리세스된 실리콘 기판 부위를 채우면서, 상기 게이트 구조물의 저면보다 높게 돌출된 형상을 갖고, 상기 돌출된 부위의 저면 가장자리 부위는 상기 소자 분리 영역 상부면과 일부 접촉되고, 상기 게이트 구조물에서 채널 폭 방향으로 마주하는 제1 및 제2 측면은 상기 액티브 영역 내로 향하는 경사를 갖는 실리콘 패턴; 및
    상기 실리콘 패턴 내부에 구비되고 N형 불순물이 도핑된 고농도 불순물 영역을 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 제1 측면과 상기 실리콘 기판의 상부 평탄면과의 제1 각도와, 상기 제2 측면과 상기 실리콘 기판의 상부 평탄면과의 제2 각도는 50 내지 85도인 반도체 소자.
  3. 실리콘 기판에 소자 분리막 패턴을 형성하여, 소자 분리 영역 및 액티브 영역을 구분하는 단계;
    상기 실리콘 기판의 액티브 영역을 가로지르고 게이트 절연막 및 게이트 전극을 포함하는 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물 양 측에 각각 스페이서를 형성하는 단계;
    상기 스페이서 양 측의 실리콘 기판을 식각하여 리세스부를 형성하는 단계;
    제1 압력하에서, 제1 도핑 농도의 N형 불순물을 인시튜 도핑하는 제1 선택적 에피택셜 성장 공정을 통해, 상기 리세스부 내부를 채우면서 상기 리세스부로부터 돌출되어 측벽 파세트면이 생성되는 제1 예비 실리콘 패턴을 형성하는 단계;
    상기 제1 선택적 에피택셜 성장 공정보다 높은 제2 압력하에서, 상기 제1 도핑 농도보다 낮은 제2 도핑 농도의 N형 불순물을 인시튜 도핑하는 제2 선택적 에피택셜 성장 공정을 통해, 상기 제1 예비 실리콘 패턴 상에 제2 예비 실리콘 패턴을 형성하여 제1 및 제2 예비 실리콘 패턴이 적층된 실리콘 패턴을 형성하는 단계; 및
    상기 실리콘 패턴 내부에 N형 불순물이 도핑하여 고농도 불순물 영역을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  4. 제3항에 있어서, 상기 제1 예비 실리콘 패턴에서 상기 기판 표면으로부터 돌출된 부위의 높이는 상기 제2 예비 실리콘 패턴의 높이보다 낮게되도록 형성되는 반도체 소자의 제조 방법.
  5. 제3항에 있어서, 상기 제1 예비 실리콘 패턴에서 상기 기판 표면으로부터 돌출된 부위의 높이는 1 내지 10㎚가 되도록 형성하는 반도체 소자의 제조 방법.
  6. 제3항에 있어서, 상기 제1 및 제2 선택적 에피택셜 성장 공정에서 도핑되는 N형 불순물은 인을 포함하고, 상기 제1 선택적 에피택셜 성장 공정에서 상기 인의 도핑 농도가 1E19 내지 9E19㎝-3 인 반도체 소자의 제조 방법.
  7. 제3항에 있어서, 상기 제1압력은 10 내지 70Torr이고, 상기 제2 압력은 100 내지 200Torr인 반도체 소자의 제조 방법.
  8. 제3항에 있어서, 상기 제2 압력은 상기 제1 압력의 3배 이상인 반도체 소자의 제조 방법.
  9. 제3항에 있어서, 상기 제2 선택적 에피택셜 성장 공정은 상기 제1 예비 실리콘 패턴 상부면으로부터의 성장 속도가 상기 제1 예비 실리콘 패턴의 측벽 파세트면으로부터의 성장 속도보다 3배 이상 빠른 반도체 소자의 제조 방법.
  10. 제6항에 있어서, 상기 제2 선택적 에피택셜 성장 공정에서, 상기 제1 예비 실리콘 패턴의 측벽 파세트면으로부터의 측방 성장되는 실리콘의 폭은 5 내지 15㎚가 되도록 하는 반도체 소자의 제조 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101776926B1 (ko) * 2010-09-07 2017-09-08 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9559165B2 (en) * 2014-09-19 2017-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with strained source and drain structures and method for forming the same
US11041839B2 (en) * 2015-06-05 2021-06-22 Mueller International, Llc Distribution system monitoring
KR102427326B1 (ko) 2015-10-26 2022-08-01 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US10658486B2 (en) 2017-05-18 2020-05-19 Taiwan Semiconductor Manufacutring Co., Ltd. Mitigation of time dependent dielectric breakdown
KR20210017167A (ko) * 2019-08-07 2021-02-17 삼성전자주식회사 반도체 소자

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0661268A (ja) 1992-04-30 1994-03-04 Mitsubishi Kasei Corp 選択再成長領域を有する化合物半導体装置及びその製造方法
JP3544833B2 (ja) * 1997-09-18 2004-07-21 株式会社東芝 半導体装置及びその製造方法
KR100333727B1 (ko) 1998-12-22 2002-06-20 박종섭 엘리베이티드소오스/드레인구조의모스트랜지스터제조방법
KR20000041382A (ko) 1998-12-22 2000-07-15 김영환 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터 제조방법
KR100307636B1 (ko) * 1999-10-07 2001-11-02 윤종용 올라간 구조의 소오스/드레인을 갖는 전계효과 트랜지스터 및 그 제조방법
US6284610B1 (en) * 2000-09-21 2001-09-04 Chartered Semiconductor Manufacturing Ltd. Method to reduce compressive stress in the silicon substrate during silicidation
US6780691B2 (en) * 2002-08-16 2004-08-24 Chartered Semiconductor Manufacturing Ltd. Method to fabricate elevated source/drain transistor with large area for silicidation
KR100487564B1 (ko) 2003-07-07 2005-05-03 삼성전자주식회사 높여진 소오스/드레인 영역을 갖는 반도체 소자 및 그제조방법
US7166528B2 (en) 2003-10-10 2007-01-23 Applied Materials, Inc. Methods of selective deposition of heavily doped epitaxial SiGe
DE10351008B4 (de) 2003-10-31 2008-07-10 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung von Transistoren mit erhöhten Drain- und Sourcegebieten mit unterschiedlicher Höhe sowie ein Halbleiterbauelement
US6864540B1 (en) * 2004-05-21 2005-03-08 International Business Machines Corp. High performance FET with elevated source/drain region
KR100558011B1 (ko) 2004-07-12 2006-03-06 삼성전자주식회사 전체실리사이드 금속게이트전극을 갖는 모스 트랜지스터의제조방법
US7479431B2 (en) 2004-12-17 2009-01-20 Intel Corporation Strained NMOS transistor featuring deep carbon doped regions and raised donor doped source and drain
JP4369359B2 (ja) * 2004-12-28 2009-11-18 富士通マイクロエレクトロニクス株式会社 半導体装置
US7195985B2 (en) 2005-01-04 2007-03-27 Intel Corporation CMOS transistor junction regions formed by a CVD etching and deposition sequence
JP4274566B2 (ja) 2005-04-25 2009-06-10 エルピーダメモリ株式会社 半導体装置の製造方法
KR100712535B1 (ko) 2005-09-26 2007-04-27 삼성전자주식회사 측부 성장을 억제할 수 있는 선택적 에피택셜 성장층을갖는 반도체 소자 및 그 제조방법
KR100781549B1 (ko) 2006-11-03 2007-12-03 삼성전자주식회사 반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된반도체 집적 회로 장치
US8084309B2 (en) * 2009-08-17 2011-12-27 International Business Machines Corporation Extremely thin silicon on insulator (ETSOI) complementary metal oxide semiconductor (CMOS) with in-situ doped source and drain regions formed by a single mask

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