KR100558011B1 - 전체실리사이드 금속게이트전극을 갖는 모스 트랜지스터의제조방법 - Google Patents

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Abstract

전체실리사이드 금속게이트전극을 갖는 모스 트랜지스터의 제조방법이 제공된다. 이 방법은 반도체기판 상의 소정영역에 소자분리막을 형성하여 활성영역을 한정하는 것을 구비한다. 상기 활성영역 상을 가로지르는 절연된 게이트패턴을 형성한다. 상기 게이트패턴의 측벽들에 스페이서를 형성한다. 상기 게이트패턴의 상부 및 상기 게이트패턴 양옆의 활성영역 상에 각각 선택적 에피택시 성장 공정을 이용하여 반도체층들을 형성한다. 이때, 상기 게이트패턴 상에는 다결정반도체층이 성장되고, 동시에 상기 게이트패턴 양옆의 활성영역 상에는 단결정반도체층들이 성장된다. 상기 반도체층들을 선택적 식각하여 게이트축소패턴 및 엘리베이티드 소스/드레인 영역들을 형성한다. 상기 다결정반도체층 및 상기 단결정반도체층 간의 식각선택비를 이용하여 상기 게이트축소패턴 및 상기 엘리베이티드 소스/드레인 영역들의 원하는 두께를 얻을 수 있다. 상기 게이트축소패턴이 형성된 반도체기판에 실리사이드화 공정을 적용하여 전체실리사이드 금속게이트전극을 형성함과 동시에 엘리베이티드 소스/드레인 실리사이드막들을 형성한다.

Description

전체실리사이드 금속게이트전극을 갖는 모스 트랜지스터의 제조방법{Method of forming a MOS transistor having fully silicided metal gate electrode}
도 1 및 도 2는 종래의 실리사이드를 이용한 금속게이트전극의 제조방법 상 문제점을 설명하기위한 단면도들이다.
도 3 내지 도 8은 본 발명의 실시예에 따른 전체실리사이드 금속게이트전극을 갖는 모스 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 9 및 도 10은 본 발명의 다른 실시예에 따른 전체실리사이드 금속게이트전극을 갖는 모스 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 전체실리사이드 금속게이트전극을 갖는 모스 트랜지스터의 제조방법에 관한 것이다.
반도체소자들을 사용하는 전자제품들의 경-박-단-소화에 따라, 상기 반도체소자들은 단위 면적당 높은 집적밀도, 낮은 문턱전압(threshold voltage; Vth), 빠른 동작속도 및 저소비전력화가 요구되고 있다. 반도체소자는 모스 트랜지스터와 같은 개별소자(discrete device)를 스위칭 소자로 널리 채택하고 있다. 상기와 같 은 고집적화 필요에 따라 상기 트랜지스터의 구성요소인 게이트, 소스/드레인 접합(source and drain junctions) 및 상호연결부(interconnections)는 가능한 범위 내에서 최대한 축소되어야 한다. 아울러, 상기 트랜지스터 간의 연결부 또한 축소되어야 한다.
그러나 상기 트랜지스터의 축소에 따라 관련된 여러 가지 난관에 봉착하게 된다. 예를 들면, 게이트전극 축소에 따라, 상기 게이트전극의 전기 저항이 증가한다. 이 경우에, 상기 게이트 전극에 가해지는 전기적인 신호의 전송속도(transmission speed)는 RC 지연시간(Resistance-Capacitance delay time)에 기인하여 느려진다. 또한, 채널 길이 축소에 따른 단채널효과(short channel effects)가 발생한다.
상기 단채널효과를 개선하기 위해서는 소스/드레인 접합깊이(junction depth)를 얕게 형성하고, 게이트절연막의 두께를 얇게 제작하는 것이 유리하다. 그러나 상기 소스/드레인 접합깊이(junction depth)를 얕게 제작하는 것은 상기 소스/드레인의 면저항(sheet resistance)을 증가시킨다. 상기 면저항 증가는 트랜지스터의 전류 구동능력을 저하시킨다.
종래의 폴리실리콘을 게이트전극으로 이용하는 기술에 있어서, 상기 게이트전극 축소는 폴리실리콘 공핍(polysilicon depletion) 및 붕소 침투(boron penetration)와 같은 문제를 더욱 부각시킨다. 여기서, 상기 폴리실리콘 공핍은 상기 폴리실리콘 게이트전극 내의 하부영역, 즉, 게이트절연막 과 인접한곳에 공핍영역(depletion region)이 형성됨을 뜻한다. 상기 폴리실리콘 공핍영역은 상기 게이 트절연막의 커패시턴스와 직렬로 연결되는 부가적인 커패시턴스로 작용한다. 결과적으로, 상기 폴리실리콘 공핍영역은 상기 게이트절연막의 전기적인 등가두께(electrical equivalent thickness)를 증가시킨다. 상기 전기적인 등가두께 증가는 유효게이트전압(effective gate voltage) 감소를 의미한다. 두꺼운 게이트절연막을 사용하는 종래기술에서, 상기 폴리실리콘 공핍영역의 두께가 상기 두꺼운 게이트절연막의 유효두께에 비하여 상대적으로 매우 작으므로, 그 영향은 무시될 수 있다. 그러나 얇은 게이트절연막을 사용하게 됨에 따라, 상기 폴리실리콘 공핍에 의한 유효게이트전압 감소는 커다란 문제점으로 부각된다.
상기 폴리실리콘 대신 금속물질을 상기 트랜지스터의 게이트에 사용하는 경우 여러 가지 장점이 있다. 예를 들면, 상기 금속물질은 도전성이 매우 높으며, 게이트 공핍(gate depletion) 및 붕소 침투(boron penetration) 현상을 피할 수 있다. 그러나 상기 금속 게이트는, 금속 이온에 의한 게이트절연막 열화(degrade)를 유발하며, 일함수(work function)가 고정되어 있어서 문턱전압(threshold voltage; Vth)을 조절하기 어렵다는 단점이 있다. 예를 들어, 시모스(CMOS) 트랜지스터와 같은 반도체소자는 단일 칩(chip)내에 N-모스 트랜지스터 영역 과 P-모스 트랜지스터 영역을 가진다. 그리고 상기 N-모스 와 P-모스는 각각의 문턱전압을 다르게 조절하여야 한다. 결과적으로, 상기 N-모스 와 P-모스 트랜지스터 영역에는 서로 다른 금속 게이트를 사용하여야 하는데, 이것은 공정을 매우 복잡하게 한다.
상기 고집적 반도체소자에 적합한 고성능(high performance) 모스 트랜지스터를 구현하기위하여 샐리사이드(salicide; self-aligned silicide) 기술이 연구되 고 있다. 상기 샐리사이드 기술은 상기 게이트전극 및 소스/드레인 영역에 금속 실리사이드 막을 형성하여 상기 게이트전극 및 소스/드레인 영역의 전기 저항을 낮추기 위한 공정기술이다.
여기서, 상기 게이트전극 전체를 금속 실리사이드로 변환하면 금속 게이트를 형성할 수 있고, 문제가 되는 상기 N-모스 와 P-모스를 각각 형성할 때에도 N,P 도핑된 상태에서 전체 금속 실리사이드를 구현하면 일함수가 상기 N-모스 와 P-모스에 따라 차이가 생기므로, 금속 게이트에서의 문제점을 해결할 수 있다.
상기 게이트전극을 실리사이드로 변환하는 동안 소스/드레인 영역에도 상기 금속 실리사이드 막이 형성된다. 상기 소스/드레인 금속 실리사이드 막이 소스/드레인 접합깊이(junction depth) 보다 깊으면 누설전류가 발생한다. 결론적으로, 상기 게이트전극 전체를 실리사이드로 변환하는 동안 소스/드레인 영역에 깊은 실리사이드층이 형성되는 것을 방지할 수 있는 기술이 필요하다.
상기 실리사이드를 이용한 금속 게이트전극 형성방법이 미국특허 제6,599,831B1호에 "실리사이드를 이용한 금속 게이트전극 및 그 제조방법(metal gate electrode using silicidation and method of formation therof)"이라는 제목으로 마스자라(Maszara)등에 의해 개시된 바 있다.
도 1 및 도 2는 상기 미국특허 제6,599,831B1호에 개시된 실리사이드를 이용한 금속게이트전극의 제조방법 상 문제점을 설명하기위한 단면도들이다.
도 1을 참조하면, 반도체기판(82)의 소정영역 상에 차례로 적층된 게이트전극(86) 및 캐핑막(90)을 형성한다. 상기 게이트전극(86)과 상기 반도체기판(82) 사 이에는 게이트절연막(84)이 개재된다. 상기 게이트전극(86)은 도핑 된 폴리실리콘으로 형성한다. 상기 캐핑막(90)을 마스크로 사용하여 상기 반도체기판(82)의 활성영역에 제1 불순물 이온들을 주입하여 엘디디(LDD; lightly doped drain)영역들(94, 96)을 형성한다. 이어서, 상기 게이트절연막(84), 게이트전극(86) 및 캐핑막(90)의 측벽들을 감싸는 스페이서들(104, 106)을 형성한다. 상기 캐핑막(90) 및 상기 스페이서들(104, 106)을 마스크로 사용하여 상기 반도체기판(82)의 활성영역에 제2 불순물 이온들을 주입하여 소스/드레인 영역들(112, 114)을 형성한다.
도 2를 참조하면, 상기 캐핑막(90)을 선택적 식각하여 상기 게이트전극(86)을 노출한다. 연속하여, 상기 게이트전극(86) 및 상기 소스/드레인 영역들(112, 114)을 덮는 금속 막을 형성한 후, 실리사이드화 공정(silicidation process)을 진행한다.
그러나 상기 캐핑막(90)을 식각하는 동안 상기 스페이서들(104, 106)이 손상되는 것을 방지하려면, 상기 캐핑막(90)은 상기 스페이서들(104, 106)과 식각선택비가 높은 물질막으로 형성하여야 한다. 그럼에도 불구하고, 상기 캐핑막(90)은 제거하기가 쉽지 않다. 예를 들어, 상기 캐핑막(90)이 산화막인 경우에, 동시에 노출되는 트렌치 소자분리막이 손상될 수 있다. 다른 경우에, 상기 캐핑막(90)이 질화막인 경우, 동시에 노출되는 트렌치 라이너가 손상될 수 있다.
또한, 상기 캐핑막(90)이 완전히 제거되지 않는 경우, 상기 게이트전극(86)은 완전한 실리사이드화를 기대할 수 없다.
본 발명이 이루고자 하는 기술적 과제는 상기와 같은 종래기술의 문제점을 해결하기 위한 것으로, 게이트전극 전체를 실리사이드로 변환하는 동안 소스/드레인 영역에 깊은 실리사이드층이 형성되는 것을 방지할 수 있는 모스 트랜지스터의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 전체실리사이드 금속게이트전극을 갖는 모스 트랜지스터의 제조방법을 제공한다. 이 방법은 반도체기판 상의 소정영역에 소자분리막을 형성하여 활성영역을 한정하는 것을 포함한다. 상기 활성영역 상에 게이트절연막을 형성한다. 상기 게이트절연막을 갖는 반도체기판의 전면 상에 게이트도전막을 형성한다. 상기 게이트도전막을 패터닝하여 상기 활성영역의 상부를 가로지르는 게이트패턴을 형성한다. 상기 게이트패턴의 측벽들에 스페이서를 형성한다. 상기 게이트패턴의 상부 및 상기 게이트패턴 양옆의 활성영역 상에 각각 선택적 에피택시 성장 공정을 이용하여 반도체층들을 형성한다. 이때, 상기 게이트패턴 양옆의 활성영역 상에는 단결정반도체층들(single-crystalline semiconductor layers)이 성장되고, 동시에 상기 게이트패턴 상에는 다결정반도체층(poly-crystalline semiconductor layer)이 성장된다. 상기 반도체층들을 선택적 식각하여 게이트축소패턴 및 엘리베이티드(elevated) 소스/드레인 영역들을 형성한다. 상기 게이트축소패턴이 형성된 반도체기판에 실리사이드화 공정을 적용하여 전체실리사이드 금속게이트전극을 형성함과 동시에 엘리베이티드 소스/드레인 실리사이드막들을 형성한다.
상기 게이트패턴은 N형의 불순물들 또는 P형의 불순물들로 도핑된 다결정반도체막으로 형성할 수 있다.
상기 게이트패턴을 형성한 후, 상기 게이트패턴 및 소자분리막을 이온주입 마스크들로 사용하여 상기 활성영역에 제1 불순물 이온들을 주입하여 엘디디(LDD; lightly doped drain) 영역들을 형성할 수 있다. 상기 제1 불순물 이온들은 N형 불순물 이온들 또는 P형 불순물 이온들일 수 있다.
상기 게이트패턴의 측벽들에 스페이서를 형성한 후, 상기 게이트패턴, 스페이서 및 소자분리막을 이온주입 마스크들로 사용하여 상기 활성영역에 제2 불순물 이온들을 주입하여 소스/드레인 영역들을 형성할 수 있다. 상기 제2 불순물 이온들 역시 N형 불순물 이온들 또는 P형 불순물 이온들일 수 있다. 이어서, 상기 소스/드레인 영역들이 형성된 반도체기판의 표면을 세정하여 상기 소스/드레인 영역들 상에 잔존하는 자연산화막(native oxide layer) 및 오염입자들(contaminated particles)을 제거하는 것이 바람직하다. 여기서, 상기 소스/드레인 영역들 및 상기 게이트패턴은 상기 이온주입 및 세정과정을 거치는 동안 실리콘원자들의 결합구조가 일부 손상될 수 있다. 그러므로 상기 세정된 반도체기판을 열처리하여, 상기 소스/드레인 영역들의 노출면들 및 상기 게이트패턴의 노출면에 배열된, 실리콘원자들의 결합구조를 재 정렬하는 것이 바람직하다. 상기 열처리는 수소(H2)가 공급되는 챔버내에서 800℃ 내지 1000℃로 가열하여 수행할 수 있다.
상기 선택적 에피택시 성장 공정은 화학기상증착(chemical vapor deposition; CVD) 장치를 이용하여 실시할 수 있다. 상기 화학기상증착(CVD) 장치 에는 감압화학기상증착(reduced pressure chemical vapor deposition; RPCVD), 저압화학기상증착(low pressure chemical vapor deposition; LPCVD), 초고진공화학기상증착(ultra high vacuum chemical vapor deposition; UHVCVD) 또는 금속유기화학기상증착(metal organic chemical vapor deposition; MOCVD) 장치가 이용가능하다.
상기 반도체층들은 실리콘(Si), 실리콘게르마늄화합물(SiGe), 실리콘카본화합물(SiC), 카본 도핑된 실리콘게르마늄화합물(C doped SiGe), 인 도핑된 실리콘게르마늄화합물(P doped SiGe) 및 붕소 도핑된 실리콘게르마늄화합물(B doped SiGe)로 이루어진 일군에서 선택된 적어도 하나의 물질로 형성할 수 있다. 예를 들어, 상기 반도체층들의 성막물질로 상기 실리콘(Si)을 채택하고자 하는 경우, 상기 화학기상증착 장치 내에 주입되는 반응가스로 디클로로실란(di chloro silane; DCS; SiH2Cl2)을 사용하여 형성할 수 있다. 상기 반도체층들의 성막물질로 상기 실리콘게르마늄화합물(SiGe)을 채택하고자 하는 경우, 상기 화학기상증착 장치 내에 주입되는 반응가스로 디클로로실란(SiH2Cl2) 및 사수소화게르마늄(germanium tetra hydride; GeH4)을 사용하여 형성할 수 있다.
상기 선택적 식각공정은 인-시츄(in-situ) 공정으로 수행할 수 있다. 즉, 상기 선택적 에피택시 성장 공정 및 상기 선택적 식각공정은 동일한 장치 내에서 연속하여 수행하는 것이 바람직하다. 상기 선택적 식각공정은 700℃ 내지 1000℃온도에서 10 torr 내지 600 torr 압력 조건하에 염산(HCl)가스 및 수소(H2)가스를 반응가스들로 사용하여 수행할 수 있다. 상기 선택적 식각공정은 온도, 압력 및 상기 반응가스들을 조절하여 상기 단결정반도체층 및 상기 다결정반도체층 간의 식각선택비를 변화시킬 수 있다. 상기 다결정반도체층 및 상기 단결정반도체층 간의 식각선택비를 이용하여 상기 게이트축소패턴 및 상기 엘리베이티드 소스/드레인 영역들의 원하는 두께를 얻을 수 있다. 이때, 상기 엘리베이티드 소스/드레인 영역들은 반도체기판의 표면으로부터 돌출되도록 형성하는 것이 바람직하다.
상기 선택적 에피택시 성장 공정 및 상기 선택적 식각공정을 2회 이상 반복하여 상기 게이트축소패턴 및 상기 엘리베이티드 소스/드레인 영역들의 원하는 두께를 형성할 수도 있다.
상기 기술적 과제를 달성하기 위한 다른 방법은, 반도체기판 상의 소정영역에 소자분리막을 형성하여 활성영역을 한정하는 것을 포함한다. 상기 활성영역 상에 게이트절연막을 형성한다. 상기 게이트절연막을 갖는 반도체기판의 전면 상에 게이트도전막을 형성한다. 상기 게이트도전막을 패터닝하여 상기 활성영역의 상부를 가로지르는 게이트패턴을 형성한다. 상기 게이트패턴의 측벽들에 스페이서를 형성한다. 상기 게이트패턴 및 상기 게이트패턴 양옆의 활성영역을 선택적 식각하여 하부게이트축소패턴 및 리세스된 소스/드레인 영역들을 형성한다. 상기 하부게이트축소패턴의 상부 및 상기 리세스된 소스/드레인 영역들 상에 선택적 에피택시 성장 공정을 이용하여 상부게이트패턴 및 엘리베이티드 소스/드레인 영역들을 형성한다. 이때, 상기 리세스된 소스/드레인 영역들 상에는 단결정반도체층들이 성장되고, 동시에 상기 하부게이트축소패턴 상에는 다결정반도체층이 성장된다. 상기 상부게이트패턴 및 엘리베이티드 소스/드레인 영역들이 형성된 반도체기판에 실리사이드화 공정을 적용하여 전체실리사이드 금속게이트전극을 형성함과 동시에 엘리베이티드 소스/드레인 실리사이드막들을 형성한다.
상기 선택적 식각 및 상기 선택적 에피택시 성장 공정은 동일한 장치 내에서 수행하는 것이 바람직하다. 상기 선택적 식각공정은 화학기상증착(chemical vapor deposition; CVD) 장치를 이용하여 실시할 수 있다. 구체적으로, 상기 선택적 식각공정은 700℃ 내지 1000℃ 온도에서 10 torr 내지 600 torr 압력 조건하에 염산(HCl)가스 및 수소(H2)가스를 반응가스들로 사용하여 수행할 수 있다. 상기 선택적 식각공정은 온도, 압력 및 상기 반응가스들을 조절하여 단결정반도체층 및 다결정반도체층간의 식각선택비를 변화시킬 수 있다.
상기 선택적 에피택시 성장 공정은 인-시츄(in-situ) 공정으로 수행할 수 있다. 즉, 상기 선택적 에피택시 성장 공정은 상기 선택적 식각공정 시 사용한 상기 화학기상증착(chemical vapor deposition; CVD) 장치를 연속 사용하여 수행하는 것이 바람직하다.
또한, 상기 선택적 식각공정 및 상기 선택적 에피택시 성장 공정을 2회 이상 반복하여 상기 상부게이트패턴 및 상기 엘리베이티드 소스/드레인 영역들의 원하는 두께를 형성할 수도 있다. 이때, 상기 엘리베이티드 소스/드레인 영역들은 반도체기판의 표면으로부터 돌출되도록 형성하는 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 3 내지 도 8은 본 발명의 실시예에 따른 전체실리사이드 금속게이트전극을 갖는 모스 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 반도체기판(11)의 소정영역에 소자분리막(13)을 형성하여 활성영역(12)을 한정한다. 상기 반도체기판(11)은 실리콘 기판 또는 에스오아이(SOI; silicon on insulator) 기판일 수 있다. 이에 더하여, 상기 반도체기판(11)은 게르마늄(Ge) 또는 탄소(C)를 함유하는 스트레인드 실리콘 기판(strained silicon substrate)일 수도 있다. 상기 활성영역(12) 상에 게이트절연막(17)을 형성한다. 상기 게이트절연막(17)을 갖는 반도체기판의 전면 상에 게이트도전막(gate conductive layer)을 형성한다. 상기 게이트도전막은 N형의 불순물들 또는 P형의 불순물들로 도핑된 다결정반도체막으로 형성할 수 있다.
상기 게이트도전막을 패터닝하여 상기 활성영역(12)의 상부를 가로지르는 게이트패턴(18)을 형성한다. 이어서, 상기 게이트패턴(18) 및 소자분리막(13)을 이온주입 마스크들로 사용하여 상기 활성영역(12)에 제1 불순물 이온들을 주입하여 엘 디디(LDD; lightly doped drain) 영역들(15, 16)을 형성한다. 상기 제1 불순물 이온들은 N형 불순물 이온들 또는 P형 불순물 이온들일 수 있다.
도 4를 참조하면, 상기 엘디디 영역들(15, 16)을 갖는 반도체기판의 전면 상에 스페이서절연막을 형성한다.
상기 스페이서절연막을 형성하기 전에 상기 반도체기판은 표면오염들을 제거하기위한 세정공정을 거칠 수 있다. 상기 세정공정을 거치는 동안 상기 게이트절연막(17)의 노출부분이 식각되어 제거될 수 있다. 즉, 상기 게이트절연막(17)은 상기 게이트패턴(18) 하부에만 개재될 수 있다.
상기 스페이서절연막은 실리콘산화막, 실리콘질화막(SiN), 및 실리콘산질화막(SiON)으로 이루어진 일군에서 선택된 적어도 하나의 물질막으로 형성할 수 있다. 상기 스페이서절연막을 이방성 식각하여 상기 게이트패턴(18)의 측벽들 상에 스페이서(23)를 형성한다. 이하에서는 설명의 간략화를 위하여, 상기 스페이서(23)는 차례로 적층된 실리콘산화막(22) 및 실리콘질화막(21)으로 형성된 경우를 상정하여 설명하기로 한다.
상기 게이트패턴(18), 스페이서(23) 및 소자분리막(13)을 이온주입 마스크들로 사용하여 상기 활성영역(12)에 제2 불순물 이온들을 주입하여 소스/드레인 영역들(25, 26)을 형성한다. 그 결과, 상기 스페이서(23)의 하부에는 상기 엘디디 영역들(15, 16)이 잔존한다. 상기 제2 불순물 이온들 역시 N형 불순물 이온들 또는 P형 불순물 이온들일 수 있다.
도 5를 참조하면, 상기 소스/드레인 영역들(25, 26)이 형성된 반도체기판의 표면을 세정하여 상기 소스/드레인 영역들(25, 26) 상에 잔존하는 자연산화막(native oxide layer) 및 오염입자들(contaminated particles)을 제거한다.
상기 세정공정은, 예를 들어, 불산(HF)이 함유된 습식세정용액을 이용한 1차 세정 후, 수산화암모늄(NH4OH), 과산화수소(H2O2) 및 순수(H2O)의 혼합용액을 사용한 2차 세정으로 나누어 수행할 수 있다. 상기 불산(HF)이 함유된 습식세정용액은 상기 자연산화막에 대하여 높은 제거효율을 갖는다. 상기 혼합용액은 상기 과산화수소(H2O2)에 의한 산화반응과 상기 수산화암모늄(NH4OH)에 의한 에칭반응이 동시에 일어난다. 상기 수산화암모늄(NH4OH)은 실리콘을 에칭 시키고 에칭 속도가 매우 크다. 아울러 상기 과산화수소(H2O2)에 의한 표면산화는 실리콘 표면의 거칠기(roughness)를 감소시키는 역할을 한다.
한편, 상기 소스/드레인 영역들(25, 26) 및 상기 게이트패턴(18)은 상기 이온주입 및 세정과정을 거치는 동안 실리콘원자들의 결합구조가 일부 손상될 수 있다. 그러므로 상기 세정된 반도체기판을 열처리하여, 상기 소스/드레인 영역들(25, 26)의 노출면들 및 상기 게이트패턴(18)의 노출면에 배열된, 실리콘원자들의 결합구조를 재 정렬하는 것이 바람직하다. 상기 열처리는 수소(H2)가 공급되는 챔버내에서 800℃ 내지 1000℃로 가열하여 수행할 수 있다.
이어서, 상기 열처리된 반도체기판에 선택적 에피택시 성장(selective epitaxy growth) 공정을 진행하여 반도체층들(28, 29, 30)을 형성한다. 이때, 상기 소스/드레인 영역들(25, 26) 상에는 단결정반도체층들(single-crystalline semiconductor layers; 28, 29)이 성장되고, 동시에 상기 게이트패턴(18) 상에는 다결정반도체층(poly-crystalline semiconductor layer; 30)이 성장된다.
상기 선택적 에피택시 성장 공정은 화학기상증착(chemical vapor deposition; CVD) 장치를 이용하여 실시할 수 있다. 상기 화학기상증착(CVD) 장치에는 감압화학기상증착(reduced pressure chemical vapor deposition; RPCVD), 저압화학기상증착(low pressure chemical vapor deposition; LPCVD), 초고진공화학기상증착(ultra high vacuum chemical vapor deposition; UHVCVD) 또는 금속유기화학기상증착(metal organic chemical vapor deposition; MOCVD) 장치가 이용가능하다. 예를 들어, 상기 선택적 에피택시 성장 공정은 700℃ 내지 900℃ 온도에서 10 torr 내지 50 torr 압력 조건하에 감압화학기상증착(reduced pressure chemical vapor deposition; RPCVD) 장치를 이용하여 실시할 수 있다.
상기 반도체층들(28, 29, 30)은 실리콘(Si), 실리콘게르마늄화합물(SiGe), 실리콘카본화합물(SiC), 카본 도핑된 실리콘게르마늄화합물(C doped SiGe), 인 도핑된 실리콘게르마늄화합물(P doped SiGe) 및 붕소 도핑된 실리콘게르마늄화합물(B doped SiGe)로 이루어진 일군에서 선택된 적어도 하나의 물질로 형성할 수 있다.
예를 들어, 상기 반도체층들(28, 29, 30)의 성막물질로 상기 실리콘(Si)을 채택하고자 하는 경우, 상기 화학기상증착 장치 내에 주입되는 반응가스로 디클로로실란(di chloro silane; DCS; SiH2Cl2)을 사용하여 형성할 수 있다. 상기 반도체층들(28, 29, 30)의 성막물질로 상기 실리콘게르마늄화합물(SiGe)을 채택하고자 하 는 경우, 상기 화학기상증착 장치 내에 주입되는 반응가스로 디클로로실란(SiH2Cl2) 및 사수소화게르마늄(germanium tetra hydride; GeH4)을 사용하여 형성할 수 있다. 상기 반도체층들(28, 29, 30)의 성막물질로 상기 실리콘카본화합물(SiC)을 채택하고자 하는 경우, 상기 화학기상증착 장치 내에 주입되는 반응가스로 디클로로실란(SiH2Cl2) 및 메칠실란(CH3SiH3)을 사용하여 형성할 수 있다. 상기 반도체층들(28, 29, 30)의 성막물질로 상기 카본 도핑된 실리콘게르마늄화합물(C doped SiGe)을 채택하고자 하는 경우, 상기 화학기상증착 장치 내에 주입되는 반응가스로 디클로로실란(SiH2Cl2), 사수소화게르마늄(germanium tetra hydride; GeH4) 및 메칠실란(CH3SiH3)을 사용하여 형성할 수 있다.
이하에서는 설명의 간략화를 위하여, 상기 반도체층들(28, 29, 30)의 성막물질로 상기 실리콘(Si)을 채택한 경우를 상정하여 설명한다.
도 6을 참조하면, 상기 반도체층들(28, 29, 30)이 형성된 반도체기판에 선택적 식각공정을 사용하여 게이트축소패턴(18a) 및 엘리베이티드(elevated) 소스/드레인 영역들(28a, 29a)을 형성한다.
상기 선택적 식각공정은 인-시츄(in-situ) 식각공정으로 진행할 수 있다. 즉, 상기 선택적 식각공정은 상기 반도체층들(28, 29, 30)의 성장 시 사용한 상기 화학기상증착 장치를 연속 사용하여 수행하는 것이 바람직하다. 구체적으로, 상기 인-시츄(in-situ) 식각공정은 700℃ 내지 1000℃ 온도에서 10 torr 내지 600 torr 압 력 조건하에 염산(HCl)가스 및 수소(H2)가스를 반응가스로 사용하여 수행할 수 있다. 상기 선택적 식각공정은 온도, 압력 및 상기 반응가스를 조절하여 상기 단결정반도체층 및 상기 다결정반도체층 간의 식각선택비를 변화시킬 수 있다. 상기 염산(HCl)가스는 300 sccm 내지 1500 sccm 의 유량으로 공급될 수 있다. 예를 들면, 780℃ 온도에서 550 torr 압력 조건하에 300 sccm 의 염산(HCl)가스를 공급할 때, 상기 단결정반도체층 및 상기 다결정반도체층 간에 1 대 5의 식각선택비를 얻을 수 있다. 즉, 상기 다결정반도체층이 상기 단결정반도체층에 비하여 5배 빠르게 식각된다.
상기 다결정반도체층 및 상기 단결정반도체층 간의 식각선택비를 이용하여 상기 게이트축소패턴(18a) 및 상기 엘리베이티드 소스/드레인 영역들(28a, 29a)의 원하는 두께를 얻을 수 있다. 이때, 상기 엘리베이티드 소스/드레인 영역들(28a, 29a)은 반도체기판의 표면으로부터 돌출되도록 형성하는 것이 바람직하다. 예를 들어, 상기 게이트축소패턴(18a)의 두께는 300Å 내지 600Å 으로 형성할 수 있으며, 상기 엘리베이티드 소스/드레인 영역들(28a, 29a)의 두께는 100Å 내지 400Å 으로 형성할 수 있다.
또한, 상기 선택적 에피택시 성장 공정 및 상기 선택적 식각공정을 2회 이상 반복하여 상기 게이트축소패턴(18a) 및 상기 엘리베이티드 소스/드레인 영역들(28a, 29a)의 원하는 두께를 형성할 수도 있다.
도 7을 참조하면, 상기 게이트축소패턴(18a)이 형성된 반도체기판의 표면을 세정하여 상기 게이트축소패턴(18a) 및 상기 엘리베이티드 소스/드레인 영역들(28a, 29a) 상에 잔존하는 자연산화막(native oxide layer) 및 오염입자들(contaminated particles)을 제거한다. 상기 세정공정은, 예를 들어, 불산(HF)이 함유된 습식세정용액을 이용한 1차 세정 후, 수산화암모늄(NH4OH), 과산화수소(H2O2) 및 순수(H2O)의 혼합용액을 사용한 2차 세정으로 나누어 수행할 수 있다.
상기 세정된 반도체기판의 전면 상에 금속막(31) 및 캐핑막(32)을 차례로 형성한다. 상기 금속막(31)은 니켈(Ni), 코발트(Co), 텅스텐(W), 탄탈륨(Ta) 및 티타늄(Ti)으로 이루어진 일군에서 선택된 하나의 물질로 형성하거나, 적어도 두개의 합금막으로 형성할 수 있다. 상기 금속막(31)은 피브이디(physical vapor deposition; PVD) 방법을 이용하여 형성할 수 있다. 또한, 상기 캐핑막(32)은 티타늄질화막(TiN)으로 형성할 수 있다. 이 경우에, 상기 티타늄질화막(TiN)은 상기 금속막(31)의 산화를 방지해주는 역할을 한다. 그러나 상기 캐핑막(32)의 형성은 생략할 수도 있다.
도 8을 참조하면, 상기 금속막(31)을 갖는 반도체기판에 실리사이드화 공정(silicidation process)을 적용한다. 구체적으로, 상기 실리사이드화 공정은 상기 금속막(31)을 포함하는 반도체기판을, 상기 게이트축소패턴(18a)이 완전히 실리사이드화 될 때까지, 열처리하는 것을 포함한다. 상기 열처리는, 예를 들어, 상기 금속막(31)이 니켈(Ni)인 경우 400℃ 내지 500℃의 온도에서 실시될 수 있다. 또한, 상기 열처리는 1차 와 2차로 나누어 실시될 수도 있다. 상기 열처리 동안 상기 금 속막(31)은 상기 게이트축소패턴(18a), 상기 엘리베이티드 소스/드레인 영역들(28a, 29a) 및 상기 소스/드레인 영역들(25, 26) 내의 실리콘원자들과 반응한다.
결과적으로, 상기 게이트축소패턴(18a)은 전체적으로 실리사이드화되어 전체실리사이드 금속게이트전극(37)이 형성된다. 동시에, 상기 엘리베이티드 소스/드레인 영역들(28a, 29a) 및 상기 소스/드레인 영역들(25, 26)의 일부영역 또한 실리사이드화되어 소스/드레인 실리사이드막들(35, 36)이 형성된다. 상기 소스/드레인 실리사이드막들(35, 36)은 반도체기판의 표면으로부터 돌출되어 형성된다. 즉, 엘리베이티드 소스/드레인 실리사이드막들(35, 36)이 형성된다. 이때 형성되는 상기 엘리베이티드 소스/드레인 실리사이드막들(35, 36)은 상기 소스/드레인 영역들(25, 26)의 접합깊이(junction depth) 보다 얕게 형성하는 것이 바람직하다.
계속해서, 상기 스페이서(23) 및 소자분리막(13) 상의 미반응된 금속막(31)을 제거한다. 상기 미반응된 금속막(31)은 황산용액(sulfuric acid; H2SO4) 및 과산화수소(hydrogen peroxide; H2O2)의 혼합용액을 사용하여 제거할 수 있다. 상기 미반응된 금속막(31)의 제거동안 상기 캐핑막(32) 역시 스트립(strip)될 수 있다.
도 9 및 도 10은 본 발명의 다른 실시예에 따른 전체실리사이드 금속게이트전극을 갖는 모스 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 9를 참조하면, 도 3 및 도 4를 참조하여 설명된 실시예와 동일한 방법으로, 반도체기판(11)의 소정영역에 소자분리막(13)을 형성하여 활성영역(12)을 한정한다. 상기 활성영역(12) 상을 가로지르는 절연된 게이트패턴(18)을 형성한다. 이 어서, 상기 게이트패턴(18) 및 소자분리막(13)을 이온주입 마스크들로 사용하여 상기 활성영역(12)에 제1 불순물 이온들을 주입하여 엘디디(LDD; lightly doped drain) 영역들(15, 16)을 형성한다. 상기 게이트패턴(18)의 측벽들 상에 스페이서(23)를 형성한다. 상기 게이트패턴(18), 스페이서(23) 및 소자분리막(13)을 이온주입 마스크들로 사용하여 상기 활성영역(12)에 제2 불순물 이온들을 주입하여 소스/드레인 영역들(25, 26)을 형성한다. 그 결과, 상기 스페이서(23)의 하부에는 상기 엘디디 영역들(15, 16)이 잔존한다. 상기 소스/드레인 영역들(25, 26)이 형성된 반도체기판의 표면을 세정하여 상기 소스/드레인 영역들(25, 26) 상에 잔존하는 자연산화막(native oxide layer) 및 오염입자들(contaminated particles)을 제거한다. 상기 세정공정은, 예를 들어, 불산(HF)이 함유된 습식세정용액을 이용한 1차 세정 후, 수산화암모늄(NH4OH), 과산화수소(H2O2) 및 순수(H2O)의 혼합용액을 사용한 2차 세정으로 나누어 수행할 수 있다.
상기 세정된 반도체기판에 선택적 식각공정을 사용하여 하부게이트축소패턴(48) 및 리세스된 소스/드레인 영역들(25, 26)을 형성한다. 상기 선택적 식각공정은 화학기상증착(chemical vapor deposition; CVD) 장치를 이용하여 실시할 수 있다. 구체적으로, 상기 선택적 식각공정은 700℃ 내지 1000℃ 온도에서 10 torr 내지 600 torr 압력 조건하에 염산(HCl)가스 및 수소(H2)가스를 반응가스들로 사용하여 수행할 수 있다. 상기 선택적 식각공정은 온도, 압력 및 상기 반응가스들을 조절하여 단결정반도체층(single-crystalline semiconductor layer) 및 다결정반도체 층(poly-crystalline semiconductor layer) 간의 식각선택비를 변화시킬 수 있다. 상기 염산(HCl)가스는 300 sccm 내지 1500 sccm 의 유량으로 공급될 수 있다. 예를 들면, 780℃ 온도에서 550 torr 압력 조건하에 300 sccm 의 염산(HCl)가스를 공급할 때, 상기 단결정반도체층 및 상기 다결정반도체층 간에 1 대 5의 식각선택비를 얻을 수 있다. 즉, 상기 다결정반도체층이 상기 단결정반도체층에 비하여 5배 빠르게 식각된다.
결과적으로, 상기 선택적 식각공정에 의하여 다결정반도체층으로 구성된 상기 게이트패턴(18)은 식각되어 상기 하부게이트축소패턴(48)이 형성되고, 동시에 단결정반도체층으로 구성된 상기 소스/드레인 영역들(25, 26)의 상부영역들 또한 식각되어 리세스 된다. 이때, 상기 다결정반도체층 및 상기 단결정반도체층 간의 식각선택비를 이용하여, 상기 다결정반도체층으로 구성된 상기 하부게이트축소패턴(48)의 원하는 두께 및 상기 단결정반도체층으로 구성된 상기 리세스된 소스/드레인 영역들(25, 26)의 원하는 깊이를 얻을 수 있다. 여기서, 상기 리세스된 소스/드레인 영역들(25, 26)의 리세스 깊이는 접합깊이(junction depth) 보다 얕게 형성하는 것이 바람직하다.
도 10을 참조하면, 상기 하부게이트축소패턴(48) 및 리세스된 소스/드레인 영역들(25, 26)이 형성된 반도체기판에 선택적 에피택시 성장(selective epitaxy growth) 공정을 진행하여 상부게이트패턴(49) 및 엘리베이티드(elevated) 소스/드레인 영역들(58, 59)을 형성한다. 이때, 상기 리세스된 소스/드레인 영역들(25, 26) 상에는 단결정반도체층이 성장되고, 동시에 상기 하부게이트축소패턴(48) 상에 는 다결정반도체층이 성장된다.
상기 선택적 에피택시 성장 공정은 인-시츄(in-situ) 공정으로 수행할 수 있다. 즉, 상기 선택적 에피택시 성장 공정은 상기 선택적 식각공정 시 사용한 상기 화학기상증착(chemical vapor deposition; CVD) 장치를 연속 사용하여 수행하는 것이 바람직하다.
상기 상부게이트패턴(49) 및 엘리베이티드 소스/드레인 영역들(58, 59)은 실리콘(Si), 실리콘게르마늄화합물(SiGe), 실리콘카본화합물(SiC), 카본 도핑된 실리콘게르마늄화합물(C doped SiGe), 인 도핑된 실리콘게르마늄화합물(P doped SiGe) 및 붕소 도핑된 실리콘게르마늄화합물(B doped SiGe)로 이루어진 일군에서 선택된 적어도 하나의 물질로 형성할 수 있다.
또한, 상기 선택적 식각공정 및 상기 선택적 에피택시 성장 공정을 2회 이상 반복하여 상기 상부게이트패턴(49) 및 상기 엘리베이티드 소스/드레인 영역들(58, 59)의 원하는 두께를 형성할 수도 있다.
이후, 도 7 및 도 8에서 설명된 실시예와 동일한 방법을 사용하여 전체실리사이드 금속게이트전극(37) 및 소스/드레인 실리사이드막들(35, 36)을 형성한다. 즉 상기 실리사이드화 공정을 통하여 상기 하부게이트축소패턴(48) 및 상기 상부게이트패턴(49)은 전체적으로 실리사이드화 되어 상기 전체실리사이드 금속게이트전극(37)이 형성된다. 동시에, 상기 엘리베이티드 소스/드레인 영역들(58, 59) 또한 실리사이드화 되어 상기 엘리베이티드 소스/드레인 실리사이드막들(35, 36)이 형성된다. 이때 형성되는 상기 엘리베이티드 소스/드레인 실리사이드막들(35, 36)은 상 기 소스/드레인 영역들(25, 26)의 접합깊이(junction depth) 보다 얕게 형성하는 것이 바람직하다.
상술한 바와 같이 본 발명에 따르면, 동일한 장비 내에서 선택적 에피택시 성장 공정 및 선택적 식각공정을 이용하여 게이트축소패턴 및 엘리베이티드 소스/드레인 영역들을 형성한 후, 실리사이드화 공정을 통하여 전체실리사이드 금속게이트전극 및 엘리베이티드 소스/드레인 실리사이드막들을 형성한다. 상기 선택적 식각공정은, 다결정반도체층 과 단결정반도체층 간의 식각선택비를 이용하므로, 상기 게이트축소패턴 및 엘리베이티드 소스/드레인 영역들의 원하는 두께를 조절할 수 있다. 이에 따라, 상기 전체실리사이드 금속게이트전극을 형성하는 동안, 소스/드레인 영역에 깊은 실리사이드층이 형성되는 것을 방지할 수 있다. 즉, 상기 엘리베이티드 소스/드레인 실리사이드막들을 소스/드레인 접합 깊이보다 얕은 영역에 형성할 수 있다. 결과적으로, 고집적이 가능하면서 성능이 우수한, 전체실리사이드 금속게이트전극을 갖는 모스 트랜지스터를 제조할 수 있다.

Claims (21)

  1. 반도체기판 상의 소정영역에 소자분리막을 형성하여 활성영역을 한정하고,
    상기 활성영역 상을 가로지르는 절연된 게이트패턴을 형성하고,
    상기 게이트패턴의 측벽들에 스페이서를 형성하고,
    상기 게이트패턴의 상부 및 상기 게이트패턴 양옆의 활성영역 상에 각각 선택적 에피택시 성장 공정을 이용하여 다결정반도체층 및 단결정반도체층들을 형성하고,
    상기 반도체층들을 선택적 식각하여 게이트축소패턴 및 엘리베이티드(elevated) 소스/드레인 영역들을 형성하고,
    상기 게이트축소패턴이 형성된 반도체기판에 실리사이드화 공정을 적용하여 전체실리사이드 금속게이트전극을 형성함과 동시에 엘리베이티드 소스/드레인 실리사이드막들을 형성하는 것을 포함하는 모스 트랜지스터의 제조방법.
  2. 제 1 항에 있어서,
    상기 반도체기판은 실리콘 기판, 에스오아이(SOI; silicon on insulator) 기판 또는 스트레인드 실리콘 기판(strained silicon substrate)인 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  3. 제 1 항에 있어서,
    상기 게이트패턴은 다결정반도체막으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  4. 제 1 항에 있어서,
    상기 활성영역 상을 가로지르는 절연된 게이트패턴을 형성한 후,
    상기 게이트패턴 및 소자분리막을 이온주입 마스크들로 사용하여 상기 활성영역에 제1 불순물 이온들을 주입하여 엘디디(LDD; lightly doped drain) 영역들을 형성하는 것을 더 포함하는 모스 트랜지스터의 제조방법.
  5. 제 1 항에 있어서,
    상기 스페이서는 실리콘산화막, 실리콘질화막(SiN), 및 실리콘산질화막(SiON)으로 이루어진 일군에서 선택된 적어도 하나의 물질막으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  6. 제 1 항에 있어서,
    상기 게이트패턴의 측벽들에 스페이서를 형성한 후,
    상기 게이트패턴, 스페이서 및 소자분리막을 이온주입 마스크들로 사용하여 상기 활성영역에 제2 불순물 이온들을 주입하여 소스/드레인 영역들을 형성하는 것을 더 포함하는 모스 트랜지스터의 제조방법.
  7. 제 6 항에 있어서,
    상기 소스/드레인 영역들을 형성한 후,
    상기 반도체기판을 수소(H2)가 공급되는 챔버내에서 800℃ 내지 1000℃로 열처리하는 것을 더 포함하는 모스 트랜지스터의 제조방법.
  8. 제 1 항에 있어서,
    상기 선택적 에피택시 성장 공정은 화학기상증착(chemical vapor deposition; CVD) 장치를 이용하여 실시하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  9. 제 1 항에 있어서,
    상기 반도체층들은 실리콘(Si), 실리콘게르마늄화합물(SiGe), 실리콘카본화합물(SiC), 카본 도핑된 실리콘게르마늄화합물(C doped SiGe), 인 도핑된 실리콘게르마늄화합물(P doped SiGe) 및 붕소 도핑된 실리콘게르마늄화합물(B doped SiGe)로 이루어진 일군에서 선택된 적어도 하나의 물질로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  10. 제 1 항에 있어서,
    상기 선택적 에피택시 성장 공정 및 상기 선택적 식각은 동일한 장치 내에서 수행하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  11. 제 1 항에 있어서,
    상기 선택적 식각은 염산(HCl)가스 및 수소(H2)가스를 반응가스들로 사용하여 수행하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  12. 제 1 항에 있어서,
    상기 선택적 에피택시 성장 공정 및 상기 선택적 식각을 적어도 일회 실시하여 상기 게이트축소패턴 및 상기 엘리베이티드 소스/드레인 영역들을 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  13. 제 1 항에 있어서,
    상기 실리사이드화 공정을 적용하여 전체실리사이드 금속게이트전극을 형성함과 동시에 엘리베이티드 소스/드레인 실리사이드막들을 형성하는 것은,
    상기 게이트축소패턴이 형성된 반도체기판의 전면 상에 금속막을 형성하고,
    상기 게이트축소패턴이 완전히 실리사이드화 될 때까지 상기 반도체기판을 열처리하고,
    상기 스페이서 및 소자분리막 상의 미반응된 금속막을 제거하는 것을 포함하는 모스 트랜지스터의 제조방법.
  14. 제 13 항에 있어서,
    상기 금속막은 니켈(Ni), 코발트(Co), 텅스텐(W), 탄탈륨(Ta) 및 티타늄(Ti)으로 이루어진 일군에서 선택된 하나의 물질로 형성하거나, 적어도 두개의 합금막으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  15. 제 1 항에 있어서,
    상기 엘리베이티드 소스/드레인 실리사이드막들은 반도체기판의 표면으로부터 돌출되도록 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  16. 반도체기판 상의 소정영역에 소자분리막을 형성하여 활성영역을 한정하고,
    상기 활성영역 상을 가로지르는 절연된 게이트패턴을 형성하고,
    상기 게이트패턴의 측벽들에 스페이서를 형성하고,
    상기 게이트패턴 및 상기 게이트패턴 양옆의 활성영역을 선택적 식각하여 하부게이트축소패턴 및 리세스된 소스/드레인 영역들을 형성하고,
    상기 하부게이트축소패턴의 상부 및 상기 리세스된 소스/드레인 영역들 상에 선택적 에피택시 성장 공정을 이용하여 상부게이트패턴 및 엘리베이티드 소스/드레인 영역들을 형성하고,
    상기 상부게이트패턴 및 엘리베이티드 소스/드레인 영역들이 형성된 반도체기판에 실리사이드화 공정을 적용하여 전체실리사이드 금속게이트전극을 형성함과 동시에 엘리베이티드 소스/드레인 실리사이드막들을 형성하는 것을 포함하는 모스 트랜지스터의 제조방법.
  17. 제 16 항에 있어서,
    상기 선택적 식각은 화학기상증착(chemical vapor deposition; CVD) 장치를 이용하여 실시하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  18. 제 16 항에 있어서,
    상기 선택적 식각은 염산(HCl)가스 및 수소(H2)가스를 반응가스들로 사용하여 수행하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  19. 제 16 항에 있어서,
    상기 선택적 식각 및 상기 선택적 에피택시 성장 공정은 동일한 장치 내에서 수행하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  20. 제 16 항에 있어서,
    상기 선택적 식각 및 상기 선택적 에피택시 성장 공정을 적어도 일회 실시하여 상기 상부게이트패턴 및 상기 엘리베이티드 소스/드레인 영역들을 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  21. 제 16 항에 있어서,
    엘리베이티드 소스/드레인 실리사이드막들은 반도체기판의 표면으로부터 돌출되도록 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
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