KR20030089742A - 반도체소자의 제조 방법 - Google Patents
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Abstract
본 발명은 샬로우 정션(shallow junction)을 형성하기 위한 엘리베이티드(elevated) 소오스/드레인 (source/drain)공정이 적용되는 반도체 소자의 제조 방법에 관해 개시한 것으로서, 반도체기판 상에 다결정 실리콘막 및 절연막을 차례로 형성하는 단계와, 포토리쏘그라피 공정에 의해 절연막 및 다결정 실리콘막을 식각하여 게이트 전극을 형성하는 단계와, 게이트 전극을 마스크로 하고 기판에 불순물 도핑 공정을 실시하여 엘디디영역을 형성하는 단계와, 게이트 전극 측면에 절연 스페이서를 형성하는 단계와, 결과물에 세정 공정을 진행하여 게이트 전극 상부의 절연막의 일부를 식각하는 단계와, 세정 공정이 완료된 기판에 선택적으로 에피택셜 성장 공정을 진행하여 절연 스페이서 측면에 에피텍셜층을 형성하는 단계와, 잔류된 절연막을 제거하는 단계와, 절연 스페이서를 포함한 게이트 전극을 마스크로 하고 기판에 불순물을 도핑하여 소오스/드레인을 형성하는 단계와, 에피텍셜층 및 게이트 전극 표면에 실리사이드막을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 샬로우 정션(shallow junction)을 형성하기 위한 엘리베이티드(elevated) 소오스/드레인 (source/drain)공정이 적용되는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화 됨에 따라 트랜지스터는 얕은 깊이를 갖는 소오스/드레인 접합부(shallow source/drain junction)를 형성하기 위한 방법으로, 저에너지의 이온 주입에 의한 방법과 이를 응용한 이중 이온 주입방법, 선비정질화에 의한 채널링 효과억제 방법 등이 제안된다. 이러한 방법들은 0.1㎛ 이하급의 반도체 소자의 얕은 접합 형성을 위해서는 주입된 이온에 의한 결함 형성에 따른 물리적, 화학적 특성 규명이 아직 미흡한 실정이다. 따라서, 얕은 접합부를 형성하는 방법으로 실리콘 등의 기판 표면의 하부에 이온 주입에 의해 형성하는 종래 방법을 탈피하여 소오스/드레인 접합부를 기판의 상부에도 형성하는 선택적 에피택셜 성장(SEG : Selective Epitaxial Growth) 방법에 의한 엘레베이티드 소오스/드레인 접합부가 제안되고 있다.
그러나, 이러한 엘리베이티드 소오스/ 드레인을 적용하는 워드라인 구조에서는 선택적 에피 실리콘성장이 소오스/ 드레인 뿐만 아니라 게이트 전극 상부에도 진행됨으로써 결과적으로 게이트 전극의 두께를 증가시키는 결과를 초래한다. 따라서, 게이트 전극의 두께 증가에 따라 게이트 전극의 도핑 농도가 감소되어 결국 전기적 특성의 열화를 유발시킨다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 엘리베이티드 소오스/드레인 공정 진행 시 선택적 실리콘성장이 게이트 전극 상부에 진행되는 것을 차단함으로써 선택적 실리콘성장에 의한 게이트 전극의 도핑 농도가 감소되는 것을 막을 수 있는 반도체 소자의 제조 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1h는 본 발명에 따른 반도체소자의 제조 방법을 설명하기 위한 공정단면도.
도면의 주요부분에 대한 부호의 설명
100. 반도체기판 102. 트렌치
104. 소자격리막 106, 114. 실리콘 산화막
108, 109. 다결정 실리콘막 110, 111, 111a. 열산화막
107. 게이트 절연막 112. 게이트 전극
120, 122. 엘디디영역 116. 실리콘 질화막
115, 117. 절연 스페이서 130. 에피텍셜층
124, 126. 소오스/드레인영역 132. 실리사이드막
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 반도체기판 상에 다결정 실리콘막 및 절연막을 차례로 형성하는 단계와, 포토리쏘그라피 공정에 의해 절연막 및 다결정 실리콘막을 식각하여 게이트 전극을 형성하는 단계와, 게이트 전극을 마스크로 하고 기판에 불순물 도핑 공정을 실시하여 엘디디영역을 형성하는 단계와, 게이트 전극 측면에 절연 스페이서를 형성하는 단계와, 결과물에 세정 공정을 진행하여 게이트 전극 상부의 절연막의 일부를 식각하는 단계와, 세정 공정이 완료된 기판에 선택적으로 에피택셜 성장 공정을 진행하여 절연 스페이서 측면에 에피텍셜층을 형성하는 단계와, 잔류된 절연막을 제거하는 단계와, 절연 스페이서를 포함한 게이트 전극을 마스크로 하고 기판에 불순물을 도핑하여 소오스/드레인을 형성하는 단계와, 에피텍셜층 및 게이트 전극 표면에 실리사이드막을 형성하는 단계를 포함한 것을 특징으로 한다.
상기 절연막은 산화막 및 실리콘 질화막 중 어느 하나를 이용하며, 바람직하게는, 50∼400Å 두께로 형성한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 1a 내지 도 1h는 본 발명에 따른 반도체소자의 제조 방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체 소자의 제조 방법은, 도 1a에 도시된 바와 같이, 먼저 실리콘 등의 반도체 기판(100) 상에 STI(Shallow Trench Isolation)공정에 의해샬로우 트렌치(102)를 형성한다. 이어, 상기 트렌치(102)를 포함한 기판 전면에 갭필옥사이드막(gapfilled oxide layer)(미도시)을 증착하고 나서, 상기 갭필옥사이드막을 에치백(etch back)하여 상기 트렌치(102)를 매립시키는 소자격리막(104)을 형성한다. 그런 다음, 소자격리막(104)을 포함한 기판 전면에 제 1실리콘 산화막(106), 다결정 실리콘막(108) 및 열산화막(110)을 차례로 형성한다. 이때, 상기 열산화막(110)은 이 후의 선택적 에피텍셜 성장 공정에서 게이트 전극에 에피텍셜이 형성되지 않도록 블로킹(blocking)하기 위한 역할을 하는 것으로서, 50∼400Å 두께로 형성한다. 또한, 상기 열산화막 대신 실리콘 질화막을 이용할 수도 있으며, 이들 에피텍셜 볼로킹막들은 CVD(Chemical Vapor Deposition) 및 PVD(Physical Vapor Deposition) 공정 중 어느 하나를 이용하여 형성한다.
이 후, 도 1b에 도시된 바와 같이, 포토리쏘그라피 공정에 의해 상기 열산화막, 다결정 실리콘막 및 제 1실리콘 산화막의 일부를 식각하여 각각의 게이트 절연막(107) 및 게이트 전극(112)을 형성한다. 도면부호 109는 식각 공정이 완료된 후, 잔류된 다결정 실리콘막을 도시한 것이고, 도면부호 111은 잔류된 열산화막을 도시한 것이다. 이어, 게이트 전극(112)을 마스크로 하고 기판에 저농도의 불순물을 도핑하여 엘디디영역(Lightly Doped Drain region)(120)(122)을 형성한다.
그런 다음, 도 1c에 도시된 바와 같이, 엘디디영역(120)(122)을 포함한 기판 전면에 게이트 전극(112)을 덮는 제 2실리콘 산화막(114) 및 실리콘 질화막(116)을 차례로 형성한다.
이 후, 도 1d에 도시된 바와 같이, 기판 표면이 노출되는 시점까지 상기 실리콘 질화막 및 제 2실리콘 산화막을 에치백하여 게이트 전극(112) 측면에 각각의 제 1 및 제2 절연 스페이서(115)(117)를 형성한다.
이어, 도 1e에 도시된 바와 같이, 선택적 에피택셜 성장 공정을 진행하기 이전에 상기 구조에 세정 공정(미도시)을 진행한다. 이때, 상기 세정 공정에 의해 게이트 전극(112) 상부의 열산화막의 일부가 식각된다. (도면부호 111a 참조)
그런 다음, 도 1f에 도시된 바와 같이, 선택적 에피택셜 성장 공정을 진행하면 제 1 및 제2 절연 스페이서(115)(117)을 포함한 게이트 전극 양측 기판에 에피텍셜층(130)이 성장한다. 즉, 전세정 공정을 거쳐서 선택적 에피택셜 성장 공정을 진행하게 되면 게이트 전극 및 제 1 및 제2 절연 스페이서를 포함한 게이트 전극 양측 기판에 성장되어야 할 에피텍셜층이 게이트 전극(112)에는 성장되지 않고 제 1 및 제2 절연 스페이서(115)(117)을 포함한 게이트 전극(112) 양측 기판에 에피텍셜층(130)이 성장하게 된다.
이 후, 도 1g에 도시된 바와 같이, 게이트 전극(112) 상부에 잔류된 열산화막을 제거하고 나서, 제 1 및 제2 절연 스페이서(115)(117)를 포함한 게이트 전극(112)을 마스크로 하고 기판에 고농도의 불순물을 도핑하여 소오스/드레인영역(124)(126)을 형성한다. 도면부호 a는 엘디디 영역(120)(122) 중 소오스/드레인영역(124)(126)과 중첩되지 않은 엘디디 만을 도시한 것이다.
이어, 도 1h에 도시된 바와 같이, 자기 정렬 실리사이드 공정을 진행하여 게이트 전극(112) 상부 및 소오스/드레인영역(124)(126)과 대응되는 에피텍셜층에 각각의 실리사이드막(132)을 형성한다.
이상에서와 같이, 본 발명에서는 게이트 전극 형성용 다결정 실리콘막 위에
선택적 에피 성장을 블로킹하기 위한 막으로서 옥사이드 계열 또는 실리콘 질화막을 형성하고, 선택적 실리콘성장 공정 진행 이전에 전세정 공정을 실시함으로써 엘리베이티드 소오스/드레인 공정 진행 시 선택적 실리콘성장이 소오스/드레인 영역에만 진행되고 게이트 전극 상부에 진행되지 않는다.
따라서, 본 발명은 선택적 실리콘성장에 의한 게이트 전극의 도핑 농도가 감소되는 것을 막을 수 있는 잇점이 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (3)
- 반도체기판 상에 다결정 실리콘막 및 절연막을 차례로 형성하는 단계와,포토리쏘그라피 공정에 의해 절연막 및 다결정 실리콘막을 식각하여 게이트 전극을 형성하는 단계와,상기 게이트 전극을 마스크로 하고 상기 기판에 불순물 도핑 공정을 실시하여 엘디디영역을 형성하는 단계와,상기 게이트 전극 측면에 절연 스페이서를 형성하는 단계와,상기 결과물에 세정 공정을 진행하여 상기 게이트 전극 상부의 절연막 일부를 식각하는 단계와,상기 세정 공정이 완료된 기판에 선택적으로 에피택셜 성장 공정을 진행하여 상기 절연 스페이서 측면에 에피텍셜층을 형성하는 단계와,상기 잔류된 절연막을 제거하는 단계와,상기 절연 스페이서를 포함한 게이트 전극을 마스크로 하고 기판에 불순물을 도핑하여 소오스/드레인을 형성하는 단계와,상기 에피텍셜층 및 게이트 전극 표면에 실리사이드막을 형성하는 단계를 포함한 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 절연막은 산화막 및 실리콘 질화막 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서, 상기 절연막은 50∼400Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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