KR100440078B1 - 반도체소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 고집적 반도체소자의 소오스/드레인전극의 형성공정시 반도체기판에서 접합영역으로 예정되는 부분에 As를 미리 이온주입하고, 반도체기판에 선택적 에피택셜 성장방법으로 단결정실리콘(single crystalline silicon)층을 성장시키는 동시에 상기 단결정실리콘층에 포함되는 인(phosphine)을 상기 이온주입된 부분에 확산시켜 접합영역을 형성함으로써 상기 인의 확산속도를 감소시켜 접합의 깊이를 얕게 형성해서 접합캐패시턴스를 감소시켜 반도체소자의 동작속도를 향상시키고, 그에 따른 반도체소자의 특성 및 공정수율을 향상시키는 기술이다.

Description

반도체소자의 제조방법{Manufacturing method of semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 핀캐패시턴스가 감소된 엘리베이티드(elevated) 소오스/드레인영역을 형성하여 소자의 동작특성을 향상시키는 방법에 관한 것이다.
일반적으로, P형 또는 N형 반도체기판에 N 또는 P형 불순물로 형성되는 PN접합은 불순물을 반도체기판에 이온주입한 후, 열처리로 활성화시켜 확산영역을 형성한다.
따라서, 채널의 폭이 감소된 반도체소자에서는 확산영역으로 부터의 측면확산에 의한 쇼트채널이펙트를 방지하기 위하여 접합 깊이를 얕게 형성해야 한다.
종래기술에 따른 모스 전계효과 트랜지스터의 제조방법은 다음과 같다.
먼저, 반도체기판 상부에 소자분리를 위한 소자분리절연막을 형성한 다음, 전 체표면 상부에 게이트 절연막 및 다결정실리콘층을 형성한다.
다음, 게이트 전극 마스크를 식각마스크로 사용하여 상기 다결정실리콘층 및 게이트 절연막을 식각하여 게이트 전극을 형성한다.
그 다음, 상기 게이트 전극의 양측 반도체기판에 저농도의 불순물을 이온주입시켜 엘.디.디.(lightly doped drain, LDD)영역을 형성한다.
그리고, 전체표면 상부에 절연막을 형성한 다음, 전면식각하여 상기 게이트 전극의 측벽에 절연막 스페이서를 형성한다.
그 후, 상기 절연막 스페이서의 양쪽 반도체기판에 고농도의 불순물 이온주입공정으로 소오스/드레인영역을 형성하여 모스 전계효과 트랜지스터를 형성한다.
반도체소자가 고집적화되어 감에 따라 셀영역에 콘택을 형성하기 위해 캐핑질화막을 이용한 자기정렬콘택(selfalinged contact, 이하 SAC 라 함)공정 또는EM(enlarged margin) SAC공정과 같이 공정 적용이 까다로운 SAC공정을 사용하였으나, 0.13㎛ 이하에서는 상기 SAC공정조차 적용되기 어려울 정도로 콘택마진(contact margin)이 감소하는 문제점이 있다.
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 셀영역(Ⅰ)과 주변회로영역(Ⅱ)이 구비되는 반도체기판(11)에서 소자분리영역으로 예정되는 부분에 소자분리막(13)을 형성한다.
다음, 전체표면 상부에 게이트절연막, 게이트전극용 도전층 및 마스크절연막의 적층구조를 순차적으로 형성하고, 게이트전극 마스크를 식각마스크로 상기 적층구조를 식각하여 마스크절연막 패턴(19), 게이트전극(17) 및 게이트절연막 패턴(15)의 적층구조패턴을 형성한다. (도 1a 참조)
그 다음, 전체표면 상부에 제1절연막(도시안됨)을 형성한 다음, 전면식각공정을 실시하여 상기 적층구조 패턴의 측벽에 제1절연막 스페이서(21)를 형성한다.
다음, 전체표면 상부에 제2절연막(도시안됨)을 소정 두께 형성하고, 상기 반도체기판(11)의 셀영역(Ⅰ)을 노출시키는 셀마스크를 식각마스크로 상기 제2절연막을 식각하여 제2절연막 패턴(23)을 형성한다. 상기 제2절연막은 산화막 또는 질화막으로 형성된다. (도 1b 참조)
그 다음, 상기 셀영역(Ⅰ)에서 접합영역으로 예정되는 부분에 인이 주입된 단결정실리콘층을 선택적 에피택셜 성장(selective epitaxial growth, 이하 SEG라 함)시켜 엘리베이트 소오스/드레인전극(27)을 형성한다. 이때, 상기 공정의 써멀버짙(thermal budget)에 의해 상기 단결정실리콘층에 포함된 인이 반도체기판(11)으로 열확산되어 접합영역(25)이 형성된다. (도 1c 참조)
상기와 같이 종래기술에 따른 반도체소자의 제조방법은, SEG 단결정실리콘층을 사용해서 엘리베이티드 소오스/드레인전극을 형성하는 공정시 써멀 버짙(thermal budget)을 이용해서 SEG 다결정실리콘층에 포함된 인을 반도체기판으로 열확산시켜 접합영역을 형성하였으나, 인의 확산속도가 매우 빠르기 때문에 0.13㎛ 이하의 디자인룰(design rule)을 갖는 고집적 소자에서는 셀의 접합영역 깊이인 700Å 이하의 앝은 접합영역을 형성하기 어려운 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, SEG 단결정실리콘층을 이용한 엘리베이트 소오스/드레인전극을 형성하기 전에 셀영역의 접합영역으로 예정되는 부분에 확산속도가 느린 비소를 미리 이온주입한 다음, 인이 도핑된 SEG다결정실리콘층을 성장시켜 상기 인의 열확산속도를 감소시켜 얕은 접합영역을 형성하고, 그에 따른 접합특성을 향상시켜 반도체소자의 동작특성을 향상시키는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도.
도 2 는 본 발명에 따른 반도체소자의 제조방법에 의한 실험결과를 도시한 그래프도.
도 3a 내지 도 3d 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
11, 12 : 반도체기판 13, 14 : 소자분리막
15, 16 : 게이트절연막 패턴 17, 18 : 게이트전극
19, 20 : 마스크절연막 패턴 21, 22 : 제1절연막 스페이서
23, 26 : 제2절연막 패턴 24, 25, 30 : 접합영역
27, 28 : 엘리베이티드 소오스/드레인전극
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,
셀영역과 주변회로영역이 구비되는 반도체기판 상부에 게이트절연막 패턴, 게이트전극 및 마스크절연막 패턴의 적층구조 패턴을 형성하는 공정과,
상기 적층구조패턴의 측벽에 제1절연막 스페이서를 형성하는 공정과,
상기 제1 절연막 스페이서 양측의 반도체 기판에 이온주입공정을 실시하는 공정과,
전체표면 상부에 제2절연막을 형성하고, 상기 셀영역을 노출시키는 셀마스크를 식각마스크로 상기 제2절연막을 건식식각하여 제2절연막 패턴을 형성하는 공정과,
상기 셀영역에서 노출되어 있는 반도체기판을 세정한 다음, 선택적 에피택셜 성장방법으로 불순물이 도핑된 단결정실리콘층을 성장시켜 엘리베이티드 소오스/드레인전극을 형성하는 동시에 상기 단결정실리콘층에 함유된 불순물을 상기 반도체 기판에에 확산시켜 접합영역을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명한다.
도 3a 내지 도 3d 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 셀영역(Ⅰ)과 주변회로영역(Ⅱ)이 구비되는 반도체기판(12)에서 소자분리영역으로 예정되는 부분에 소자분리절연막(14)을 형성한다.
다음, 전체표면 상부에 게이트절연막, 게이트전극용 도전층 및 마스크절연막의 적층구조를 순차적으로 형성하고, 게이트전극 마스크를 식각마스크로 상기 적층구조를 식각하여 마스크절연막 패턴(20), 게이트전극(18) 및 게이트절연막 패턴(16)의 적층구조패턴을 형성한다. 상기 마스크절연막 패턴(20)은 500 ∼ 1000Å 두께의 질화막으로 형성한다. (도 3a 참조)
그 다음, 전체표면 상부에 제1절연막(도시안됨)을 형성하고, 전면식각하여상기 적층구조 패턴의 측벽에 제1절연막 스페이서(22)를 형성한다. 이때, 상기 제1절연막은 산화막 또는 질화막을 사용하여 300 ∼ 800Å 두께 형성한다.
그 다음, 상기 셀영역(Ⅰ) 상에 제1절연막 스페이서(22)의 양쪽 반도체기판(12)에 불순물을 이온주입한다. 여기서, 상기 이온주입공정은 As를 3 ∼ 10keV의 이온주입에너지를 사용하여 1 ∼ 5E13ion/㎝2도즈량 주입하여 실시한다. (도 3b 참조)
다음, 전체표면 상부에 제2절연막(도시안됨)을 형성하고, 상기 셀영역(Ⅰ)을 노출시키는 셀마스크를 식각마스크로 상기 제2절연막을 식각하여 주변회로영역(Ⅱ) 상부에만 제2절연막 패턴(26)을 형성한다. (도 3c 참조)
그 다음, 상기 질화막 스페이서(22) 양측에 노출되는 반도체기판(12)의 표면을 RCA클리닝 또는 UV 오존 클리닝 또는 HF 디핑(dipping)공정으로 세정하거나, 상기 세정공정의 혼합공정으로 세정한다.
다음, 상기 노출되는 반도체기판(12)에 선택적 에피택셜 성장(selective epitaxial growth)방법으로 단결정실리콘층 패턴(28)을 성장시킨다. 이때, 상기 단결정실리콘층 패턴(28)은 500 ∼ 1500Å 높이로 성장시킨다.
상기 단결정실리콘층 패턴(28)은 저압화학기상증착방법 또는 고진공화학기상증착방법으로 형성한다. 여기서, 상기 저압화학기상증착방법은 전처리공정으로 800 ∼ 900℃의 온도에서 수소베이크공정을 1 ∼ 5분 동안 실시한 다음, 동일장비내에서 10 ∼ 100torr의 압력 및 750 ∼ 950℃의 온도에서 디클로로실란(dichlorosilane, DCS)가스 30 ∼ 300sccm과 HCl가스 30 ∼200sccm이 혼합된 혼합가스를 사용하여 3 ∼ 10분동안 실시하고, 상기 고진공화학기상증착방법은 0 ∼ 1torr의 압력 및 600 ∼ 700℃의 온도에서 실란(silane) 또는 디실란(disilane)을 증착가스로 사용하여 실시한다. 여기서, 상기 다결정실리콘층 패턴(28)은 인(phosphine) 50 ∼ 300sccm 도핑되어 있는 도프트 다결정실리콘층을 사용한다.
상기 단결정실리콘층 패턴(28)의 고온공정으로 인하여 상기 셀영역(Ⅰ)에서 이온주입된 부분에 상기 단결정실리콘층 패턴(28)에 포함된 인이 열확산되어 접합영역(30)이 형성된다.
이때, 상기 접합영역(30)에 미리 이온주입되어 있던 As는 고밀도이고, 확산속도가 느리기 때문에 같은 전하를 갖는 인이 확산될 때 인의 확산속도를 감소시켜 접합영역의 깊이를 얕게 형성할 수 있다. (도 3d 참조)
도 2 에 도시된 그래프들은 상기와 같은 공정을 실시하였을 경우 기존에 As를 이온주입하여 접합영역을 형성하였을 때보다 2오더(order)이상 접합캐패시턴스가 감소된 것을 도시한다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 제조방법은, 고집적 반도체소자의 소오스/드레인전극의 형성공정시 반도체기판에서 접합영역으로 예정되는 부분에 As를 미리 이온주입하고, 반도체기판에 선택적 에피택셜 성장방법으로 단결정실리콘층을 성장시키는 동시에 상기 단결정실리콘층에 포함되는인(phosphine)을 상기 이온주입된 부분에 확산시켜 접합영역을 형성함으로써 상기 인의 확산속도를 감소시켜 접합의 깊이를 얕게 형성해서 접합캐패시턴스를 감소시켜 반도체소자의 동작속도를 향상시키고, 그에 따른 반도체소자의 특성 및 공정수율을 향상시키는 이점이 있다.

Claims (10)

  1. 셀영역과 주변회로영역이 구비되는 반도체기판 상부에 게이트절연막 패턴, 게이트전극 및 마스크절연막 패턴의 적층구조 패턴을 형성하는 공정과,
    상기 적층구조패턴의 측벽에 제1절연막 스페이서를 형성하는 공정과,
    상기 제1 절연막 스페이서 양측의 반도체 기판에 이온주입공정을 실시하는 공정과,
    전체표면 상부에 제2절연막을 형성하고, 상기 셀영역을 노출시키는 셀마스크를 식각마스크로 상기 제2절연막을 건식식각하여 제2절연막 패턴을 형성하는 공정과,
    상기 셀영역에서 노출되어 있는 반도체기판을 세정한 다음, 선택적 에피택셜 성장방법으로 불순물이 도핑된 단결정실리콘층을 성장시켜 엘리베이티드 소오스/드레인전극을 형성하는 동시에 상기 단결정실리콘층에 함유된 불순물을 상기 반도체 기판에에 확산시켜 접합영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1절연막 스페이서는 산화막 또는 질화막을 300 ∼ 800Å 두께 증착한 다음, 전면식각공정을 실시하여 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 이온주입공정은 As를 3 ∼ 10keV의 이온주입에너지를 사용하여 1 ∼ 5E13ion/㎝2도즈량 주입하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제2절연막은 산화막 또는 질화막을 저압화학기상증착방법으로 100 ∼ 300Å 두께 증착되는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 세정공정은 RCA클리닝, UV 오존 클리닝 및 HF 디핑(dipping)공정으로 이루어지는 군에서 임의로 선택되는 하나의 공정 또는 다수개의 공정으로 실시되는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 도핑된 단결정실리콘층은 500 ∼ 1500Å 높이로 성장되는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 도핑된 단결정실리콘층은 저압화학기상증착방법 또는 고진공화학기상증착방법으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 저압화학기상증착방법은 전처리공정으로 800 ∼ 900℃의 온도에서 수소베이크공정을 1 ∼ 5분 동안 실시한 다음, 동일장비내에서 10 ∼ 100torr의 압력 및 750 ∼ 950℃의 온도에서 디클로로실란(dichlorosilane, DCS)가스 30 ∼ 300sccm과 HCl가스 30 ∼200sccm이 혼합된 혼합가스를 사용하여 3 ∼ 10분동안 실시되는 것을 특징으로 하는 반도체소자의 제조방법.
  9. 제 7 항에 있어서,
    상기 고진공화학기상증착방법은 0 ∼ 1torr의 압력 및 600 ∼ 700℃의 온도에서 실란(silane) 또는 디실란(disilane)을 증착가스로 사용하여 실시되는 것을 특징으로 하는 반도체소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 도핑된 단결정실리콘층은 인(phosphine)이 50 ∼ 300sccm 도핑되는 것을 특징으로 하는 반도체소자의 제조방법.
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