KR20010064122A - 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터제조방법 - Google Patents
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Abstract
본 발명은 n+인-시츄 도핑과 p+카운터-도핑을 통해 엘리베이티드 소오스/드레인을 형성하는 경우에 있어서, p+카운터-도핑에 사용된 붕소의 높은 확산도에 기인한 반도체 기판으로의 과도한 확산을 방지할 수 있는 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터를 제공하는 데 그 목적이 있다. 상기 목적을 달성하기 위한 본 발명은, 실리콘 기판 상에 마스크 절연막 및 게이트 측벽 스페이서를 구비한 게이트구조를 형성하는 제1 단계; 상기 제1 단계 수행 후, 노출된 상기 실리콘 기판 상에 제1선택적에피택셜실리콘층을 성장시키되, 상기 제1선택적에피택셜실리콘층에 소량의 탄소가 포함되도록 하는 제2 단계; 상기 제1선택적에피택셜실리콘층 상에 소오스/드레인 형성을 위한 n형 불순물이 도핑된 제2선택적에피택셜실리콘층을 성장시키는 제3 단계; p+형 소오스/드레인 형성을 위하여 상기 제2선택적에피택셜실리콘층에 붕소(B) 카운터-도핑을 실시하는 제4 단계; 및 열처리를 실시하여 상기 제3 단계 및 상기 제4 단계에서 상기 제2선택적에피택셜실리콘층에 도입된 도펀트를 상기 실리콘 기판 내부로 일정 깊이만큼 확산시키는 제5 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 기술에 관한 것으로, 특히 엘리베이티드 소오스/드레인(elevated source/drain) 구조의 모스 트랜지스터(MOSFET) 제조방법에 관한 것이다.
반도체 소자의 특성을 개선하기 위해서 얕은 소오스/드레인 접합을 가지는 모스 트랜지스터가 요구되고 있다. 그런데, 소오스/드레인 접합이 얕아지면서 접합 저항이 증가하는 문제가 대두되었으며, 이를 해결하기 위한 구조로서 엘리베이티드 소오스/드레인 구조가 제시되었다.
첨부된 도면 도1a 내지 도1c는 종래기술에 따른 엘리베이티드 소오스/드레인 구조를 가진 모스 트랜지스터 제조공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
종래의 엘리베이티드 소오스/드레인 구조를 가진 모스 트랜지스터의 P+접합형성공정은, 우선 도1a에 도시된 바와 같이 실리콘 기판(10) 상에 소자분리막(11)을 형성하고, 게이트 산화막(12), 게이트 전극용 전도막(13) 및 마스크 절연막(14)을 차례로 적층하고 이를 패터닝하여 게이트를 형성한다.
다음으로, 도1b에 도시된 바와 같이 산화막 또는 질화막을 사용하여 게이트의 측벽에 측벽 스페이서(15)를 형성한다. 계속하여, 노출된 실리콘 기판(10) 상에 선택적으로 에피택셜(epitaxial) 실리콘층(16)을 성장시킨다. 이때, 인-시츄(IN-SITU)로 인(Phosphorous) 도핑을 실시한다. 이와 같이, 인-시츄 도핑을 실시하기 때문에 NMOS 및 PMOS 영역의 에피택셜 실리콘층(16) 영역에 모두 인(P)이 도핑된상태이다.
이어서, 도1c에 도시된 바와 같이 인(P)이온이 도핑된 에피택셜 실리콘층(16)에 p+접합형성을 위하여 붕소(B) 이온주입을 통해 카운터-도핑(Counter - Doping)을 실시한 후 이온주입된 도펀트(dopant)를 활성화시키기 위해 열처리를 실시한다. 이때, 도펀트가 실리콘 기판(10) 내로 일정 깊이만큼 확산되어 엘리베이티드 소오스/드레인 구조의 p+접합을 가진 모스 트랜지스터가 형성된다.
그러나, 상기 P이온이 도핑된 에피택셜 실리콘층(16)의 P이온의 농도가 약 3E19 ~ 5E19 atoms/㎤ 정도에 이르므로, 이를 이온주입으로 카운터-도핑하여 p+접합으로 전환시켜 주기 위해서는 20keV의 이온주입 에너지에 4E15 atoms/㎠ 정도의 양을 가진 B와 15keV의 이온주입 에너지에 3E15 atoms/㎠ 정도의 양을 가진 BF2를 사용한 과도한 B이온주입이 요구된다.
도2는 B이온의 이온주입에 따른 SIMS분석 결과를 도시한 도면이다.
상기 도2에 도시된 바와 같이, 엘리베이티드 소오스/드레인 구조에서는 실리콘 기판(10)에 형성되는 접합 깊이가 1000Å보다 얕아야 제 특성을 발휘할 수 있는데, 붕소의 확산도가 높기 때문에 상기와 같은 과도한 카운터 도핑을 실시하게 되면, 후속 열처리 시 붕소의 접합깊이가 실리콘 기판(10) 아래로 1500Å이상 깊게 들어가게 되어 단채널 효과(short channel effect)에 따른 소자 열화의 문제점이 발생하고 있다.
본 발명은 n+인-시츄 도핑과 p+카운터-도핑을 통해 엘리베이티드 소오스/드레인을 형성하는 경우에 있어서, p+카운터-도핑에 사용된 붕소의 높은 확산도에 기인한 반도체 기판으로의 과도한 확산을 방지할 수 있는 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터를 제공하는 데 그 목적이 있다.
도1a 내지 도1c는 종래기술에 따른 엘리베이티드 소오스/드레인 구조를 가진 모스 트랜지스터 제조공정을 도시한 도면.
도2는 B이온의 이온주입에 따른 SIMS분석 결과를 도시한 도면.
도3a 내지 도3c는 본 발명의 일 실시예에 따른 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터 제조공정을 도시한 도면.
*도면의 주요부분에 대한 부호의 간단한 설명
30 : 실리콘 기판 31 : 소자분리막
32 : 게이트산화막 33 : 게이트전극용 전도막
34 : 마스크 산화막 35 : 측벽스페이서
36 : 제1에피택셜실리콘층 37 : 제2에피택셜실리콘층
상기 목적을 달성하기 위한 본 발명은, 실리콘 기판 상에 마스크 절연막 및 게이트 측벽 스페이서를 구비한 게이트구조를 형성하는 제1 단계; 상기 제1 단계 수행 후, 노출된 상기 실리콘 기판 상에 제1선택적에피택셜실리콘층을 성장시키되, 상기 제1선택적에피택셜실리콘층에 소량의 탄소가 포함되도록 하는 제2 단계; 상기 제1선택적에피택셜실리콘층 상에 소오스/드레인 형성을 위한 n형 불순물이 도핑된 제2선택적에피택셜실리콘층을 성장시키는 제3 단계; p+형 소오스/드레인 형성을 위하여 상기 제2선택적에피택셜실리콘층에 붕소(B) 카운터-도핑을 실시하는 제4 단계; 및 열처리를 실시하여 상기 제3 단계 및 상기 제4 단계에서 상기 제2선택적에피택셜실리콘층에 도입된 도펀트를 상기 실리콘 기판 내부로 일정 깊이만큼 확산시키는 제5 단계를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
첨부된 도면 도3a 내지 도3c는 본 발명의 일 실시예에 따른 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터 제조공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
우선, 도3a에 도시된 바와 같이 실리콘 기판(30)에 소자분리막(31)을 형성하고, 게이트 산화막(32), 게이트 전극용 전도막(33) 및 마스크 산화막(34)을 차례로 적층하고, 이를 패터닝하여 게이트를 형성한다.
다음으로, 도3b에 도시된 바와 같이 산화막 또는 질화막을 사용하여 게이트 측벽에 측벽 스페이서(35)를 형성하고, 에피택셜 실리콘층 성장 전 세정 공정을 실시하여 실리콘 기판(30) 표면의 자연산화막을 제거한다. 이때, 세정 공정은 RCA 세정, UV 오존 세정, HF 세정 등을 단독 또는 병합하여 실시할 수 있다.
이어서, 저압화학기상증착(LPCVD)법 또는 초고진공화학기상증착(UHVCVD)법을 사용하여 인-시츄로 인(P)이온이 도핑된 에피택셜 실리콘층을 성장시킨다. 이때, 상기 에피택셜 실리콘층의 성장은 탄소가 소량 함유되는 제1에피택셜 실리콘층(36) 성장단계와 탄소가 함유되지 않은 통상적인 제2에피택셜 실리콘층(37) 성장단계로 구분하여 성장시킨다. 또한, 인(P)이온 도핑 시 포스핀(PH3)가스를 사용하며, 유량은 50 ~ 300sccm정도가 적당하다.
여기서, 두 단계로 나뉘어 성장되는 제1에피택셜 실리콘층(36) 및 제2에피택셜 실리콘층(37)의 성장에 대해 보다 자세히 고찰한다.
먼저, 저압화학기상증착법을 사용하는 경우, 제1에피택셜 실리콘층(36) 및 제2에피택셜 실리콘층(37)을 형성하기 전에 800∼900℃의 수소(hydrogen) 분위기에서 1∼5분 동안 통상의 인-시츄 베이크(bake)를 실시하여 자연산화막 형성을 방지한다.
증착 시 소오스 가스로는 디클로로실래인(dichlorosilane, DCS)과 염산(HCl)의 혼합 가스를 사용하며, DCS의 유량은 30∼300sccm, HCl의 유량은 30∼200sccm, 증착 압력은 10∼50torr 정도로 설정한다. 또한, 증착온도는 750 ~ 950℃로 하고, 증착시간은 3 ~ 10분 정도가 바람직하다.
다음으로, 초고진공화학증착법을 이용하는 경우에는 600∼700℃의 온도에서 증착가스로는 SiH4또는 Si2H6가스를 사용하고 증착압력은 1torr 미만으로 하는 것이 바람직하다.
한편, 탄소가 소량 함유된 제1에피택셜 실리콘층(36)의 성장을 위해서는 증착챔버에 소오스 가스인 DSC 가스 및 HCl 가스 전체 양의 0.3 ~ 1% 정도를 차지하는 소량의 메틸실래인(methylsilane)을 DSC 가스 및 HCl 가스와 함께 흘려주어 탄소를 소량 함유하는 Si1-xCx막을 50 ~ 200Å 정도 증착한다.
한편, 상기 제2단계에서의 통상적인 제2에피택셜 실리콘층(37)은 1000 ~ 3000Å 정도 증착한다.
다음으로, 도3c에 도시된 바와 같이 p+접합을 형성하기 위해 카운터-도핑을실시한다. 이때, 도펀트로11B+및/또는 BF2 +를 사용하는데,11B+의 경우는 5 ~ 20keV, BF2 +이온의 경우는 10 ~ 50keV의 이온주입 에너지로 이온주입을 실시하며, 주입량(Dose)은 3 ×1015~ 3 ×1016ions/㎠로 한다.
다음으로, 이온주입된 도펀트를 활성화시키기 위해 열처리를 실시하여 도펀트들이 실리콘 기판(30) 내부로 일정 깊이만큼 확산되도록 하여 엘리베이티드 소오스/드레인 구조 모스 트랜지스터의 p+접합 및 n+접합을 형성한다. 이때, 열처리는 급속열처리(RTA) 방식을 사용하여 900 ~ 1050℃의 N2(또는 NH3)분위기에서 30초 미만동안 실시한다.
이와 같이 본 발명은 에피택셜 실리콘층의 성장 시, 먼저 탄소가 소량 함유된 초기 에피택셜 실리콘층(Si1-xCx)을 일차로 형성하고, 이후 통상적인 에피택셜 실리콘층을 형성함으로써, p+접합형성을 위한 붕소(B) 이온주입(카운터-도핑) 후 수행하는 열처리 시 도펀트가 실리콘 기판 내부로 깊이 확산되는 것을 방지하여 얕은 접합을 가지는 엘리베이티드 소오스/드레인 구조 모스 트랜지스터를 형성할 수가 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 본 발명에서는 n+접합을 위하여 인(P)이온 도핑을 실시하였으나, As로 도핑을 실시할 수도 있다.
본 발명은 얕은 접합을 가지는 엘리베이티드 소오스/드레인 구조 모스 트랜지스터를 구현하여 단채널 효과에 따른 소자의 열화를 방지하는 효과가 있다.
Claims (7)
- 실리콘 기판 상에 마스크 절연막 및 게이트 측벽 스페이서를 구비한 게이트구조를 형성하는 제1 단계;상기 제1 단계 수행 후, 노출된 상기 실리콘 기판 상에 제1선택적에피택셜실리콘층을 성장시키되, 상기 제1선택적에피택셜실리콘층에 소량의 탄소가 포함되도록 하는 제2 단계;상기 제1선택적에피택셜실리콘층 상에 소오스/드레인 형성을 위한 n형 불순물이 도핑된 제2선택적에피택셜실리콘층을 성장시키는 제3 단계;p+형 소오스/드레인 형성을 위하여 상기 제2선택적에피택셜실리콘층에 붕소(B) 카운터-도핑을 실시하는 제4 단계; 및열처리를 실시하여 상기 제3 단계 및 상기 제4 단계에서 상기 제2선택적에피택셜실리콘층에 도입된 도펀트를 상기 실리콘 기판 내부로 일정 깊이만큼 확산시키는 제5 단계를 포함하여 이루어진 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터제조 방법.
- 제1항에 있어서,상기 n형 불순물이 인(P)인 것을 특징으로 하는 엘리베이티드 소오스/드레인구조의 모스 트랜지스터제조 방법.
- 제1항에 있어서,상기 제2 단계는,디클로로실래인 가스 및 염산 가스 전체 양의 0.3 ~ 1% 정도를 차지하는 소량의 메틸실래인 가스를 상기 디클로로실래인 가스 및 상기 염산 가스와 함께 흘려주는 것을 특징으로 하는 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터제조 방법.
- 제1항에 있어서,상기 제3 단계는 포스핀(PH3)가스를 사용하며, 유량은 50 ~ 300sccm정도로 하는 것을 특징으로 하는 엘리베이티드 소오스.드레인 구조의 모스 트랜지스터 제조방법.
- 제1항에 있어서,상기 제4 단계는,도펀트로11B+및/또는 BF2 +를 사용하되,11B+의 경우는 5 ~ 20keV, BF2 +이온의 경우는 10 ~ 50keV의 이온주입 에너지로 이온주입을 실시하며, 주입량은 3 ×1015~ 3 ×1016ions/㎠로 하는 것을 특징으로 하는 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터 제조방법.
- 제1항에 있어서,상기 제1선택적에피택셜실리콘층의 두께는 50 ~ 200Å인 것을 특징으로 하는 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터 제조방법.
- 제1항에 있어서,상기 제2선택적에피택셜실리콘층의 두께는 1000 ~ 3000Å인 것을 특징으로 하는 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터 제조방법.
Priority Applications (1)
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|---|---|---|---|
| KR1019990062255A KR20010064122A (ko) | 1999-12-24 | 1999-12-24 | 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터제조방법 |
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| KR1019990062255A KR20010064122A (ko) | 1999-12-24 | 1999-12-24 | 엘리베이티드 소오스/드레인 구조의 모스 트랜지스터제조방법 |
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ID=19629805
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100618313B1 (ko) * | 2005-07-20 | 2006-09-05 | 한국과학기술원 | 융기된 소스/드레인 구조를 갖는 모스 트랜지스터 및 이의제조 방법 |
| KR100811254B1 (ko) * | 2005-02-02 | 2008-03-07 | 주식회사 하이닉스반도체 | 반도체 소자 및 이의 형성 방법 |
-
1999
- 1999-12-24 KR KR1019990062255A patent/KR20010064122A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100811254B1 (ko) * | 2005-02-02 | 2008-03-07 | 주식회사 하이닉스반도체 | 반도체 소자 및 이의 형성 방법 |
| US7344973B2 (en) | 2005-02-02 | 2008-03-18 | Hynix Semiconductor Inc. | Semiconductor device and method of manufacturing the same |
| KR100618313B1 (ko) * | 2005-07-20 | 2006-09-05 | 한국과학기술원 | 융기된 소스/드레인 구조를 갖는 모스 트랜지스터 및 이의제조 방법 |
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