KR100618313B1 - 융기된 소스/드레인 구조를 갖는 모스 트랜지스터 및 이의제조 방법 - Google Patents
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Abstract
본 발명은 기존의 CMOS 공정에 있어서, 소스와 드레인 영역위에 게르마늄(Ge)을 증착하고 후속 열공정(Rapid Thermal Annealing; RTA)을 통하여 Si1-xGex 물질의 융기된 소스/드레인(Elevated Source/Drain; ESD)을 형성함으로써 소스/드레인간의 저항을 줄이고, Si1-xGex와 Si사이의 불순물 확산율의 차이를 통해 얕은 소스/드레인 접합영역(Shallow Source/Drain Junction Depth)을 형성하며, Si1-xGex에서 Ge의 성분비가 증가함에 따라 상승하는 가전자 에너지대역(Valance Energy Band)의 변화로 에너지 밴드갭(Energy Band Gap)을 작게 하여 전위장벽을 높이는 효과가 있다. 이로서 펀치드루우(punchthrough)와 같은 단채널 효과(Short Channel Effect)를 효과적으로 억제시킬 수 있는 반도체 소자의 제조방법을 제시한다.
모스트랜지스터, 융기된 소스/드레인(ESD), 단채널 효과, 게르마늄, 후속 열공정(RTA), 얇은 접합(Shallow Junction), 전도 에너지대역(Conduction Energy band), 가전자 에너지대역(Valance Energy band)
Description
도 1(a) 내지 도 1(d)는 종래의 CMOS 공정에 따른 모스 트랜지스터의 소자를 제작하기 위한 각 단계를 도시한 단면도이고,
도 2a 내지 도 2g는 본 발명의 융기된 소스/드레인 구조를 갖는 모스 트랜지스터 형성의 각 제조 단계를 도시한 단면도이며,
도 3은 일반적인 PMOS 소자의 경우 에너지 대역과, 본 발명에서의 융기된 소스/드레인 구조를 통한 PMOS 소자의 경우의 에너지 대역을 비교 설명하기 위하여 나타낸 그래프이다.
** 도면의 주요부분에 대한 부호의 설명 **
201;반도체 기판 202;게이트 산화막
203;폴리실리콘막 204;스페이서
205;하드마스크 206;게르마늄막
207;Si1 - xGex 층
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 고집적화에 따라 야기되는 단채널 효과를 억제시킬 수 있는 융기된 소스/드레인 구조를 갖는 모스 트랜지스터 및 이의 제조 방법에 관한 것이다.
일반적으로, 종래의 CMOS(Complementary Metal Oxide Semiconductor) 공정에 따른 모스 트랜지스터 소자는 반도체 기판 상에 게이트 산화막 및 게이트 전극용 폴리실리콘막이 순차적으로 증착되어 있고, 이러한 게이트 전극용 폴리실리콘막을 중심으로 양쪽에 소스/드레인 활성영역이 형성된 구조를 갖는다.
이러한 구조의 모스 트랜지스터 소자는 다음과 같은 공정으로 이루어진다.
도 1(a) 내지 도 1(d)는 종래의 CMOS 공정에 따른 모스 트랜지스터의 소자를 제작하기 위한 각 공정 단계를 도시한 단면도이다.
더욱 상세히 설명하면, 도 1(a)는 반도체 기판(101) 상에 게이트 산화막(102) 및 게이트 전극용 폴리실리콘막(103)을 순차적으로 증착한 후의 공정 단면도이고, 도 1(b)는 게이트 전극용 폴리실리콘막(103) 위에 감광막을 도포하고 게이트 패턴이 형성된 포토 마스크를 이용하여 노광 공정과 식각 공정을 거친 후 감광막을 제거한 후의 공정 단면도이다.
도시된 바와 같이, 노광 공정 및 식각 공정을 통한 반도체 기판(101)의 상면 에는 게이트 산화막(102) 및 게이트 전극용 폴리실리콘막(103)이 패터닝되어 게이트 영역을 형성하고 있다. 이때, 게이트 전극용 폴리실리콘막(103)은 불순물로 도핑되었거나(Doped) 도핑되지 않은(Undoped) 폴리실리콘막을 이용한다.
여기서, 노광공정에 대한 게이트 패턴용 감광막 패턴은 도시하지 않았다.
게이트 영역을 패터닝한 후, 도 1(c)에 도시된 바와 같이 소스/드레인(106)을 형성하기 위해 반도체 기판(101)에 이온 주입 공정으로 불순물을 주입하고, 도 1(d)에 도시된 바와 같이 후속 열공정(Annealing)을 통하여 소스/드레인(106)을 각각 형성한다.
이와 같이 제작된 종래의 모스 트랜지스터는 최근, 반도체 소자의 고집적화에 따라 게이트 전압에 의한 수직 전계(Vertical Field)에 비해 드레인 전압에 의한 수평전계(Lateral Field)의 영향이 상대적으로 커져 전위장벽이 낮아지게 되고, DIBL(Drain induced Barrier Lowering) 또는 펀치드루우(punchthrough)와 같은 단채널 효과(Short-Channel Effect)의 증가로 인해 오프(Off) 상태에서도 전류가 증가되어 소자 특성이 저하되는 문제점이 있다.
이러한 단채널 효과를 억제하기 위하여 포켓(pocket) 이온 주입 방법과 U-게이트 필드효과 트랜지스터를 통해 유효 채널 길이(Effective Channel Length)를 확장하는 방법을 도입하였으나, 그 기술이 아직 미흡한 실정이다.
본 발명에 의한 게이트마늄(Ge)의 증착을 통한 소스/드레인의 Si1-xGex 형성은 에너지 대역의 갭을 줄이고, 얕은 소스/드레인 접합 영역(Shallow Source/Drain Junction Depth)을 형성함으로써 단채널 효과를 줄이는 장점을 가지고 있다.
이에 본 발명은 전술한 문제점을 해결하기 위해 안출된 것으로서, 반도체 소자가 집적화됨에 따라 야기되는 단채널 효과를 억제하여 소자의 특성을 더욱 개선시킨 융기된 소스/드레인 구조를 갖는 모스 트랜지스터 및 이의 제조 방법을 제공하는 데 그 목적이 있다.
전술한 목적을 달성하기 위한 본 발명의 융기된 소스/드레인 구조를 갖는 모스 트랜지스터의 제조 방법은, (a) 반도체 기판 상에 게이트 산화막과 폴리실리콘막, 하드마스크를 순차적으로 형성하는 단계; (b) 상기 하드마스크 상에 감광막을 도포한 후 포토마스크를 이용하여 게이트가 형성될 영역으로서 상기 게이트 산화막과 폴리실리콘막 및 하드마스크를 패터닝하는 단계; (c) 상기 패터닝 후, 반도체 기판 상에 유전물질을 전면에 걸쳐 증착하고 비등방성 식각 공정을 이용하여 스페이서를 형성하는 단계; (d) 상기 스페이서를 중심으로 양쪽에 게르마늄(Ge)을 증착하는 단계; (e) 소스/드레인 영역을 형성하기 위해 상기 증착된 게르마늄에 불순물을 주입하는 단계; (g) 상기 불순물을 주입한 후, 후속열공정을 통하여 상기 게르마늄과 반도체 기판간의 경계면에 Si1-xGex층을 형성하고, 소스/드레인 영역을 활성 화하는 단계를 포함한다.
이때, 상기 (a) 및 (c)단계에서 하드마스크와 스페이서를 형성할 유전물질은 산화막 또는 질화막을 이용하는 것을 특징으로 한다.
상기 (c)단계에서는 상기 반도체 기판과 하드마스크의 상면에 증착된 유전물질을 제거하여 반도체 기판이 외부로 노출되도록 하고, 상기 패터닝된 게이트 산화막과 폴리실리콘막 및 하드마스크의 측벽에 증착된 유전물질의 상단은 비스듬한 경사면을 갖도록 식각하는 것을 특징으로 한다.
그리고, 상기 (g)단계에서는 상기 Si1-xGex층이 상기 게르마늄과 반도체 기판간의 경계면으로부터 융기되어 상기 반도체 기판 내에 얕은 접합이 형성되도록 하는 것을 특징으로 한다.
한편, 본 발명에 따른 융기된 소스/드레인 구조를 갖는 모스 트랜지스터는 반도체 기판 상에 증착된 게이트 산화막; 상기 게이트 산화막 상에 증착되어 게이트 전극용으로 사용될 폴리실리콘막; 상기 폴리실리콘막 상에 증착된 하드마스크; 상기 순차적으로 증착된 게이트 산화막과 폴리실리콘막 및 하드마스크를 중심으로 양쪽의 반도체 기판 상에 형성된 게르마늄막; 상기 게이트 산화막과 폴리실리콘막 및 하드마스크의 측벽과, 상기 게르마늄막 사이에 형성되어 절연시키는 스페이서; 및 상기 게르마늄막과 반도체 기판간의 경계면에 형성되어 얕은 소스/드레인 접합 영역을 갖는 Si1-xGex 접합층을 포함한 구조를 갖는다.
여기서, 상기 하드마스크와 스페이서는 산화막 또는 질화막이고, 상기 반도 체 기판은 실리콘 기판이며, 상기 Si1-xGex 접합층은 소스/드레인 영역을 형성하기 위한 불순물이 주입된 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 자세히 설명하기로 한다.
도 2a 내지 도 2g는 본 발명의 융기된 소스/드레인 구조를 갖는 모스 트랜지스터 형성의 각 제조 단계를 도시한 단면도이고, 도 3은 일반적인 PMOS 소자의 경우 에너지 대역과, 본 발명에서의 융기된 소스/드레인 구조를 통한 PMOS 소자의 경우의 에너지 대역을 비교 설명하기 위하여 나타낸 그래프이다.
먼저 도 2a를 참조하면, 도 2a는 반도체 기판(201)상에 게이트 산화막(202)과 게이트 전극용 폴리실리콘막(203) 및 하드마스크(205)를 순차적으로 증착한 후의 공정 단면도이다.
여기서의 게이트 산화막(202)은 게이트 절연막이 되어 모스 트랜지스터를 구성하게 된다.
그리고, 게이트 전극용 폴리실리콘막(203)은 불순물로 도핑 되었거나(doped) 도핑되지 않은(undoped) 폴리실리콘막을 이용하며, 하드마스크(205)는 질화막 또는 산화막을 이용한다. 그리고, 반도체 기판(201)은 실리콘 기판을 사용하는 것이 바람직하다.
도 2b는 감광막(Photoresist)을 도포하고, 게이트 영역의 패턴이 형성된 포 토 마스크를 이용하여 노광 공정과 식각 과정을 거친 후, 감광막을 제거한 후의 공정 단면도로서, 도시된 바와 같이 반도체 기판(201) 상에 증착된 게이트 산화막(202)과 게이트 전극용 폴리실리콘막(203) 및 하드마스크(205)를 상방으로부터 차례대로 식각함으로써 게이트 영역을 패터닝한다. 여기서, 노광 공정에 의한 게이트 패턴용 감광막 패턴은 도시하지 않았다.
다음으로 도 2c를 참조하면, 이는 스페이서(204)를 형성하기 위한 유전물질을 증착한 후의 공정단면도로서, 패터닝된 게이트 영역을 포함하여 반도체 기판(201)의 전면에 걸쳐 유전물질을 증착한다. 이때, 유전물질로는 산화막 및 질화막을 이용한다.
도 2d는 활성이온식각법(RIE; Reactive Ion Etching)과 같은 비등방성식각(Anisotropic Etching) 방법을 통해 스페이서(204)를 형성한 후의 단면도이다.
즉, 반도체 기판(201) 및 하드마스크(205)의 상면에 증착된 유전물질을 제거하여 외부로부터 노출되도록 식각하고, 게이트 산화막(202)과 게이트 전극용 폴리실리콘막(203) 및 하드 마스크(205)의 측벽에 형성된 유전물질의 상단은 비스듬한 경사면을 갖도록 비등방성 식각함으로써 스페이서(204)를 형성한다. 이러한 스페이서(204)는 모스 트랜지스터의 구조에서 게이트 산화막(202)을 기준으로 양쪽에 형성되는 소스/드레인 영역을 게이트 영역과 각각 절연시키기 위함이다.
도 2e는 게이트 영역을 중심으로 한 양쪽의 노출된 반도체 기판(201) 상에 저압화학증착장비(LPCVD : Low Pressure Chemical Vapor Deposition)를 이용하여 게르마늄(Ge)막(206)을 증착한 후의 단면도이다.
도 2f는 반도체 기판(201)에 소스/드레인 영역을 형성하기 위한 이온 주입 공정에 대한 단면도로서, 하드마스크(205)를 중심으로 게르마늄막(206)에 서로 대칭되는 형태로 불순물 이온을 주입하면 주입된 불순물 이온이 게르마늄막(206)과 반도체 기판(201)간 접합하는 접합부(또는 경계면)로 이동하게 된다.
도 2g는 RTA(Rapid Thermal Annealing) 방법과 같은 후속 열공정을 통해 게르마늄막(206)과 반도체 기판(201)간 접합부에 국부적으로 Si1-xGex를 형성하고 소스/드레인 영역을 활성화한 후의 공정 단면도로서, 도시된 바와 같이 게르마늄막(206)에 불순물 이온을 주입하고 주입된 불순물 이온의 활성화를 위하여 후속 열공정을 거치면, 게르마늄막(206)의 게르마늄(Ge) 성분과 불순물 이온이 반도체 기판(201) 측으로 이동하게 되어 반도체 기판(201)의 실리콘(Si) 성분과 게르마늄(Ge) 성분이 서로 반응을 하게 된다. 이에 따라, 게르마늄막(206)과 반도체 기판(201)간 이루는 접합부(또는 경계면)에 실리콘(Si) 성분과 게르마늄(Ge) 성분이 혼합되어 Si1-xGex 박막의 소스/드레인(207)을 형성함으로써 이종(異種) 접합층을 형성된 모스 트랜지스터 소자를 완성할 수 있다.
본 발명에 있어서의 소스/드레인(207)은 도시된 바와 같이 게이트 영역을 중심으로 서로 이격되게 형성되어지되, 게르마늄막(206) 내에 형성된 융기부(207a)와 반도체 기판(201) 내에 형성된 접합부(207b)로 이루어지는 융기된(elevated) 구조를 가진다. 이때, 융기된 소스/드레인(207)은 스페이서(204)에 의해 게이트 활성영역인 게이트 전극용 폴리실리콘막(203)과 절연된다.
예컨대, P-모스 트랜지스터를 제작하는 경우에는 게르마늄막(206)에 주입되는 이온으로서 붕소이온(B+)이나 알루미늄이온(Al+)과 같은 P형 불순물 이온을 이용하고, N-모스 트랜지스터의 경우에는 인이온(P+)이나 비소이온(As+)과 같이 N형 불순물 이온을 이용함으로써 제작이 가능하다.
따라서, 상술한 바와 같은 게르마늄(Ge)의 증착과 후속 열처리 공정을 통한 모스 트랜지스터는 소스/드레인간 직렬 저항을 줄이고, 소스/드레인(207)의 Si1-xGex 와 Si 사이의 불순물 확산율의 차이를 통해 얕은 접합 영역을 형성함으로써 단채널 효과를 효과적으로 억제할 수 있다. 또한, 게르마늄(Ge)의 성분비가 증가함에 따라 작아지는 에너지 밴드 갭(Energy band gap)에 의해 전위장벽을 높임으로써 푸치트로우(punchthrough)와 같은 단채널 효과를 줄일 수 있다. 이에 대한 상세한 설명은 후술하기로 한다.
이를 테면, 본 발명에서의 공정을 통한 PMOS 소자와 종래의 일반적인 PMOS 소자간 에너지 대역을 비교해 보면 다음과 같다.
즉, 도 3에 도시된 바와 같이 본 발명에서의 PMOS 소자와 종래의 일반적인 PMOS 소자의 전도 에너지대역(Conduction Energy Band; EC)과 가전자 에너지대역(Valance Energy Band; EV)을 각각 측정하여 표시하였다.
PMOS의 다수케리어인 홀(hole)의 경우, 본 발명에서의 PMOS 소자는 Si1-xGex에서 게르마늄(Ge)의 성분비가 증가함에 따라 전도 에너지대역(EC)은 고정되고 가전 자 에너지대역(EV)은 상승하게 되어 두 에너지 대역간의 차이가 좁아지게 되고, 이를 통해 (b)에 표시된 바와 같이 본 발명에서의 PMOS 소자에 대한 전위장벽 
이 종래의 PMOS 소자의 전위장벽 
보다 크다는 것을 알 수 있다.
더욱 상세히 설명하면, Si1-xGex 박막으로 형성된 소스/드레인의 경우 실리콘(Si) 성분과 게르마늄(Ge) 성분이 상호 혼합되어 이룬 Si1-xGex 영역에서는 종래의 실리콘(Si) 영역에 비해 P형 불순물 이온으로서의 보론(Boron; 붕소)의 확산성(diffusitivity)이 감소하여 소스/드레인의 접합 깊이가 매우 얕은 접합(Ultra-Shallow Junction)이 형성될 수 있다.
또한, Si1-xGex 박막으로 형성된 소스/드레인에서의 붕소 용해도(solubility)가 실리콘(Si)계 박막으로 형성된 소스/드레인에서 보다 높아 접합 깊이(junction depth)가 낮음에도 불구하고 직렬 저항은 오히려 감소하게 되어, Si1-xGex 박막과 Si 박막간 불순물 확산율의 차이를 통해 매우 얕은 소스/드레인 접합영역을 형성할 수가 있다.
따라서, 게르마늄의 증착으로 인한 얕은 소스/드레인 접합(Ultra-Shallow Junction) 형성 및 에너지 변화로 인한 높은 전위장벽으로 PMOS의 단채널 효과(Short-Channel effects)를 효과적으로 막을 수 있다.
이와 같이, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
상술한 바와 같이 본 발명에 따르면, 소스/드레인 영역 위에 게르마늄(Ge)을 증착하고 후속 열공정을 통하여 Si1-xGex 물질이 융기된 소스/드레인 영역을 형성함으로써 소스/드레인간 직렬 저항을 줄이고, 종래의 소스/드레인 영역에 비하여 얕은 이종 접합층을 형성할 수 있으며, 이에 따라 단채널 효과를 효과적으로 최소화하여 모스 트랜지스터 소자의 특성을 개선시키는 효과가 있다.
또한, 기존의 공정에 비해 간단하고 재현성이 높아 소자의 크기를 지속적으로 줄이는데 큰 기여를 할 수 있으며, 고집적도를 필요로 하는 반도체 메모리 산업을 활성화시키는 효과가 있다.
Claims (9)
- (a) 반도체 기판 상에 게이트 산화막과 폴리실리콘막, 하드마스크를 순차적으로 형성하는 단계;(b) 상기 하드마스크 상에 감광막을 도포한 후 포토마스크를 이용하여 게이트가 형성될 영역으로서 상기 게이트 산화막과 폴리실리콘막 및 하드마스크를 패터닝하는 단계;(c) 상기 패터닝 후, 반도체 기판 상에 유전물질을 전면에 걸쳐 증착하고 비등방성 식각 공정을 이용하여 스페이서를 형성하는 단계;(d) 상기 스페이서를 중심으로 양쪽에 게르마늄(Ge)을 증착하는 단계;(e) 소스/드레인 영역을 형성하기 위해 상기 증착된 게르마늄에 불순물을 주입하는 단계;(g) 상기 불순물을 주입한 후, 후속열공정을 통하여 상기 게르마늄과 반도체 기판간의 경계면에 Si1-xGex층을 형성하고, 소스/드레인 영역을 활성화하는 단계;를 포함하는 융기된 소스/드레인 구조를 갖는 모스 트랜지스터의 제조 방법.
- 제1항에 있어서,상기 (a) 및 (c)단계에서 하드마스크와 스페이서를 형성할 유전물질은 산화막 또는 질화막을 이용하는 것을 특징으로 하는 융기된 소스/드레인 구조를 갖는 모스 트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 (c) 단계에서는 상기 반도체 기판과 하드마스크의 상면에 증착된 유전물질을 제거하여 반도체 기판이 외부로 노출되도록 하고, 상기 패터닝된 게이트 산화막과 폴리실리콘막 및 하드마스크의 측부에 증착된 유전물질의 상단은 비스듬한 경사면을 갖도록 식각하는 것을 특징으로 하는 융기된 소스/드레인 구조를 갖는 모스 트랜지스터의 제조 방법.
- 제1항에 있어서,상기 (g) 단계에서는 상기 Si1-xGex층이 상기 게르마늄과 반도체 기판간의 경계면으로부터 융기되어 상기 반도체 기판 내에 얕은 접합이 형성되도록 하는 것을 특징으로 하는 융기된 소스/드레인 구조를 갖는 모스 트랜지스터의 제조 방법.
- 반도체 기판 상에 증착된 게이트 산화막;상기 게이트 산화막 상에 증착되어 게이트 전극용으로 사용될 폴리실리콘막;상기 폴리실리콘막 상에 증착된 하드마스크;상기 순차적으로 증착된 게이트 산화막과 폴리실리콘막 및 하드마스크를 중심으로 양쪽의 반도체 기판 상에 형성된 게르마늄막;상기 게이트 산화막과 폴리실리콘막 및 하드마스크의 측벽과, 상기 게르마늄막 사이에 형성되어 절연시키는 스페이서; 및상기 게르마늄막과 반도체 기판간의 경계면에 형성되어 얕은 소스/드레인 접합 영역을 갖는 Si1-xGex 접합층을 포함하는 융기된 소스/드레인 구조를 갖는 모스 트랜지스터.
- 제5항에 있어서,상기 하드마스크와 스페이서는 산화막 또는 질화막인 것을 특징으로 하는 융기된 소스/드레인 구조를 갖는 모스 트랜지스터.
- 제5항에 있어서,상기 반도체 기판은 실리콘 기판인 것을 특징으로 하는 융기된 소스/드레인 구조를 갖는 모스 트랜지스터.
- 제5항에 있어서,상기 Si1 - xGex 접합층에는 소스/드레인 영역을 형성하기 위한 불순물이 주입된 것을 특징으로 하는 융기된 소스/드레인 구조를 갖는 모스 트랜지스터.
- 제5항 또는 제8항에 있어서,상기 Si1 - xGex 접합층은 상기 게르마늄막과 반도체 기판간 경계면을 기준으로 상기 게르마늄막 내에 형성된 융기부와, 상기 반도체 기판 내에 형성된 접합부로 이루어져 융기된 구조를 갖는 것을 특징으로 하는 융기된 소스/드레인 구조를 갖는 모스 트랜지스터.
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| KR1020050065680A KR100618313B1 (ko) | 2005-07-20 | 2005-07-20 | 융기된 소스/드레인 구조를 갖는 모스 트랜지스터 및 이의제조 방법 |
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| KR100618313B1 true KR100618313B1 (ko) | 2006-09-05 |
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| KR (1) | KR100618313B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9806194B2 (en) | 2015-07-15 | 2017-10-31 | Samsung Electronics Co., Ltd. | FinFET with fin having different Ge doped region |
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