JPH0555250A - 半導体装置およびその製法 - Google Patents

Abstract

(57)【要約】 【目的】 半導体装置内に形成されるFET のソース領域
とドレイン領域が、拡散速度の速い不純物拡散により形
成されるばあいに、チャネル長を精度よく制御し、短チ
ャネル化が発生しないような半導体装置およびその製法
を提供する。 【構成】 半導体基板上に絶縁膜を介してゲート電極を
形成し、そのゲート電極の周囲に形成したサイドウォー
ルの周囲で、前記半導体基板上に選択エピタキシャル成
長層を形成し、その選択エピタキシャル成長層に打ち込
まれた不純物を拡散源としてソース領域およびドレイン
領域を形成するようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電界効果トランジスタ
（以下、FET という）を含む半導体装置に関する。さら
に詳しくは、FET のチャネル長を厳密にコントロールし
た半導体装置およびその製法に関する。

【０００２】

【従来の技術】半導体基板表面に絶縁膜および金属電極
を形成して、エム アイエス（メタル インシュレータ
セミコンダクタ、以下MIS という）またはエム オー
エス（メタル オキサイド セミコンダクタ、以下MO
S という）構造としたFET は、絶縁膜上の金属電極をゲ
ートとし、ここに電圧を印加することにより、半導体表
面にチャネル層を誘起させ、増幅作用を行わせるもの
で、このゲート電極の両側に形成したドレイン領域とソ
ース領域の間隔をチャネル長Ｌといい、この寸法により
FET の特性であるスレッシュホールド電圧やON電流を左
右する。

【０００３】このFET 部分の基本的構造を図３に一部断
面の説明図で示す。同図において１はｎ形半導体基板、
２は絶縁膜、３はゲート電極、４は不純物を拡散してｐ
⁺ 形層に形成したソース領域、５は同じく不純物を拡散
してｐ⁺ 形層に形成したドレイン領域で、Ｌがチャネル
長、Ｗがチャネル幅である。このチャネル長Ｌが、ちょ
うどゲート電極３の下側に形成されるように、半導体基
板１とゲート電極３とのあいだに形成された絶縁膜２の
長さを、ゲート電極３の長さより少し長くしておいて、
不純物をイオン打込みなどにより注入して拡散したのち
にチャネル長Ｌがゲート電極３の長さと合うように形成
している。すなわち、不純物を熱処理して半導体基板１
内に拡散する際、半導体基板１の深さ方向に拡散すると
同時に横方向にも拡散するため、その拡散幅を見込んで
いるのである。

【０００４】しかし、前述のごとく、チャネル長ＬはFE
T の特性上、重要な要素となるため、ゲート電極３の横
側の絶縁膜２の長さは重要な要素となっている。このた
め、ゲート電極３の横側にサイドウォールと呼ばれる特
別な絶縁膜を形成する手法がとられている。

【０００５】従来のサイドウォールを形成してFET を構
成する半導体装置の製法を図４に基づき説明する。すな
わち、図４は半導体装置のFET 部分の各製造工程を示す
説明図である。

【０００６】まず、図４のａ工程に示すように、ｎ形の
半導体基板１に酸化膜２を形成し、その上にゲート電極
３を形成する。つぎに、同図のｂ工程に示すように、ゲ
ート電極３の周囲に第二の絶縁膜６を形成する。そのの
ち、同図のｃ工程に示すように、異方性エッチングで、
第二の絶縁膜６をバックエッチすると、ゲート電極３の
横側は第二の絶縁膜６が厚く形成されているため、ゲー
ト電極３の横側に第二の絶縁膜６が長さＡで残りサイド
ウォール７を形成する。そののち、同図ｄ工程に示すよ
うに、ボロンのイオン打込みをすると、ゲート電極３お
よびサイドウォール７の部分はボロンイオンの注入を阻
止するため、その周囲の半導体基板１の表面にボロンイ
オンが打ち込まれる。そののち、同図ｅ工程に示すよう
に、熱処理をすることにより、注入された不純物が半導
体基板１内に拡散され、ｐ⁺ 形のソース領域４およびド
レイン領域５が形成される。

【０００７】

【発明が解決しようとする課題】前述のように、サイド
ウォールを形成してゲート長を定める方法は、サイドウ
ォールの幅そのものは絶縁膜の厚さを制御すれば、エッ
チバックにより残るサイドウォールの幅も一定となり、
比較的安定したサイドウォールの長さＡがえられるが、
ボロンなどの拡散速度の速い不純物をイオン打込みし、
拡散すると拡散時の条件などにより、横方向への拡散量
が異なり、拡散層がゲート電極３の下側までもぐり込ん
で、チャネル長Ｌが短くなり過ぎるという問題がある。
このチャネル長が短くなり過ぎるとFET のスレッシュホ
ールド電圧が下がり耐圧が低下するなどの問題がある。

【０００８】この原因は、イオン打込みにより注入され
た不純物が、半導体基板１の表面に集まっているため、
拡散源が拡散領域と近く、深さ方向および横方向への拡
がりがそのままチャネル長に影響するためと考えられ
る。

【０００９】本発明はこのような状況に鑑み、拡散層の
深さを充分コントロールし、チャネル長Ｌがゲート電極
の長さと一致した正確な長さでえられる半導体装置およ
びその製法を提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明の半導体装置は、
この目的を達成するため、半導体基板上に絶縁膜を介し
て形成されたゲート電極と、該ゲート電極の周囲に形成
されたサイドウォールと、前記ゲート電極の周囲で前記
半導体基板の表面に不純物の拡散により形成されたドレ
イン領域とソース領域とからなる電界効果トランジスタ
を有する半導体装置であって、前記サイドウォールの周
囲で前記半導体基板表面に形成された選択エピタキシャ
ル成長層を有するように構成したものである。

【００１１】また、本発明の半導体装置の製法は、半導
体基板表面に絶縁膜を形成する工程と、該絶縁膜上にゲ
ート電極を形成する工程と、該ゲート電極の周囲に第二
の絶縁膜を形成する工程と、該第二の絶縁膜をエッチン
グしてサイドウォールを形成する工程と、該サイドウォ
ールの周囲に選択エピタキシャル成長層を形成する工程
と、該エピタキシャル成長層を介して前記基板表面に不
純物を拡散しドレイン領域およびソース領域を形成する
工程の結合を含むように構成したものである。

【００１２】

【作用】本発明によれば、ゲート電極の横に形成したサ
イドウォールの周囲で半導体基板の表面に選択エピタキ
シャル成長層を形成して、不純物のイオン打込みなどに
よる不純物源をこの選択エピタキシャル成長層内に留め
ているため、熱処理による拡散の際、半導体基板１内へ
の拡散は不純物源から離れており短チャネル化を防ぐこ
とができる。

【００１３】

【実施例】つぎに、本発明の一実施例である半導体装置
の製法について図１により説明する。まず図１のａ工程
に示すように、たとえばシリコンの半導体基板１の表面
に絶縁膜２を形成する。この絶縁膜２は、ゲート電極を
半導体基板１から電気的に隔離するためのもので、半導
体基板１の表面を酸化して二酸化珪素膜を形成したり、
CVD 法で二酸化珪素膜や窒化膜など他の絶縁膜を形成す
ることもできる。この絶縁膜２の厚さは150 〜250 オン
グストロームが適当である。余り厚すぎるとスレッシュ
ホールド電圧Vth が高くなりすぎ、薄すぎるとトランジ
スタの信頼性が保てないからである。つぎに、この絶縁
膜２の上にゲート電極３を形成する。このゲート電極３
の形成法は、たとえばポリシリコンを減圧CVD 法により
半導体基板１の表面に付着したのち、エッチングにより
不要部分を腐蝕除去して形成する。このゲート電極３の
厚さはポリシリコンを使用したばあい約5000オングスト
ロームが適当である。この電極はポリシリコン以外にも
タングステンシリサイドやタングステンなど高融点金属
などを使用することもできる。

【００１４】つぎに、図１のｂ工程に示すように、ゲー
ト電極２の周囲に第二の絶縁膜６として、二酸化珪素膜
などをCVD 法などにより、前述の絶縁膜２と同様に形成
する。この際、第二の絶縁膜６の厚さはゲートとソース
およびドレインを絶縁するのに、CVD 酸化膜の膜質がゲ
ート酸化膜の膜質より悪いため、絶縁膜２より厚く、10
00〜3000オングストローム位付着する。

【００１５】つぎに、図１のｃ工程に示すように、第二
の絶縁膜６を異方性のドライエッチングでエッチバック
する。今回のばあい、異方性エッチングは、リアクティ
ブ・イオン・エッチング（以下、RIE という）法による
ドライエッチングにて行う。RIE とは、気体の放電を利
用したドライエッチングの技術であり、一方向のみ（本
実例では下向のみ）エッチングされ、横方向にはエッチ
ングされないため、ゲート電極３上や半導体基板１上の
第二の絶縁膜６が腐蝕除去されたとき、ゲート電極３の
横側で第二の絶縁膜６が厚く付着されたところは、厚い
分だけ残っている。そのため、ゲート電極３と半導体基
板１上の絶縁膜が腐蝕除去された時点でエッチングをや
めると図１のｃ工程に示すようにゲート電極３の横側だ
け絶縁膜が残り、サイドウォール７を形成する。この際
半導体基板１上の露出している絶縁膜２も腐蝕除去す
る。

【００１６】つぎに、図１のｄ工程に示すように、露出
した半導体基板１上に選択エピタキシャル層８を成長さ
せる。ここで、選択エピタキシャル層８とは単結晶が露
出しているソース、ドレイン領域のみに成長させること
である。エピタキシャル成長は、半導体基板１と同じ半
導体結晶であることが望ましいため、このばあいｎ型の
シリコン結晶を成長させる。このシリコンのエピタキシ
ャル成長は、真空中で原料物質や不純物を、それぞれ独
立の蒸発源から温度を精密に制御しながら蒸発させるこ
とによって、基板上に単結晶状態の薄膜をエピタキシャ
ル成長せるMBE法を用いる。この際ｎ型にするばあい
は、ソースガスとしてアルシン（ AsH₃ ）を、またシリ
コンのソースガスとしてジクロルシラン(SiH₂ Cl ₂)
を、更にこれらとの反応ガス（還元反応）として水素(H
₂ ) を用いる。このばあい、温度は850 〜900 ℃で行
う。この選択エピタキシャル成長層８は1000〜2000オン
グストローム成長させることが望ましい。これは余り厚
過ぎると、あとでのイオン打込みによる不純物の拡散が
半導体基板１に充分届かず、ソース領域４、ドレイン領
域５が形成されなくなり、余り薄過ぎると、ソース領域
４、ドレイン領域５と不純物源の距離が近くて、本発明
の趣旨である、遠くするという効果がえられないからで
ある。

【００１７】つぎに、図１のｅ工程に示すように、ボロ
ンまたはフッ化ボロンなどのイオンを、半導体基板１の
表面に形成したエピタキシャル成長層８に打ち込む。こ
のイオン打込みは正電荷をもった不純物イオンが、高電
圧で加速され、アース電位の半導体基板１に向かって打
ち込まれることにより行われる。このイオンは高速で半
導体結晶層内に打ち込まれるが、半導体結晶層内では急
速にエネルギーを失って表面から500 〜1000オングスト
ローム位しか入り込まない。このイオンの打込み量は５
×10¹⁵cm^-2位にするのが好ましい。これは打込み量が多
過ぎると拡散深さが深くなりすぎ、少な過ぎると拡散層
の抵抗が高くなるからである。

【００１８】つぎに、図１のｆ工程に示すように熱処理
で不純物を拡散させる。この拡散は、非酸化性雰囲気中
で、この半導体基板１を900 ℃位で20分位保持すること
により、イオン打込みした不純物のボロンが半導体基板
１中に拡散し、ｐ⁺ 形層となり、ソース領域４およびド
レイン領域５が形成される。このｐ⁺ 拡散層の形成は、
半導体基板１の表面からの深さで3000オングストローム
位でサイドウォール７の下でも同じ距離拡散し、ちょう
どサイドウォール７の底面の幅だけ拡散するように時間
を設定すれば、チャネル長Ｌをちょうどゲート電極３の
長さと同じに形成することができる。

【００１９】この際、前にも述べたように、本発明では
不純物の拡散源が半導体基板１の表面から離れたところ
に形成されているため、拡散速度は遅くなり、時間的誤
差により敏感にきくこともなく、コントロールできる。

【００２０】前述の実施例では、不純物として、ボロン
のイオン打込みによるｐチャネルFET で説明したが、他
の不純物イオンの打込み、またはリンなどの不純物によ
るｎチャネルのFET でも同様に適用できる。このばあ
い、ボロンのように拡散速度の大きい不純物に、とくに
有効である。

【００２１】また前述の実施例では、サイドウォール７
を第二の絶縁膜６の異方性エッチングによるエッチバッ
クで形成したが、本発明の趣旨からは、選択エピタキシ
ャル成長層８がゲート電極３と電気的接触しなければよ
いので、通常の絶縁膜をホトエッチングなどで形成する
こともできる。

【００２２】実施例１ つぎに、本発明をローコス（部分酸化絶縁法、以下LOCO
S という）法による素子間の絶縁分離を行ったFET に適
用したばあいの実施例について説明する。図２はその断
面構造を示す説明図である。

【００２３】このFET 部分の製法について説明する。ま
ず、不純物濃度が10¹⁶cm^-3位のｎ型シリコン半導体基板
１を準備した。つぎに900 ℃、30分位の熱処理を行っ
て、約1000オングストロームの SiO₂ 膜２を形成した。
つづいて減圧CVD 法によりジクロルシランとアンモニア
のガスを炉内に導入し、780 ℃、30分処理して約1500オ
ングストロームのSi₃ N ₄ 膜を形成した。そののち、ホ
トエッチングにより、フィールド酸化膜を形成する場所
のSi₃ N ₄ 膜および SiO₂ 膜２を腐蝕除去し、1000℃、
120 分の熱処理をしてフィールド酸化膜９を7000オング
ストローム形成した。

【００２４】そののち、Si₃ N ₄ 膜を除去し、ポリシリ
コンによりゲート電極３を形成した。この電極形成は減
圧CVD 法により、全面に付着してからエッチングでパタ
ーンニングして約5000オングストローム厚の長さ1.6 μ
ｍ、幅10μｍの電極とした。つづいてCVD 法で SiO₂ 膜
を全面に付着し、異方性のドライエッチング装置でエッ
チングして下部での幅（図２のＡ部）1500オングストロ
ームのサイドウォールを形成した。

【００２５】つぎに、MBE 法を用いて選択エピタキシャ
ル成長層８を1000〜2000オングストローム形成した。つ
いでイオン打込み機により、ボロンのイオンを打ち込ん
だ。

【００２６】そののち、還元性雰囲気で900 ℃、30分の
熱処理を行ってソース領域４、ドレイン領域５を形成し
た。つづいて上面にSi₃ N ₄ 膜10をCVD 法で1.5 μｍ形
成し、コンタクト穴11〜13を形成した。

【００２７】この半導体装置のFET 部分の特性を調べた
結果、スレッシュホールド電圧は0.8 Ｖで、チャネル長
が1.6 μｍとなり、チャネル長がちょうどゲート電極３
の長さと一致していることがわかった。

【００２８】さらに、本実施例では、LOCOS により生じ
る段差が、選択エピタキシャル層８で緩和されており、
その上に形成される絶縁膜10や図示していないアルミニ
ウム配線も急激な段差がなくなり、平坦化されて断線な
どの事故がなくなるという効果も生じた。

【００２９】

【発明の効果】以上説明したように、本発明によれば、
ゲート電極周囲の半導体基板に形成されるソース、ドレ
イン領域を、半導体基板表面に形成した選択エピタキシ
ャル成長層にイオン打ち込みした不純物を拡散源として
形成するようにしたため、ソース、ドレイン領域の形成
場所が不純物拡散源と離れており、拡散速度も遅くな
り、拡散領域の形成をコントロールし易く、正確に形成
できる。その結果、FET のチャネル長も正確にコントロ
ールでき、FET の特性を大幅に向上することができる。

【００３０】またLOCOS 構造と本発明を併用すると、LO
COS による段差を平坦化でき、配線の断線事故などを防
止でき、半導体装置の信頼性を大幅に向上することがで
きる。

【図面の簡単な説明】

【図１】本発明を説明するための半導体装置のFET 部分
の製造工程を説明する図である。

【図２】本発明をLOCOS 構造部分の半導体装置に適用し
た一実施例の断面構造を示す図である。

【図３】FET の構造を説明するための説明図である。

【図４】従来のFET 部分の製造工程を説明する図であ
る。

【符号の説明】

１ 半導体基板 ２ 絶縁膜 ３ ゲート電極 ４ ソース領域 ５ ドレイン領域 ６ 第二の絶縁膜 ７ サイドウォール ８ 選択エピタキシャル成長層

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に絶縁膜を介して形成され
   たゲート電極と、該ゲート電極の周囲に形成されたサイ
   ドウォールと、前記ゲート電極の周囲で前記半導体基板
   の表面に不純物の拡散により形成されたドレイン領域と
   ソース領域とからなる電界効果トランジスタを有する半
   導体装置であって、前記サイドウォールの周囲で前記半
   導体基板表面に形成された選択エピタキシャル成長層を
   有することを特徴とする半導体装置。
2. 【請求項２】 半導体基板表面に絶縁膜を形成する工程
   と、該絶縁膜上にゲート電極を形成する工程と、該ゲー
   ト電極の周囲に第二の絶縁膜を形成する工程と、該第二
   の絶縁膜をエッチングしてサイドウォールを形成する工
   程と、該サイドウォールの周囲に選択エピタキシャル成
   長層を形成する工程と、該エピタキシャル成長層を介し
   て前記基板表面に不純物を拡散しドレイン領域およびソ
   ース領域を形成する工程の結合を含む半導体装置の製
   法。
3. 【請求項３】 前記ドレイン領域およびソース領域は、
   前記エピタキシャル成長層に不純物のイオン打込みをす
   る工程と熱処理により前記イオン打込みにより注入され
   た不純物を拡散する工程とにより形成することを特徴と
   する請求項２の製法。