JPS63166271A - Ｍｉｓ型半導体装置の製造方法 - Google Patents
Ｍｉｓ型半導体装置の製造方法Info
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- JPS63166271A JPS63166271A JP31169086A JP31169086A JPS63166271A JP S63166271 A JPS63166271 A JP S63166271A JP 31169086 A JP31169086 A JP 31169086A JP 31169086 A JP31169086 A JP 31169086A JP S63166271 A JPS63166271 A JP S63166271A
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- JP
- Japan
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- film
- gate electrode
- epitaxial
- source
- side walls
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ゲート電極の両側に該ゲート電極に自己整合させて選択
成長させ、不純物を高濃度に導入したエピタキシャルシ
リコン層から不純物を基板に固相拡散して、浅い接合を
有し且つ低抵抗なソース及びドレイン領域を形成するこ
とによってショートチャネル化を可能にしたＭＩＳ型半
導体装置の製造方法において、ゲート電極とエピタキシ
ャルシリコン層との間を離隔する酸化物系絶縁膜による
サイドウオールの表面に窒化シリコン膜を形成しておき
、これによって前処理を含む選択エピタキシャル成長工
程で該エピタキシャル層とゲート電極とがショートする
のを防止する。
成長させ、不純物を高濃度に導入したエピタキシャルシ
リコン層から不純物を基板に固相拡散して、浅い接合を
有し且つ低抵抗なソース及びドレイン領域を形成するこ
とによってショートチャネル化を可能にしたＭＩＳ型半
導体装置の製造方法において、ゲート電極とエピタキシ
ャルシリコン層との間を離隔する酸化物系絶縁膜による
サイドウオールの表面に窒化シリコン膜を形成しておき
、これによって前処理を含む選択エピタキシャル成長工
程で該エピタキシャル層とゲート電極とがショートする
のを防止する。
本発明は？ｖＩ Ｉ Ｓ型半導体装置の製造方法に係り
、特にショートチャネルＭＩＳ）ランジスタの製造方法
の改良に関する。
、特にショートチャネルＭＩＳ）ランジスタの製造方法
の改良に関する。
ＬＳＩ等高集積化されるＭＩＳＩＣにおいては、集積度
を増し且つ高速化を図るために、該ｒ ｃ”を構成する
ＭＩＳトランジスタのチャネル長が、１゜５μｍ以下程
度にショートチャネル化される傾向にある。
を増し且つ高速化を図るために、該ｒ ｃ”を構成する
ＭＩＳトランジスタのチャネル長が、１゜５μｍ以下程
度にショートチャネル化される傾向にある。
しかしながら、このようにショートチャネル化される際
には、従来から一般に行われていたイオン注入によるソ
ース、ドレイン領域の形成方法によると、その接合深さ
が浅く形成できないために闇値電圧の低下や、パンチス
ルーによるソース−ドレイン間ショート等のショートチ
ャネル効果によるトランジスタ特性の劣化を生ずる。
には、従来から一般に行われていたイオン注入によるソ
ース、ドレイン領域の形成方法によると、その接合深さ
が浅く形成できないために闇値電圧の低下や、パンチス
ルーによるソース−ドレイン間ショート等のショートチ
ャネル効果によるトランジスタ特性の劣化を生ずる。
そこでこの問題を除去するために、近時、ゲート電極の
両側にゲート電極に自己整合させて選択成長させ、不純
物を高濃度に思入したエピタキシャルシリコン層から基
板に不純物を浅く固相拡散させて、浅い接合ををし且つ
エピタキシャル層の積層により低抵抗なソース及びドレ
イン領域を形成することによって、オン抵抗を増大させ
ずにショートチャネル化を可能にした第２図に模式側断
面を示すような積層ソース・ドレイン構造のＭＩＳ型半
導体装置が従来提供されている。
両側にゲート電極に自己整合させて選択成長させ、不純
物を高濃度に思入したエピタキシャルシリコン層から基
板に不純物を浅く固相拡散させて、浅い接合ををし且つ
エピタキシャル層の積層により低抵抗なソース及びドレ
イン領域を形成することによって、オン抵抗を増大させ
ずにショートチャネル化を可能にした第２図に模式側断
面を示すような積層ソース・ドレイン構造のＭＩＳ型半
導体装置が従来提供されている。
第２図において、１はｐ−型シリコン（Ｓｉ）基板、２
はｐ型チャネルストッパ、３はフィールド酸化）１り、
５はゲート酸化膜、６はゲート電極、７は第１の二酸化
シリコン（Ｓｉ（ｈ）膜、８ａ、８ｂは第２の５ｉ０２
膜よりなる５ｉ０２サイドウオール、ＩＯはｎ゛゛ソー
ス領域、１１はｎ゛型トドレイン領域１３は層間絶縁膜
、１４はソース配線、１５はドレイン配線、 １０９ａ
、１０９ｂはｎ”型エピタキシャルＳｉ層を示している
。
はｐ型チャネルストッパ、３はフィールド酸化）１り、
５はゲート酸化膜、６はゲート電極、７は第１の二酸化
シリコン（Ｓｉ（ｈ）膜、８ａ、８ｂは第２の５ｉ０２
膜よりなる５ｉ０２サイドウオール、ＩＯはｎ゛゛ソー
ス領域、１１はｎ゛型トドレイン領域１３は層間絶縁膜
、１４はソース配線、１５はドレイン配線、 １０９ａ
、１０９ｂはｎ”型エピタキシャルＳｉ層を示している
。
しかしこの構造のＭＩＳ型半導体装置は製造に際してソ
ース及びドレイン領域とゲート電極とのショート障害が
発生し勝ちであるので、その改善が要望されている。
ース及びドレイン領域とゲート電極とのショート障害が
発生し勝ちであるので、その改善が要望されている。
従来、上記積層ソース・ドレイン構造のショートチャネ
ルＭＩＳ半導体装置は、以下に第３図（ａ）〜（ｄｌを
参照して説明する方法によって形成されていた。
ルＭＩＳ半導体装置は、以下に第３図（ａ）〜（ｄｌを
参照して説明する方法によって形成されていた。
第３図（ａ）参照
即ち通常の方法により形成されたフィールド酸化膜３及
びその下部のｐ型チャネルストッパ２によって素子形成
領域４が分離表出されてなる例えばｐ−型Ｓｉ基板１の
素子形成領域４上に、熱酸化法によりゲート酸化膜５を
形成した後、該基板上に化学気相成長（ＣＶＤ）法によ
り厚さ４０００人程度０多結晶シリコン（ポリＳｉ）層
を形成し、次いでその上にＣＶＤ法により厚さ２０００
人程度０第１のＳｉＯ□膜を形成し、通常のフォトリソ
グラフィ技術によりパターンニングを行って、ゲート酸
化膜５上に上記第１のＳｉＯ□膜７を上部に有するポリ
Ｓｔゲート電極６を形成する。
びその下部のｐ型チャネルストッパ２によって素子形成
領域４が分離表出されてなる例えばｐ−型Ｓｉ基板１の
素子形成領域４上に、熱酸化法によりゲート酸化膜５を
形成した後、該基板上に化学気相成長（ＣＶＤ）法によ
り厚さ４０００人程度０多結晶シリコン（ポリＳｉ）層
を形成し、次いでその上にＣＶＤ法により厚さ２０００
人程度０第１のＳｉＯ□膜を形成し、通常のフォトリソ
グラフィ技術によりパターンニングを行って、ゲート酸
化膜５上に上記第１のＳｉＯ□膜７を上部に有するポリ
Ｓｔゲート電極６を形成する。
第３図（ｂ）参照
次いで該基板上にＣＶＤ法により厚さ２０００人程度０
第２のＳｉＯ□膜を形成し、リアクティブイオンエツチ
ング（ＲＩＥ）法によりエッチバックを行って第１の５
ｉ０２膜７の側面を含むゲート電極６の側面に上記第２
の５ｉ０２膜よりなる厚さ２０００人程度０第ｉ０ｇサ
イドウオール８ａ、 ８ｂを形成する。この際サイドウ
オール８ａ、 ８ｂの側方に表出するソース及びドレイ
ン形成領域上のゲート酸化膜５もまた除去される。
第２のＳｉＯ□膜を形成し、リアクティブイオンエツチ
ング（ＲＩＥ）法によりエッチバックを行って第１の５
ｉ０２膜７の側面を含むゲート電極６の側面に上記第２
の５ｉ０２膜よりなる厚さ２０００人程度０第ｉ０ｇサ
イドウオール８ａ、 ８ｂを形成する。この際サイドウ
オール８ａ、 ８ｂの側方に表出するソース及びドレイ
ン形成領域上のゲート酸化膜５もまた除去される。
第３図（Ｃ１参照
次いで高品質のエピタキシャル成長を行うための前処理
として弗酸（ＩＰ）処理、及び高温水素（Ｈ２）による
還元処理によりソース及びドレイン形成領域上の自然酸
化膜を除去した後、例えばジクロルシ’ｙ ７ （Ｓｉ
ＨｚＣｈ）とＨ２との混合カスを用イ１１ｏｏ℃程度の
温度で行う通常のＳｉの選択エピタキシャル成長方法に
より上記ソース及びドレイン形成領域上にサイドウオー
ル８ａ、８ｂを有するゲート電極６に自己整合する厚さ
２０００人程度０第ピタキシャルＳｉ層９ａ及び９ｂを
形成する。
として弗酸（ＩＰ）処理、及び高温水素（Ｈ２）による
還元処理によりソース及びドレイン形成領域上の自然酸
化膜を除去した後、例えばジクロルシ’ｙ ７ （Ｓｉ
ＨｚＣｈ）とＨ２との混合カスを用イ１１ｏｏ℃程度の
温度で行う通常のＳｉの選択エピタキシャル成長方法に
より上記ソース及びドレイン形成領域上にサイドウオー
ル８ａ、８ｂを有するゲート電極６に自己整合する厚さ
２０００人程度０第ピタキシャルＳｉ層９ａ及び９ｂを
形成する。
第３図（ｄ）参照
次いで上記エピタキシャル５ｉｉ９ａ及び９ｂに高濃度
に砒素（Ａｓ）をイオン注入し、９５０”Ｃ程度の熱処
理を施して該エピタキシャルＳｉ層９ａ及び９ｂを低抵
抗を有するｎｌ型エピタキシャルＳｉ［１０９ａ及び１
゜９ｂとすると同時に、上記Ａｓを半導体基板１内へ固
相拡散させ、該基板面に深さ２０００〜２５ｏｏ人程度
の浅いｎ゛゛ソース領域１０及びｎ゛型トドレイン領域
１１形成する方法である。
に砒素（Ａｓ）をイオン注入し、９５０”Ｃ程度の熱処
理を施して該エピタキシャルＳｉ層９ａ及び９ｂを低抵
抗を有するｎｌ型エピタキシャルＳｉ［１０９ａ及び１
゜９ｂとすると同時に、上記Ａｓを半導体基板１内へ固
相拡散させ、該基板面に深さ２０００〜２５ｏｏ人程度
の浅いｎ゛゛ソース領域１０及びｎ゛型トドレイン領域
１１形成する方法である。
しかし上記従来の方法においては、エピタキシャル成長
品質の向上のために行われる前記ＨＦ及び高温Ｈ２によ
る前処理に際して、Ｓｉ０ｇサイドウオール８ａ、８ｂ
の下部が基板面に沿って急速にエラチン隙間部１６がで
き、この間隙部にもエピタキシャルＳｉ層９ａ及び９ｂ
が成長するので、該エピタキシャル層９ａ、 ９ｂ即ち
ソース、ドレイン領域１０．１１とゲート電極６とがシ
ョートして該半導体装置の性能が劣化するという問題を
生じていた。
品質の向上のために行われる前記ＨＦ及び高温Ｈ２によ
る前処理に際して、Ｓｉ０ｇサイドウオール８ａ、８ｂ
の下部が基板面に沿って急速にエラチン隙間部１６がで
き、この間隙部にもエピタキシャルＳｉ層９ａ及び９ｂ
が成長するので、該エピタキシャル層９ａ、 ９ｂ即ち
ソース、ドレイン領域１０．１１とゲート電極６とがシ
ョートして該半導体装置の性能が劣化するという問題を
生じていた。
本発明が解決しようとする問題点は、上記のように従来
の積層ソース−・ドレイン構造のショートチャネルＭｉ
ｓ半導体装置の製造方法で、ソース及びドレイン構造と
ゲート電極間のショート障害が生じていたことである。
の積層ソース−・ドレイン構造のショートチャネルＭｉ
ｓ半導体装置の製造方法で、ソース及びドレイン構造と
ゲート電極間のショート障害が生じていたことである。
上記問題点は、−導電型半導体基板上にゲート絶縁膜を
介して形成されたゲート電極の側面に酸化物系絶縁膜よ
りなるサイドウオールを形成する工程と、該サイドウオ
ールの表面に一端部が該半導体基板面に達する窒化シリ
コン膜を形成する工程と、該窒化シリコン膜を有するサ
イドウオールに自己整合させて該半導体基板上に、ソー
ス及びドレイン領域の一部となるエピタキシャルシリコ
ン層を選択成長せしめる工程とを含む本発明によるＭ
Ｉ Ｓ型半導体装置の製造方法によって解決される。
介して形成されたゲート電極の側面に酸化物系絶縁膜よ
りなるサイドウオールを形成する工程と、該サイドウオ
ールの表面に一端部が該半導体基板面に達する窒化シリ
コン膜を形成する工程と、該窒化シリコン膜を有するサ
イドウオールに自己整合させて該半導体基板上に、ソー
ス及びドレイン領域の一部となるエピタキシャルシリコ
ン層を選択成長せしめる工程とを含む本発明によるＭ
Ｉ Ｓ型半導体装置の製造方法によって解決される。
即ち本発明の方法は、酸化物系絶縁膜よりなるサイドウ
オールの表面にエピタキシャル成長の前処理における耐
エツチング性の大きいＳｉＪ、膜を被着することによっ
て、上記前処理において上記サイドウオールの下部が基
板面に沿ってエツチングされるのが防止され、該サイド
ウオールの下部に楔状に隙間が形成されることがない。
オールの表面にエピタキシャル成長の前処理における耐
エツチング性の大きいＳｉＪ、膜を被着することによっ
て、上記前処理において上記サイドウオールの下部が基
板面に沿ってエツチングされるのが防止され、該サイド
ウオールの下部に楔状に隙間が形成されることがない。
従ってソース領域及びドレイン領域の上部に選択成長さ
れているエピタキシャルＳｉ層とゲート電極との間隔は
上記サイドウオールの厚みの侭に確保されるので、上記
エピタキシャルＳｉ層を介してのソース、ドレイン領域
とゲート電極間のショート障害が完全に防止される。
れているエピタキシャルＳｉ層とゲート電極との間隔は
上記サイドウオールの厚みの侭に確保されるので、上記
エピタキシャルＳｉ層を介してのソース、ドレイン領域
とゲート電極間のショート障害が完全に防止される。
以下本発明の方法を、第１図（ａｌ〜（８）に示す工程
断面図を参照し、一実施例について具体的に説明する。
断面図を参照し、一実施例について具体的に説明する。
第１図（ａｌ参照
本発明の方法により積層ソース・ドレイン構造のショー
トチャネルＭＯＳトランジスタを形成するに際しては、
先ず従来同様に、例えばｐ−型Ｓｉ基板１面にフィール
ド酸化膜３及びその下部のｐ型チャネルストッパ２によ
って分離され表出された素子形成領域４を形成し、第３
図＋８）及び山）によって説明した従来方法と同様の方
法により、該素子形成領域４上にゲート酸化膜５を介し
従来同様に上部が厚さ２０００人程度０第１の５ｉＯｚ
膜７に覆われ、且つ側面に第２のＳｉｎ、膜よりなる厚
さ２０００人程度０第ｉＯ□サイドウオール８ａ、８ｂ
が形成されてなるゲート長例えば１．５μｍ程度のポリ
Ｓｉゲート電極６を形成する。
トチャネルＭＯＳトランジスタを形成するに際しては、
先ず従来同様に、例えばｐ−型Ｓｉ基板１面にフィール
ド酸化膜３及びその下部のｐ型チャネルストッパ２によ
って分離され表出された素子形成領域４を形成し、第３
図＋８）及び山）によって説明した従来方法と同様の方
法により、該素子形成領域４上にゲート酸化膜５を介し
従来同様に上部が厚さ２０００人程度０第１の５ｉＯｚ
膜７に覆われ、且つ側面に第２のＳｉｎ、膜よりなる厚
さ２０００人程度０第ｉＯ□サイドウオール８ａ、８ｂ
が形成されてなるゲート長例えば１．５μｍ程度のポリ
Ｓｉゲート電極６を形成する。
第１図（ｂ）参照
次いでＣＶＤ法により前記ゲート電極６の表面を覆う第
１の５ｔ（ｈ膜７ 、Ｓｉ０ｇサイドウオール８ａ、
８ｂの表面上を含む該基板面全域上に厚さ１０００人程
度人程ｉ３Ｎ４膜１２を形成する。
１の５ｔ（ｈ膜７ 、Ｓｉ０ｇサイドウオール８ａ、
８ｂの表面上を含む該基板面全域上に厚さ１０００人程
度人程ｉ３Ｎ４膜１２を形成する。
第１図（Ｃ１参照
次いで上記５ｉＪａ膜１２を四弗化炭素（ＣＦ４）
十酸素（０２）よりなる反応ガスを用いる通常のＲＩＢ
法により全面エツチングして、上記５ｉＯｚサイドウオ
ール８ａ、８ｂの側面及びその下部のゲート酸化膜５の
側面上に、選択的に、厚さ１０００人程度人程ｉ３Ｎ４
膜１２を残留形成する。
十酸素（０２）よりなる反応ガスを用いる通常のＲＩＢ
法により全面エツチングして、上記５ｉＯｚサイドウオ
ール８ａ、８ｂの側面及びその下部のゲート酸化膜５の
側面上に、選択的に、厚さ１０００人程度人程ｉ３Ｎ４
膜１２を残留形成する。
第１図（ｄ）参照
次いで表出している基板１面即ちソース及びドレインの
形成領域面の自然酸化膜を除去して高品質のエピタキシ
ャル成長層を得るために、肝による湿式エツチングと、
１０００℃程度の高温Ｈ２中における還元処理とからな
る従来同様のエピタキシャル成長前処理を行い、続いて
従来同様に例えば（ＳｉＨ２Ｃ１ｚ ＋ Ｈｚ）よりな
る反応ガスを用い１１００℃程度の温度で上記ソース及
びドレイン形成領域上に上記５ｉ３Ｎ４Ｂ！１２を有す
るサイドウオール８ａ、８ｂの側面に自己整合させて厚
さ２０００人程度０エピタキシャルＳ １Ｎ９ａ及び９
ｂを選択成長させる。
形成領域面の自然酸化膜を除去して高品質のエピタキシ
ャル成長層を得るために、肝による湿式エツチングと、
１０００℃程度の高温Ｈ２中における還元処理とからな
る従来同様のエピタキシャル成長前処理を行い、続いて
従来同様に例えば（ＳｉＨ２Ｃ１ｚ ＋ Ｈｚ）よりな
る反応ガスを用い１１００℃程度の温度で上記ソース及
びドレイン形成領域上に上記５ｉ３Ｎ４Ｂ！１２を有す
るサイドウオール８ａ、８ｂの側面に自己整合させて厚
さ２０００人程度０エピタキシャルＳ １Ｎ９ａ及び９
ｂを選択成長させる。
なお上記説明のように本発明の方法においては、エピタ
キシャル成長前処理に際してゲート電極６の側面に形成
されているＳｉｎ、サイドウオール８ａ、８ｂの表面及
びその下部のゲート酸化膜５の側面が、上記ＨＦによる
湿式エツチング及び高温Ｈ２中におけるドライ処理に対
して強いエツチング耐性を有するＳｉ：＋Ｎａ膜１２で
覆われているので、該前処理に際してＳｉＯ□サイドウ
オール８ａ、 ８ｂの底部及びその下部のゲート酸化膜
５が基板１面に沿って楔上に浸食されることがない。
キシャル成長前処理に際してゲート電極６の側面に形成
されているＳｉｎ、サイドウオール８ａ、８ｂの表面及
びその下部のゲート酸化膜５の側面が、上記ＨＦによる
湿式エツチング及び高温Ｈ２中におけるドライ処理に対
して強いエツチング耐性を有するＳｉ：＋Ｎａ膜１２で
覆われているので、該前処理に際してＳｉＯ□サイドウ
オール８ａ、 ８ｂの底部及びその下部のゲート酸化膜
５が基板１面に沿って楔上に浸食されることがない。
従って該ゲート電極６の両側に成長するエピタキシャル
Ｓｉ層９ａ及び９ｂとゲート電極６の間は、所要厚さの
５ｉｎ２サイドウオール８ａ、 ８ｂと上記５ｉＪ４膜
１２によって所定の距離に維持されるので、上記エピタ
キシャル５ｉｌＪ９ａ及び９ｂとゲート電極６の間で耐
圧劣化やショート障害を生ずることがない。
Ｓｉ層９ａ及び９ｂとゲート電極６の間は、所要厚さの
５ｉｎ２サイドウオール８ａ、 ８ｂと上記５ｉＪ４膜
１２によって所定の距離に維持されるので、上記エピタ
キシャル５ｉｌＪ９ａ及び９ｂとゲート電極６の間で耐
圧劣化やショート障害を生ずることがない。
第１図（ｅ）参照
次いで従来同様イオン注入法により上記エピタキシャル
Ｓｉ層９ａ及び９ｂにＩＱ”ｃｍ−３程度の高度にＡｓ
を導入し、次いで９５０°Ｃ１３０分程度の熱処理を施
して、上記エピタキシャルＳｉ層９ａ及び９ｂからｐ−
型Ｓｉ基板１内にＡｓを浅く固相拡散させて、例えば２
０００〜３０００人程度の浅い接合深さを有するｎ・型
ソース領域１０及びｎ゛型ドレイン領域１１を形成する
。なおここで、エピタキシャルＳｉ層９ａ及び９ｂは低
抵抗のｎ”型エピタキシャルＳｉ層１０９ａ及び１０９
ｂとなる。
Ｓｉ層９ａ及び９ｂにＩＱ”ｃｍ−３程度の高度にＡｓ
を導入し、次いで９５０°Ｃ１３０分程度の熱処理を施
して、上記エピタキシャルＳｉ層９ａ及び９ｂからｐ−
型Ｓｉ基板１内にＡｓを浅く固相拡散させて、例えば２
０００〜３０００人程度の浅い接合深さを有するｎ・型
ソース領域１０及びｎ゛型ドレイン領域１１を形成する
。なおここで、エピタキシャルＳｉ層９ａ及び９ｂは低
抵抗のｎ”型エピタキシャルＳｉ層１０９ａ及び１０９
ｂとなる。
また、上記固相拡散のための熱処理は、後工程において
行われる熱処理による拡散深さの増分を考慮して行われ
、場合によっては後工程の熱処理で代用される。
行われる熱処理による拡散深さの増分を考慮して行われ
、場合によっては後工程の熱処理で代用される。
なお、ソース、ドレイン領域をエピタキシャル層からの
不純物の固相拡散で形成するのは積層ソース・ドレイン
構造のＭｉｓ型半導体装置の製造方法の特徴でり、この
固相拡散において、ｎ゛型ソース領域１０及びｎ′″型
ドレイン領域１１は５ｉ（ｈサイドウオール８ａ、８ｂ
の下部領域に向がって横方向にも拡がるが、該実施例に
おいてはソース領域１゜及びドレイン領域１１の接合深
さが２０００〜３０００人程度に浅く形成されるので上
記横方向の拡がりはＳｉ０ｇサイドウオール８ａ、８ｂ
の下部領域を越えてゲート電極６の下部へ深く浸入する
ことはなく、実効チャネル長が確保されてショートチャ
ネル効果が防止される。
不純物の固相拡散で形成するのは積層ソース・ドレイン
構造のＭｉｓ型半導体装置の製造方法の特徴でり、この
固相拡散において、ｎ゛型ソース領域１０及びｎ′″型
ドレイン領域１１は５ｉ（ｈサイドウオール８ａ、８ｂ
の下部領域に向がって横方向にも拡がるが、該実施例に
おいてはソース領域１゜及びドレイン領域１１の接合深
さが２０００〜３０００人程度に浅く形成されるので上
記横方向の拡がりはＳｉ０ｇサイドウオール８ａ、８ｂ
の下部領域を越えてゲート電極６の下部へ深く浸入する
ことはなく、実効チャネル長が確保されてショートチャ
ネル効果が防止される。
またソース及びドレイン領域１０．１１は浅く形成され
るが、その上部が高不純物濃度を有し低抵抗のエピタキ
シャル５ｉＦｉ１０９ａ、 １０９ｂで覆われるので、
該ＭＩｓ型半導体装置のオン抵抗が増大することはない
。
るが、その上部が高不純物濃度を有し低抵抗のエピタキ
シャル５ｉＦｉ１０９ａ、 １０９ｂで覆われるので、
該ＭＩｓ型半導体装置のオン抵抗が増大することはない
。
次いで図示しないが、眉間絶縁膜の形成、配線形成等が
なされて積層ソース・ドレイン構造のショートチャネル
ＭＯ３半導体装置が完成する。
なされて積層ソース・ドレイン構造のショートチャネル
ＭＯ３半導体装置が完成する。
以上説明のように本発明によれば、ソース、ドレイン領
域上にゲート電極側面の絶縁膜サイドウオールに自己整
合させてエピタキシャルＳｉ層を選択成長させる際の成
長前処理工程において、ゲート電極と該エピタキシャル
Ｓｉ層とを離隔する絶縁膜サイドウオールの下部が基板
面ム沿って浸食されることがない。従って上記エピタキ
シャルＳｉ層とゲート電極とが極度に接近したり接触し
たりすることがなくなるので、ソース、ドレイン領域と
ゲート電極間の耐圧劣化及びショート障害は完全に防止
され、積層ソース・ドレイン構造のショートチャネルＭ
ＩＳ型半導体装置の製造歩留りが向上する。
域上にゲート電極側面の絶縁膜サイドウオールに自己整
合させてエピタキシャルＳｉ層を選択成長させる際の成
長前処理工程において、ゲート電極と該エピタキシャル
Ｓｉ層とを離隔する絶縁膜サイドウオールの下部が基板
面ム沿って浸食されることがない。従って上記エピタキ
シャルＳｉ層とゲート電極とが極度に接近したり接触し
たりすることがなくなるので、ソース、ドレイン領域と
ゲート電極間の耐圧劣化及びショート障害は完全に防止
され、積層ソース・ドレイン構造のショートチャネルＭ
ＩＳ型半導体装置の製造歩留りが向上する。
第１図（ａｌ〜（ｅｌは本発明の方法の一実施例の工程
断面図、 第２図は従来の積層ソース・ドレイン構造のＭＩＳ型半
導体装置の模式側断面図、 第３図（ａ）〜（ｄ＞は従来の方法の工程断面図第４図
は従来方法の問題点を示す模式側断面図である。 図において、 １はｐ−型３ｉ基板、 ２はｐ型チャネルストッパ、 ３はフィールド酸化膜、 ４は素子形成領域、 ５はゲート酸化膜、 ６はゲート電極、 ７は第１のＳｉＯ□膜、 ８ａ、 ８ｂは５ｉ０２サイドウオール、９ａ、 ９ｂ
はエピタキシャルＳｉ層、１０はｎ゛型ソース領域、 １１はｎ＋型ドレイン領域、 １２はＳｉ３Ｎｍ膜、 １３は層間絶縁膜、 １４はソース配線、 １５はトし・イン配線、 １０９ａ、１０９ ｋ＋はｎ”型エピタキシャルＳｉ層
−＋４□ 代理人 弁理士 井桁貞−゛・、″・］、′・′−−−
１、・′
断面図、 第２図は従来の積層ソース・ドレイン構造のＭＩＳ型半
導体装置の模式側断面図、 第３図（ａ）〜（ｄ＞は従来の方法の工程断面図第４図
は従来方法の問題点を示す模式側断面図である。 図において、 １はｐ−型３ｉ基板、 ２はｐ型チャネルストッパ、 ３はフィールド酸化膜、 ４は素子形成領域、 ５はゲート酸化膜、 ６はゲート電極、 ７は第１のＳｉＯ□膜、 ８ａ、 ８ｂは５ｉ０２サイドウオール、９ａ、 ９ｂ
はエピタキシャルＳｉ層、１０はｎ゛型ソース領域、 １１はｎ＋型ドレイン領域、 １２はＳｉ３Ｎｍ膜、 １３は層間絶縁膜、 １４はソース配線、 １５はトし・イン配線、 １０９ａ、１０９ ｋ＋はｎ”型エピタキシャルＳｉ層
−＋４□ 代理人 弁理士 井桁貞−゛・、″・］、′・′−−−
１、・′
Claims (1)
- 【特許請求の範囲】 一導電型半導体基板上にゲート絶縁膜を介して形成され
たゲート電極の側面に酸化物系絶縁膜よりなるサイドウ
ォールを形成する工程と、 該サイドウォールの表面に一端部が該半導体基板面に達
する窒化シリコン膜を形成する工程と、該窒化シリコン
膜を有するサイドウォールに自己整合させて該半導体基
板上に、ソース及びドレイン領域の一部となるエピタキ
シャルシリコン層を選択成長せしめる工程とを含むこと
を特徴とするＭＩＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31169086A JPS63166271A (ja) | 1986-12-27 | 1986-12-27 | Ｍｉｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31169086A JPS63166271A (ja) | 1986-12-27 | 1986-12-27 | Ｍｉｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63166271A true JPS63166271A (ja) | 1988-07-09 |
Family
ID=18020292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31169086A Pending JPS63166271A (ja) | 1986-12-27 | 1986-12-27 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63166271A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01217909A (ja) * | 1988-02-26 | 1989-08-31 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JPH0555250A (ja) * | 1991-08-28 | 1993-03-05 | Rohm Co Ltd | 半導体装置およびその製法 |
| US5798550A (en) * | 1990-10-01 | 1998-08-25 | Nippondenso Co. Ltd. | Vertical type semiconductor device and gate structure |
| EP0780907A3 (en) * | 1995-12-21 | 1999-03-31 | Nec Corporation | Semiconductor device having shallow impurity region without short-circuit between gate electrode and source and drain regions and process of fabrication thereof |
| US6190976B1 (en) | 1997-11-26 | 2001-02-20 | Nec Corporation | Fabrication method of semiconductor device using selective epitaxial growth |
| JP2007005621A (ja) * | 2005-06-24 | 2007-01-11 | Fujitsu Ltd | 高歪みｍｏｓトランジスタを含む半導体装置 |
-
1986
- 1986-12-27 JP JP31169086A patent/JPS63166271A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01217909A (ja) * | 1988-02-26 | 1989-08-31 | Fujitsu Ltd | 半導体装置とその製造方法 |
| US5798550A (en) * | 1990-10-01 | 1998-08-25 | Nippondenso Co. Ltd. | Vertical type semiconductor device and gate structure |
| JPH0555250A (ja) * | 1991-08-28 | 1993-03-05 | Rohm Co Ltd | 半導体装置およびその製法 |
| EP0780907A3 (en) * | 1995-12-21 | 1999-03-31 | Nec Corporation | Semiconductor device having shallow impurity region without short-circuit between gate electrode and source and drain regions and process of fabrication thereof |
| US6190976B1 (en) | 1997-11-26 | 2001-02-20 | Nec Corporation | Fabrication method of semiconductor device using selective epitaxial growth |
| JP2007005621A (ja) * | 2005-06-24 | 2007-01-11 | Fujitsu Ltd | 高歪みｍｏｓトランジスタを含む半導体装置 |
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