KR100300892B1 - 반도체장치제조방법 - Google Patents

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Abstract

본 발명에 의하면 전극(18) 아래에 위치하고, 반도체 본체(1)의 표면(5)에 인접하며, 상기 전극(18) 밖에서 측방향으로 실질적으로 확장하지 않는 반도체 존(semiconductor zone)(19)을 포함하는 반도체 소자를 갖는 반도체 장치를 제조하는 방법이 제공된다. 상기 반도체 본체(1)이 표면(5)상에 전극(18)을 형성한 후, 상기 표면(5)에 인접하지만 상기 전극(18)으로 덮이지 않은 반도체 재료를 에칭 처리에 의해 제거함으로써, 상기 전극(18) 아래의 반도체 존(19)의 부분이 규정된다. 상기 전극(18)을 형성하기 전, 반도체 존(19)을 상기 전극(18) 아래에 형성해야 하는데 필요한 깊이 및 도핑으로 상기 표면(5)에 인접한 표면 존(16)을 반도체 본체(1)에 형성한 후, 상기 전극(18)을 상기 표면 존상에 형성하고, 상기 전극(18)으로 덮이지 않은 표면 존(16)의 부분을 상기 에칭 처리 동안, 그 전체 두께에 걸쳐 에칭한다. 알루미늄 또는 알루미늄 합금과 같은 전도재(conducting materials), 즉, 확산을 통해 반도체 존을 형성하는데 필요한 온도에 강하지 않은 재료를 전극(18)을 위해 사용할 수 있다.

Description

반도체 장치 제조 방법{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE WHEREBY A LATERALLY BOUNDED SEMICONDUCTOR ZONE IS FORMED IN A SEMICONDUCTOR BODY IN A SELF-ALIGNING MANNER}
제1도 내지 제14도는 본 발명에 따른 방법의 실시예 1에 의한 이산바이폴라 트랜지스터의 제조 공정 단계를 도시한 단면도.
제15도는 제13도에 도시한 단계의 트랜지스터의 평면도.
제16도 내지 제19도는 실시예 1의 대안적인 변형예를 도시한 단면도.
제20도 내지 제30도는 접합 전계 효과 트랜지스터를 형성하는 본 발명에 따른 방법의 실시예 3을 도시한 도면.
제31도 내지 제39도는 적어도 하나의 바이폴라 트랜지스터 및 하나의 전계 효과 트랜지스터로 집적 회로를 형성하는 본 발명에 따른 방법의 실시예 4를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 본체 2 : 기판
3 : 에피택셜층 5 : 표면
6 : 실리콘 산화물층 7 : 실리콘 질화물층
8 : 산화 마스크 9 : 패턴
11 : 표면 영역
본 발명은 전극 아래에 위치하고, 반도체 본체의 표면에 인접하며, 전극 밖에서 측방향으로 실질적으로 연장되지 않는 반도체 존(zone)을 포함하는 반도체 소자를 갖는 반도체 장치의 제조 방법에 관한 것으로서, 이 방법에 의하면, 반도체 본체의 표면에 전극을 형성한 후, 표면에 인접하지만 전극으로 덮이지 않은 반도체 재료를 에칭 처리에 의해 제거함으로써, 전극 아래에 반도체 존의 위치가 규정된다.
전극에 대한 반도체 존의 위치를 규정하는 에칭 처리 동안, 전극 자체가 마스크로서 사용된다. 따라서, 반도체 존은 반도체 본체에 형성되는 동안 자기 정렬(self-aligning) 방식으로 측방향 경계가 정해진다.
서문에 언급한 유형의 방법은 미국 특허 제 5,006,476호에 개시되어 있으며, 이 방법은 표면상에 침착된 비결정 실리콘(amorphous silicon)의 도핑층(doped layer)에 전극을 형성한다. 그 다음, 반도체 존의 위치를 규정하는 에칭 처리를 행하되, 전극에 인접하게 위치된 반도체 재료가 반도체 존과 실질적으로 동일한 깊이로 제거될 때까지 계속적으로 행한다. 에칭 처리를 실행한 후, 표면에 존재하는 전극으로부터 반도체 재료내로 도펀트(dopant)가 확산하게 되는 온도까지 반도체 본체를 가열한다. 이 처리는 반도체 존이 원하는 깊이에 도달할 때까지 계속된다.
이같은 공지의 방법은 다결정 실리콘(polycrystalline silicon)층의 전극 뿐만 아니라, 그 전극이 일부를 형성하는 도체의 패턴도 형성한다. 이들 도체에 금속 실리사이드(metal silicide)의 상층을 제공하여, 도체의 패턴에 의해 형성된 접속이 비교적 낮은 전기적 저항을 갖도록 한다. 이것은 도체를 형성한 후, 그들의 측면에 절연재(insulating material)층을 제공하고, 이어서 전체 어셈블리(assembly)상에 금속층을 침착하며, 이어서 열처리를 실행하는 것에 의해 금속 실리사이드가 금속과 비결정 실리콘의 반응을 통해 형성되도록 함으로써 달성된다. 도체 측면상의 절연재층과 금속층이 반응하지 않으므로, 도체의 상부면에만 금속 실리사이드층이 제공된다. 이것은 자기 정렬 방식으로 행해진다.
도체에 전도성이 좋은 상층을 제공하는 방법은 복잡할 뿐만 아니라 상층이 비교적 높은 전기적 저항을 갖는다는 문제점이 있다. 또한, 실리사이드는 금, 구리, 알루미늄과, 구리 및 실리콘과 알루미늄의 합금 등과 같은 반도체 기술에서 통상적인 금속보다 수 배나 높은 전기적 저항을 갖는다.
본 발명의 목적은 상기 문제점들을 해소하는 방법을 제공하는 것이다.
본 발명에 따르면, 서문에 언급한 유형의 방법은 상기 목적을 위해, 전극을 형성하기 전, 반도체 존을 전극 아래에 형성시 요구되는 깊이 및 도핑으로, 표면에 인접하는 반도체 존을 반도체 본체에 형성한 후, 그 표면 존상에 전극을 형성하고, 전극으로 덮이지 않은 표면 존의 일부를 에칭 처리하되 그 전체 두께를 에칭 처리한다.
상술한 전도성이 좋은 금속 및 합금은 확산을 통해 반도체 존이 형성되는 온도로의 가열에는 견딜 수 없다. 반도체 본체에 표면 존을 형성한 후에는, 반도체 장치의 또다른 제조 단계를 동안 이 본체를 더 이상 강하게 가열할 필요가 없다. 따라서, 상기 전도성이 좋은 금속 및 합금을 본 발명에 따른 방법에서 사용하여, 전극이 또한 속하는 패턴의 도체가 비교적 낮은 전기적 저항을 갖도록 할 수 있다.
본 발명에 따른 방법에 의해, 전극을 포함하는 도체의 패턴을 상기 전도성이 좋은 금속 또는 합금 중 단지 하나만을 포함하는 층에 형성할 수 있지만, 그러한 층이 한 층위에 다른 층이 침착된 다수 층의 일부를 형성하고, 그 층 패키지(layer package)에 도체를 형성할 수도 있다.
본 발명에 따르면, 표면에 도핑된 반도체 재료의 베이스층을 침착하고, 이 베이스층으로부터 반도체 본체로 도펀트를 확산시켜 표면 존을 형성한 후, 금속을 포함하는 상층을 도핑된 베이스층에 침착하고 베이스층 및 상층에 전극을 형성하는 것이 바람직하다. 전도성이 좋은 금속 또는 합금을 포함하는 금속을 포함하는 층은 도핑된 반도체 재료의 층에 침착되고, 반도체 재료는 반도체 존과 전기적으로 접촉한다. 반도체 존이 도핑된 반도체 재료의 층으로부터의 확산을 통해 형성되고, 확산후 그 층이 제거되지 않으므로, 이 전기적 접촉은 비교적 작은 음값(ohmic value)을 갖는다.
더욱이, 상층이 절연재층인 층 패키지에 전극을 형성하는 것이 바람직하다. 이 경우, 상술한 전도성이 좋은 금속 또는 합금의 층, 또는 다결정 실리콘층 및 전도성이 좋은 금속 또는 합금의 층을 포함하는 상술한 패키지는 절연재 상층 아래의 패키지에 존재한다. 그러한 층 패키지에 전극을 형성한 후, 패키지의 상측을 절연한다. 그러한 전극에 자기 정렬 방식으로 절연 에지부(insulating edge portions)를 제공하여, 절연재로 전극을 완전히 둘러싼다. 그 후, 또다른 도체패턴이 형성되는 전도성 재료의 다음 층을 그 전극이 일부를 형성하는 도체의 패턴상에 위치시킬 수 있다.
이하, 몇 가지 실시예 및 도면을 참조하여 본 발명을 보다 상세하게 설명한다.
도면들은 단지 개략적인 것이며, 실제 축적으로 도시된 것이 아니다. 특히, 명료성을 위해 일부 치수는 크게 과장되어 도시되었다. 동일한 전도형의 반도체 영역은 가능한한 동일한 방향의 빗금으로 나타내었으며, 서로 대응하는 부분들에는 동일한 참조 번호를 부여하였다.
실시예 1에서, 본 발명에 따른 방법은 n형 에미터(emitter) 및 콜렉터(collector)와 중간 삽입된 p형 베이스를 갖는 이산 바이폴라 트랜지스터(discrete bipolar transistor)의 제조를 위해 사용된다. 제1도에 도시한 바와 같이, 제조는 n형 실리콘의 반도체 본체(1)로 시작한다. 반도체 본체는 비소(arsenic)로 도핑되며, 대략 8x1018㎝-3의 도핑 농도를 갖는 비교적 강하게 도핑된 기판(2) 및 그위에 대략 5x1015㎝-3의 비소 농도를 갖는 보다 약하게 도핑된 에피택셜층(epitaxial layer)(3)을 포함한다. 이어서, 에피택셜층(3)의 표면(5)을 비교적 얇은 실리콘 산화물(silicon oxide)층(6) 및 실리콘 질화물(silicon nitride)층(7)으로 덮는다. 그 후, 제1도에 도시한 바와 같이, 공지의 포토리소그래픽(photolithographic) 기술에 의해 질화물층(7)상에 포토레지스트 마스크(photoresist mask) M1을 제공한다.
제2도에 도시한 바와 같이, 두 층(6, 7)을 포토레지스트 마스크 M1에 의해 소정의 패턴으로 에칭하여 산화 마스크(oxidation mask)(8)를 형성한다. 포토레지스트 마스크를 제거한 후, 대략 4시간 동안 산화성 증기 환경(oxidizing steam environment)에 어셈블리를 노출시킨다. 이 때, 산화 마스크(8)로 덮인 반도체 본체(1)의 일부분이 마스크되어, 반도체 본체(1)내로 부분적으로 들어간 실리콘 산화물의 패턴(9)이 표면(5)에 형성된다. 그 후, 산화 마스크(8)를 제거한다.
제3도에 도시한 바와 같이, 산화물 패턴(9) 내측에 있는 표면 영역(11)을 총 약 2x1013㎝-2의 선량(dose)으로 붕소 이온을 주입하여 p형 도핑한 후, 약 30분 동안, 약 90℃의 온도에서 주입 도펀트를 질소 분위기(nitrogen atmosphere)중에서 활성화시킨다. 표면 영역(11)은 최종 트랜지스터의 베이스를 형성하고, n형 에피택셜층(3)의 인접부는 콜렉터를 형성한다.
표면(5)을 완전히 세척한 후, 나중 단계에서 제1전극을 형성하게 될 제1 전도층(conductive layer)으로 표면 영역(11)을 덮는다. 형성된 제1 전극이 비교적 작은 전기적 저항을 갖는 것이 많은 응용 분야에서 바람직하거나 필요한데 때로는 전극용 금속을 포함하는 재료를 사용해야만 실현가능할 때가 있다. 그러나, 많은 금속과, 반도체 기술에서 통상 사용되는 금속을 포함하는 많은 금속 화합물(compounds) 및 혼합물(mixture)은 보다 높은 온도, 특히 반도체 존을 형성하는 반도체 기술에서 통상 사용되는 온도에서 안정성을 유지하지 못한다는 문제점을 갖는다. 그 결과, 많은 반도체 프로세스에서 비교적 나중 단계까지 이러한 재료를 사용할 수 없다. 그 결과, 많은 반도체 프로세스에서 비교적 나중 단계까지 이러한 재료를 사용할 수 없다. 그러나, 본 발명의 덕분으로, 비교적 초기의 단계에서 이러한 재료를 사용할 수 있다. 특히, 본 발명은, 본 실시예에서, 제1 전도층, 결국은 그것으로부터 형성될 제1 전극용 금속을 포함하는 재료를 사용할 수 있는 가능성을 제공한다.
본 실시예에서는, 제1 전도층용으로서, 도핑된 실리콘의 베이스층과 그 위에 제공된 금속을 포함하는 층들, 즉 티타늄-텅스텐-질소(titanium-tungsten-nitrogen)(TiNW)의 중간층 및 알루미늄의 상층을 포함하는 복수의 층을 사용한다. 특히, 상층은 복수층의 스퀘어 저항(squre resistance)을 충분한 정도로 감소시키는 작용을 한다.
제4도에 도시한 바와 같이, 도핑된 실리콘의 베이스층(12)을 제1 전도층에 대하여 먼저 제공한다. 이를 위해, 기상 침착(gas-phase deposition)(CVD)에 의해 다결정 형태로 약 200㎚의 실리콘을 표면(5)에 침착시킨다. 그렇게 형성된 실리콘층(12)을 이온 주입에 의해 비소로 n형 도핑하여 약 1021㎝-3의 원하는 도핑 농도가 되도록 한다. 사실, 기상 침착 동안 층(12)을 미리 도핑할 수 있으며, 비소 대신에 다른 n형 불순물, 예를 들면, 인(phosphorus)을 선택할 수 있다.
TiW 중간층 및 알루미늄 상층을 제공하기 전에, 약 7초간 약 1100℃로 어셈블리를 열처리한다. 이렇게 처리하는 동안, 실리콘층(12)으로부터 표면 영역(11)으로 비소가 확산되어, 실제로는 전체 표면 영역(11)에 걸쳐 확장되지만, 보다 낮은 깊이를 갖는 n형 표면 존(16)이 형성된다. 실리콘에 비해, TiNW 및 알루미늄은 이러한 고온을 견디지 못한다. 알루미늄은 이러한 온도에서 완전히 분해되고, TiNW는 밑에 있는 실리콘과 더불어 바람직하지 못한 실리사이드를 형성한다. 따라서, 본 발명에 따르면, 표면 존(16)을 형성한 후 그에 수반되는 열 처리를 완료할 때까지 제1 전도층(15)의 나머지 부분을 제공하지 않으며, 그 후, 단지 제5도에 도시한 바와 같이 약 10㎚의 두께를 갖는 티타늄-텅스텐의 중간층(13) 및 약 700㎚의 두께를 갖는 알루미늄의 상층(14)으로 연속하여 덮인 실리콘 베이스층(12)을 제공한다.
알루미늄의 저항은 3x10-6Ωㆍ㎝로서, 이것은 사용된 불순물 및 그 농도에 따라 적어도 1x10-3Ωㆍ㎝인 도핑된 실리콘의 저항보다 훨씬 낮다. 따라서, 알루미늄 상층(14)을 사용하면 제1 전도층(15)의 전도성이 상당히 증가한다. 이것은 알루미늄 대신에 다른 금속을 포함하는 재료, 예를 들면, 금, 티타늄-텅스텐 또는 몰리브덴(molybdenum), 티타늄 또는 백금(platinum)의 실리사이드에 의해 대안적으로 달성될 수 있다. 반도체 기술에서, 이들 모든 재료에 대하여 금에 대한 25x10-6Ωㆍ㎝에서부터 백금 실리사이드 및 몰리브덴 실리사이드에 대한 30x10-6Ωㆍ㎝까지의 범위에 이르기까지, 이들이 도핑된 실리콘보다 상당히 낮은 저항을 갖는 것이 사실이지만, 이들은 이전에 수행된 열처리 온도에서, 예를 들면, 완전히 분해되지 않거나 또는 실리콘과 반응하므로 비활성(inert)이 아니다. 본 발명의 덕분으로, 이전에 수행된 약 1100℃에서의 열처리가 그러한 고온에서의 최종 프로세스 공정이므로, 금속을 포함하는 상기 재료를 제1 전도층에 사용할 수 있다.
이 방법으로 제1 전도층(15(12, 13, 14))을 완전히 제공한 후, 본 실시예에서는 실리콘 산화물로 이루어진 절연층(17)으로 어셈블리를 덮는다. 이를 위해, SiH4및 N2O의 플라즈마로부터의 플라즈마 침착(plasma deposition)에 의해, 약 300℃의 온도에서 약 200㎚의 실리콘 산화물을 전도층(15(12, 13, 14))상에 제공한다. 이 온도는 알루미늄 상층(14) 및 TiNW 중간층(15)을 보호하기에 충분히 낮은 온도이다. 계속해서, 공지의 포토리소그래픽 기술을 사용하여 산화물층상에 포토레지스트 마스크 M2를 제공한다. 이 마스크는 제1 전도층(15(12, 13, 14))으로부터 형성될 제1 전극을 규정한다.
제6도에 도시한 바와 같이, 이 마스크를 통해, 실리콘 산화물층(17), 알루미늄층(14), 티타늄-질소-텅스텐층(13) 및 실리콘층(12)을 부식제(etchants)에 의해 상기 순서대로 에칭하여 패턴화한다. 제1 전도층(15(12, 13, 14))으로 형성된 제1 전극은 형성될 트랜지스터의 에미터 전극으로서 작용하고, 표면 존(16)과 접촉하는 표면 영역(11)의 영역에 다수의 핑거(fingers)(18A~18D)를 포함한다. 핑거(18A~18D)는 모두 동일한 마스크에 의해 규정되므로 서로에 대하여 정렬할 필요가 없다. 따라서, 그들의 간격을 고려할 수 있는 최소 치수로 줄일 수 있다. 정렬 허용 오차(alignment tolerance)는 단지 실리콘 산화물 패턴(9)에 대해서만 고려하면 된다. 그러나, 실제로는 트랜지스터에 대해 필요한 칩 표면이 비교적 조금 증가한다.
그 후, 표면 존(16)을 마스크로서 작용하는 에미터 전극(18A~18D)으로 전체 두께를 에칭한다. 따라서, 에미터 전극의 핑거(18A~18D)에 의해 각각 접촉되는 단결정 실리콘의 다수의 병렬 n형 반도체 존(19A~19D)이 트랜지스터의 에미터 형성과 함께, 반도체 존(16)으로부터 형성된다. 이하, 이렇게 하여 얻은 구조를 제7도에 도시한다. 에미터 전극(18A~18D)을 마스크로 해서 에미터(19A~19D)를 에칭하여 패턴화 하였으므로, 에미터는 에미터 전극에 대해 자동적으로 정렬되고 이 전극 밖으로는 전혀 또는 실질적으로 확장되지 않는다. 따라서, 에미터(19A~19D)에 대해 에미터 전극(18A~18D)을 위치시키는 것으로 인한 공간 손실이 없다.
제8도에 도시한 바와 같이, 약 50㎚ 두께의 실리콘 산화층(20)으로 어셈블리를 덮는다. 이를 위해, 약 300℃의 비교적 낮은 온도에서 SiH4및 N2O의 플라즈마로부터 실리콘 산화물을 침착한다. 이 온도는 이전에 형성된 에미터 전극(18A~18D)을 보호하기에 충분히 낮은 온도이다. 그 후, 약 1x1015㎝-2의 선량 및 약 40keV의 에너지로 분소 이온의 주입을 행한다. 이 동안, 실리콘 산화물층(20)은 에미터 핑거(19A~19D)의, 덮지 않으면 노출될 측벽(side walls)을 주입으로부터 보호한다.
베이스 접속 존(base connection zone)(23)용의 도펀트를 제공한 후, 제9도에 도시한 바와 같이, 약 500㎚의 비교적 두꺼운 실리콘 산화물층(24)으로 어셈블리를 덮는다. 가능하면 에미터 전극(18A~18D)이 영향을 받지 않도록, 다시 약 300℃의 비교적 낮은 온도에서 플라즈마 침착을 행한다. 그 후, 제10도에 도시한 바와 같이, 에미터 전극(18A~18D)의 에지를 따라 위치하는 소정의 부분(25)만 남을 때까지, 공지의 방법으로 실리콘 산화물층(24)을 이방적으로 (anisotropically) 에칭백(etch back)한다. 따라서, 에미터 전극(18A~18D)의 측방향으로 절연 에지부(25)가 제공된다. 처음에 에미터 전극(18A~18D) 상부의 실리콘 산화물 두께가 더 크므로, 그 후, 에미터 전극은 그 상부에 이전에 제공된 실리콘 산화물층(7)의 일부로 여전히 덮여지게 되어, 그 전극은 절연재에 의해 완전히 둘러싸인다.
약 2x1016㎝-2의 보다 높은 선량의 붕소 주입을 사용하는 것을 제외하고는 베이스 접속 존(23)의 형성과 유사한 방식으로, 제11도에 도시한 바와 같이, 베이스 콘택트 존(base contact zone)(27)을 표면 영역(11)에 형성한다. 재차, 에미터 전극의 핑거(18A~18D)는 주입에 대하여 마스크를 행한다. 또한, 에지부(25)도 마스크로서 작용하므로, 주입 불순물은 베이스 접속 존(23)의 중심부로 들어간다.
제공해야할 전극에 대한 만족할 만한 옴 접속(ohmic connection)을 얻기 위해서는 콘택트 존의 표면에서의 도핑 농도를 충분히 높게 할 필요가 있다. 한편, 최종 트랜지스터의 베이스-콜렉터 캐패시턴스(capacitance)가 바람직하지 못하게 증가하므로, 콘택트 존이 너무 깊어서는 않되고, 특히, 베이스 존(11)과 콜렉터 영역(3) 사이의 pn 접합(22) 아래로 확장되어서는 않된다. 이들 요구에 따르기 위해, 본 실시예에서는 베이스 콘택트 존(27)을 도핑하기 전에, 약 50㎚ 두께의 실리콘 산화층으로 형성된 반-마스크층(semi-msking layer)(26)으로 전체 어셈블리를 덮는다. 베이스 콘택트 존(27)의 핑은 반-마스크층(26)을 통해 실현되고, 약 1000Å의 비교적 낮은 깊이보다 실질적으로 깊지 않게 표면 영역(11)내로 침투하는 정도로 감속된다.
주입된 이온을 활성화시키기 위해, 형성된 에미터 전극(18)이 보호되도록 하기에 충분히 낮은 온도에서 비교적 짧은 열처리를 행한다. 또한, 주입된 불순물이 아주 조금 확산하고, 특히 베이스존(11)과 콜렉터 영역(3) 사이의 pn 접합(22)에 도달하지 않도록 보장된다. 표면 영역(11)의 인접부보다 많이 도핑되고, 최대 도핑 농도가 표면에 인접하여 발생하는 방식으로 비교적 얕은 베이스 콘택트 존(27)이 실현된다. 최종 트랜지스터의 베이스 콘택트 존(27) 및 베이스 접속 존(23)은 베이스(11)의 중간 삽입된 활성부에 충분히 낮은 음 접속을 제공한다.
반-마스크층(26)을 제거하고 표면(5)을 완전히 세척한 후, 제12도에 도시한 바와 같이 제2전도층(28)을 제공한다. 본 실시예에서, 제2 전도층(28)은 약 1㎛ 두께의 알루미늄층을 포함한다. 제13도에 도시한 바와 같이, 에칭 마스크 M3을 제2 전도층(28)상에 제공한 후, 제2전극(30)을 에칭하여, 베이스 전극으로서 작용하도록 한다. 이 경우, 제2전극(30)은 제1전극(18A~18D)상에 제공된다. 전극(18A~18D)과 전극(30) 사이의 단락 회로(short-circuit)는 제1전극(18A~18D) 옆쪽의 절연 에지부(25) 및 제1 전극상의 절연 산화층(17)에 의해 방지되고, 제2 전극(30)은 제1전극(18A~18D)에 대해 정렬될 필요가 없다. 따라서, 에칭 마스크 M3을 제공하는 것이 그다지 중요하지 않다.
제15도에 도시한 바와 같이, 베이스 전극(30)은 표면 영역(11) 밖에 본딩패드(bond pad)(31)를 포함하고, 그 패드상에는 외부 접속을 제공할 수 있다. 에미터 전극(18)이 이러한 본딩 패드(32)를 포함하는 제2 전도층(28)을 에칭하여, 절연 실리콘 산화물층(17)만이 그위에 존재하도록 한다. 한편, 표면 영역(11)에 베이스 전극(30)을 접속하는 것이 바람직하다면, 그러한 저급 본딩 패드(abase bond pads)(31)를 생략할 수 있다.
그 후, 제14도에 도시한 바와 같이, 본딩 패드(31, 32)의 영역에서 그다지 중요하지 않은 마스크에 의해 콘택트 윈도우(contact windows)(35)가 에칭되는 비교적 얇은 실리콘 질화물층(34)의 형태인 스크랫치 보호부(scratch protection) 및 비교적 두꺼운 인 유리(hosphorus glass)의 패시베이션층(passivating layer)(33)으로 어셈블리를 덮는다. 그 후, 에미터 전극(18)에 대한 콘택트 윈도우가 패시베이션층(33) 및 스크랫치 보호부(34)와 절연 실리콘 산화층(17)을 거쳐 확장된다. 그 후, 이 장치를 최종 탑재하고, 적용할 수 있으면, 봉합한다.
제15도는 제14도의 구조의 평면도이다. 선 A-A는 제1도 내지 제13도의 단면을 나타낸다. 제14도는 선 B-B에 따른 장치 단면을 도시한 것이다.
제14도의 트랜지스터의 베이스(11)는 도핑 처리에 의해 반도체 본체에 형성되었다. 그러나, 때때로 반도체 본체상에 별도로 베이스를 성장시키는 것이 바람직하다. 이 경우, 원한다면, 다른 반도체 재료를 베이스에 사용할 수 있고, 한쪽베이스와 다른쪽 콜렉터 및 에미터 사이에 매우 예리한 pn 접합을 실현할 수 있다. 이 방법으로 트랜지스터의 속도 및 전류 이득(current gain)이 향상된다. 상술한 바와 같은 본 발명에 따른 방법의 대안적인 변형예에 따라, 제14도의 트랜지스터를 이러한 베이스로 구성할 수 있다.
이를 위해, 제3도의 구조에서 시작하여, 제14도에 대응하는 단면을 도시한 제16도에 도시한 바와 같이, 분자빔 에피택시(molecular beam epitaxy; MBE) 또는 가능하다면 다른 성장 기술, 예를 들면, 기상 침착(CVD) 등으로 반도체층(36)을 표면(5)에 침착한다. 본 실시예에서 반도체층(36)은 약 50~100㎚ 두께이고, SiGe를 포함한다. 층(36)을 형성하는 동안, 층(36)은 붕소로 p형 도핑된다. 이 반도체층(36)은 에피택셜층(3)과 접촉하는 단결정 구조를 갖는다. 그러나, 이것은 리세스 산화물 패턴(recessed oxide pattern)(9)상에 놓인 부분에 대해서는 그렇지 않고, 층(36)은 비결정으로서 성장된다.
그 후, 반도체층(36)에 중요도가 낮은 마스크 M1을 제공한다. 제17도에 도시한 바와 같이, 이 마스크를 통해 반도체층(36)으로부터 표면 영역(11)을 에칭하며, 이 영역은 나중에 트랜지스터의 베이스를 형성한다. 표면 영역(11)은 산화물 패턴(9)상에 부분적으로 놓인다. 이 부분은 최종 트랜지스터의 베이스에 기여하지는 않지만, 그 위에 에미터 영역이 제공된다면 기생 다이오드(parasitic diode)를 형성한다. 이 다이오드는 에미터-베이스간 캐패시턴스를 증가시키고, 베이스 전류를 증가시키므로, 트랜지스터의 이득 요인(gain factor)을 감소시킨다. 또한, 표면 영역(11)의 이 부분의 비결정 구조는 전기적 특성을 매우 나쁘게 하므로, 이러한 기생 에미터-베이스 다이오드도 트랜지스터 특성에 강한 역 효과를 갖는다.
이를 방지하기 위해, 절연중간층(37)으로 어셈블리를 덮은 후, 에칭 마스크 M2을 제공한다. 제18도에 도시한 바와 같이, 산화물 패턴(9)상에 있는 표면 영역(11)의 비결정 부분을 덮는 부분을 중간층(37)으로부터 에칭한다. 본 실시예에서는 중간층(37)에 약 100㎚ 두께의 실리콘 산화물층을 사용한다. 필요에 따라서는, 예를들면, 실리콘 질화물 대신에 다른 절연체를 사용할 수 있다.
그 후, 제4도 이후의 단계들에 따라, 제19도의 구조를 얻는다. 제1 전극(18)은 그 다결정 실리콘의 베이스층(12)이 에피택셜 베이스(11)상에 있지만, 절연 중간층(37)에 의해 베이스(11)의 비결정부로부터 분리된다. 제1 전극(18) 및 베이스(11)가 서로 접촉하는 곳에서만, 제1 전극(18)의 베이스층(12)으로부터 베이스(11)로 반도체 존(19)이 확산된다. 이 반도체 존(19)은 트랜지스터의 에미터를 형성한다. 따라서, 베이스-에미터 접합(21)이 베이스(11)의 단결정부에 전체적으로 놓여, 상술한 비결정 기생 에미터-베이스 다이오드가 형성되지 않는다.
본 발명에 따른 방법의 실시예 3는 게이트 전극에 의해 도통(conduction)을 제어할 수 있는 채널 영역에 의해 서로 분리된 소스 및 드레인 영역을 갖는 이산 종형 접합 전계 효과 트랜지스터(discrete vertical junction field effect transistor)의 제조에 사용된다. 게이트 전극은 채널 영역의 도통을 제어할 수 있는 쇼트키층(Schottky layer)을 포함한다. 이러한 트랜지스터는 PBT(Permeable Base Transistor)라고도 지칭된다.
제2도의 구조로부터 시작하여, 산화 마스크를 제거한 후, 제20도에 도시한 바와 같이, 비소 주입에 의해 리세스 실리콘 산화물층(9)으로 둘러싸인 n형 에피택셜층(3)의 표면 영역(11)에 비교적 강하게 도핑된 n+형 표면 존(16)을 형성한다. 비소 주입 선량은 약 1x1016㎝-2이고, 주입 에너지는 약 40keV이다. 이와 달리, 원한다면, 예를 들어, 인 또는 안티몬(antimony)과 같은 다른 n형 불순물 및 다른 도핑 방법을 사용할 수 있다. 그 후, 약 1000℃의 온도에서 약 30분간 열처리를 행하여, 주입된 불순물을 활성화시킨다.
그 후, 제21도에 도시한 바와 같이, 두께가 약 700㎚인 알루미늄의 제1 전도층(15)으로 어셈블리를 덮은 후, 공지의 포토리소그래픽 기술에 의해 에칭 마스크 M1을 제공한다. 제22도에 도시한 바와 같이, 이 마스크를 사용하여, 제1 전도층으로부터 표면 영역에서 다수의 핑거(18A~18C)를 포함하는 제1 전극을 에칭하며, 이 전극은 최종 트랜지스터에서 소스 전극으로서 작용한다.
제23도에 도시한 바와 같이, 마스크로서 작용하는 제1전극(18A~18C)에 의해, 표면 존(16)의 노출된 부분을 전체 두께만큼 에칭한다. 따라서, 표면 존(16)으로부터 다수의 반도체 존(19A~19C)이 형성되고, 그 각각은 소스 전극의 핑거(18A~18C)중 하나에 접촉된다. 반도체 존(19A~19C)은 트랜지스터의 소스 존을 함께 형성한다. 소스 존(19A~19C)의 비교적 높은 도핑 레벨로 인해, 한쪽 소스 전극(18A~18C)과 다른쪽 소스 존(19A~19C) 사이에 전도성이 좋은 옴 접속이 형성된다.
제24도에 도시한 바와 같이, 어셈블리를 약 100㎚ 두께의 실리콘 산화물의 보호층으로 덮은 후, 소스 전극 핑거의 측부를 덮는 에지부(29)만이 남을 때까지 이방적으로 에칭백한다. 그 후, 어셈블리를 약 25㎚ 두께의 백금층(38)으로 완전히 덮은 후, 약 450℃에서 실리사이딩 처리(siliciding treatment)를 행한다. 이 온도는 이미 존재하는 제1 전극(18A~18C)을 보호하기에 충분히 낮은 온도이다. 백금은 백금층(38)이 실리콘과 접촉할 때마다 실리콘과 반응하여 백금 실리사이드를 형성한다. 제25도에 도시한 바와 같이, 백금은 나머지 다른 위치에서는 원래대로 유지되므로, 나머지 백금은 형성된 백금 실리사이드에 대해 선택적으로 제거된다. 이것은 특히 소스 전극의 핑거(18A~18C)의 측면에 관련된다. 그 위에 존재하는 에지부(29)는 실리사이딩 처리 동안 소스 전극을 보호한다.
이렇게 형성된 백금 실리사이드의 상층(39)은 인접한 표면 영역(11)과 쇼트키 접합을 구성하고, 최종 트랜지스터에서 게이트 전극으로서 작용한다. 에지부(29)는 게이트 전극의 게이트 동작을 방해하지 않도록 충분히 얇다.
그 후, 소스 전극(18)의 핑거(18A~18C)의 측면에 더 두꺼운 실리콘 산화물의 에지부를 제공하여 적당한 측방향의 전기적 절연을 보장한다. 이를 위해, 제26도에 도시한 바와 같이, 플라즈마 침착에 의해 약 1000㎚의 비교적 두꺼운 실리콘 산화물층으로 어셈블리를 덮은 후, 원하는 에지부(25)만 남을 때까지 그 층을 이방적으로 에칭한다.
이어서, 제27도에 도시한 바와 같이, 플라즈마로부터 약 1000㎚ 두께의 실리콘 산화물층을 재차 침착하여 상측에서도 소스 전극(18A~18C)을 전기적으로 절연시킨다. 이 실리콘 산화물층(17)은 각각의 핑거(18A~18C) 사이의 비교적 좁은 간격, 즉 본 실시예에서는 약 1㎛로서 현재 사용하는 리소그래피 프로세스에서 고려할 수 있는 최소 치수에 대응하는 간격 때문에, 이들 핑거상에서 보다는 핑거(18A~18D) 사이에서 상당히 천천히 성장한다. 그렇나 성장 속도의 차이는 실제로 약 2㎛ 이하의 간격을 갖는 핑거의 경우에 발생하는 것을 알 수 있다. 따라서, 산화물층(17)은 핑거(18A~18C) 사이에서 보다는 그 위에서 더욱 두꺼워진다. 전극 핑거(18A~18C) 윗 부분과 그들 사이의 부분간의 두께비는 약 2:1이다. 그 후, 핑거(18A~18C) 사이에 위치한 산화물층(17)의 보다 얇은 부분을 에칭 처리, 바람직하게는 이방성 에칭 처리함으로써, 제28도의 구조가 얻어진다. 이제 소스 전극(18A~18C)의 핑거는 절연재로 둘러싸여진다.
주목할 것은, 에지부(25)가 형성되는 실리콘 산화물층도 그러한 가변성 두께를 갖는다는 것이다. 원리적으로는, 이 층을 보다 짧은 기간 동안 에칭백한다는 점에서 단일 공정으로 제1전극(18A~18C)의 상측 커버부 및 에지부(25)를 모두 실현하는 것이 가능하다. 그러나, 여기서는, 에지부(25) 및 상측 커버부(17)의 각각을 형성하는 분리된 프로세스 단계가 바람직한데, 이렇게 하는 것이 크게 중요하지 않고 또한 상측 커버부 및 특히 에지부의 무결성(integrity)에 유익하기 때문이다. 이렇게 함으로써, 제1전극의 전기적 절연이 보다 양호하게 보장된다.
제2전극은 게이트 전극(39)의 전기적 접속을 위해 제공된다. 이를 위해, 제29도에 도시한 바와 같이, 표면을 제2전도층(28)으로, 본 실시예에서는 약 1㎛ 두께의 알루미늄층으로 덮는다. 제30도에 도시한 바와 같이, 공지의 포토리소그래픽 기술에 의해 에칭 마스크 M2를 제2전도층(28)상에 제공하고, 이 에칭 마스크에 의해, 제2전도층(28)으로부터 제2전극(30)을 에칭한다.
마지막으로, 어셈블리를 붕소가 도핑되거나, 또는 도핑되지 않은 비교적 두꺼운 패시베이션 인 유리층(33) 및 트랜지스터의 소스 및 드레인을 각각 형성하는 제1 및 제2전극의 본딩 패드를 위해 콘택트 윈도우(도시하지 않음)가 내부에 제공되는 실리콘 질화물의 스크랫치 보호부(34)로 덮는다. 기판(2) 및 에피택셜층(3)은 트랜지스터가 최종적으로 탑재되어 봉합되는 리드 프레임(lead frame)에 의해 직접 접촉될 수 있는 트랜지스터의 드레인 존을 함께 형성한다.
상기 실시예에서, 본 발명은 이산적 반도체 장치의 제조시 마다 사용되었다. 그러나, 본 발명에 따른 방법은 집적 회로의 제조에도 적합하다. 이것은 몇 개의 도면을 참조하여 다음의 실시예에서 예시된다. 반도체 장치에는 바이폴라 및 MOS 트랜지스터를 모두 포함하는 집적 회로가 제공된다. 도면에서는, 연속하는 각 제조 단계마다, 이 회로에서 좌측에는 종형(vertical) NPN 트랜지스터를 우측에는 PMOS 트랜지스터를 도시한다.
제조는 그 위에 n형 실리콘층이 에피택셜하게 성장하는 p형 기판을 갖는 실리콘 반도체 본체로 시작한다. 실리콘층이 성장되기 전에, 기판의 표면을 불순물로 국부적으로 도핑하여 비교적 강하게 도핑된 n형 표면 존을 형성한다. 제31도의 구조는 에피택셜 성장후, 비교적 강하게 도핑된 n+형 매립층(buried layer)(4)을 p형 기판(2)과 그 위에 있는 n형 에피택셜층(3) 사이의 경계에 위치시키는 경우에 얻어진다. 중간 삽입된 비교적 얇은 실리콘 산화물층(6)과 반도체 본체(3)상에 있는 실리콘 질화물의 상층(7)을 포함하는 산화 마스크(8)는 공지의 방법으로 에피택셜층(3)의 표면(5)에 제공된다. 채널 스톱퍼 존(channel stopper zone)(도시하지 않음)은 에피택셜층(3)의 마스크되지 않은 부분에 제공된다.
산화 마스크(8)가 에피택셜층(3)의 인접부가 산화되는 것을 방지하는 동안, 어셈블리를 산화 매체(oxidizing medium)에 장기간 노출시킨다. 제32도에 도시한 바와 같이, 이러한 에피택셜층(3)의 국부 산화(LOCOS)에 의해, 층(3)의 전체 두께에 걸쳐 확장하는 부분적으로 리세스된 산화물 패턴(9)이 형성된다. 이 산화물 패턴(9)은 최종 장치에서, 여러 가지 IC 부품 사이에 상호 절연을 제공한다.
이어서, 덜 중요한 주입 마스크 MI을 제공하고, 산화물 패턴(9)내에 비소 주입에 의해 콜렉터 콘택트 존(43)을 형성한다. 이를 위해, 약 1x1016㎝-2의 비교적 강한 선량을 사용한다.
제33도에 도시한 바와 같이, 반도체 본체(1)의 표면(5)을 완전히 세척한 후, 비교적 단기간 동안 노출된 실리콘을 산화시켜, 약 20㎚ 두께의 실리콘 산화물층(44)을 형성한다. 이 실리콘 산화물층(44)은 최종 장치에서 MOS 트랜지스터의 게이트 유전체를 형성한다.
포토레지스트 마스크 M2를 공지의 포토리소그래픽 기술에 의해 실리콘 산화물층(44)상에 제공하고, 이 마스크를 사용하여 반도체 본체(2, 3)의 노출된 표면 영역(11)을 p형으로 도핑함으로써, 바이폴라 트랜지스터의 베이스를 형성한다. 이를 위해, 이 경우에는 약 2x1013㎝-2의 선량 및 약 18keV의 주입 에너지로 붕소 이온의 주입을 행한다.
주입후, 동일한 마스크 M2에 의해 실리콘 산화물층(44)을 소스 영역(11)의 부분에서 에칭한 후, M2 마스크도 제거한다. 제34도에 도시한 바와 같이, 완전히 세척한 후, 다결정 또는 비결정 실리콘의 제1전도층(15)으로 표면을 덮는다.
실리콘층(15)은 약 1x1016㎝-2의 선량에서 인으로 비교적 강하게 n+형 도핑되어, 약 1000℃에서 확산 공정에 의해 표면 영역(11)에 형성되는 n형 표면 존(16)의 확산 소스로서 작용한다.
표면 존(16)의 형성 및 이에 수반되는 열처리를 실행한 후, 비로소 제35도에 도시한 바와 같이, 약 100㎚ 두께의 티타늄 실리사이드층(45) 및 약 200㎚ 두께의 실리콘 산화물의 절연층(17)으로 실리콘층(15)을 연속해서 덮는다. 실리사이드층(45)을 형성하기 위해서는 먼저 어셈블리를 티타늄층으로 덮은 후, 어셈블리를 약 450℃로, 가능하다면 차후에 750℃의 온도로 한다. 이 온도에서, 티타늄층은 제1 전도층(15)의 실리콘과 반응하여, 그 전체 두께에 걸쳐 티타늄 실리사이드로 변환된다. 따라서, 제1 전도층(15)에는 도핑된 실리콘에 비해 전도성이 좋은 티타늄 실리사이드의 상층이 제공된다. 실리콘 산화물층(17)은 이전에 형성된 티타늄 실리사이드층(45)과 반응하지 않도록, 약 300℃의 비교적 저온에서 SiH4및 N2O의 플라즈마로부터 침착된다. 여러 가지 다른 실리사이드와 마찬가지로, 티타늄 실리사이드는 비교적 고온, 즉 티타늄 실리사이드는 800℃ 이상의 온도에 강하지 않다. 이러한 고온에 층(45)을 노출시키는 것은 이 층의 스퀘어 저항(square resistance)에 바람직하지 않다.
제36도에 도시한 바와 같이, 에칭 마스크 M3을 실리콘 산화층(17)에 제공하고, 마스크 효과(masking effect)를 이용하여, 실리콘 산화물층(17), 제1 전도층(15, 45) 및 표면 존(16)을 전체 두께에 걸쳐 계속해서 에칭한다. 게이트 산화물층(44)은 PMOS 트랜지스터의 영역에서, 최종 에칭 공정에 대하여 밑에 있는 표면 영역(11)을 보호한다. 이 방법으로, 바이폴라 트랜지스터의 제1 전극(18) 뿐만 아니라, PMOS 트랜지스터의 게이트 전극(46)을 제1 전도층(15, 45)으로부터 형성한다. 바이폴라 트랜지스터의 제1 전극(18)은 에미터를 형성하는 표면 존(16)의 인접부(19)와 옴 접촉하여 최종 장치에서 에미터 전극으로서 작용한다.
형성된 전극(18, 46) 및 리세스 산화물 패턴(9)을 마스크로서 사용하여, 약 5x1013㎝-2의 선량 및 약 25keV의 주입 에너지로 붕소 주입을 실행한다. 이것에 의해, 바이폴라 트랜지스터의 영역에 비교적 얕은 베이스 접속 존(23)이 형성된다. 따라서, 전계 효과 트랜지스터의 영역에 소스 존(47) 및 드레인 존(48)의 비교적 얕고 약하게 도핑된 부분이 제공된다.
그 후, 제37도에 도시한 바와 같이, 전극(18, 46)에 각각 실리콘 산화물의 절연 에지부(25)를 제공한 후, 붕소, 적어도 붕소를 포함하는 이온의 주입을 실행한다. 이 경우에는 약 2x1016㎝-2의 다소 높은 선량을 사용하고, 주입 에너지는 약 17keV로 한다. 따라서, 비교적 강하게 도핑된 베이스 콘택트 존(27)이 바이폴라 트랜지스터의 영역에 형성되고, 전계 효과 트랜지스터에서, 소스 및 드레인 존(47, 48)이 비교적 강하게 도핑된 부분으로 각각 완료되고, 그 위에 전극이 제공된다. 콜렉터 콘택트 존(43)은 이들 p형 주입이 도핑 농도에 영향을 거의 미치지 않도록 강하게 n형 도핑된다.
이어서, 제38도에 도시한 바와 같이, 상부에 에칭 마스크 M4가 제공된 약 1㎛ 두께의 알루미늄의 제2 전도층(28)으로 전체 면을 덮는다. 에칭 마스크 M4로 마스크하여, 바이폴라 트랜지스터의 제2 전극(30)을 제39도에 도시한 바와 같이, 알루미늄층(28)으로부터 에칭하여, 베이스 접속으로서 작용하도록 한다. 더욱이, 상기한 에칭 공정에서, 바이폴라 트랜지스터의 콜렉터 전극(50) 및 전계 효과 트랜지스터의 소스 및 드레인 전극(51, 52)을 알루미늄층(28)으로부터 형성한다. 또한, 이 에칭 공정(도시하지 않음) 동안, 에미터 전극(18) 및 게이트 전극(46)으로부터 알루미늄층(28)을 국부적으로 제거한다. 마지막으로, 도핑되거나, 또는 도핑되지 않은 인 유리의 패시베이션층(33) 및 여러 전극(18, 30, 46, 50~52)을 위해 콘택트 윈도우가 제공된 실리콘 질화물의 스크랫치 보호부(34)로 어셈블리를 덮는다. 이 장치를 최종 탑재하고, 가능하다면 봉합한다.
비록, 본 발명을 상기 몇 가지 실시예를 참조하여 기술하였지만, 그러한 예에 한정되지 않으며, 당업자라면 본 발명의 범주내에서 여러 가지 변경이 가능하다. 따라서, 상기 전도형을 모두 반대 전도형으로 하고, 상술한 재료와는 다른 재료를 사용할 수도 있다.
본 발명에 의하면, 원칙적으로, 소정의 금속 및 금속 혼합물을 제1 전도층에 사용할 수 있으므로, 본 발명의 이용은 알루미늄, 실리콘 및/또는 티타늄 실리사이드에 한정되지 않는다. 마찬가지로, 제2 전도층에 알루미늄 이외의 다른 재료, 예를 들면, 금을 사용할 수도 있다.
또한, 다른 방법의 절연 또는 다른 재료로 제1 전극을 둘러쌀 수 있다. 따라서, 실리콘 산화물 대신에, 예를 들면, 실리콘 질화물을 절연체로서 대안적으로 사용할 수 있다. 더욱이, 제1 전극을, 예를 들면, 침착 대신 선택적인 산화를 통하여 대안적으로 절연할 수 있다. 전극이 알루미늄으로 이루어지면, 이를 위해, 예를 들면, 암모늄 펜타보레이트(ammonium pentaborate)(NH4B5O8)의 산화 환경을 사용하고, 그 환경에서 알루미늄은 노출된 실리콘보다 상당히 신속하게 산화된다.
일반적으로, 본 발명은 필요한 접속 도체에 사용되는 재료에 관한 양보(concession)가 전혀 필요없거나 또는 적어도 거의 필요없으며, 매우 콤팩트한 구조를 얻을 수 있는 반도체 장치의 제조 방법을 제공한다.

Claims (5)

  1. 전극 아래에 위치되고 반도체 본체의 표면에 인접하며 상기 전극 밖으로 측방향으로 실질적으로 연장되지 않는 반도체 존(semiconductor zone)을 포함하는 반도체 소자(semiconductor element)를 갖는 반도체 장치를 제조하는 방법- 상기 방법에서는 상기 반도체 본체의 표면상에 전극이 형성된 후, 상기 표면에 인접하지만 상기 전극으로 덮이지 않은 반도체 재료가 에칭 처리에 의해 제거됨으로써, 상기 전극 아래의 상기 반도체 존의 위치가 규정됨- 에 있어서, 상기 전극(18)이 형성되기 이전에, 도핑된 반도체 재료의 베이스층(12)이 상기 표면(5)상에 침착되고 상기 베이스층(12)으로부터 상기 반도체본체(1)내로 도펀트가 확산됨으로써, 상기 표면(5)에 인접한 표면 존(16)이 상기 전극(18) 아래에 형성될 상기 반도체 존(19)에 대해 요구되는 깊이 및 도핑으로 상기 반도체 본체(1)에 형성된 후, 금속을 포함하는 상층(13, 14)이 상기 도핑된 베이스층(12)상에 침착되고, 상기 전극(18)이 상기 베이스층(12) 및 상기 상층(13, 14)에 형성되며, 그 후 상기 전극(18)으로 덮이지 않은 상기 표면 존(16)의 부분이 상기 에칭 처리 동안 그 전체 두께에 걸쳐 에칭되는 반도체 장치 제조 방법.
  2. 제1항에 있어서, 상기 도핑된 다결정 실리콘의 베이스층(12)이 상기 표면(5)상에 침착되고, 금속을 포함하는 상층(13, 14)이 상기 베이스층에 침착되며, 상기 상층은 TiW의 장벽층(barrier layer)(13) 및 알루미늄층(14)으로 구성되는 반도체 장치 제조 방법.
  3. 제1항에 있어서, 상기 전극(18)은 상층(17)이 절연재(insulating material)의 층인 층들(12, 13, 14, 17)의 패키지에 형성되는 반도체 장치 제조 방법.
  4. 제3항에 있어서, 상기 전극은 상층(17)이 실리콘 산화물(silicon oxide)로 이루어진 층 패키지에 형성되는 반도체 장치 제조 방법.
  5. 제3항에 있어서, 상기 층들(12, 13, 14, 17)의 패키지에 전극(18)이 형성- 상기 표면 영역(surface region)(16)의 영역(area)에서의 상기 전극은 서로 2㎛ 미만의 간격을 두고 배치된 다수의 실질적으로 평행한 스트립 형상부(strip-shaped portion)(18A, 18B, 18C...)를 포함함- 된 후, 상기 스트립 형상부상에 절연재의 층이 침착되고, 이어서 상기 층이 상기 전극(18)의 상층으로부터 제거되고 상기 스트립 형상부의 측면상에 절연 에지부가 형성될 때까지 상기 절연재으 층이 이방성 에칭(anisotropic etching) 처리되는 반도체 장치 제조 방법.
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