KR100196484B1 - 얇은 희생층을 사용하여 수직형 퓨즈 디바이스 및 쇼트키다이오드를 제조하는 방법 - Google Patents
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Abstract
동일 기판내에 폴리실리콘 쇼트키 클램프형 트랜지스터 및 수직형 퓨즈 디바이스를 제조하는 개선된 방법이 개시 되어 있다. 그러한 방식으로 제조된 구조는 개선된 쇼트키 클램프형 트랜지스터 및 수직형 퓨즈 디바이스를 초래한다. 상기 개선된 쇼트키 트랜지스터는 이 트랜지스터의 베이스 및 콜렉터 사이에 실리사이드 교정 접점을 지니며, 상기 수직형 퓨즈는 알루미늄 접촉금속 및 폴리 실리콘 에미터 접점 사이에 직접적인 접점이 구비되어 있다.
Description
제1도는 본 발명의 한 실시예에 따른 수직형 퓨즈 및 쇼트키 클램프형 트랜지스터의 바람직한 실시예에 대한 단면도.
제2a도 내지 제2j도는 쇼트키 클램프형 트랜지스터 및 수직형 퓨즈가 동시에 한 반도체 다이(die) 에 상호 나란히 제조되는 공정 단계를 밟는 반도체 다이의 단면도.
[발명의 분야]
본 발명은 집적회로내에 쇼트키 트랜지스터 및 수직형 퓨즈를 제조하는 것에 관한 것이다. 더 상세히 기술하면, 본 발명은 모든 접점상에 제1메탈 실리사이드를 지니며 아울러 적어도 일부의 베이스 접점상에서 그 실리사이드 대신에 제2메탈 실리사이드를 지니는 쇼트키 클램프형 트랜지스터(Schottky clamped transistor : 이하 SCT라 한다) 에 관한 것이다. 또한, 본 발명은 다결정 실리콘(이하 폴리실리콘) 에미터 접점을 지니며 스위칭 속도를 개선시키고 에미터 및 베이스 사이에 존재하는 측벽 접합 캐패시터를 감소시키는 수직형 퓨즈를 제공한다.
[선행기술의 설명]
바이폴라 트랜지스터 집적 회로를 제조하기 위하여 현재 수많은 방법이 공지되어 있다. 또한, 산화물 분리 바이폴라 트랜지스터 집적 회로는, 예를 들면, 발명의 명칭이 Method of Fabricating Integrated Cirecuits with Oxidzed Isolation and the Resulting Structure이며 참고 사항으로 본 명세서에 특별히 합체된 Douglas Peltzer의 미합중국 특허 제3,648,125호에서 교습된 바와 같이 공지되어 있다.
상기에 기술된 이소플래너(isoplanar) 처리 기술에 부가해서, 단일 다이(dio)상에 바이폴라 트랜지스터 디바이스 및 CMOS 디바이스 모두를 제조하고 단일의 집적 회로내에 합체되는 것은 발명의 명칭이 Process for Making High Performance CMOS and Bipolar Integrated Devices On One Substrate with Reduced Cell Size 이며 참고사항으로 본 명세서에 특별히 합체된 1988년 8월 16일자 Vora의 미합중국 특허 제4,764,480호에 교습되었다. 상기 기술된 방법은 필요한 능동 영역에 접점을 형성하도록 상호 접속 매개체로서 폴리 실리콘을 사용한다.
선행기술의 전형적인 산화물 분리 방법에서는, N형 매몰층이 P-형 실리콘 기판내에 확산된다. 그러한 연후에, N-형 에피택셜층은 상기 기판의 상부표면 전반에 걸쳐 데포지트된다. 다음에는, 상기 에피택셜층 상부에, 질화 실리콘이 이산화 실리콘상에 존재하는 것이 전형적인 적합한 마스크가 형성되며, 상기 질화 실리콘 영역은 전계 산화물 영역이 상기 에피택셜층에 필요한 경우는 언제든지 제거된다. 이때, 상기 에피택셜층이 상기 질화물층에 존재하는 개구부분을 통해 산화되어 이러한 전계 산화물 영역이 한정된다. 움푹들어간 전계 산화물 영역이 필요한 경우, 산화 처리하기전에 실리콘 에칭이 이행된다.
종래의 바이폴라 제조 기술에서는, 에피택셜층을 P-형 도우펀트로 주입하여 바이폴라 디바이스의 베이스가 한정되게한 연후에, 두껍게 도우핑된 N-형 에미터가 상기 베이스 영역내에 확산된다. 트랜지스터가 필요한 경우에는 금속 접점을 에미터, 베이스 및 콜렉터에 형성시킨다. 상기 베이스 접점이 상기 에미터 접점으로 부터 이격 되어 있지만, 상기 콜렉터 접점이 매몰층과 같은 도전을 형태의 콜렉터 싱크 영역에 의존하므로, 예를 들면 발명의 명칭이 Method of Fabricating Integrated Circuits with Oxidized Isolation and the Resulting Structure이며 참고 사항으로 본 명세서에 특별히 합체된 Douglas Pettzer 의 미합중국 특허 제3,648,125호에 교습된 바와 같이 상기 에피택셜층의 표면으로 부터 상기 매몰층까지 확장한다.
상기에 기술된 이소플래너 처리 기술에 부가해서, 단일 다이상에 바이폴라 트랜지스터 디바이스 및 CMOS 디바이스 모두를 제조하고 단일 직접 회로내에 합체되는 것은 발명의 명칭이 Process for making High Performance CMOS and Bipolar Integrated Devices On One Substrate with Reduced Cell Size이며 참고 사항으로 본 명세서에 특별히 합체된 1988년 8월 16일자 Vora의 미합중국 특허 제4,764,480호에 교습되었다. 상기에 기술된 발명은 필요한 활성 영역에 접점을 형성하도록 상호 접속 매개체로서 폴리 실리콘을 사용한다.
선행기술의 전형적인 산화물 분리 방법에서는, N-형 매몰층이 P-형 실리콘 기판내에 확산된다. 그러한 연후에 N-형 에피택셜층은 상기 기판의 상부표면 전반에 걸쳐 데포지트된다. 다음에는, 상기 에피택셜층 상부에, 질화 실리콘이 이산화 실리콘상에 존재하는 것이 전형적인 적합한 마스크가 형성되며, 상기 질화 실리콘 영역을 전개 산화물 상기 에피택셜층에 필요한 경우에는 언제든지 제거된다. 이때, 상기 에피택셜층이 상기 질화물층에 존재하는개구부분을 통해 산화되어 그러한 전계 산화물 영역이 한정된다. 움푹 들어간 전계 산화물 영역이 필요한 경우, 산화 처리하기 전에 실리콘 에칭이 이행된다.
종래의 바이폴라 제조 기술에서는, 에피택셜층을 P-형 도우펀트로 주입하여 바이폴라 디바이스의 베이스가 한정되게한 연후에, 두껍게 도우핑된 N-형 에미터가 상기 베이스 영역내에 확장된다. 트랜지스터가 필요한 경우에는 금속 접점을 에미터, 베이스 및 콜렉터에 형성시킨다. 상기 베이스 접점이 상기 에미터 접점으로 부터 이격되어 있지만, 상기 콜렉터 접점이 매몰층과 같은 도전을 형태의 콜렉터 싱크 영역에 의존하므로, 상기 에피택셜층의 표면으로 부터 상기 매몰층 까지 확장한다. 퓨즈가 형성될 경우에는 상기 베이스 접점을 빼낸다. 쇼트키 클램프형 프랜지스터가 형성될 경우에는 상기 베이스 접점과 콜렉터 접점을 접속시키도록 금속을 사용한다.
기존의 용도로는 프로그램 가능한 판독 전용 메모리(PROM) 및 프로그램 가능한 어레이 논리(PAL) 디바이스에서와 아울러 다른 형태의 회로에서 퓨즈로서 바이폴라 트랜지스터 디바이스를 사용하였다. 수직형 퓨즈는, 집적 회로내에서의 소형 크기 및 높은 집적도에 기인하여 그러한 용도에서 통상 수평형 퓨즈로서 언급된다. 전형적인 선행기술의 수직형 퓨즈에 있어 퓨즈 동작은 바이폴라 트랜지스터의 에미터 및 콜렉터 사이에 충분히 높은 전류나 전압 펄스를 공급함으로써 활성화 되어 상기 퓨즈 디바이스가 부동 베이스 NPN 트랜지스터 0에서 콜렉터-베이스 다이오드 1로 변형된다. 바람직한 실시예의 메모리에서는 옴(ohm) 접촉은 트랜지스터에 의해 나타나는 비트를 0 저장요소로부터 1 저장요소로 변형시킨다.
어떤 선행 기술의 방법은 에미터 및 콜렉터 영역에 대한 폴리 실리콘 접점을 형성한다. 종래의 방법에서는, 상기 폴리 실리콘이 집적 회로의 여러 능동 영역을 접촉시키거나 상호 접속시키는 비교적 유연한 수단으로서 설정된다. 일반적으로는, 전체 다이상에 폴리실리콘이 형성되며, 영역은 본 기술에 공지된 바와같이 상기 실리콘 하부에 접점을 형성하거나 저항 요소를 형성하도록 선택적으로 도우핑된다.
상기 폴리실리콘 영역에 금속 접점을 제공함에 있어서, 고융점 금속이 전체 다이상에 데포지트되고 실리사이드가 형성된 영역에서 반응된다. 전형적으로는, 티타늄(Ti)이 사용됨으로써 TiSi2가 형성된다. 다른 고융점 금속이 플래티늄 실리사이드(Ptsi) 몰티브덴 실리사이드(Mosi) 및 탄탈 실리사이드(Tasi) 와 같은 실리사이드를 생성하는데 사용될 수 있다. 반응되지 않은 금속을 제거하고 금속 처리 공정이 개시되게 한다. 규칙적인 트랜지스터와 동일한 다이상에 수직형 퓨즈를 합체하는 경우에는, 이러한 금속처리 공정은 접촉 금속이 데포지트되기 전에 상기 트랜지스터의 실리사이드상에 티타늄 텅스텐(Tiw)의 장벽 금속층을, 수직형 퓨즈에서 접촉금속과 함께 생김에 따라 접촉 금속 원자를 트랜지스터의 폴리실리콘으로 확산하는 것을 방지한다. 트랜지스터 및 퓨즈를 모두 지니는 구조를 형성함에 있어 한가지 문제점은 상기 공정 단계를 최소화함에 있어 상기 장벽 금속층이 상기 퓨즈 상에는 데포지드 되지 않은 채 상기 트랜지스터 상에 상기 장벽 금속층을 형성하는 단계를 이행한다는 점이다.
수직형 퓨즈의 사용에 부흥하여, 여러 집적 회로는 쇼트키 클램프형 트랜지스터의 사용으로 부터 유리하게 된다. 이러한 트랜지스터는 제어된 베이스 전류에 바람직하다. 상기 쇼트키 클램프형 트랜지스터는 상기와 같이 바이폴라 퓨즈 디바이스를 만드는데 사용되는 동일한 여러 제조 단계를 사용한 바이폴라 트랜지스터이다. 그러나, 상기 쇼트키 클램프형 트랜지스터의 콜렉터 및 베이스 사이의 다이오드 접합에 필요한 금속 접점 스킴(Scheme)은 수직형 퓨즈를 제조하는 단계와 종종 양립할 수 있는 공정 단계를 필요로 한다. 예를 들면, Ptsi 가 상기 쇼트키 클램프형 트랜지스터에서 쇼트키 금속 접점으로서 사용되지만, 그러나 Ptsi는 접촉 저항을 증가시킴에 따라 어떤 퓨즈 디바이스에서는 바람직하지 않다는 것이 공지되어 있다. 더군다나, 쇼트키 디바이스 및 수직형 퓨즈가 동일 기판상에 제조되는 경우에는, Ptsi 가 상기 기판 표면상에 데포지트되기전에 접촉 영역 모두가 개설된다. Ptsi 는 상기 쇼트키 디바이스 용도로만 외도된 것이며 남아 있는 접점, 특히 상기 수직형 퓨즈상에 남아있는 접점으로부터 필요치 않은 Ptsi를 제거하기 위해 에칭법이 사용된다. 이러한 에칭은 정확히 조절하기가 어려우며, 이러한 이유로 해서, 의도되지 않은 과도 에칭은, 이러한 과도 에칭이 이행되는 경우, 상부 접촉된 NPN 트랜지스터와 아울러 상기 수직형 퓨즈 모두의 VEBO를 단락시키는 원인이 된다. 더욱이, 쇼트키 디바이스 및 수직형 퓨즈가 동일 기판상에 제조되는 경우, 상기 쇼트키 클램프형 트랜지스터가 알루미늄과 같은 상호 접속 금속으로 부터 보호 받아서 상기 퓨즈 디바이스에 필요한 동일 퓨즈 동작 형태로부터 상기 트랜지스터를 보호하여야 한다.
그러므로, 쇼트키 트랜지스터 및 수직형 퓨즈 디바이스를 제조하는 개선된 방법과 아울러 이로 부터 제조되는 개선된 디바이스가 필요하다.
[발명의 요약]
본 발명에 따르면, 폴리 실리콘의 쇼트키 클램프형 트랜지스터 및 수직형 퓨즈 디바이스를 동일한 반도체 구조 내에 바람직하게 제조하는 개선된 방법이 개시되어 있다. 그러한 방식으로 제조된 구조는 개선된 쇼트키 클램프형 트랜지스터 및 수직형 퓨즈 디바이스를 초래한다. 상기 개선된 쇼트키 트랜지스터는 제1도 전율 형태의 에미터 접점 영역 및 콜렉터 접점 영역, 그리고 제2도 전율 형태의 베이스 접점 영역을 지닌다. 상기 에미터 및 베이스 접점 영역은 이들 영역상에 제1의 고융점 금속 접점을 지닌 표면을 지닌다. 콜렉터 윈도우 표면은 상기 베이스 접점 영역의 일부분에 인접하여 상기 윈도우 표면 및 상기 인접한 베이스 접점 영역상에 제2의 고융점 접점을 포함한다. 장벽 금속은 상기 베이스 접점 영역 상의 제1고융점 금속 일부, 및 상기 베이스 접점 영역 및 콜렉터 윈도우 표면상의 제2고융점 금속 일부상에 놓여 있으므로 상기 에미터 접점 영역 하부에 바로 놓여 있는 에미터 영역에 알루미늄 접촉 금속이 이동 되는 것을 방지한다.
또한, 개선된 반도체구조는 개선된 수직형 퓨즈를 제공한다. 상기 수직형 퓨즈는 제1도 전율 형태의 에미터 접점 영역 및 콜렉터 접점 영역, 그리고 상기 에미터 접점 영역하부에 위치한 제2도 전율 형태의 베이스 영역을 지닌다. 상기 에미터 접점 영역은 제1 및 제2고융점 금속중 적어도 하나의 고융점 금속, 및 어떤 실시예에서는 상기 제1및 제2고융점 금속 모두에서 제거된 상부 표면을 포함한다. 한 실시예에서는, 상기 제1의 고융점 금속은 티타늄 실리사이드이고, 상기 제2의 고융점 금속은 플래티늄 실리사이드이며, 장벽 금속은 티타늄 텅스텐이다.
쇼트키 트랜지스터 및 수직형 퓨즈 디바이스를 지니는 반도체 구조를 제조함에 있어서, 상기 반도체 구조는 상기 트랜지스터에 대한 제1영역 및 상기 퓨즈에 대한 제2영역을 지니도록 한정된다. 각 디바이스의 콜렉터 영역, 에미터 영역 및 베이스 영역을 형성한 다음에는, 제1의 고융점 금속이 폴리 실리콘층의 선택된 영역상에서 반응 되어 제1의 반응된 고융점 금속층을 형성한다. 상기 반도체 구조 상부에 놓여 있는 필요한 영역은 상기 트랜지스터로 제한되며 적어도 베이스 영역의 일부, 에미터 영역의 일부 및 콜렉터 영역의 일부를 포함한다. 그후에는, 캡(Cap) 산화물이 형성되고 상기 캡 산화물내에는 접촉 바이어(Via)가 형성된다. 그러한 연후에는, 얇은 희생 산화물층이 상기 기판 표면상에 성장되고 상기 폴리 실리콘은 하부에 놓인 콜렉터 영역에 확장하여 쇼트키 윈도우를 형성하도록 에칭된다. 윈도우 영역은 트랜지스터 베이스 접점 다음에 있는 트랜지스터 콜렉터 윈도우 영역상에 개설된다. 다음에는, 상기 쇼트키 접점 윈도우내에, Ptsi 가 바람직한 제2메탈 실리사이드가 형성된다.
상기 퓨즈 에미터 접점상을 제외하고는, 제1접촉 금속층이 제1 및 제2 고융점 금속층의 선택된 영역상에 형성된다. 이러한 제1금속은 장벽층으로서 사용된다. 마지막으로, 상기 제1 및 제2고융점 금속층의 선택된 영역 및 퓨즈 콜렉터 영역의 표면적상에는 제2금속층이 제공된다. 이러한 제2금속은 여러 디바이스 영역에 대한 접촉 금속으로서 사용된다.
상기 퓨즈 디바이스에 있어서는, 이러한 장벽 금속도 에미터 접촉 영역상의 다음 금속 접점을 분리시키고, 선택적으로는 상기 퓨즈 디바이스의 콜렉터 접점 영역상의 다음 금속 접점을 분리시키는 것이 중요하다. 그러므로, 상기 제1의 고융점 금속이 계층화된 다음에는, 다음의 장벽 금속 단계 동안 상기 퓨즈 디바이스를 마스크하기 위하여 희생 산화물층이 성장된다. 상기 장벽 금속에 의하여 상기 금속 접점으로서 사용된 알루미늄이 상기 트랜지스터의 에미터 접점 영역에 이동하는 것을 방지하고, 그러하지 않을 경우에는 상기 알루미늄이 상기 트랜지스터에서 단락된다.
이러한 방식으로 제조된 디바이스는 보다 빠른 회로 동작을 허용하도록 보다 얇은 에피택셜층을 사용하며 실리콘 결정상의 용력을 감소시켜서 접합 누설을 적게하도록 보다 얇은 전계 산화물을 사용할 수 있다.
[바람직한 실시예에 대한 설명]
1. 총체적인 설명
제1도는 쇼트키 클램프 트랜지스터(10) 및 반도체 퓨즈 디바이스(12)에 대한 바람직한 실시예를 계략적으로 예시한 단면도이다. 트랜지스터(10) 및 디바이스(12)는 바람직한 실시예에서, 미리 결정된 저항율까지 붕소로 도우핑된 P도전율 형태의 실리콘 기판(14)을 포함한다.
상기 저항율값은 대략 30 내지 50 오옴-센티미터(Ω-㎝)의 범위에 있다. 콜렉터 및 콜렉터 접점사이의 낮은 저항율 경로로서 작용하는 매몰층(18)은 기판(14)내로 확장하며 최대 농도가 대략 1018내지 10191㎤의 범위에 있도록 비소로 도우핑된다. 단결정 실리콘으로 구성된 얇은 N-형 에피택셜층(22)은 기판(14) 및 매몰층(18)의 상부표면상에 놓여 있다. 에피택셜층(22)은 대략 1 의 두께를 지닌다.
채널 정지 주입 영역(20)은 전계 산화물 영역의 이산화 실리콘/실리콘 개면에서 채널반전을 방지한다. 완전히 움푹 패인 전계 산화물 영역(24)은 트랜지스터(10) 및 퓨즈 디바이스(12)를 분리시키는데 사용된다. 전계 산화물 영역(24)은 에피택셜 실리콘(22)에 속하는 아일랜드(25)를 에워싸므로써 능동 및/또는 수동 디바이스가 형성될 수 있는 전기적으로 분리된 포켓(Pocket) 을 제공한다. 제2전계 산화물(26)은 콜렉터 싱크 영역(28)을 각각의 디바이스 잔류 부분으로 부터 분리 시킨다. 콜렉터 싱크 영역(28)은 N-형 도우펀트로서 인을 사용할 경우 대략 1019내지 1020원자/㎤ 의 화학적 활성인 최대 도우펀트로 두껍게 도우핑 되어 콜렉터 싱크 접점(44)에서 매몰층(18)으로의 옴(ohm) 연속을 제공한다.
대략 5x1017내지 5x1018원자/㎤의 범위에 걸쳐있는 P-형 도우펀트의 화학적 활성인 최대 도우펀트 농도를 지니는 트랜지스터 베이스(30)가 제공되어, 폴리실리온-단결정 인터 페이스 보다 대략 0.25 낮은 길이로 베이스-콜렉터 접합을 형성한다. 베이스(32)는 대략 1017내지 1018원자/㎤의 범위에 존재하는 동일한 P-형 도우펀트의 화학적 활성인 평균 도우펀트 농도를 지니도록 상기 퓨즈내에 제공된다. 퓨즈 베이스(32)는 대략 0.2 의 두께를 지닌다.
진성 폴리실리콘층(40)은 에피택셜층(22)상에 형성된다. 선택 영역은 바람직한 화학적 활성인 도우펀트 농도로 주입된다. 퓨즈(12)는, N-형 도우펀트 원자, 전형적으로는 비소를 사용하는 경우 대략 1020원자/㎤의 화학적 활성인 도우펀트 농도를 지닌 폴리실리콘 에미터 접점(42B)을 지닌다. 퓨즈 에미터 접점(42B)은 퓨즈 베이스 영역(32)을 완전히 피복하여 이후의 외인성 베이스 주입 이행이 상기 퓨즈 디바이스를 변형시키는 것을 방지하도록 형성되는 것이 바람직하다. 트랜지스터(10)는 베이스 영역(30) 일부만을 피복하도록 제한된 에미터 접점(42A)를 지닌다. 마찬가지로 폴리 실리콘 콜렉터 싱크 접점(44)은 콜렉터 싱크 영역(28) 상부에 놓여 있도록 제공된다.
퓨즈(12)에 제공된 에미터(46A)는 폴리실리콘 접점(42A)하부에 형성되어 있으며 퓨즈 베이스(32) 상부에 놓여 있고, 에미터 접점(42A)으로 부터 N-형 도우펀트 원자를 확산시킴으로써 형성 된다. 트랜지스터(10)에 존재하는 에미터(46A)는 에미터 접점(42A)으로 부터 N-형 도우펀트 원자를 확산시킴으로써 폴리 실리콘접점(42A) 하부에 형성된다.
티타늄 실리사이드(Tisi2)를 형성하도록 티타늄과 같은 고융접 금속을 반응시킴으로써 형성되는 것이 바람직한 실리사이드층(51)은 폴리실리콘층(40)의 선택된 영역상에서 제공된다. 베이스 접점(48)에 인접한 콜렉터 윈도우 영역(50)은 이러한 실리사이드층(51)도 상기 콜렉터 윈도우 영역상에 형성되지 않도록 마스크 된다.
콜렉터 윈도우 영역(50) 및 트랜지스터 베이스 접점(48) 일부는 제2도의 고융점 금속이 상기 콜렉터 윈도우 영역(50) 및 상기 트랜지스터 베이스접점(48) 일부상에 데포지트될 수 있도록 개설된다. 플래티늄 실리사이드(Ptsi)와 같은 고융점 금속을 반응시킴으로써 형성되는 것이 바람직한 제2의 실리사이드층(52)은 트랜지스터(10)의 콜렉터 윈도우 영역(50)내에 제공된다.
Ptsi (52)는 데포지트되어 한 단부가 베이스 접점(48)의 상부 표면상에 있는 Tisi2와 접촉하도록 반응된다. Tisi(52)는 콜렉터 윈도우 영역(50)에 인접한 베이스 접점(48)의 측벽하부로 확장한다. Tisi 층(52)은 콜렉터 윈도우 영역(50) 및 베이스 접점(48)의 측벽에 이르기까지 이어져 있으며, 또한 상기 Tisi2층(52)상에서 층(51)이 접속되어 있다. 이러한 제2고융점 금속 위치는 쇼트키 클램프형 트랜지스터(10)의 베이스 및 콜렉터 사이에 존재하는 전압을 필요한 전압으로 클램프시키는 쇼트키 다이오드를 형성하거나, 또는 필요한 회로 특성에 따라 쇼트키 다이오드로서 작용하기 때문에 바람직하다.
장벽 금속 상호 접속 영역(54)은 예를 들면 대략 10% Ti 및 90% W로 이루어진 조성물을 지니는 티타늄 텅스텐(Tiw)으로 부터 형성되는 것이 바람직하다. 상기 영역(54)은 퓨즈 에미터 접점(42B)상의 영역을 제외하고는 Tisi2(51) 및 Tisi(52) 영역상에 제공된다. 상기 장벽 금속층은 수직형 퓨즈(12)의 퓨즈작용에 필요한 알루미늄이 상기 쇼트키 접점내로 확산되는 것을 방지하도록 제공된다.
알루미늄(Al), 실리콘(Si), 및 구리(Cu) 의 혼합물을 함유하는 것이 바람직한 제1의 접촉 금속층(60)은 산화물층(59)상에 형성된다. 상기 금속층(60)(제1금속은 중량당, Al은 대략 93.5% 내지 100%, 바람직하게는 95.1%이고 Si는 대략 0.5% 내지 1.5% 바람직하게는 0.9%이며 Cu는 0% 내지 5%, 바람직하게는 4%인 것과 같은 Al/Si/Cu의 상대량으로 이루어지는 것이 바람직하다. 상기 금속층(60)은 상기 트랜지스터 에미터 접점(42)(여기서 이러한 접점은 도시하지 않음), 콜렉터 접점(44)에 인접한 베이스 접점 및 콜렉터상에 Tiw(54)를 직접 접촉시킨다. 상기 금속층(60)은 상기 퓨즈 에미터 접점(42B) 상에 실리사이드층(51)을 직접접촉시킨다. 에미터 접촉 영역(42B) 상의 금속층(60)은 한 실시예에서 퓨즈 디바이스(12)의 비트라인에 대한 접속부분을 형성한다.
어떤 실시예에서는, Al/Si/Cu의 제2접촉 금속층(도시되지 않음)은 퓨즈 디바이스(12)의 워드라인에 대한 접점을 제공하도록 폴리실리콘 영역(44)에 연결된다. 산화물(도시되지 않음)은 트랜지스터(10) 및 퓨즈 디바이스(12)구조를 분리시키고 보호하기 위해 제공된다. 퓨즈 베이스(32)는 외부 접속을 지니지 않으며 바람직한 실시예의 비트 및 워드라인에 대하여 부동적이다.
공정순서
제2a도 내지 제2j도는 제1도에 예시된 바와같은 쇼트키 클램프형 트랜지스터 및 수직형 퓨즈를 형성하기 위하여 본 발명을 구체화하는 수직형 퓨즈 디바이스가 쇼트키 클램프형 트랜지스터(SCT)와 상호 나란히 제조되게 하되, 상기 디바이스 모두가 한 반도체 기판상에 형성되게 하는 공정단계를 밟는 반도체 다이의 단면도이다.
제2a도는 두개의 영역으로 분할된 다이(2)의 단면도이다. 제1영역은 SCT(10)를 형성하기 위해 미리 선택된 반면에 제2영역은 수직형 퓨즈 디바이스(12)를 형성하기 위해 미리 선택되었다. P기판(14)은 본기술에 통상의 지식을 지닌자에게 공지된 기술로 산화처리되었다. P기판(12)은 선택적으로 마스크되고 에칭된 다음에 다시 산화 처리 되어서 주입 보호 산화물(16)이 제공되고 트랜지스터 및 퓨즈의 매몰층이 한정되게 한다. 그러한 연후에는, N-형 도우편트를 주입하여 매몰층(18)이 형성되게 한다. 유사한 주입(도시되지 않음)은 P도우펀트를 사용하여 채널 정지 영역(20)을 형성한다.
이때, 상기 전계 주입물이 어닐(annedl)처리되고, 제2b도에 도시된 바와같이 감압(reduced pressure ; 이하 RP라 한다) 상태에서 인으로 도우핑된 에피택셜 실리콘층이 성장 되어 산화 처리된다. 상기 에피택셜층(22)은 대략 1015내지 1016원자/㎤의 화학적 활성인 도우펀트 농도를 지닌다.
제2c도는 분리 아일랜드가 형성되고 새의 머리(bird-head) 형태의 평탄화 공정 단계가 이행되어진 다이(2)의 단면도이다. 이러한 분리 아일랜드는 산화물/질화물 샌드위치 데포지션, 마스크 및 에칭 다음에 고압 산화처리(high pressure oxidation ; 이하 HI Pox라 한다) 절차에 의하여 형성된다. 직선으로 이루어진 영역은 산화물(24)에 의하여 형성되며 산화물(26)에 의하여 두개의 영역으로 분할된다.
제2d도는 싱크마스크(도시되지 않음)가 도포되고 싱크 주입 단계가 이행된 다음의 다이(2)에 대한 단면도이다. 상기 싱크 주입물을 어닐처리하여 싱크 영역(28)이 제공되게한 다음에, SCT(10)의 마스크되지 않은 진성 베이스 주입을 이행함과 아울러 퓨즈 디바이스(12)를 마스크(M)로 마스크 한다. 베이스 주입은 를 사용하여 베이스(30)가 대략 1017내지 1018원자/㎤ 바람직하게는 대략 1x1018원자/㎤의 화학적 활성인 도우펀트 농도를 지니는 SCT(10)를 제공한다. 전형적으로는, 상기 베이스 주입은 대략 40 내지 50Kev의 주입 에너지 및 2x1013내지 3x1013BF+2이온/㎤의 선량을 사용하여 이행되며 바람직하게는 대략 45Kev의 주입에너지 및 대략 3x1013/㎤ 의 선량을 사용하여 이행된다. 베이스 주입된 형성될 트랜지스터의 β값을, 예를들면 대략 80내지 120의 범위로 제공한다. 마스크(M)는 퓨즈 디바이스를 보호한다.
제2e도는 퓨즈 디바이스 및 SCT(10)의 싱크 영역 상부에 놓인 마스크를 지니는 다이(2)의 단면도이다. 분리된 베이스 주입은 필요한 경우에 SCT(10)의 베이스(30)와는 다른 파라메타 및 특성을 베이스(32)에 제공하도록 선택적으로 이행된다. 상기 분리된 퓨즈 베이스 주입단계는 BF+2를 사용할 경우 대략 50내지 100KeV의 주입에너지 및 1x1013이온/㎤의 선량 바람직하게는 대략 70KeV의 주입에너지 및 대략 2x1013이온/㎤의 선량을 사용하여 이행되는 것이 전형적이다.
제2f도는 다이(2)의 전체 표면상에 데포지트된 다 결정 실리콘( 폴리 실리콘) 층을 지니는 다이(2)의 단면도이다. 상기 폴리 실리콘은 대략 4000 내지 5000Å사이에 걸친 두께, 바람직하게는 4500Å의 두께를 지닌다. 폴리 실리콘층(40)은 P-형 및 N-형 불순물이 폴리 실리콘층(40) 내에 주입되는 얇은 캡 산화물을 지닌다. 폴리실리콘층(40)의 P+, P- 및 N+ 영역은 에미터, 베이스 및 콜렉터 접점, 그리고 필요에 따라서는 저항 요소(도시 되지 않음)와 같은 여러 요소가 쇼트키 클램프 트랜지스터(10) 및 퓨즈 디바이스(12) 용으로 형성되는 영역에 형성될 수 있도록 초대형의 마스크가 사용된다. 영역(41)은 P+ 또는 N+주입에 노출되지 않음에 따라서 진성으로 된다.
폴리실리콘층 (40)은 원주형 결정 입자 경계가 바람직하게는 대략 200Å의 평균 지름을 지니도록 형성된다. 폴리 실리콘의 결정 입자 경계 크기는 온도 및 도우핑 농도의 함수이라는 점을 인식해야 한다. 도전성 금속 원자의 마스크 도달이 생기는 것은 바로 이러한 결정 입자 경계에 의해서이다. 이러한 결정 입자 경계의 중요성은 본 발명의 범위에 미치지 않으며, 그에 대한 보다 상세한 설명은 발명의 명칭이 Polysilioon Vertical Fuse Device 로서 본 발명과 동일자 출원되어 동일한 양수인에게 양도되고 본 명세서에 적절히 합체되는 분할 특허 출원 제 호(대리인 서류 제8332-139-2호, 제8332-139-224호, 제8332-139-225호)에 기술되어 있다.
제2g도는 폴리 실리콘층(40)이 한정 되어 에칭된 다음의 다이(2)의 단면된다. N+폴리 실리콘 에미터 접점(42A, 42B) 및 폴리 실리콘 콜렉터 싱크 접점(44)이 형성되어 에미터(46A, 46B)의 접점 및 콜렉터 싱크 영역(28)을 각각 제공한다. 폴리실리콘 에미터 접점(42B)은 퓨즈 베이스 영역(32)을 완전히 오버랩(overlap) 하기에 충분한 수평 치수로 제공된다. 쇼트키 클램프 트랜지스터(10)는 P+베이스 접점(48)이 구비되어 있다. 그러한 연후에, 측벽 산화물은 제2g도에 도시된 바와같이 선택된 접점 상에 형성되는데, 이러한 설명은 본 명세서에 적절한 참고 사항으로 합체되는 계류중인 출원 제503, 498호에 개시되어 있다.
그 후, 외인성 베이스 주입이 이행된다. 상기 외인성 베이스 주입은 상기 트랜지스터의 에미터 접점 및 베이스 접점 사이의 베이스에서 두껍게 도우핑된 영역을 형성한다. 폴리 실리콘 퓨즈 에미터 접점(42B)은 외인성 베이스 주입을 이행하고 그 다음으로 캡 산화처리를 이행하는 동안 베이스(32)의 파레메타를 변경시키지 않게 한다.
이때, 다이(2)는 콜렉터 윈도우 영역(50), 선택적으로는 퓨즈 에미터(42B) (이와 아울러 선택된 레지스터(도시되지 않음)를 보호하도록 도포된 실리사이드 차폐 마스크(53)를 지닌 다음, 최종적으로 어닐/산화처리 단계가 이행된다. 이러한 단계는 도우펀트를 폴리 실리콘 접점 영역으로 부터 하부에 놓인 에피택셜층(22)내에 몰아 넣는다. 이는 퓨즈 디바이스(12)의 에미터(46B) 및 SCT(10)의 에미터(46A)를 만들어내는 효과를 지닌다. 상기 어닐 단계가 이루어지면, 실리 사이드 차폐 마스크를 형성한 다음에, 고융점 금속, 바람직하게는 티타늄(Ti)이 다이(2)상에 데포지트 되게 한다. 가능한 다른 고융점 금속은 플래티늄, 몰리브덴 및 탄탈이다. 상기 티타늄을 데포지트한 다음에는 제1실리사이드 반응이 일어나게 하는데, 이 경우에는 티타늄이 폴리실리콘층(40)과 접촉하는 영역에 Tisi(21)가 형성된다. 과잉의 티타늄을 벗겨낸 다음에는, 폴리실리콘 접점의 측벽 산화물을 제외한 폴리실리콘 접점, 및 상기 실리사이드 차폐 산화물이 남아 있는 영역상에 Tisi2(51)를 만들어 내도록 제2실리사이드 반응이 일어난다. 어떤 실시예에서는, 상기 제1실리사이드가 제2g도 등의 공정 순서에 도시된 바와같이 퓨즈 에미터로 부터 차폐 되어 있지만, 제1도에 도시된 바 있는 제1실리사이드는 상기 에미터 상에 포함되어 있다. 또한, 바람직한 실시예에서는 실리 사이드가 SCT접촉 윈도우상에서 차폐 된다.
TiSi2(51)는 트랜지스터 베이스 접점(48)의 상부 표면을 피복하여 에미터 접점(42A)에 인접한 한 측벽 아래에서 확장하여 에미터 접점(42A)의 측벽 베이스에서 종단 한다. 또한 TiSi2(51)는 에미터 접점(42A)의 상부 표면을 피복한다. 이때, 상기 TiSi2는 상기 에미터 접점(42A)의 다른 측벽 베이스로 부터 베이스 접점(48)의 제2부분까지 확장하고 상기 베이스 접점의 측벽(49) 및 상부 표면 모두를 피복한 다음 산화물 분리 영역(26) 상에서 종단한다. 또한, 트랜지스터 및 퓨즈 콜렉터 접점(44)은 이들 상부 표면상에 TiSi2(51)를 포함한다.
제2h도는 화학적 증착(CVD) 법으로 산화물(59)을 데포지트한 연후에 평탄화 처리하여 재에칭/CVD 접촉 마스크/ 에칭 단계가 이행되어진 다이(2)의 단면도이다. 저온 산화물(low temperature oxide ; 이하 LTO라 한다)(61)로 부터 만들어진 얇은 희생 산화물층이 바람직하게는 600내지 1000Å 사이의 두께를 지니고서 다이(2) 표면상에 성장된다.
그후에는, 제2도에 도시된 바와같이 쇼트키 마스크 및 에칭 단계가 이행되는데, 이 경우에는 쇼트키 윈도우(60)를 개설하기 위하여 산화물 및 폴리 실리콘이 에칭된다. 이 다음에는, 제2고융점 금속, 바람직하게는 플래티늄(Pt)이 다이(2)상에 데포지트된다. 상기 플래티늄을 데포지트한 다음에는 제1실리콘층(40) 및 에피택셜층(30)과 접촉하는 영역에, 그리고 이러한 경우에는 폴리 실리콘 베이스 접점의 측벽 및 콜렉터 접점의 상부 표면을 포함하는 쇼트키 윈도우(50)와 접촉하는 영역에 Ptsi가 형성된다. 과잉의 플래티늄을 벗겨낸 다음에는 제2실리사이드 반응(즉, 제2가열단계)이 일어난다. 단지 쇼트키 클램프 트랜지스터(10) 만이 콜렉터 윈도우 영역(50) 내에 플래티늄 실리사이드 접점을 지닌다. Ptsi층 (52)은 콜렉터 윈도우 영역(50)의 수평 표면을 피복하며 각각의 측벽상에서 Tisi2(51)와 접촉할때까지 인접한 측벽 모두에 이르도록 확장한다. Ptsi층(52)은 콜렉터 윈도우 영역(50)상에 부가 되어 트랜지스터(10)의 베이스 및 콜렉터 사이의 교정 접촉을 형성한다. Ptsi층(52)은 개선된 클램핑 동작을 위해 Tisi2(51)와 접촉한다.
그후에는 LTO(61)의 에칭 단계가 이행되어 상기 접촉 윈도우를 다시 개설한다. 장벽 금속(54)은 다이(2)의 전체 표면상에 데포지트된다. 장벽금속(54)은 티타늄 텅스텐(Tiw)을 포함하는 것이 전형적이다. 장벽 금속 접점이 제거 공정 단계 이후에도 남아 있을 수 있도록 선택된 영역이 마스크 된다. 이러한 경우에는 노출된 수직형 퓨즈 에미터 접점(42B)의 표면으로 부터 장벽 금속이 제거된다. 트랜지스터(10) 상에서는, 장벽 금속 접점(54)은 콜렉터 윈도우 영역(50) 및 베이스 접점(48) 상에서 접점을 형성하므로 Ptsi(52), 산화물(59) 및 Tisi2(51)와 접촉하게 된다. 장벽 금속 접점(54)은 콜렉터 접점(44) 상에서 접점을 형성하므로 산화물(59) 및 Tisi2(51)와 접촉하게 된다.
장벽 금속은 알루미늄의 이동을 차폐하므로 퓨즈 에미터로 부터 제거되며, 다음의 접촉 단계 동안 제공되고 퓨즈 디바이스(2)를 단락시키기 위해 필요하다. 과잉의 Tiw는 표준 건식 에칭 공정 단계에 의해 제거된다. 폴리 실리콘 에미터 접점(42B), 선택적으로는 퓨즈(12)의 콜렉터 접점(44)은 Tiw 가 없이 남게 된다. 발명의 명칭이 Potysilicon Schottky Clamped Transistor and Vertical Fuse Devices로 본 발명과 동일자 출원되어 본명세서에 참고 목적으로 사용되는 미합중국 특허 출원제 호(대리인 서류 제8332-249호)에는 어떠한 금속도 필요치 않은 퓨즈 에미터를 보호하는 방법이 개시되어 있다.
제2j도는 금속 접점을 형성하기 위해 데포지트되고 마스크 되며 에칭된 접촉 금속(60)을 지니는 다이(2)의 단면도이다. 상기 데포지트된 접촉금속(60)은 알루미늄, 실리콘 및 구리의 혼합물이다. 접촉 금속(60)은 에미터(46B) 상에 있는 폴리실리콘 에미터 접점(42B) 상에 바로 데포지트 된다. 장벽 금속 접점(54)의 작은 부분은 접촉 금속(60)의 주변에지 및 산화물(59) 사이에 남아있을 수 있다. 접촉금속(60)은 퓨즈 에미터 접점(42B)의 폴리 실리콘(또는 남아 있다면 제1실리사이드)과 바로 접촉한다. 다른 능동 영역에 접속하기 위하여는, 장벽 금속(54)(Tiw)은 상기 접촉 금속을 폴리실리콘층(40)으로 부터 분리시킨다. 마지막으로, 유전체 CVD 산화물(도시되지 않음)이 형성된 다음에 마스크되고 에칭되어, 다이(2)상에 형성된 SCT(10) 및 퓨즈 디바이스(12)에 부가적인 금속 접촉층(도시되지 않음)을 형성한다.
전반적으로 0, 8x1.6 평방 마이크론의 최소 에미터 면적을 지니는 쇼트키 클램프형 트랜지스터에 대한 디바이스 특성은 전류 이득=90, BVceo=7볼트 B eco=2.5볼트 및 Ft=14 GHZ이다. 1.6x1.6 평방 마이크론의 면적을 지니는 수직형 퓨즈에 대한 디바이스 특성은 BVceo 8볼트, BVeco 73볼트 및 프로그래밍 전력=대략 200밀리와트이며 사후에 프로그램된 퓨즈가 150 오옴이하의 직렬 저항 및 1나노암페아의 누설 전류를 나타낸다.
지금까지 본 발명은 특수한 실시예를 참조하여 기술 되었다. 다른 실시예는 본 기술에 통상의 지식을 지닌자에게는 자명할 것이다. 그러므로, 첨부된 특허 청구의 범위를 제외하고서 본 발명을 제한하고자 의도된 것은 아니다.
Claims (1)
- 콜렉터 영역, 에미터 영역 및 상기 콜렉터 영역 및 에미터 영역사이에 있는 베이스 영역을 부가적으로 포함하는 쇼트키 트랜지스터를 지니는 반도체 구조를 한 기판상에 제조하는 방법에 있어서, a) 제1의 반응된 고융점 금속층을 형성하기 위해 적어도 상기 트랜지스터 베이스 영역의 접점, 상기 트랜지스터 에미터 영역의 접점, 및 상기 트랜지스터 콜렉터 영역의 접점의 일부를 부가적으로 포함하는 접촉 폴리실리콘층의 선택된 영역상에서 제1고융점 금속층을 반응시키는 단계. b) 접촉 산화물층을 형성하고 상기 접촉 산화물층에 접촉 바이어를 에칭하는 단계. c) 상기 제1 및 제2영역상에 얇은 희생 산화물층을 성장시키는 단계. d) 상기 접촉 폴리실리콘층을 통해 상기 트랜지스터 콜렉터 영역에 접촉 윈도우를 형성하는 단계, 및 e) 상기 베이스 및 상기 콜렉터 사이에 옴 접촉을 형성하는 제2고융점 금속 실리사이드 접점을 상기 콜렉터 윈도우 및 상기 베이스 폴리 실리콘 접점상에 형성하기 위해 제2고융점 금속을 데포지트하여 이를 반응시키는 단계를 포함하는 상기 방법.
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