JPS60254823A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS60254823A JPS60254823A JP59112491A JP11249184A JPS60254823A JP S60254823 A JPS60254823 A JP S60254823A JP 59112491 A JP59112491 A JP 59112491A JP 11249184 A JP11249184 A JP 11249184A JP S60254823 A JPS60254823 A JP S60254823A
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- JP
- Japan
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- transistor
- base
- output
- emitter
- collector
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- Pending
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00307—Modifications for increasing the reliability for protection in bipolar transistor circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体集積回路装置に関し、特にその高電位
電源を低下した時の出力耐圧を向上した半導体集積回路
装置に関するものである。
電源を低下した時の出力耐圧を向上した半導体集積回路
装置に関するものである。
従来、この種の装置における出力回路として第1図に示
すものがある。図において、1は出力端子、2は出力が
“L”の時、電流をシンクするショットキクランプドn
pn)ランジスタ(以下SBD、npnTrと記す)、
3は出力が”H”の時、電流をソースするダーリントン
回路の前段を構成するS B D n p n T r
、4は前記ダーリントン回路の後段を構成するnpnト
ランジスタ(以下np n T rと記す)、5は内部
信号を受ける5BDnpnTrs 6は5BDnpnT
r2(7)ベース電荷放電用のS B D n p n
T r、7はショア)キバリアダイオード(以下SB
Dと記す)、8はnpnTr4のベース電荷を放電する
抵抗器、9,10.l’l、12.13は抵抗器、14
は高電位電源、15は低電位電源である。
すものがある。図において、1は出力端子、2は出力が
“L”の時、電流をシンクするショットキクランプドn
pn)ランジスタ(以下SBD、npnTrと記す)、
3は出力が”H”の時、電流をソースするダーリントン
回路の前段を構成するS B D n p n T r
、4は前記ダーリントン回路の後段を構成するnpnト
ランジスタ(以下np n T rと記す)、5は内部
信号を受ける5BDnpnTrs 6は5BDnpnT
r2(7)ベース電荷放電用のS B D n p n
T r、7はショア)キバリアダイオード(以下SB
Dと記す)、8はnpnTr4のベース電荷を放電する
抵抗器、9,10.l’l、12.13は抵抗器、14
は高電位電源、15は低電位電源である。
次に出力耐圧及び消費電流について説明する。
出力電圧が“H″のとき、その出力耐圧はnpnT r
4のBVECR(エミッタに電圧を印加し、コレクタ
を基準電圧にし、ベースと基準電圧間を抵抗器で接続し
たときのn p n ’l” r 4の耐性)で決まっ
ており、これは抵抗器8の値に依存する。また出力が“
H”の時、消費電流の一部は抵抗器8を経由して、低電
位電源15に流入し、これも抵抗器8の値に依存する。
4のBVECR(エミッタに電圧を印加し、コレクタ
を基準電圧にし、ベースと基準電圧間を抵抗器で接続し
たときのn p n ’l” r 4の耐性)で決まっ
ており、これは抵抗器8の値に依存する。また出力が“
H”の時、消費電流の一部は抵抗器8を経由して、低電
位電源15に流入し、これも抵抗器8の値に依存する。
従来の半導体集積回路装置は以上のように構成されてお
り、出力電圧が“H”の時の出力耐圧を向上するために
は、抵抗器8の値を小さくすればよいが、そうすると消
費電流が増加する欠点があった。
り、出力電圧が“H”の時の出力耐圧を向上するために
は、抵抗器8の値を小さくすればよいが、そうすると消
費電流が増加する欠点があった。
〔発明の概要〕
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、出力電圧が“H”の時の出力耐圧
を向上するために、ダーリントン回路の後段を構成する
npnTrを5BDnl)nTrに変更し、又消費電流
を減少するために、上記npnTrのベース電荷放電用
の抵抗器を取り除くとともに、上記変更したS B D
n p n 7 rのベースとエミッタ間に抵抗器と
SBDを直列に接続することにより、消費電流を増加す
ることなく、出力耐圧を向上できる半導体集積回路装置
を提供することを目的としている。
めになされたもので、出力電圧が“H”の時の出力耐圧
を向上するために、ダーリントン回路の後段を構成する
npnTrを5BDnl)nTrに変更し、又消費電流
を減少するために、上記npnTrのベース電荷放電用
の抵抗器を取り除くとともに、上記変更したS B D
n p n 7 rのベースとエミッタ間に抵抗器と
SBDを直列に接続することにより、消費電流を増加す
ることなく、出力耐圧を向上できる半導体集積回路装置
を提供することを目的としている。
以下、本発明の実施例を図について説明する。
第2図は本発明の一実施例による半導体集積回路装置を
示す。図において、第1図と同一符号は同図と同一部分
を示し、16は前記np n T r 4のベース電荷
放電用の抵抗器、17は出力電圧が“H”の時の出力耐
圧向上用のSBD、18はnpnTr4の耐圧向上用の
SBDである。なお抵抗器16は配線抵抗等地の抵抗要
素を利用してもよい。ここで第3図Ta)はSBDの記
号、同図(blは5BDnpnTrの記号を示す。
示す。図において、第1図と同一符号は同図と同一部分
を示し、16は前記np n T r 4のベース電荷
放電用の抵抗器、17は出力電圧が“H”の時の出力耐
圧向上用のSBD、18はnpnTr4の耐圧向上用の
SBDである。なお抵抗器16は配線抵抗等地の抵抗要
素を利用してもよい。ここで第3図Ta)はSBDの記
号、同図(blは5BDnpnTrの記号を示す。
なお以上のような構成において、5BDnpnTr5,
5BDnpnTr2,5BDnpnTr3及びnpnT
r4が各々請求の範囲に記載した第1〜第4のトランジ
スタとなっており、又5BD17及び5BD18が各々
請求の範囲に記載した第1.第2のシミットキバリアダ
イオードとなっている。
5BDnpnTr2,5BDnpnTr3及びnpnT
r4が各々請求の範囲に記載した第1〜第4のトランジ
スタとなっており、又5BD17及び5BD18が各々
請求の範囲に記載した第1.第2のシミットキバリアダ
イオードとなっている。
次に作用効果について説明する。本装置では、出力電圧
が“H”の時、npnTr4のベース電荷放電用抵抗器
8を通して低電位電源15に流れ込んでいた電流を零に
するため、抵抗器8を取り除き、n p n T r
4のベース電荷を5BDnpnTr2を経由して低電位
電源15に流し込むようにn p n ’p r 4の
ベースとエミッタ間に5BDI7を接続した。しかしな
がら、上記回路構成にすると、出力電圧が“H”の時の
出力耐圧はnpnTrのBVECO(エミッタに電圧を
印加し、コレクタを基準電圧にし、ベースを開放したと
きのnpn’prの耐性)で決まり、これは上述のBV
ECRより低くなり、出力耐圧が低下することを意味す
る。本発明において重要なことはnpnTr4のベース
とコレクツ間に5BD1Bを接続し、5BDnpn’p
rを構成することにより、npnTr4の耐圧を向上し
た点にある。
が“H”の時、npnTr4のベース電荷放電用抵抗器
8を通して低電位電源15に流れ込んでいた電流を零に
するため、抵抗器8を取り除き、n p n T r
4のベース電荷を5BDnpnTr2を経由して低電位
電源15に流し込むようにn p n ’p r 4の
ベースとエミッタ間に5BDI7を接続した。しかしな
がら、上記回路構成にすると、出力電圧が“H”の時の
出力耐圧はnpnTrのBVECO(エミッタに電圧を
印加し、コレクタを基準電圧にし、ベースを開放したと
きのnpn’prの耐性)で決まり、これは上述のBV
ECRより低くなり、出力耐圧が低下することを意味す
る。本発明において重要なことはnpnTr4のベース
とコレクツ間に5BD1Bを接続し、5BDnpn’p
rを構成することにより、npnTr4の耐圧を向上し
た点にある。
以上のような本実施例の装置では、ダーリントン回路の
後段を構成するnl)nTrを5BDnpnTrにした
ので、出力電圧がH′″の時の出力耐性を向上できる。
後段を構成するnl)nTrを5BDnpnTrにした
ので、出力電圧がH′″の時の出力耐性を向上できる。
また上記n p n T rのベース電荷放電用抵抗器
を取り除き、−上記npnTrのベース・エミッタ間に
抵抗器とSBDとを直列に接続するようにしたので、消
費電流を減少できる。
を取り除き、−上記npnTrのベース・エミッタ間に
抵抗器とSBDとを直列に接続するようにしたので、消
費電流を減少できる。
〔発明の効果〕
以上のように、この発明によれば、ダーリントン回路の
後段を構成するnl)nTrを5BDnpnTrに変更
し、父上記n pn T rのベース電荷放電用の抵抗
器を取り除くとともに、上記変更したS B D n
p n T rのベースとエミッタ間に抵抗器とSBD
を直列に接続するようにしたので、消費電流を増加させ
ることなく、出力電圧が“H”の時の出力耐圧を向上で
きる効果がある。
後段を構成するnl)nTrを5BDnpnTrに変更
し、父上記n pn T rのベース電荷放電用の抵抗
器を取り除くとともに、上記変更したS B D n
p n T rのベースとエミッタ間に抵抗器とSBD
を直列に接続するようにしたので、消費電流を増加させ
ることなく、出力電圧が“H”の時の出力耐圧を向上で
きる効果がある。
第1図は従来の半導体集積回路装置における出力回路の
回路図、第2図は本発明の一実施例による半導体集積回
路装置における出力回路の回路図、第3図は第1図、第
2図において使用した特殊記号を説明するための図であ
る。 図中、1は出力端子、5,2.3は5BDnpnTr(
第1.第2.第3のトランジスタ)、4はnpnTr
(第4のトランジスタ)、17.18はSBD (第1
.第2のショットキバリアダイオード)、14は高電位
電源、15は低電位電源。 なお図中同一符号は同−又は相当部分を示す。 代理人 大 岩 増 雄 第1図
回路図、第2図は本発明の一実施例による半導体集積回
路装置における出力回路の回路図、第3図は第1図、第
2図において使用した特殊記号を説明するための図であ
る。 図中、1は出力端子、5,2.3は5BDnpnTr(
第1.第2.第3のトランジスタ)、4はnpnTr
(第4のトランジスタ)、17.18はSBD (第1
.第2のショットキバリアダイオード)、14は高電位
電源、15は低電位電源。 なお図中同一符号は同−又は相当部分を示す。 代理人 大 岩 増 雄 第1図
Claims (1)
- (1)ベースを信号ラインに、コレクタを高電位電源に
接続した第1のトランジスタと、ベースを上記第1のト
ランジスタのエミッタに、エミッタを低電位電源に、コ
レクタを出力端子に接続した第2のトランジスタと、ベ
ースを上記第1のトランジスタのコレクタに、コレクタ
を高電位電源に接続した第3のトランジスタと、ベース
を上記第3のトランジスタのエミッタに、コレクタを上
記第3のトランジスタのコレクタに、エミッタを上記第
2のトランジスタのコレクタに接続した第4のトランジ
スタと、アノードを上記第4のトランジスタのベースに
、カソードを上記第4のトランジスタのエミッタに接続
した第1のショットキバリアダイオードと、アノードを
上記第4のトランジスタのベースに、カソードを上記第
4のトランジスタのコレクタに接続した第2のショット
キバリアダイオードとを備えたことを特徴とする半導体
集積回路装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59112491A JPS60254823A (ja) | 1984-05-30 | 1984-05-30 | 半導体集積回路装置 |
KR1019850002596A KR900005231B1 (ko) | 1984-05-30 | 1985-04-17 | 반도체 집적회로장치 |
US06/738,718 US4705968A (en) | 1984-05-30 | 1985-05-29 | Semiconductor integrated circuit device with high breakdown voltage level |
DE19853519413 DE3519413A1 (de) | 1984-05-30 | 1985-05-30 | Halbleiter-integrierte schaltungsvorrichtung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59112491A JPS60254823A (ja) | 1984-05-30 | 1984-05-30 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60254823A true JPS60254823A (ja) | 1985-12-16 |
Family
ID=14587971
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59112491A Pending JPS60254823A (ja) | 1984-05-30 | 1984-05-30 | 半導体集積回路装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4705968A (ja) |
JP (1) | JPS60254823A (ja) |
KR (1) | KR900005231B1 (ja) |
DE (1) | DE3519413A1 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5159213A (en) * | 1990-06-07 | 1992-10-27 | North American Philips Corporation | Logic gate circuit with limited transient bounce in potential of the internal voltage supply lines |
US5059555A (en) * | 1990-08-20 | 1991-10-22 | National Semiconductor Corporation | Method to fabricate vertical fuse devices and Schottky diodes using thin sacrificial layer |
US5144404A (en) * | 1990-08-22 | 1992-09-01 | National Semiconductor Corporation | Polysilicon Schottky clamped transistor and vertical fuse devices |
US5212102A (en) * | 1990-08-22 | 1993-05-18 | National Semiconductor Corporation | Method of making polysilicon Schottky clamped transistor and vertical fuse devices |
DE4133764C1 (ja) * | 1991-10-11 | 1993-02-18 | Texas Instruments Deutschland Gmbh, 8050 Freising, De |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58117731A (ja) * | 1981-12-30 | 1983-07-13 | ウエスタ−ン・エレクトリツク・カムパニ−・インコ−ポレ−テツド | トライステ−ト論理回路 |
JPS5951625A (ja) * | 1982-09-17 | 1984-03-26 | Hitachi Ltd | 温度補償回路 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3790817A (en) * | 1972-02-14 | 1974-02-05 | Nat Semiconductor Corp | Schottky clamped ttl circuit |
US3867644A (en) * | 1974-01-07 | 1975-02-18 | Signetics Corp | High speed low power schottky integrated logic gate circuit with current boost |
US4400635A (en) * | 1981-01-21 | 1983-08-23 | Rca Corporation | Wide temperature range switching circuit |
US4413194A (en) * | 1981-07-10 | 1983-11-01 | Motorola, Inc. | TTL Output circuit having means for preventing output voltage excursions induced by negative current reflections |
US4581550A (en) * | 1984-03-06 | 1986-04-08 | Fairchild Camera & Instrument Corporation | TTL tristate device with reduced output capacitance |
-
1984
- 1984-05-30 JP JP59112491A patent/JPS60254823A/ja active Pending
-
1985
- 1985-04-17 KR KR1019850002596A patent/KR900005231B1/ko not_active IP Right Cessation
- 1985-05-29 US US06/738,718 patent/US4705968A/en not_active Expired - Fee Related
- 1985-05-30 DE DE19853519413 patent/DE3519413A1/de active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58117731A (ja) * | 1981-12-30 | 1983-07-13 | ウエスタ−ン・エレクトリツク・カムパニ−・インコ−ポレ−テツド | トライステ−ト論理回路 |
JPS5951625A (ja) * | 1982-09-17 | 1984-03-26 | Hitachi Ltd | 温度補償回路 |
Also Published As
Publication number | Publication date |
---|---|
US4705968A (en) | 1987-11-10 |
DE3519413A1 (de) | 1985-12-05 |
DE3519413C2 (ja) | 1988-06-16 |
KR850008050A (ko) | 1985-12-11 |
KR900005231B1 (ko) | 1990-07-21 |
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