JPS6110315A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6110315A JPS6110315A JP59133680A JP13368084A JPS6110315A JP S6110315 A JPS6110315 A JP S6110315A JP 59133680 A JP59133680 A JP 59133680A JP 13368084 A JP13368084 A JP 13368084A JP S6110315 A JPS6110315 A JP S6110315A
- Authority
- JP
- Japan
- Prior art keywords
- output
- transistor
- circuit
- npn transistor
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、インバータ回路を構成する半導体集積回路
装置に関し、特に該回路装置におけるＴＴＬ系の出力ア
ンダーシュートによるスイッチング速度の遅延の改良に
関するものである。
装置に関し、特に該回路装置におけるＴＴＬ系の出力ア
ンダーシュートによるスイッチング速度の遅延の改良に
関するものである。
（従来技術〕
従来のこの種のインバータ回路の回路構成例としては、
第１図の様なものがあった。図において、１．１３はシ
ョットキバリアダイオード（以下、ＳＢＤと称す）、４
，１２，５．１１は第２図に示す様なｎｐｎ トランジ
スタ２０のベース・コレクタ間を５ＢＤ３０でクランプ
した第１．第２゜第４．第５のＳＢＤクランプトランジ
スタ、７は第３のｎｐｎトランジスタである。２，３，
６゜８．９．１０は抵抗であり、各トランジスタの消費
電力とスイッチング速度との兼合いによって、抵抗値は
適当に選ばれる。
第１図の様なものがあった。図において、１．１３はシ
ョットキバリアダイオード（以下、ＳＢＤと称す）、４
，１２，５．１１は第２図に示す様なｎｐｎ トランジ
スタ２０のベース・コレクタ間を５ＢＤ３０でクランプ
した第１．第２゜第４．第５のＳＢＤクランプトランジ
スタ、７は第３のｎｐｎトランジスタである。２，３，
６゜８．９．１０は抵抗であり、各トランジスタの消費
電力とスイッチング速度との兼合いによって、抵抗値は
適当に選ばれる。
そして第１のｎｐｎ トランジスタ４のエミッタは第２
のｎｐｎトランジスタ１２のベースと接続され、該第２
のｎｐｎ トランジスタ１２のコレクタは第３のｎｐｎ
トランジスタフのエミッタに接続され、該第３のｎｐ
ｎトランジスタフのベースは第４のｎｐｎ トランジス
タ５のエミッタと接続され、該第４のｎｐｎ トランジ
スタ５のベースは上記第１のｎｐｎ トランジスタ４の
コレクタに接続されている。上記のうちトランジスタ５
，７はいわゆるダーリントン接続の構成を有し、大きな
出力電流供給能力があるものである。
のｎｐｎトランジスタ１２のベースと接続され、該第２
のｎｐｎ トランジスタ１２のコレクタは第３のｎｐｎ
トランジスタフのエミッタに接続され、該第３のｎｐ
ｎトランジスタフのベースは第４のｎｐｎ トランジス
タ５のエミッタと接続され、該第４のｎｐｎ トランジ
スタ５のベースは上記第１のｎｐｎ トランジスタ４の
コレクタに接続されている。上記のうちトランジスタ５
，７はいわゆるダーリントン接続の構成を有し、大きな
出力電流供給能力があるものである。
ここでトランジスタ及びＳＢＤのサイズは、出力電流２
回路電流などを考慮して決められている。
回路電流などを考慮して決められている。
次に動作について説明する。
すべてのｎｐｎ トランジスタ（以下Ｔｒとも記す）の
ベース・エミッタ間順方向電圧ＶＢＥが０．７Ｖ。
ベース・エミッタ間順方向電圧ＶＢＥが０．７Ｖ。
すべてのＳＢＤの順方向電圧Ｖ ＳＢＤが０．４５Ｖと
すると、第１図の回路のスレッショルド電圧ＶＴＲはＶ
ＴＲ＝ （Ｔｒ （４１のＶＢＥ） ＋ （Ｔｒ （
１２）のＶＢＥ）−（ＳＢＩ］１１のＶＳＢＤ ） ＝ ２ Ｘｏ、７−０．４５＝０．９５ｖで表わされる
。
すると、第１図の回路のスレッショルド電圧ＶＴＲはＶ
ＴＲ＝ （Ｔｒ （４１のＶＢＥ） ＋ （Ｔｒ （
１２）のＶＢＥ）−（ＳＢＩ］１１のＶＳＢＤ ） ＝ ２ Ｘｏ、７−０．４５＝０．９５ｖで表わされる
。
この回路では０．９５Ｖ以上の電圧が入力に印加される
と、ＳＢＤクランプトランジスタ４．１２はオン状態と
なり、出力は“Ｌ′となる。また、入力電圧が０．９５
Ｖ以下になると、抵抗２を流れる電流はＳＢＤ １に流
れ、ＳＢＤクランプトランジスタ４のベース電流は零と
なり、ＳＢＤクランプトランジスタ１２はオフ状態とな
り、ダーリントン接続のトランジスタ５，７はオンして
出力電流を流し、出力は急速に“Ｈ″となる。
と、ＳＢＤクランプトランジスタ４．１２はオン状態と
なり、出力は“Ｌ′となる。また、入力電圧が０．９５
Ｖ以下になると、抵抗２を流れる電流はＳＢＤ １に流
れ、ＳＢＤクランプトランジスタ４のベース電流は零と
なり、ＳＢＤクランプトランジスタ１２はオフ状態とな
り、ダーリントン接続のトランジスタ５，７はオンして
出力電流を流し、出力は急速に“Ｈ″となる。
この回路ではある入力条件で出力を０．１ｖ以下にする
と、ＳＢＤクランプトランジスタ４がオンで。
と、ＳＢＤクランプトランジスタ４がオンで。
ＳＢＤクランプトランジスタ１２がオフの状態、つまり
第３図の破線のパスで電流が流れる状態が存在する。
第３図の破線のパスで電流が流れる状態が存在する。
この状態が成立する端子条件は入力電圧をＶｌ、出力電
圧をＶｏとすると、 Ｖｏ≦ｖ■＋ＶＳＢＤ −ＶＳＢＤ −ＶＢＥ−Ｖｌ
−０，７Ｖとなる。ここでＶｌはＴＴＬ系の規格値から
考えて、Ｖｌ ≦０．８νであるので、たとえばＶｌ
−０，８νとすると、 ＶＯ≦０．１ｖ で、この状態になる。
圧をＶｏとすると、 Ｖｏ≦ｖ■＋ＶＳＢＤ −ＶＳＢＤ −ＶＢＥ−Ｖｌ
−０，７Ｖとなる。ここでＶｌはＴＴＬ系の規格値から
考えて、Ｖｌ ≦０．８νであるので、たとえばＶｌ
−０，８νとすると、 ＶＯ≦０．１ｖ で、この状態になる。
実際、この回路の出力に入力インピーダンスが高いＭＯ
３形ＩＣ等を接続し、出力波形をアンダーシュートさせ
た時、この条件を満足する場合がある。
３形ＩＣ等を接続し、出力波形をアンダーシュートさせ
た時、この条件を満足する場合がある。
この条件の時の第３図での各接点Ａ、Ｂ、Ｃの電位をそ
れぞれ■＾、ＶＢ 、ＶＣとすると、■＾−１，２５Ｖ ＶＢ −０，５５Ｖ ＶＣ＝０．８ｖ であり、接点Ｃと出力間の電圧をＶｃｏとすればＶｃｏ
≧０．７ｖ となり、Ｖｃｏが０．７ｖから１．１５Ｖの間の時、ダ
ーリントントランジスタ５，７はオフ状態になっている
。
れぞれ■＾、ＶＢ 、ＶＣとすると、■＾−１，２５Ｖ ＶＢ −０，５５Ｖ ＶＣ＝０．８ｖ であり、接点Ｃと出力間の電圧をＶｃｏとすればＶｃｏ
≧０．７ｖ となり、Ｖｃｏが０．７ｖから１．１５Ｖの間の時、ダ
ーリントントランジスタ５，７はオフ状態になっている
。
したがって、この従来の回路では、出力を“Ｌ。
から“Ｈ”に変化させる場合、出力がアンダーシュート
し、上述の第３図で示す破線のバスで電流が流れる状態
になると、通常の動作では出力が“Ｈ”になるのを速め
るダーリントン接続のトランジスタ５，７がオフ状態に
なっているため、通常の場合に比較してスイッチング速
度が１．５〜２倍と遅くなる欠点があった。
し、上述の第３図で示す破線のバスで電流が流れる状態
になると、通常の動作では出力が“Ｈ”になるのを速め
るダーリントン接続のトランジスタ５，７がオフ状態に
なっているため、通常の場合に比較してスイッチング速
度が１．５〜２倍と遅くなる欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、上記構成のインバータ回路におい
て、第１のｎｐｎトランジスタのコレクタと第４のｎｐ
ｎトランジスタのベースとの間にダイオード又は抵抗等
の電圧降下用素子を接続して出力がアンダーシュートを
起こしてもダーリントントランジスタがオン状態になる
ようにすることにより、スイッチング速度の遅延をなく
するようにした半導体集積回路装置を提供することを目
的としている。
めになされたもので、上記構成のインバータ回路におい
て、第１のｎｐｎトランジスタのコレクタと第４のｎｐ
ｎトランジスタのベースとの間にダイオード又は抵抗等
の電圧降下用素子を接続して出力がアンダーシュートを
起こしてもダーリントントランジスタがオン状態になる
ようにすることにより、スイッチング速度の遅延をなく
するようにした半導体集積回路装置を提供することを目
的としている。
以下、この発明の一実施例を図について説明する。
第４図は本発明の一実施例によるインバータ回路を構成
する半導体集積回路装置を示し、図において第１図と同
一符号は同一のものを示す。そして本実施例回路は従来
の回路構成の第１のＳＢＤトランジスタ４のコレクタと
第４のＳＢＤトランジスタ５のベースとの間に電圧降下
用素子としての５ＢＤ１４が入った構成になっている。
する半導体集積回路装置を示し、図において第１図と同
一符号は同一のものを示す。そして本実施例回路は従来
の回路構成の第１のＳＢＤトランジスタ４のコレクタと
第４のＳＢＤトランジスタ５のベースとの間に電圧降下
用素子としての５ＢＤ１４が入った構成になっている。
次に本装置の動作について説明する。
通常の出力アンダーシュートのない場合の動作は従来の
ものと同様であり、 Ｖ Ｔｌｌ ＝ ０．９５Ｖ である、ここで本装置では５ＢＤ１４を入れているため
、抵抗３の値は従来の抵抗３より低い値をとる必要があ
る。
ものと同様であり、 Ｖ Ｔｌｌ ＝ ０．９５Ｖ である、ここで本装置では５ＢＤ１４を入れているため
、抵抗３の値は従来の抵抗３より低い値をとる必要があ
る。
次に、Ｖｌ ＝０．８Ｖの時の出力負電圧アンダーシュ
ートが起き、第３図の破線の電流バスが存在する場合は
、第４図に示す各接点Ａ、Ｂ、Ｄ、Ｅの電位ＶＡ、ＶＢ
、Ｖｌ）、ＶＥは、 ＶＡ ＝１．２５Ｖ 、 ＶＢ ＝０．５５ＶＶＤ
＝０．８Ｖ 、 ＶＥ ＝１．２５Ｖとなる。したが
ってこの場合接点Ｅと出力間の電位差はダーリントント
ランジスタ５をオン状態とし、これにより該トランジス
タ５のエミッタ電流が抵抗６を通して出力を充電して出
力の電位は上昇し、その結果第３図の破線の電流バスは
急速Ｃなくなる。
ートが起き、第３図の破線の電流バスが存在する場合は
、第４図に示す各接点Ａ、Ｂ、Ｄ、Ｅの電位ＶＡ、ＶＢ
、Ｖｌ）、ＶＥは、 ＶＡ ＝１．２５Ｖ 、 ＶＢ ＝０．５５ＶＶＤ
＝０．８Ｖ 、 ＶＥ ＝１．２５Ｖとなる。したが
ってこの場合接点Ｅと出力間の電位差はダーリントント
ランジスタ５をオン状態とし、これにより該トランジス
タ５のエミッタ電流が抵抗６を通して出力を充電して出
力の電位は上昇し、その結果第３図の破線の電流バスは
急速Ｃなくなる。
このような本実施例装置では、従来回路にＳＢＤ素子を
１つ追加し該従来回路の抵抗の抵抗値を若干変更するだ
けで、出力がアンダーシュートを起こしてもダーリント
ントランジスタがオン状態になるようにして、出力アン
ダーシュートによるスイッチング速度の遅延をなくする
ことができる。
１つ追加し該従来回路の抵抗の抵抗値を若干変更するだ
けで、出力がアンダーシュートを起こしてもダーリント
ントランジスタがオン状態になるようにして、出力アン
ダーシュートによるスイッチング速度の遅延をなくする
ことができる。
しかも本回路を集積回路で構成する場合、第４図の５Ｂ
Ｄ１４はＳＢＤクランプトランジスタ４のコレクタの代
りに形成すればよいので、面積は増加することなく、従
来回路の特性はそのまま保持できる。
Ｄ１４はＳＢＤクランプトランジスタ４のコレクタの代
りに形成すればよいので、面積は増加することなく、従
来回路の特性はそのまま保持できる。
なお、上記実施例では第４図の第４のトランジスタ５の
ベースと第１のトランジスタ４のコレクタとの間に電圧
降下を生せしめるための電圧降下用素子として５ＢＤ１
４を用いたものを示したが、これは勿論ＳＢＤより順方
向電圧の高いｐｎ接合ダイオードまたは適当な値の抵抗
を用いてもよく、同様の効果を奏する。
ベースと第１のトランジスタ４のコレクタとの間に電圧
降下を生せしめるための電圧降下用素子として５ＢＤ１
４を用いたものを示したが、これは勿論ＳＢＤより順方
向電圧の高いｐｎ接合ダイオードまたは適当な値の抵抗
を用いてもよく、同様の効果を奏する。
以上詳述したように、この発明によれば、インバータ回
路を構成する半導体集積回路装置において、従来回路に
対しダイオード又は抵抗等の電圧降下用素子を一つ追加
することにより、従来の判性をそのまま保持しながら、
出力アンダーシュートによるスイッチング速度の遅延を
改善できる効果がある。
路を構成する半導体集積回路装置において、従来回路に
対しダイオード又は抵抗等の電圧降下用素子を一つ追加
することにより、従来の判性をそのまま保持しながら、
出力アンダーシュートによるスイッチング速度の遅延を
改善できる効果がある。
【図面の簡単な説明】
第１図は従来例によるＴＴＬ形のインバータ回路の回路
図、第２図はＳＢＤクランプトランジスタの記号とトラ
ンジスタオン時の電位を示す図、第３図は従来の回路で
の出力アンダーシュート時の電流バスを示す図、第４図
はこの発明の一実施例によるインバータ回路を構成する
半導体集積回路装置の回路図である。 １．１３・・・ＳＢＤ、２，３，６，８．９．１０・・
・抵抗、４． １２．５・・・第１．第２．第４のｎｐ
ｎＳＢＤクランプトランジスタ、７・・・第３のｎｐｎ
トランジスタ、１４・・・ＳＢＤ （電圧降下用素子）
なお図中同一符号は同−又は相当部分を示す。 第１ｖＡ λ 第２図
図、第２図はＳＢＤクランプトランジスタの記号とトラ
ンジスタオン時の電位を示す図、第３図は従来の回路で
の出力アンダーシュート時の電流バスを示す図、第４図
はこの発明の一実施例によるインバータ回路を構成する
半導体集積回路装置の回路図である。 １．１３・・・ＳＢＤ、２，３，６，８．９．１０・・
・抵抗、４． １２．５・・・第１．第２．第４のｎｐ
ｎＳＢＤクランプトランジスタ、７・・・第３のｎｐｎ
トランジスタ、１４・・・ＳＢＤ （電圧降下用素子）
なお図中同一符号は同−又は相当部分を示す。 第１ｖＡ λ 第２図
Claims (1)
- （１）第１、第２、第３、第４のｎｐｎトランジスタ及
び電圧降下用素子を備え、第１のｎｐｎトランジスタの
ベースには入力信号が印加され、該第１のｎｐｎトラン
ジスタのエミッタは第２のｎｐｎトランジスタのベース
と接続され、該第２のｎｐｎトランジスタのコレクタは
第３のｎｐｎトランジスタのエミッタに接続されるとと
もにここから出力信号が取出され、該第３のｎｐｎトラ
ンジスタのベースは第４のｎｐｎトランジスタのエミッ
タと接続され、該第４のｎｐｎトランジスタのベースは
上記電圧降下用素子を介して第１のｎｐｎトランジスタ
のコレクタに接続されていることを特徴とする半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59133680A JPS6110315A (ja) | 1984-06-26 | 1984-06-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59133680A JPS6110315A (ja) | 1984-06-26 | 1984-06-26 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6110315A true JPS6110315A (ja) | 1986-01-17 |
Family
ID=15110366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59133680A Pending JPS6110315A (ja) | 1984-06-26 | 1984-06-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6110315A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4973862A (en) * | 1989-03-07 | 1990-11-27 | National Semiconductor Corporation | High speed sense amplifier |
| US5039892A (en) * | 1990-06-07 | 1991-08-13 | National Semiconductor Corporation | High speed data/tri-state sense circuit |
-
1984
- 1984-06-26 JP JP59133680A patent/JPS6110315A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4973862A (en) * | 1989-03-07 | 1990-11-27 | National Semiconductor Corporation | High speed sense amplifier |
| US5039892A (en) * | 1990-06-07 | 1991-08-13 | National Semiconductor Corporation | High speed data/tri-state sense circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4694202A (en) | Bi-MOS buffer circuit | |
| US4449063A (en) | Logic circuit with improved switching | |
| EP0134731A1 (en) | Complementary logic integrated circuit | |
| JPH0328850B2 (ja) | ||
| US4507575A (en) | NAND Logic gate circuit having improved response time | |
| JPH0633715Y2 (ja) | トランジスタ−トランジスタ論理回路 | |
| JPS6110315A (ja) | 半導体集積回路装置 | |
| EP0041363A1 (en) | Schmitt trigger circuit with a hysteresis characteristic | |
| US4837458A (en) | Flip-flop circuit | |
| US4562364A (en) | TTL Circuit in which transient current is prevented from flowing therethrough | |
| US4740719A (en) | Semiconductor integrated circuit device | |
| KR0165986B1 (ko) | BiCMOS 논리 회로 | |
| US4584490A (en) | Input circuit for providing discharge path to enhance operation of switching transistor circuits | |
| US4705968A (en) | Semiconductor integrated circuit device with high breakdown voltage level | |
| EP0080254A2 (en) | Transistor-transistor logic circuit | |
| JPS6281120A (ja) | 半導体装置 | |
| EP0226722B1 (en) | Switching circuit having high speed/power ratio | |
| JPS62206924A (ja) | 半導体集積回路装置 | |
| JP2544157B2 (ja) | 半導体集積回路装置 | |
| JP3068355B2 (ja) | インバータ回路 | |
| JPH01218110A (ja) | Ｅｃｌ−ｔｔｌレベル変換回路 | |
| JPS6271329A (ja) | 半導体集積回路 | |
| JPS6059771B2 (ja) | 電子回路 | |
| JPS59205825A (ja) | 電流切換型論理回路 | |
| JPH025057B2 (ja) |