JPH0633715Y2 - トランジスタ−トランジスタ論理回路 - Google Patents

トランジスタ−トランジスタ論理回路

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JPH0633715Y2
JPH0633715Y2 JP1992004898U JP489892U JPH0633715Y2 JP H0633715 Y2 JPH0633715 Y2 JP H0633715Y2 JP 1992004898 U JP1992004898 U JP 1992004898U JP 489892 U JP489892 U JP 489892U JP H0633715 Y2 JPH0633715 Y2 JP H0633715Y2
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voltage
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    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
    • H03K19/088—Transistor-transistor logic

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Description

【考案の詳細な説明】
【０００１】
【産業上の利用分野】本考案は、第１電流源と，入力信
号を受けるエミッタ、前記の第１電流源に結合したベー
スおよびコレクタを有する第１バイポーラトランジスタ
と、第２電流源と、制御電圧にするエミッタ、前記の第
１バイポーラトランジスタのコレクタに結合したベース
および前記の第２電流源に結合したコレクタを有する同
じ極性の第２バイポーラトランジスタとを具え、入力信
号が第１電圧上昇／降下方向において第１しきい値電圧
に達した際に第２バイポーラトランジスタがターン・オ
ンするようにしたヒステリシス特性を呈するトランジス
タ- トランジスタ論理回路に関するものである。
【０００２】
【従来の技術】このようなトランジスタ・トランジスタ
論理（ＴＴＬ）回路は“Philips Signetics Data Handb
ook ”，1975, TTL Logic （第24頁) に記載されてい
る。このようなＴＴＬ回路は一般的なＮＡＮＤ論理回路
から成っており、そのうちの入力／反転部の通常の回路
構成を図１に示す。このＴＴＬ論理回路部においては、
Ｎ個の論理入力電圧信号 VX1 , VX2 ,--- および VXNが
マルチエミッタＮＰＮトランジスタQ1のＮ個のエミッタ
にそれぞれ与えられ、このトランジスタQ1のコレクタは
分相用のＮＰＮトランジスタQ2のベースに接続されてい
る。トランジスタQ2のエミッタは制御電圧 VE にあり、
そのコレクタは論理電圧信号 VY を生じる。トランジス
タQ1のベースは、電源電圧 VCCの点に接続された抵抗R1
より成る電流源に接続されている。トランジスタQ2のコ
レクタは、電源電圧 VCCの点に接続された抵抗R2より成
る他の電流源に接続されている。
【０００３】図１のＴＴＬ回路部の基本的な反転作動
は、入力電圧 VX1〜 VXNの１つを除いた他のすべてが公
称の高電圧値 V1 （この高電圧値を以後通常論理値
“１”で示す）にあるものとすることにより理解しう
る。例えば電圧 VX2〜 VXNの各々が高電圧値 V1 にある
ものとする。従って、トランジスタQ1の関連の(N-1) 個
のエミッタが開放し、実質的に存在していないのと同じ
であり、トランジスタQ1は電圧VX1によって制御される
単一のエミッタのトランジスタとして作用する。
【０００４】次に、まず最初電圧 VX1が公称の低電圧値
V0 （この低電圧値を以後通常論理値“０”で示す）に
あり、この低電圧値はトランジスタQ1がターン・オン
（完全に導通）するのに充分低いものとする。電流源R1
からの電流はトランジスタQ1のベースに流れ込み、電圧
VX1により制御されたそのエミッタを経て流れ出る。ト
ランジスタQ1のベース- エミッタ間電圧は1VBEである
（ここに VBEはベース- エミッタ接合が丁度順方向にバ
イアスされた際にＮＰＮトランジスタに対する標準のベ
ース- エミッタ電圧である）。トランジスタQ1のコレク
タには殆んど電流が流れない。その理由は、トランジス
タQ2がトランジスタQ1に対する電流源として作用しない
為である。それにもかかわらず、トランジスタQ1は飽和
する。トランジスタQ1のコレクタ- エミッタ電圧は０ボ
ルト付近の VSAT1である。トランジスタQ2はターン・オ
フ（非導通）となる。そのベース- エミッタ電圧は1VBE
よりも小さい。電圧 VY は VCC付近の“１”レベルにあ
る。
【０００５】今、電圧 VX1が上昇し、トランジスタQ1に
対するベースおよびコレクタ電圧を上昇せしめ、 VSAT1
のコレクタ- エミッタ電圧でこのトランジスタの導通を
維持せしめるものとする。電圧 VE も通常上昇する。ト
ランジスタQ2のベース電圧もこのトランジスタのベース
- エミッタ電圧が1VBEに達するまで同様に上昇する。ト
ランジスタQ2のベース- エミッタ電圧が1VBEに達するこ
の点で、トランジスタQ1のベース- コレクタ接合は導通
的な順方向バイアス状態となり、電流源R1からトランジ
スタQ2のベースに電流を流し、このトランジスタQ2をタ
ーン・オンさせこのトランジスタQ2を飽和させる。電圧
VE は上限 VEMに達し、通常トランジスタQ2がオン状態
にある間この上限にある。トランジスタQ1はそのベース
- エミッタ電圧が1VBEよりも低い値に降下するとターン
・オフする。従って、トランジスタQ2がターン・オンす
る電圧 VX1のしきい値 VTRは VEM + VBE- VSAT1であ
る。トランジスタQ2は飽和している為、そのコレクタ-
エミッタ電圧は０ボルトに近い VSAT2となる。電圧 VY
は VEM + VSTA2で“０”レベルに降下する。電圧 VX1は
V1まで上昇し続ける。
【０００６】電圧 VX1がV0まで降下する際には上述した
のとほぼ反対の作動が行なわれる。電圧 VX1が VEM + V
BE - VSAT1まで降下すると、トランジスタQ2がターン・
オフし、トランジスタQ1がターン・オンする。従って、
トランジスタQ2がターン・オフするしきい値電圧 VTFは
VTRに等しい。電圧 VY は“１”レベルに戻る。従っ
て、高レベルの降下入力の雑音余裕度 V1- VTFは高レベ
ルの上昇入力の雑音余裕度 V1- VTRに等しい。同様に、
低レベル入力の雑音余裕度 VTF- V0および VTR-V0も互
いに等しい。
【０００７】上述した回路の場合、入力電圧 VX1がゆっ
くり変化している際にこの電圧 VX1における雑音により
時々回路状態を２度以上切換えてしまうおそれがあると
いう欠点がある。例えば、電圧 VX1がゆっくり上昇して
いる際の雑音によりトランジスタQ2をターン・オンさ
せ、ターン・オフさせ、再びターン・オンさせるおそれ
がある。この欠点は、切換え点で回路中にヒステリシス
特性を導入し、電圧 VTRが電圧 VX1における代表的な雑
音量以上に電圧 VTFを越えるようにすることにより殆ん
ど除去することができる。このようなヒステリシス特性
によれば更に入力雑音余裕度を改善することができる。
その理由は、この場合高レベルの降下入力の雑音余裕度
が高レベルの上昇入力の雑音余裕度を越え、低レベル入
力の雑音余裕度に対してはこの逆が成り立つ為である。
電圧 VX1がV1にある場合、電圧 VX1が偶発的に VTRより
も低い値に瞬間的に降下してもこの電圧 Vx1が VTFより
も低い値に降下しない限りトランジスタQ2をオフ状態に
切換えない。同様に、電圧 VX1がV0から VTFに瞬間的に
増大しても、この電圧 VX1が VTRよりも高い値に上昇し
ない限り回路状態を切換えない。要するに、図１に示す
ＴＴＬ回路部中にこのようなヒステリシス特性を導入す
ることにより追加の雑音余裕度が得られる。
【０００８】B. T. Murphy氏等はヒステリシス特性を有
するこのようなＴＴＬ回路を、“ Transistor- Transis
tor Logic with High Packig Density and Optimum Per
formance at High Inverse Gain ”,1968 ISSCC Digest
of Technical Papers , 15Ｆｅｂ． １９６８， ｐ
ｐ． ３８−３９に記載している。この回路において
は、ヒステリシス特性を得る為にトランジスタQ2に追加
のエミッタが形成されている。この追加のエミッタは、
トランジスタQ1のベースおよびコレクタ間に接続された
抵抗分圧器に接続されている。この回路は容易に構成し
うるも、エミッタ対エミッタ利得を調整するに当っての
製造上の困難性が生じる。
【０００９】図１の基本的なＴＴＬ回路部のスイッチン
グ速度は、適当なクランピング回路を用いてトランジス
タQ2が飽和しないようにすることにより改善することが
できる。このようにクランピングを行なうＴＴＬ回路は
特開昭５４−１３４５４８号明細書に記載されている。
この回路においては、トランジスタQ1のベース- エミッ
タ接合に対し対向する構成で配置したショットキーダイ
オードをトランジスタQ1のベースとトランジスタQ2のコ
レクタとの間に接続し、トランジスタQ2が完全に飽和し
ないようにしている。しかしこの回路は、追加の雑音余
裕度を生じるヒステリシス特性を有していない。
【００１０】ヒステリシス手段を有するＴＴＬ回路自体
は実公昭４７−２８４２１号公報に記載されており既知
であることに注意すべきである。このヒステリシス手段
は、第１電流源と第２トランジスタのコレクタとの間で
単一の電流方向で電流を供給するダイオードを有してい
る。しかし、このＴＴＬ回路における第１および第２ト
ランジスタは互いに逆の極性となっている。これらの第
１および第２トランジスタが互いに同じ極性であるもの
とすると、このＴＴＬ回路は満足に動作しない。その理
由は、この場合、第１トランジスタがターン・オフした
際に第２トランジスタがターン・オンしなくなってしま
う為である。第１トランジスタがターン・オンした際に
第２トランジスタをターン・オンさせることはこのＴＴ
Ｌ回路を正しく動作させる上で必要なことである。
【００１１】
【考案が解決しようとする課題】本考案の目的は、第１
バイボーラトランジスタと、これと同じ極性の第２バイ
ボーラトランジスタとを有し、雑音に対する保護を行な
うヒステリシス特性を呈するＴＴＬ回路を提供せんとす
るにある。このＴＴＬ回路は第１および第２トランジス
タとして構成した一対の同じ極性のバイボーラトランジ
スタを有している。第１トランジスタのエミッタには入
力信号が与えられ、この第１トランジスタのベースは電
子回路中の第１電流源に結合されている。第１トランジ
スタのコレクタは第２トランジスタのベースに結合さ
れ、第２トランジスタのエミッタには制御電圧が加えら
れ、第２トランジスタのコレクタは電子回路中の第２電
流源に結合されている。第２トランジスタは、入力信号
が１つの電圧上昇／降下方向において第１しきい値電圧
に達するとターン・オンする。
【００１２】
【課題を解決するための手段】本考案は、第１電流源
と、入力信号を受けるエミッタ、前記の第１電流源に結
合したベースおよびコレクタを有する第１バイポーラト
ランジスタと、第２電流源と、制御電圧にするエミッ
タ、前記の第１バイポーラトランジスタのコレクタに結
合したベースおよび前記の第２電流源に結合したコレク
タを有する同じ極性の第２バイポーラトランジスタとを
具え、入力信号が第１電圧上昇／降下方向において第１
しきい値電圧に達した際に第２バイポーラトランジスタ
がターン・オンするようにしたヒステリシス特性を呈す
るトランジスタ−トランジスタ論理回路において、 ヒステリシス回路装置を第２トランジスタのベースに結
合するとともに第２トランジスタのコレクタと第２電流
源との間の第１ノードに結合し、入力信号が第１電圧上
昇／降下方向とは逆の第２電圧上昇／降下方向において
第２しきい値電圧に達した際に第２トランジスタをター
ン・オフさせ、第２トランジスタがターン・オンする際
の第１しきい値電圧と制御電圧との間の差の絶対値が、
第２トランジスタがターン・オフする際の第２しきい値
電圧と制御電圧との間の差の絶対値を越えるようにし、 前記のヒステリシス回路装置が、 第１トランジスタのベースと第１電流源との間に位置す
る第２ノードと、前記の第１ノードとの間に配置され、
第２ノードから第１ノードへの単一の電流方向で電流を
供給するように動作する整流装置と、 第２トランジスタのベースに電流を供給する第３電流源
と を有するようにしたことを特徴とする。
【００１３】第２トランジスタのベースに結合され、且
つ第２トランジスタのコレクタと第１電流源との間に結
合されたヒステリシス回路によれば、入力信号が第１の
電圧上昇／降下方向とは逆の第２の電圧上昇／降下方向
において第１のしきい値電圧とは異なる第２のしきい値
電圧に達した際に、第２トランジスタをターン・オフせ
しめる。特に、第２トランジスタがターン・オンする際
の第１しきい値電圧および制御電圧間の差の絶対値は、
第２トランジスタがターン・オフする際の第２しきい値
電圧および制御電圧間の差の絶対値を越える。
【００１４】ヒステリシス回路は整流器と第３電流源と
を有する。この整流器は第１トランジスタのベース−エ
ミッタ接合に対し対向する構成で配置され、第１電流源
と第２トランジスタのコレクタとの間で単一の電流方向
で電流を流すようになっている。この整流器の端子間の
電圧降下は、この整流器が丁度導通するように順方向に
バイアスされた際に、0VBEと2VBEとの間にある。第３電
流源は第２トランジスタのベースに電流を供給する。第
１および第２電流源と同様に、第３電流源は電源に結合
した抵抗を以って構成するのが好ましい。
【００１５】本考案によるＴＴＬ回路は、トランジスタ
に対してはＮＰＮ装置を、整流器に対してはショットキ
ーダイオードを用いて構成するのが好ましい。この場
合、得られる追加の雑音余裕度は、第１および第２トラ
ンジスタがショットキーダイオードによってクランプさ
れているかに依存して約0.4 〜0.8 ボルトであり、ショ
ットキーダイオードでクランプされた場合代表的に0.5
ボルトである。入力信号中の雑音が0.5 ボルト以下であ
り、入力信号がゆっくり変化している場合には、ＴＴＬ
回路の状態は１度だけ切換わる。本考案においても入力
雑音余裕度は前述したようにして改善される。本考案に
よるこれらの利点は、ＴＴＬ回路における設計上のパラ
メータを調整するに当ってのいかなる重大な製造上の困
難を伴なうことなく得ることができる。
【００１６】
【実施例】陽極がＮＰＮトランジスタのベースに接続さ
れ、陰極がこのトランジスタのコレクタに接続され、こ
のトランジスタを完全に飽和しないようにクランプする
各ショットキーダイオードは図示しない。その代り、シ
ョットキーダイオードでクランプされたこのような各Ｎ
ＰＮトランジスタのベースを、クランプ用のショットキ
ーダイオードを表わす細長のＳ字状で示した。
【００１７】図面において、また好適例の説明におい
て、同じ或いは極めて類似した素子を表わすのに同じ符
号を用いた。
【００１８】図２は、雑音に対する保護を行なう為のヒ
ステリシス特性を有する本考案によるＴＴＬ回路の１例
を示す。代表的にＴＴＬゲートの入力／反転部に用いら
れるこのＴＴＬ回路は、ＮＰＮ入力トランジスタQ1の単
一のエミッタに供給される論理入力電圧信号 VX を論理
電圧信号 VY に変換し、この信号 VY はベースがトラン
ジスタQ1のコレクタに接続された反転用ＮＰＮトランジ
スタQ2のコレクタから取出される。電圧 VY は電圧 VX
に対して論理的に反転される。トランジスタQ2のエミッ
タは図１の従来回路におけるように、トランジスタQ2が
導通している際に VEMに等しい制御電圧 VE の点に接続
されている。同様に電流源R1はトランジスタQ1に対する
ベース電流を生じ、電流源R2はトランジスタQ2のコレク
タに電流を供給する。
【００１９】ヒステリシス回路10は、電圧 VX が降下す
る時にトランジスタQ2がターン・オフする電圧 VX のし
きい値 VTFよりも電圧 VX が大きく上昇する際に、トラ
ンジスタQ2がターン・オンする電圧 VX のしきい値 VTR
を生じる。このヒステリシス回路10は整流器12と、トラ
ンジスタQ2のベースに接続された電流源とより成る。こ
の電流源は VCC電源に接続された抵抗R3を以って構成す
る。整流器12はトランジスタQ1のベース- エミッタ接合
に対し対向する構成で配置し、整流器12が導通した際に
電流（正）が電流源R1側からのみトランジスタQ2のコレ
クタに流れるようにする。整流器12が丁度導通した際の
この整流器の両端間の電圧降下 VD は0VBEと2VBE- V
SAT1- VSAT2との間にある。 VSAT1および VSAT2の各々
が０ボルト付近にある場合には、電圧降下 VD に対する
上限は2VBEである。電圧降下 VD に対するこの範囲は、
整流器12を形成するのに１個のダイオード或いは直列接
続した１組のダイオードを用いることにより得る。電圧
降下 VD はできるだけ0VBE付近にするのが好ましい。こ
の点は整流器12をショットキーダイオードとして構成す
ることにより達成される。
【００２０】図２のＴＴＬ回路の作動は、電圧 VX が時
間とともに変化する際の回路の状態変化を示す図３を用
いることにより容易に理解しうる。電圧 VX がまず最初
VEM+ VBE - VSAT1よりも小さな低い値V0にあるものと
する。トランジスタQ1は、図１の回路の場合と同様に、
電流源R1がそのベースに電流を供給する際のそのベース
- エミッタ電圧が1VBEになるとターン・オンする。従っ
て、そのベース電圧はVCCよりも低く選択した VEM + 2
VBE- VSAT1よりも小さくなる。トランジスタQ2はオフ
状態にある為、電圧 VY は VCC付近の“１”レベルにあ
る。従って、整流器12は逆バイアスされており、非導通
である。電流源R3はトランジスタQ1に電流を供給する。
この点は特に重要なことではない。その理由は、トラン
ジスタQ1はそのコレクタ- エミッタ電圧が VSAT1となる
と飽和している為である。
【００２１】トランジスタQ2のベース- エミッタ電圧は
図１の場合と同様に、電圧 VX がその上昇中に VEM + V
BE - VSAT1に達すると1VBEになる。すると電流源R3はト
ランジスタQ2のベースに電流を供給し始める。トランジ
スタQ2は図３に示す点14でターン・オンする。従って、
電圧 VX が上昇している際にトランジスタQ2がターン・
オンするこの電圧 VX のしきい値 VTRは VEM + VBE - V
SAT1となる。トランジスタQ2がターン・オンする直前で
は、トランジスタQ2のベース電圧は VEM + VBE- VSAT1
よりもわずかに低いだけである。トランジスタQ2がター
ン・オンすると、電圧 VY は VEM + VSAT2に降下する。
従って、整流器12における電圧降下は、2VBE- VSAT1-V
SAT2よりも低いその導通時の電圧降下 VD よりも瞬間的
に大きくなる。これにより整流器12を強制的にターン・
オンさせ、電流源R1からの電流をトランジスタQ2のコレ
クタに供給する。すると、整流器12における電圧降下は
急激に VD となり、これによりトランジスタQ1のベース
電圧を VEM + VSAT2 + VDに降下させる。整流器12が導
通状態となる際のトランジスタQ1のベース電圧のこの降
下によりヒステリシス特性が得られ、このヒステリシス
特性によりＴＴＬ回路の追加の雑音余裕度が得られる。
トランジスタQ1は、そのベース- エミッタ電圧が1VBEよ
りも低い値に降下するとターン・オフする。電圧 VX は
高い値 V1 まで上昇し続ける。
【００２２】トランジスタQ1のベース電圧は VEM + V
SAT2 + VD に降下する為、そのベース- コレクタ接合は
導通的な順方向バイアス状態とならず、電流源R1からト
ランジスタQ2のベースに電流が供給されない。従って、
トランジスタQ2をターン・オンさせるのに必要な電流は
独立の電流源、本例の場合電流源R3により供給する必要
がある。
【００２３】電圧 VX が V0 に向って降下する際には、
電圧 VX が VEM + VSAT2 + VD - VBEに降下するまでオ
フ状態に維持される。この降下が達成される点で、トラ
ンジスタQ1のベース電圧が電圧 VX よりも1VBEだけ高く
なり、トランジスタQ1が再びターン・オンし、これによ
りトランジスタQ2を図３に点16で示すように再びターン
・オフせしめる。従って、トランジスタQ2がターン・オ
フするしきい値 VTFはVEM + VSAT2 + VD -VBEとなる。
これにより電圧 VY は“１”レベルに戻り、整流器12を
ターン・オフせしめる。
【００２４】電圧 VTRは VTFよりも2VBE - VD -VSAT1-V
SAT2だけ大きくなる。従って、高レベルの降下入力の雑
音余裕度 V1- VTFは高レベルの上昇入力の雑音余裕度 V
1- VTRよりも上記と同じ量だけ大きくなる。これと逆の
ことが低レベルの上昇および降下入力の雑音余裕度に対
して成り立つ。
【００２５】一般的な場合には、トランジスタQ1および
Q2は同じ極性とする必要があるも、これらの双方はＰＮ
Ｐ装置としてもＮＰＮ装置としてもよい。この回路にお
ける一般的な関係は、トランジスタQ2がターン・オンす
る際の電圧 VTRおよび VE 間の差が、トランジスタQ2が
ターン・オフする際の電圧 VTFおよび VE 間の差を越え
るということである。これらの２つの絶対値間の差は2V
BE-VD -VSAT1-VSAT2となり、その値は VBEが正となるＮ
ＰＮ装置の場合に正となり、 VBEが負となるＰＮＰ装置
の場合に負となる。
【００２６】図４はトランジスタ入力部を有するＴＴＬ
反転バッファゲートを示し、このバッファゲートには図
２のＴＴＬ回路が用いられている。このバッファゲート
のヒステリシス回路10においては、整流器12をショット
キーダイオードD1とする。この場合、電圧 VD は1VS と
なる。ここに VS は、丁度導通するように順方向にバイ
アスされた際の標準のショットキーダイオードの電圧降
下分である。代表的なショットキーダイオードの場合、
この電圧降下分 VS は温度に応じて0.4 〜0.65ボルトの
範囲で変化し、室温で約0.55ボルトである。
【００２７】このバッファゲートにおいては、トランジ
スタQ1およびQ2の各々がショットキーダイオードによっ
てクランプされてる。ショットキーダイオードによって
クランプされたＮＰＮトランジスタの場合、その飽和電
圧 VSAT は1VBE- 1VS に等しい。電圧 VBEは代表的なＮ
ＰＮトランジスタの場合温度に応じて0.6 〜1.0 ボルト
の範囲で変化し、室温で約0.75ボルトである。この場合
電圧 VSAT1および VSAT2の各々は約0.2 ボルトである。
従って、このバッファ回路は、しきい値電圧 VTRおよび
VTF間の差による約0.5 ボルトの追加の雑音余裕度を有
する。
【００２８】このバッファゲートの入力側にはトランジ
スタ入力部が設けられおり、この入力部において論理入
力電圧 VW がＮＰＮトランジスタQ3のベースに供給さ
れ、このトランジスタのエミッタはショットキーダイオ
ードD2を経てトランジスタQ1のエミッタに結合されてい
る。ダイオードD2は、電圧 VW における正のサージ電圧
によってトランジスタQ1のエミッタ- ベース接合が降服
しないようにする作用をする。トランジスタQ3のエミッ
タは電流源I1を経て電源電圧 VEEを生じる電源にも結合
されている。電流源I1は通常の電流ミラー回路として構
成するのが好ましい。トランジスタQ3のベースと電圧 V
EEの電源との間に接続したショットキーダイオードD3は
入力電圧 VW の値を VEEよりも低い値にクランプする。
電圧 VCCの電源とトランジスタQ1のコレクタとの間に接
続したショットキーダイオードD4は、入力電圧 VW 中の
正のサージ電圧が電圧 VCCの電源に電流を供給するのを
防止する作用をする。トランジスタQ3およびQ1は基本的
に通常のエミッタ結合の作動をする。電圧 VW を“１”
にすることによりトランジスタQ3がターン・オンされ、
トランジスタQ1がターン・オフされる。またその逆も成
り立つ。入力電圧 VWの論理値はトランジスタQ1のエミ
ッタに電圧 VX として現われる。
【００２９】上記のバッファゲートの出力側には、高レ
ベルドライバと低レベルドライバとより成る出力段が設
けられている。高レベルドライバは一対のＮＰＮトラン
ジスタQ4およびQ5を有し、これらトランジスタはこれら
のコレクタが低抵抗R4を経て電圧 VCCの電源に結合され
たダーリントン構造に配置されている。ベースに電圧V
Y が供給され、エミッタがこのエミッタと電圧 VEEの電
源との間に接続された抵抗R5と相俟ってトランジスタQ5
のベースを駆動するトランジスタQ4はレベルシフタとし
て作用する。トランジスタQ4およびQ5の双方はトランジ
スタQ2がオフ状態となった際にオン状態となる。その逆
も成り立つ。論理出力電圧 VZ はトランジスタQ5のエミ
ッタから取り出される。トランジスタQ2がターン・オフ
して電圧VY が“１”の値となると、トランジスタQ5が
ターン・オンして電圧 VZ を電圧VCCに近い“１”まで
引き上げる。トランジスタQ2のコレクタとトランジスタ
Q5のベースとの間に接続されたショットキーダイオード
D5はダーリントントランジスタ対Q4およびQ5をターン・
オフさせる際に役立つものである。
【００３０】低レベルドライバは、ベースが抵抗R6を経
てトランジスタQ2のエミッタにより駆動されるＮＰＮト
ランジスタQ6と、トランジスタQ2のエミッタおよび電圧
VEEの電源間に結合されたショットキーダイオードD6と
を有する。トランジスタQ6のコレクタはトランジスタQ5
のエミッタに接続されており、電圧 VZ を生じる。トラ
ンジスタQ6のエミッタは電圧 VEEの電源に接続されてい
る為、電圧 VEMはトランジスタQ6がターン・オンした際
に生じる1VBEとなる。トランジスタQ6は電圧 VY が
“１”の値になるとターン・オフされる。トランジスタ
Q2がターン・オンして電圧 VY を“０”の値にすると、
トランジスタQ6がターン・オンして電圧 VZを電圧 VEE
よりも1VBE−1VS だけ高い“０”の値に引き下げる。ト
ランジスタQ6のコレクタと電圧 VEEの電源との間に接続
されたショットキーダイオードD7は電圧 VZ の値を電圧
VEEよりも低い値にクランプする。
【００３１】図５は図２の回路を用いたＴＬＬ ＮＡＮ
Ｄゲートを示す。このＮＡＮＤゲートにおいても、整流
器12をショットキーダイオードD1とする。また本例の場
合もトランジスタQ1およびQ2をショットキーダイオード
によりクランプして追加の雑音余裕度が約0.5 ボルトと
なるようにする。
【００３２】このＮＡＮＤゲートにおいては、トランジ
スタQ1をＮ個の入力電圧 VX1〜 VXNをそれぞれ受けるＮ
個のエミッタを有するマルチエミッタ装置とする。更
に、トランジスタQ1のＮ個のエミッタと電圧 VEEの電源
との間にＮ個のショットキーダイオードDX1 ，DX2,---
およびDXN をそれぞれ接続する。
【００３３】出力段はＮＡＮＤゲートの出力側に電圧 V
Z を生じる。この出力段は図４の出力段と同様に構成さ
れ同様に作動する高レベルドライバおよび低レベルドラ
イバを有する。
【００３４】電圧 VX1〜 VXNの１つ以上が電圧 V0 にあ
る際にはトランジスタQ1がターン・オンし、これにより
トランジスタQ2が非導通とされ、電圧 VY およ VZ の各
々が“１”のレベルとなる。トランジスタQ1は最初電圧
V0 にあった電圧 VX1〜 VXNの最後のものが電圧 VTRま
であるいはそれ以上に上昇するとターン・オフする。こ
の点でトランジスタQ2がターン・オンし、電圧 VY およ
び VZ を“０”の値に降下させる。トランジスタQ1のベ
ースにおける電圧は約0.5 ボルトである2VBE−VD − V
SAT1− VSAT2に極めて迅速に降下し、前述しようにヒス
テリシス特性を生ぜしめる。トランジスタQ2は電圧 VX1
〜 VXNの１つが VTFまで或いはそれ以下に減少するまで
オン状態に維持され、この減少が達成されるとトランジ
スタQ2が再びターン・オフされ、トランジスタQ1が再び
ターン・オンされる。
【００３５】図４のバッファゲートおよび図５のＮＡＮ
Ｄゲートの双方で電源電圧 VCCおよび VEEをそれぞれ5.
0 ボルトおよび０ボルト（接地基準電位）とする。論理
レベルV1およびV0は通常それぞれ3.0 ボルトおよび０ボ
ルトである。抵抗R1, R2, R3, R4, R5およびR6はそれぞ
れ約25000 オーム、800 オーム、7500オーム、30オー
ム、5000オームおよび500 オームとするのが好ましい。
バッファゲートにおいては、電流源I1が約0.6 アンペア
の電流を流す。
【００３６】図４および図５に示すゲートを有するＴＴ
Ｌ回路の種々の素子を製造する方法は半導体分野におい
て周知である。これらの素子は、半導体ウェファ上の活
性領域を分離するのに酸化物分離技術を用いる通常のプ
レーナ処理技術によりモノシリック集積回路形態に製造
するのが好ましい。またショットキーダイオードは標準
のショットキー処理技術により形成する。
【００３７】本考案は上述した例にのみ限定されず、幾
多の変更を加えうること勿論である。例えば前述した極
性とは反対の極性の半導体素子を用いて、ショットキー
ダイオードの大部分が省略されるか分離された活性半導
体領域内に形成されるという点を除いて上述したのと同
じ結果を得ることができる。
【図面の簡単な説明】
【図１】従来のＴＴＬ ＮＡＮＤゲートの入力／反転部
を示す回路図である。
【図２】本考案によるヒステリシス特性を有するＴＴＬ
回路の１例を示す回路図である。
【図３】図２の回路の作動を説明する為の波形図であ
る。
【図４】図２の回路を用いたトランジスタ入力部を有す
るバッファゲートの１例を示す回路図である。
【図５】図２の回路を用いたＮＡＮＤゲートの１例を示
す回路図である。
【符号の説明】
Q1, Q2 トランジスタ R1, R2, R3 電流源 10 ヒステリシス回路 12 整流器
フロントページの続き (56)参考文献 実公 昭47−28421（ＪＰ，Ｙ１)

Claims (11)

    【実用新案登録請求の範囲】
  1. 【請求項１】 第１電流源と、入力信号を受けるエミッ
    タ、前記の第１電流源に結合したベースおよびコレクタ
    を有する第１バイポーラトランジスタと、第２電流源
    と、制御電圧にするエミッタ、前記の第１バイポーラト
    ランジスタのコレクタに結合したベースおよび前記の第
    ２電流源に結合したコレクタを有する同じ極性の第２バ
    イポーラトランジスタとを具え、入力信号が第１電圧上
    昇／降下方向において第１しきい値電圧に達した際に第
    ２バイポーラトランジスタがターン・オンするようにし
    たヒステリシス特性を呈するトランジスタ−トランジス
    タ論理回路において、 ヒステリシス回路装置を第２トランジスタのベースに結
    合するとともに第２トランジスタのコレクタと第２電流
    源との間の第１ノードに結合し、入力信号が第１電圧上
    昇／降下方向とは逆の第２電圧上昇／降下方向において
    第２しきい値電圧に達した際に第２トランジスタをター
    ン・オフさせ、第２トランジスタがターン・オンする際
    の第１しきい値電圧と制御電圧との間の差の絶対値が、
    第２トランジスタがターン・オフする際の第２しきい値
    電圧と制御電圧との間の差の絶対値を越えるようにし、 前記のヒステリシス回路装置が、 第１トランジスタのベースと第１電流源との間に位置す
    る第２ノードと、前記の第１ノードとの間に配置され、
    第２ノードから第１ノードへの単一の電流方向で電流を
    供給するように動作する整流装置と、 第２トランジスタのベースに電流を供給する第３電流源
    と を有するようにしたことを特徴とするトランジスタ−ト
    ランジスタ論理回路。
  2. 【請求項２】 実用新案登録請求の範囲第１項に記載の
    トランジスタ−トランジスタ論理回路において、トラン
    ジスタのベース−エミッタ結合が丁度導通するように順
    方向にバイアスされた際のこれらトランジスタの平均ベ
    ース−エミッタ電圧を VBEとした場合に、前記の整流装
    置が丁度導通するように順方向にバイアスされた際にこ
    の整流装置がOVBEよりも大きく 2 VBEよりも小さな電圧
    降下分VD を有するようにしたことを特徴とするトラン
    ジスタ−トランジスタ論理回路。
  3. 【請求項３】 実用新案登録請求の範囲第２項に記載の
    トランジスタ−トランジスタ論理回路において、整流装
    置が少なくとも１つのダイオードを有するようにしたこ
    とを特徴とするトランジスタ−トランジスタ論理回路。
  4. 【請求項４】 実用新案登録請求の範囲第２項に記載の
    トランジスタ−トランジスタ論理回路において、整流装
    置がショットキーダイオードを有するようにしたことを
    特徴とするトランジスタ−トランジスタ論理回路。
  5. 【請求項５】 第１および第２電流源の各々が電源に結
    合された抵抗を有するようにした実用新案登録請求の範
    囲第１項に記載のトランジスタ−トランジスタ論理回路
    において、第３電流源が電源に結合された抵抗を有する
    ようにしたことを特徴とするトランジスタ−トランジス
    タ論理回路。
  6. 【請求項６】 実用新案登録請求の範囲第５項に記載の
    トランジスタ−トランジスタ論理回路において、前記の
    電源を１個の電源としたことを特徴とするトランジスタ
    −トランジスタ論理回路。
  7. 【請求項７】 入力信号が第１電圧上昇／降下方向にお
    いて第１しきい値電圧に達した際に第１トランジスタが
    ターン・オフするようにした実用新案登録請求の範囲第
    １項に記載のトランジスタ−トランジスタ論理回路にお
    いて、入力信号が第２電圧上昇／降下方向において第２
    しきい値電圧に達した際に第１トランジスタがターン・
    オフするようにしたことを特徴とするトランジスタ−ト
    ランジスタ論理回路。
  8. 【請求項８】 実用新案登録請求の範囲第２項に記載の
    トランジスタ−トランジスタ論理回路において、第１お
    よび第２トランジスタのコレクタ−エミッタ飽和電圧を
    それぞれ VSAT1および VSAT2とした場合に、第1 および
    第2 しきい値電圧間の差を約 2 VBE− VD − VSAT1− V
    SAT2としたことを特徴とするトランジスタ−トランジス
    タ論理回路。
  9. 【請求項９】 各トランジスタをNPN トランジスタと
    し、入力信号が第１しきい値電圧に上昇した際に第２ト
    ランジスタがターン・オンするようにした実用新案登録
    請求の範囲第１〜８項のいずれか一項に記載のトランジ
    スタ−トランジスタ論理回路において、入力信号が第２
    しきい値電圧に降下した際に第２トランジスタがターン
    ・オフするようにしたことを特徴とするトランジスタ−
    トランジスタ論理回路。
  10. 【請求項１０】 実用新案登録請求の範囲第１項に記載
    のトランジスタ−トランジスタ論理回路において、第２
    トランジスタのコレクタが入力信号とは反対の論理信号
    を発生するようにしたことを特徴とするトランジスタ−
    トランジスタ論理回路。
  11. 【請求項１１】 実用新案登録請求の範囲第１項に記載
    のトランジスタ−トランジスタ論理回路において、第１
    トランジスタが少なくとも１つの追加のエミッタを有
    し、その各エミッタに対応する入力信号が供給されるよ
    うにしたことを特徴とするトランジスタ−トランジスタ
    論理回路。
JP1992004898U 1982-09-07 1992-02-10 トランジスタ−トランジスタ論理回路 Expired - Lifetime JPH0633715Y2 (ja)

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JPH04123622U JPH04123622U (ja) 1992-11-10
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JP58162716A Pending JPS5972230A (ja) 1982-09-07 1983-09-06 電子回路
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