JPS6378617A - バイポ−ラ論理回路 - Google Patents
バイポ−ラ論理回路Info
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- JPS6378617A JPS6378617A JP61224328A JP22432886A JPS6378617A JP S6378617 A JPS6378617 A JP S6378617A JP 61224328 A JP61224328 A JP 61224328A JP 22432886 A JP22432886 A JP 22432886A JP S6378617 A JPS6378617 A JP S6378617A
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- 238000005336 cracking Methods 0.000 abstract description 4
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- 238000010586 diagram Methods 0.000 description 3
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/088—Transistor-transistor logic
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はバイポーラ論理回路に関し、特にその出力回
路に関するものである。
路に関するものである。
第２図は例えば「°８４三菱半導体データブックバイポ
ーラディジタルＩＣ＜ＡＬＳＴＴＬ＞績２−３頁」に示
された従来のバイポーラ論理回路の出力回路を示し、図
において、１は高電位電源用端子、２は低電位電源用端
子、３は内部信号を印加する入力信号ライン、４は出力
端子、５はベースが入力信号ライン３に、コレクタが抵
抗１３を介して高電位電源用端子１に接続された第１の
トランジスタであるシッットキクランプドｎｐｎトラン
ジスタ（以下５ＢＤｎｐｎ）ランジスタと記す）、６は
ベースが第１のトランジスタ５のエミッタに、エミッタ
が低電位電源、用端子２に、コレクタが出力端子４に接
続された第２のトランジスタであるガードリングを有す
る５ＢＤｎｐｎ）ランジスタ、７はベースおよびコレク
タがそれぞれ抵抗１１．抵抗１２を介して第２のトラン
ジスタ６のベースに、エミッタが低電位電源用端子２に
接続された第３のトランジスタである５ＢＤｎｐｎ）ラ
ンジスタ、９はベースが第１のトランジスタ５のコレク
タに、コレクタが抵抗１４を介して高電位電源用端子１
に接続された第４のトランジスタである５ＢＤｎｐｎ）
ランジスタ、１０はベースおよびコレクタがそれぞれ第
４のトランジスタ９のエミッタ及びコレクタに、エミッ
タが出力端子４に接続された第５のトランジスタである
ｎｐｎ）ランジスタである。
ーラディジタルＩＣ＜ＡＬＳＴＴＬ＞績２−３頁」に示
された従来のバイポーラ論理回路の出力回路を示し、図
において、１は高電位電源用端子、２は低電位電源用端
子、３は内部信号を印加する入力信号ライン、４は出力
端子、５はベースが入力信号ライン３に、コレクタが抵
抗１３を介して高電位電源用端子１に接続された第１の
トランジスタであるシッットキクランプドｎｐｎトラン
ジスタ（以下５ＢＤｎｐｎ）ランジスタと記す）、６は
ベースが第１のトランジスタ５のエミッタに、エミッタ
が低電位電源、用端子２に、コレクタが出力端子４に接
続された第２のトランジスタであるガードリングを有す
る５ＢＤｎｐｎ）ランジスタ、７はベースおよびコレク
タがそれぞれ抵抗１１．抵抗１２を介して第２のトラン
ジスタ６のベースに、エミッタが低電位電源用端子２に
接続された第３のトランジスタである５ＢＤｎｐｎ）ラ
ンジスタ、９はベースが第１のトランジスタ５のコレク
タに、コレクタが抵抗１４を介して高電位電源用端子１
に接続された第４のトランジスタである５ＢＤｎｐｎ）
ランジスタ、１０はベースおよびコレクタがそれぞれ第
４のトランジスタ９のエミッタ及びコレクタに、エミッ
タが出力端子４に接続された第５のトランジスタである
ｎｐｎ）ランジスタである。
次に動作について説明する。
まず、入力信号ライン３にハイレベルの信号が印加され
ると、第１のトランジスタ５が導通し、その結果第２の
トランジスタ６が導通して出力端子４から電流を吸い込
むため出力端子４の電位はロウレベルとなる。この時、
第１のトランジスタ５が導通しているため、第４．第５
のトランジスタ９，１０は非導通状態となっている。
ると、第１のトランジスタ５が導通し、その結果第２の
トランジスタ６が導通して出力端子４から電流を吸い込
むため出力端子４の電位はロウレベルとなる。この時、
第１のトランジスタ５が導通しているため、第４．第５
のトランジスタ９，１０は非導通状態となっている。
次に入力信号ライン３にロウレベルの信号が印加される
と、第１．第２のトランジスタ５．６が非導通状態とな
る。そして第１のトランジスタ５が非導通になることに
より第４．第５のトランジスタ９．１０が導通し、高電
位電源から抵抗１４を介して出力端子４に電流が流れ、
出力端子４の電位はハイ状態となる。この時、第２のト
ランジスタ６にＳＢＤ付トランジスタを使用した場合、
ＳＢＤのリーク電流の一部が第２のトランジスタ６のベ
ース電流となり、電流増幅変倍されたコレクタ電流が出
力端子４から流れ込みリークする。
と、第１．第２のトランジスタ５．６が非導通状態とな
る。そして第１のトランジスタ５が非導通になることに
より第４．第５のトランジスタ９．１０が導通し、高電
位電源から抵抗１４を介して出力端子４に電流が流れ、
出力端子４の電位はハイ状態となる。この時、第２のト
ランジスタ６にＳＢＤ付トランジスタを使用した場合、
ＳＢＤのリーク電流の一部が第２のトランジスタ６のベ
ース電流となり、電流増幅変倍されたコレクタ電流が出
力端子４から流れ込みリークする。
また、このＳＢＤのリーク電流を小さくするために第３
図に示すようにガードリング２２を設けると第２のトラ
ンジスタ６のベース・コレクタ間の接合容量が大きくな
り、出力端子４がロウからハイ状態に変化するとき、こ
の容量により第２のトランジスタ６のベース電位がもち
上がり、第４図のＣに示すようにロウからハイレベルの
出力の電圧波形に割れが生じる。
図に示すようにガードリング２２を設けると第２のトラ
ンジスタ６のベース・コレクタ間の接合容量が大きくな
り、出力端子４がロウからハイ状態に変化するとき、こ
の容量により第２のトランジスタ６のベース電位がもち
上がり、第４図のＣに示すようにロウからハイレベルの
出力の電圧波形に割れが生じる。
ここで、第３図は第２のトランジスタ６のガードリング
付ＳＢＤの構造を示し、図において、２１はｎ形シリコ
ン、２２はｐ＋形シリコン（ガードリング）、２３はｎ
°形シリコン、２４は酸化膜、２５はアルミ配線、２６
はｎ“形シリコン、２７は素子間酸化膜である。また第
４図は出力電圧波形を示し、図において、Ａは入力信号
波形、Ｂはガードリング無しのＳＢＤ付出力出力トラン
ジスタ力波形、Ｃはガードリング有りのＳＢＤ付出力出
力トランジスタ力波形である。
付ＳＢＤの構造を示し、図において、２１はｎ形シリコ
ン、２２はｐ＋形シリコン（ガードリング）、２３はｎ
°形シリコン、２４は酸化膜、２５はアルミ配線、２６
はｎ“形シリコン、２７は素子間酸化膜である。また第
４図は出力電圧波形を示し、図において、Ａは入力信号
波形、Ｂはガードリング無しのＳＢＤ付出力出力トラン
ジスタ力波形、Ｃはガードリング有りのＳＢＤ付出力出
力トランジスタ力波形である。
従来のバイポーラ論理回路は以上のように構成されてい
るので、第２のトランジスタが非導通の時、第２のトラ
ンジスタのベース・コレクタ間のリーク電流の一部が該
トランジスタのベース電流となり、電流増幅されたコレ
クタ電流分のリーク電流が生じることとなる。また、こ
れを防ぐために、上記第２のトランジスタのＳＢＤにガ
ードリングを設けると、第２のトランジスタのベース・
コレクタ間容量が大きくなり、出力のロウからハイへの
変化により第２のトランジスタのベース電位がこの容量
によるコンデンサ結合でもち上がり、ロウからハイの出
力電圧波形に割れが生じるという問題点があった。
るので、第２のトランジスタが非導通の時、第２のトラ
ンジスタのベース・コレクタ間のリーク電流の一部が該
トランジスタのベース電流となり、電流増幅されたコレ
クタ電流分のリーク電流が生じることとなる。また、こ
れを防ぐために、上記第２のトランジスタのＳＢＤにガ
ードリングを設けると、第２のトランジスタのベース・
コレクタ間容量が大きくなり、出力のロウからハイへの
変化により第２のトランジスタのベース電位がこの容量
によるコンデンサ結合でもち上がり、ロウからハイの出
力電圧波形に割れが生じるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、非導通時の第２のトランジスタのベース・コ
レクタ間に生じるリーク電流がベース電流となるのを防
ぎ、かつロウからハイの出力波形の割れを防ぐことので
きるバイポーラ論理回路を得ることを目的とする。
たもので、非導通時の第２のトランジスタのベース・コ
レクタ間に生じるリーク電流がベース電流となるのを防
ぎ、かつロウからハイの出力波形の割れを防ぐことので
きるバイポーラ論理回路を得ることを目的とする。
この発明に係るバイポーラ論理回路は、アノードが第３
のトランジスタのコレクタに、カソードが低電位電源に
接続されたダイオードを設けたものである。
のトランジスタのコレクタに、カソードが低電位電源に
接続されたダイオードを設けたものである。
この発明においては、ダイオードをそのアノードを第３
のトランジスタのコレクタに、カソードを低電位電源に
接続して設けたので、非導通時の第２のトランジスタの
ベース・コレクタ間に生じるリーク電流を引き抜いて該
リーク電流がベース電流となるのを防ぎ、また出力端子
がロウからハイ状態に切替る時、第２のトランジスタの
ベース・コレクタ間の容量を引き抜いて該容量によるベ
ース電位のもち上げを防ぐことができる。
のトランジスタのコレクタに、カソードを低電位電源に
接続して設けたので、非導通時の第２のトランジスタの
ベース・コレクタ間に生じるリーク電流を引き抜いて該
リーク電流がベース電流となるのを防ぎ、また出力端子
がロウからハイ状態に切替る時、第２のトランジスタの
ベース・コレクタ間の容量を引き抜いて該容量によるベ
ース電位のもち上げを防ぐことができる。
以下、この発明の実施例を図について説明する。
第１図はこの発明の一実施例によるバイポーラ論理回路
を示し、図において、１〜７，９〜１４は第２図と同じ
ものを示す。８はアノードが第３のトランジスタ７のコ
レクタに、カソードが低電位電源に接続されたショット
キバリアダイオード（Ｓ Ｂ Ｄ）である。
を示し、図において、１〜７，９〜１４は第２図と同じ
ものを示す。８はアノードが第３のトランジスタ７のコ
レクタに、カソードが低電位電源に接続されたショット
キバリアダイオード（Ｓ Ｂ Ｄ）である。
次に動作について説明する。
まず、入力信号ライン３にハイレベルが印加されると、
第１．第２のトランジスタ５．６が導通して出力端子４
から電流を吸い込むため出力端子４の電位はロウ状態と
なる。
第１．第２のトランジスタ５．６が導通して出力端子４
から電流を吸い込むため出力端子４の電位はロウ状態と
なる。
次に入力信号ライン３にロウレベルが印加されると、第
１のトランジスタ５が非導通となり、第３のトランジス
タ７が過渡的に導通して、第２のトランジスタ６が非導
通となる。一方、第１のトランジスタ５が非導通になる
ことにより第４．第５のトランジスタ９．１０が導通し
て高電位電源から抵抗１４を介して出力端子４に電流が
流れ、出力端子はハイ状態となる。この時、第２のトラ
ンジスタ６のベース・コレクタ間のリーク電流は抵抗１
２を介してショットキバリアダイオード８で引き抜かれ
る。
１のトランジスタ５が非導通となり、第３のトランジス
タ７が過渡的に導通して、第２のトランジスタ６が非導
通となる。一方、第１のトランジスタ５が非導通になる
ことにより第４．第５のトランジスタ９．１０が導通し
て高電位電源から抵抗１４を介して出力端子４に電流が
流れ、出力端子はハイ状態となる。この時、第２のトラ
ンジスタ６のベース・コレクタ間のリーク電流は抵抗１
２を介してショットキバリアダイオード８で引き抜かれ
る。
このように、本実施例回路では、第２のトランジスタの
ベース・コレクタ間に生じるリーク電流がベース電流と
なるのを防ぐことができ、この結果、ＳＢＤのリーク電
流を小さくするためのガードリングを設けることを不要
として、第２のトランジスタ６のベース・コレクタ間容
量の増大を防ぎ、ロウからハイの出力の波形割れをなく
することができる。
ベース・コレクタ間に生じるリーク電流がベース電流と
なるのを防ぐことができ、この結果、ＳＢＤのリーク電
流を小さくするためのガードリングを設けることを不要
として、第２のトランジスタ６のベース・コレクタ間容
量の増大を防ぎ、ロウからハイの出力の波形割れをなく
することができる。
また、ガードリングを設けて第２のトランジスタ６のベ
ース・コレクタ間容量が大きくなっても、該容量を上記
ダイオード８により引き抜くことができるので、上記と
同じく出力波形割れをなくすることができる。
ース・コレクタ間容量が大きくなっても、該容量を上記
ダイオード８により引き抜くことができるので、上記と
同じく出力波形割れをなくすることができる。
以上のように、この発明のバイポーラ論理回路によれば
、アノードが第３のトランジスタのコレクタに、カソー
ドが低電位電源に接続されたダイオードを設けたので、
非導通時の第２のトランジスタのベース・コレクタ間の
リーク電流がベース電流となるのを防ぎ、さらに、ベー
ス・コレクタ間容量を小さくして、ロウからハイの出力
の波形割れをなくすことができる効果がある。
、アノードが第３のトランジスタのコレクタに、カソー
ドが低電位電源に接続されたダイオードを設けたので、
非導通時の第２のトランジスタのベース・コレクタ間の
リーク電流がベース電流となるのを防ぎ、さらに、ベー
ス・コレクタ間容量を小さくして、ロウからハイの出力
の波形割れをなくすことができる効果がある。
第１図はこの発明の一実施例によるバイポーラ論理回路
を示す回路図、第２図は従来のバイポーラ論理回路を示
す回路図、第３図はガードリング付ＳＢＤの構造を示す
断面図、第４図は出力電圧波形を示す図である。 図において、１は高電位電源用端子、２は低電位電源用
端子、３は入力信号ライン、５．６，７゜９．１０は第
１．第２．第３．第４．第５のトランジスタ、８はショ
ットキバリアダイオード（ＳＢＤ） 、１１〜１４は抵
抗、２１はｎ形シリコン、２２はｐ＋形シリコン（ガー
ドリング）、２３はｎ＋形シリコン、２４は酸化膜、２
５はアルミ配線、２６はｎ゛形シリコン、２７は素子間
酸化膜、Ａは入力信号波形、Ｂはガードリング無しのＳ
ＢＤ付出力出力トランジスタ力波形、Ｃはガードリング
有りのＳＢＤ付出力出力トランジスタ力波形である。 なお図中同一符号は同−又は相当部分を示す。
を示す回路図、第２図は従来のバイポーラ論理回路を示
す回路図、第３図はガードリング付ＳＢＤの構造を示す
断面図、第４図は出力電圧波形を示す図である。 図において、１は高電位電源用端子、２は低電位電源用
端子、３は入力信号ライン、５．６，７゜９．１０は第
１．第２．第３．第４．第５のトランジスタ、８はショ
ットキバリアダイオード（ＳＢＤ） 、１１〜１４は抵
抗、２１はｎ形シリコン、２２はｐ＋形シリコン（ガー
ドリング）、２３はｎ＋形シリコン、２４は酸化膜、２
５はアルミ配線、２６はｎ゛形シリコン、２７は素子間
酸化膜、Ａは入力信号波形、Ｂはガードリング無しのＳ
ＢＤ付出力出力トランジスタ力波形、Ｃはガードリング
有りのＳＢＤ付出力出力トランジスタ力波形である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）高電位電源と低電位電源との間に直列に接続され
た出力ダーリントントランジスタ及び第２のトランジス
タと、 コレクタが上記出力ダーリントントランジスタのベース
に、かつ抵抗を介して高電位電源に接続され、エミッタ
が上記第２のトランジスタのベースに、ベースが入力信
号ラインに接続された第１のトランジスタと、 コレクタ及びベースがそれぞれ抵抗を介して上記第２の
トランジスタのベースに、エミッタが低電位電源に接続
された第３のトランジスタと、アノードが上記第３のト
ランジスタのコレクタに、カソードが低電位電源に接続
されたダイオードとを備えたことを特徴とするバイポー
ラ論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61224328A JPS6378617A (ja) | 1986-09-22 | 1986-09-22 | バイポ−ラ論理回路 |
| US07/096,471 US4814645A (en) | 1986-09-22 | 1987-09-15 | TTL circuit having improved pulldown circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61224328A JPS6378617A (ja) | 1986-09-22 | 1986-09-22 | バイポ−ラ論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6378617A true JPS6378617A (ja) | 1988-04-08 |
| JPH0553407B2 JPH0553407B2 (ja) | 1993-08-10 |
Family
ID=16812034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61224328A Granted JPS6378617A (ja) | 1986-09-22 | 1986-09-22 | バイポ−ラ論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4814645A (ja) |
| JP (1) | JPS6378617A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4973862A (en) * | 1989-03-07 | 1990-11-27 | National Semiconductor Corporation | High speed sense amplifier |
| US5159213A (en) * | 1990-06-07 | 1992-10-27 | North American Philips Corporation | Logic gate circuit with limited transient bounce in potential of the internal voltage supply lines |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3999080A (en) * | 1974-12-23 | 1976-12-21 | Texas Instruments Inc. | Transistor coupled logic circuit |
| US4228371A (en) * | 1977-12-05 | 1980-10-14 | Rca Corporation | Logic circuit |
| US4400635A (en) * | 1981-01-21 | 1983-08-23 | Rca Corporation | Wide temperature range switching circuit |
| US4501976A (en) * | 1982-09-07 | 1985-02-26 | Signetics Corporation | Transistor-transistor logic circuit with hysteresis |
| US4542331A (en) * | 1983-08-01 | 1985-09-17 | Signetics Corporation | Low-impedance voltage reference |
| FR2589296B1 (fr) * | 1985-10-29 | 1987-11-27 | Thomson Csf | Circuit de commande en parallele d'un grand nombre de cellules logiques de type stl |
| US4697103A (en) * | 1986-03-10 | 1987-09-29 | Quadic Systems, Inc. | Low power high current sinking TTL circuit |
-
1986
- 1986-09-22 JP JP61224328A patent/JPS6378617A/ja active Granted
-
1987
- 1987-09-15 US US07/096,471 patent/US4814645A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0553407B2 (ja) | 1993-08-10 |
| US4814645A (en) | 1989-03-21 |
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