JPH04312968A - Ｃｍｏｓ半導体集積回路装置 - Google Patents
Ｃｍｏｓ半導体集積回路装置Info
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- JPH04312968A JPH04312968A JP3054914A JP5491491A JPH04312968A JP H04312968 A JPH04312968 A JP H04312968A JP 3054914 A JP3054914 A JP 3054914A JP 5491491 A JP5491491 A JP 5491491A JP H04312968 A JPH04312968 A JP H04312968A
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- 230000003071 parasitic effect Effects 0.000 claims abstract description 74
- 238000009792 diffusion process Methods 0.000 claims description 49
- 239000000758 substrate Substances 0.000 claims description 3
- 230000003321 amplification Effects 0.000 abstract description 10
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 12
- 239000012535 impurity Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
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- 238000000034 method Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明はＣＭＯＳ構造の半導体
集積回路装置に関する。
集積回路装置に関する。
【０００２】
【従来の技術】図６は従来のＣＭＯＳ半導体集積回路装
置の出力回路を示す断面説明図である。同図に示すよう
に、所定の導電型の半導体基板（図示せず）上にＮ型半
導体領域１とＰ型半導体領域２とが形成される。このＮ
型半導体領域１の表面に高濃度なＰ型の不純物を含んだ
Ｐ型拡散領域３ａ，３ｂが選択的に形成される。これら
のＰ型拡散領域３ａ，３ｂ間のＮ型半導体領域１上に絶
縁膜（図示せず）を介してゲート電極５が形成される。 そして、これらの構成要素１，３ａ，３ｂ及び５により
ＰＭＯＳトランジスタＱ１が形成される。
置の出力回路を示す断面説明図である。同図に示すよう
に、所定の導電型の半導体基板（図示せず）上にＮ型半
導体領域１とＰ型半導体領域２とが形成される。このＮ
型半導体領域１の表面に高濃度なＰ型の不純物を含んだ
Ｐ型拡散領域３ａ，３ｂが選択的に形成される。これら
のＰ型拡散領域３ａ，３ｂ間のＮ型半導体領域１上に絶
縁膜（図示せず）を介してゲート電極５が形成される。 そして、これらの構成要素１，３ａ，３ｂ及び５により
ＰＭＯＳトランジスタＱ１が形成される。
【０００３】一方、Ｐ型半導体領域２の表面に高濃度な
Ｎ型の不純物を含んだＮ型拡散領域５ａ，５ｂが選択的
に形成される。これらのＰ型拡散領域５ａ，５ｂ間のＰ
型半導体領域２上に絶縁膜（図示せず）を介してゲート
電極６が形成される。そして、これらの構成要素２，５
ａ，５ｂ及び６によりＮＭＯＳトランジスタＱ２が形成
される。
Ｎ型の不純物を含んだＮ型拡散領域５ａ，５ｂが選択的
に形成される。これらのＰ型拡散領域５ａ，５ｂ間のＰ
型半導体領域２上に絶縁膜（図示せず）を介してゲート
電極６が形成される。そして、これらの構成要素２，５
ａ，５ｂ及び６によりＮＭＯＳトランジスタＱ２が形成
される。
【０００４】Ｎ型半導体領域１の表面に高濃度なＮ型の
不純物を含んだＮ型拡散領域７がＰＭＯＳトランジスタ
Ｑ１の周囲をリング状に囲んで形成され、Ｐ型半導体領
域２の表面に高濃度なＰ型の不純物を含んだＰ型拡散領
域８がＮＭＯＳトランジスタＱ２の周囲をリング状に囲
んで形成される。また、Ｎ型半導体領域１の周囲を囲む
ように、Ｎ型半導体領域１とＰ型半導体領域２との界面
における表面上に高濃度なＰ型の不純物を含んだＰ型拡
散領域９が形成される。
不純物を含んだＮ型拡散領域７がＰＭＯＳトランジスタ
Ｑ１の周囲をリング状に囲んで形成され、Ｐ型半導体領
域２の表面に高濃度なＰ型の不純物を含んだＰ型拡散領
域８がＮＭＯＳトランジスタＱ２の周囲をリング状に囲
んで形成される。また、Ｎ型半導体領域１の周囲を囲む
ように、Ｎ型半導体領域１とＰ型半導体領域２との界面
における表面上に高濃度なＰ型の不純物を含んだＰ型拡
散領域９が形成される。
【０００５】そして、ＰＭＯＳトランジスタＱ１のドレ
イン領域であるＰ型拡散領域３ｂとＮＭＯＳトランジス
タＱ２のドレイン領域であるＮ型拡散領域５ａとが出力
線１０を介して電気的に接続される。また、Ｐ型拡散領
域３ａ及びＮ型拡散領域７が電源ＶＣＣに電気的に接続
され、Ｎ型拡散領域５ｂ，Ｐ型拡散領域８及びＰ型拡散
領域９が接地される。
イン領域であるＰ型拡散領域３ｂとＮＭＯＳトランジス
タＱ２のドレイン領域であるＮ型拡散領域５ａとが出力
線１０を介して電気的に接続される。また、Ｐ型拡散領
域３ａ及びＮ型拡散領域７が電源ＶＣＣに電気的に接続
され、Ｎ型拡散領域５ｂ，Ｐ型拡散領域８及びＰ型拡散
領域９が接地される。
【０００６】このような構成において、ゲート電極４及
び６双方に同一の入力信号を与える。入力信号がＨ（Ｖ
ＣＣ）のとき、ＰＭＯＳトランジスタＱ１がオフし、Ｎ
ＭＯＳトランジスタＱ２がオンすることにより、出力線
１０の電位はＬ（接地レベル）となる。一方、入力信号
がＬのとき、ＰＭＯＳトランジスタＱ１がオンし、ＮＭ
ＯＳトランジスタＱ２がオフすることにより、出力線１
０の電位はＨとなる。すなわち、ゲート電極４及び６を
共通入力部とし、出力線１０を出力部としたＣＭＯＳイ
ンバータ回路が実現する。
び６双方に同一の入力信号を与える。入力信号がＨ（Ｖ
ＣＣ）のとき、ＰＭＯＳトランジスタＱ１がオフし、Ｎ
ＭＯＳトランジスタＱ２がオンすることにより、出力線
１０の電位はＬ（接地レベル）となる。一方、入力信号
がＬのとき、ＰＭＯＳトランジスタＱ１がオンし、ＮＭ
ＯＳトランジスタＱ２がオフすることにより、出力線１
０の電位はＨとなる。すなわち、ゲート電極４及び６を
共通入力部とし、出力線１０を出力部としたＣＭＯＳイ
ンバータ回路が実現する。
【０００７】図７は図６で示したＣＭＯＳ半導体集積回
路装置における寄生素子による回路構成を示す等価回路
図である。同図において、Ｔ１が、ＰＭＯＳトランジス
タＱ１のソース領域であるＰ拡散領域３ａをエミッタ、
Ｎ型半導体領域１をベース、Ｐ型半導体領域２をコレク
タとしたＰＮＰ寄生バイポーラトランジスタである。一
方、Ｔ２は、ＮＭＯＳトランジスタＱ２のソース領域で
あるＮ拡散領域５ｂをエミッタ、Ｐ型半導体領域２をベ
ース、Ｎ型半導体領域１をコレクタとしたＮＰＮ寄生バ
イポーラトランジスタである。
路装置における寄生素子による回路構成を示す等価回路
図である。同図において、Ｔ１が、ＰＭＯＳトランジス
タＱ１のソース領域であるＰ拡散領域３ａをエミッタ、
Ｎ型半導体領域１をベース、Ｐ型半導体領域２をコレク
タとしたＰＮＰ寄生バイポーラトランジスタである。一
方、Ｔ２は、ＮＭＯＳトランジスタＱ２のソース領域で
あるＮ拡散領域５ｂをエミッタ、Ｐ型半導体領域２をベ
ース、Ｎ型半導体領域１をコレクタとしたＮＰＮ寄生バ
イポーラトランジスタである。
【０００８】これらの寄生バイポーラトランジスタＴ１
，Ｔ２において、バイポーラトランジスタＴ１のエミッ
タとベースとの間、バイポーラトランジスタＴ１のコレ
クタとバイポーラトランジスタＴ２のベースとの間及び
バイポーラトランジスタＴ２のベースとエミッタとの間
にはそれぞれ寄生抵抗Ｒ１，Ｒ２及びＲ３が介挿される
。
，Ｔ２において、バイポーラトランジスタＴ１のエミッ
タとベースとの間、バイポーラトランジスタＴ１のコレ
クタとバイポーラトランジスタＴ２のベースとの間及び
バイポーラトランジスタＴ２のベースとエミッタとの間
にはそれぞれ寄生抵抗Ｒ１，Ｒ２及びＲ３が介挿される
。
【０００９】通常、図６に示すように、寄生ＰＮＰバイ
ポーラトランジスタＴ１のベース，エミッタは同電位に
設定されているため動作状態にならない。しかしながら
、寄生ＰＮＰバイポーラトランジスタＴ１のベース，コ
レクタ間がブレークダウンする等により、トリガ電流が
寄生抵抗Ｒ２に流れると、寄生ＮＰＮバイポーラトラン
ジスタＴ２に十分なベース電流が供給されるため、寄生
ＮＰＮバイポーラトランジスタＴ２が動作状態となる。 これに伴い、寄生ＰＮＰバイポーラトランジスタＴ１の
ベース，エミッタ間に電位差が生じ、寄生ＰＮＰバイポ
ーラトランジスタＴ１にベース電流が流れると寄生バイ
ポーラトランジスタＴ１も動作する。その結果、寄生バ
イポーラトランジスタＴ１及びＴ２に正帰還が加わるた
め、寄生バイポーラトランジスタＴ１及びＴ２からなる
サイリスタが動作状態となりラッチアップ現象が生じる
。
ポーラトランジスタＴ１のベース，エミッタは同電位に
設定されているため動作状態にならない。しかしながら
、寄生ＰＮＰバイポーラトランジスタＴ１のベース，コ
レクタ間がブレークダウンする等により、トリガ電流が
寄生抵抗Ｒ２に流れると、寄生ＮＰＮバイポーラトラン
ジスタＴ２に十分なベース電流が供給されるため、寄生
ＮＰＮバイポーラトランジスタＴ２が動作状態となる。 これに伴い、寄生ＰＮＰバイポーラトランジスタＴ１の
ベース，エミッタ間に電位差が生じ、寄生ＰＮＰバイポ
ーラトランジスタＴ１にベース電流が流れると寄生バイ
ポーラトランジスタＴ１も動作する。その結果、寄生バ
イポーラトランジスタＴ１及びＴ２に正帰還が加わるた
め、寄生バイポーラトランジスタＴ１及びＴ２からなる
サイリスタが動作状態となりラッチアップ現象が生じる
。
【００１０】このようなラッチアップ現象が生じないよ
うに、ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジス
タＱ２とを十分に距離をおいて形成することにより寄生
抵抗Ｒ２の増大及び寄生バイポーラトランジスタＴ１，
Ｔ２のベース幅の拡張を図ったり、ＰＭＯＳトランジス
タＱ１，ＮＭＯＳトランジスタＱ２の周囲にガードリン
グ（Ｎ型拡散領域７及びＰ型拡散領域９），Ｐ型拡散領
域８をそれぞれ設け、このガードリングの存在により、
トリガ電流の大部分を吸い出したりしている。
うに、ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジス
タＱ２とを十分に距離をおいて形成することにより寄生
抵抗Ｒ２の増大及び寄生バイポーラトランジスタＴ１，
Ｔ２のベース幅の拡張を図ったり、ＰＭＯＳトランジス
タＱ１，ＮＭＯＳトランジスタＱ２の周囲にガードリン
グ（Ｎ型拡散領域７及びＰ型拡散領域９），Ｐ型拡散領
域８をそれぞれ設け、このガードリングの存在により、
トリガ電流の大部分を吸い出したりしている。
【００１１】
【発明が解決しようとする課題】従来のＣＭＯＳ半導体
集積回路装置は以上のように構成されており、ラッチア
ップ現象の抑制のため、その構造上に様々な工夫がなさ
れている。しかしながら、上記した構造によっても完全
にラッチアップを生じなくするには至らなかった。
集積回路装置は以上のように構成されており、ラッチア
ップ現象の抑制のため、その構造上に様々な工夫がなさ
れている。しかしながら、上記した構造によっても完全
にラッチアップを生じなくするには至らなかった。
【００１２】また、ラッチアップ抑制の有効な手段とし
て、大電流を検出する等によりラッチアップ現象の発生
を検知すると、ラッチアップ現象にかかわる電源電圧を
カットする回路を組み込む手段が挙げられるが、そのた
めに特別な回路を付加する分回路構成が複雑になるとい
う問題点があった。
て、大電流を検出する等によりラッチアップ現象の発生
を検知すると、ラッチアップ現象にかかわる電源電圧を
カットする回路を組み込む手段が挙げられるが、そのた
めに特別な回路を付加する分回路構成が複雑になるとい
う問題点があった。
【００１３】この発明は上記問題点を解決するためにな
されたもので、特別な回路を付加することなくラッチア
ップ耐性の優れた構造のＣＭＯＳ半導体集積回路装置を
得ることを目的とする。
されたもので、特別な回路を付加することなくラッチア
ップ耐性の優れた構造のＣＭＯＳ半導体集積回路装置を
得ることを目的とする。
【００１４】
【課題を解決するための手段】この発明にかかるＣＭＯ
Ｓ半導体集積回路装置は、半導体基板上にそれぞれ設け
られたＮ型半導体領域及びＰ型半導体領域と、前記Ｎ型
半導体領域の表面に形成されたＰＭＯＳトランジスタと
、前記Ｐ型半導体領域の表面に形成されたＮＭＯＳトラ
ンジスタとを備え、前記ＰＭＯＳトランジスタのソース
領域、前記Ｎ型半導体領域及び前記Ｐ型半導体領域によ
り第１の寄生ＰＮＰバイポーラトランジスタが形成され
、前記ＮＭＯＳトランジスタのソース領域、前記Ｐ型半
導体領域及び前記Ｎ型半導体領域により寄生ＮＰＮバイ
ポーラトランジスタが形成されており、前記Ｎ型半導体
領域の表面に前記ＰＭＯＳトランジスタとは独立して、
最低電位に電位固定されたＰ型拡散領域を設け、前記Ｐ
ＭＯＳトランジスタのソース領域、前記Ｎ型半導体領域
及び前記Ｐ型拡散領域からなる第２の寄生ＰＮＰバイポ
ーラトランジスタを、そのベース幅が前記第１の寄生Ｐ
ＮＰバイポーラトランジスタのベース幅よりも短くなる
ように形成している。
Ｓ半導体集積回路装置は、半導体基板上にそれぞれ設け
られたＮ型半導体領域及びＰ型半導体領域と、前記Ｎ型
半導体領域の表面に形成されたＰＭＯＳトランジスタと
、前記Ｐ型半導体領域の表面に形成されたＮＭＯＳトラ
ンジスタとを備え、前記ＰＭＯＳトランジスタのソース
領域、前記Ｎ型半導体領域及び前記Ｐ型半導体領域によ
り第１の寄生ＰＮＰバイポーラトランジスタが形成され
、前記ＮＭＯＳトランジスタのソース領域、前記Ｐ型半
導体領域及び前記Ｎ型半導体領域により寄生ＮＰＮバイ
ポーラトランジスタが形成されており、前記Ｎ型半導体
領域の表面に前記ＰＭＯＳトランジスタとは独立して、
最低電位に電位固定されたＰ型拡散領域を設け、前記Ｐ
ＭＯＳトランジスタのソース領域、前記Ｎ型半導体領域
及び前記Ｐ型拡散領域からなる第２の寄生ＰＮＰバイポ
ーラトランジスタを、そのベース幅が前記第１の寄生Ｐ
ＮＰバイポーラトランジスタのベース幅よりも短くなる
ように形成している。
【００１５】
【作用】この発明における第２の寄生ＰＮＰバイポーラ
トランジスタは、第１の寄生ＰＮＰバイポーラトランジ
スタよりベース幅が小さいため、その電流増幅率は第２
の寄生ＰＮＰバイポーラトランジスタよりも大きい。
トランジスタは、第１の寄生ＰＮＰバイポーラトランジ
スタよりベース幅が小さいため、その電流増幅率は第２
の寄生ＰＮＰバイポーラトランジスタよりも大きい。
【００１６】したがって、ベースとエミッタを共有して
いる第１及び第２の寄生ＰＮＰバイポーラトランジスタ
は、同時に動作状態となるが、ＰＭＯＳトランジスタの
ソース領域から供給される電流の大半は第２の寄生ＰＮ
Ｐバイポーラトランジスタを介して最低電位側に流れる
。
いる第１及び第２の寄生ＰＮＰバイポーラトランジスタ
は、同時に動作状態となるが、ＰＭＯＳトランジスタの
ソース領域から供給される電流の大半は第２の寄生ＰＮ
Ｐバイポーラトランジスタを介して最低電位側に流れる
。
【００１７】
【実施例】図１はこの発明の第１の実施例であるＣＭＯ
Ｓ半導体集積回路装置の出力回路の構成を示す断面説明
図である。同図に示すように、Ｎ型半導体領域１の表面
におけるＮ型拡散領域７とＰ型拡散領域９との間にＰ型
の不純物を高濃度に含んだＰ型拡散領域２０を新たに設
けている。そして、このＰ型拡散領域２０は、接地レベ
ルに固定されている。
Ｓ半導体集積回路装置の出力回路の構成を示す断面説明
図である。同図に示すように、Ｎ型半導体領域１の表面
におけるＮ型拡散領域７とＰ型拡散領域９との間にＰ型
の不純物を高濃度に含んだＰ型拡散領域２０を新たに設
けている。そして、このＰ型拡散領域２０は、接地レベ
ルに固定されている。
【００１８】したがって、図２の等価回路図に示すよう
に、ＰＭＯＳトランジスタＱ１のソース領域であるＰ拡
散領域３ａをエミッタ、Ｎ型半導体領域１をベース、Ｐ
型半導体領域２をコレクタとした寄生ＰＮＰバイポーラ
トランジスタＴ１に加えＰ拡散領域３ａをエミッタ、Ｎ
型半導体領域１をベース、Ｐ型拡散領域２０をコレクタ
とした寄生ＰＮＰバイポーラトランジスタＴ３がさらに
形成され、これらの寄生ＰＮＰバイポーラトランジスタ
Ｔ１，Ｔ３により、寄生マルチコレクタＰＮＰバイポー
ラトランジスタＴ１３が形成される。
に、ＰＭＯＳトランジスタＱ１のソース領域であるＰ拡
散領域３ａをエミッタ、Ｎ型半導体領域１をベース、Ｐ
型半導体領域２をコレクタとした寄生ＰＮＰバイポーラ
トランジスタＴ１に加えＰ拡散領域３ａをエミッタ、Ｎ
型半導体領域１をベース、Ｐ型拡散領域２０をコレクタ
とした寄生ＰＮＰバイポーラトランジスタＴ３がさらに
形成され、これらの寄生ＰＮＰバイポーラトランジスタ
Ｔ１，Ｔ３により、寄生マルチコレクタＰＮＰバイポー
ラトランジスタＴ１３が形成される。
【００１９】このとき、Ｐ型拡散領域２０はＰ型半導体
領域２に比べ、Ｐ型拡散領域３ａからの距離が短いため
、寄生ＰＮＰバイポーラトランジスタＴ３のベース幅は
、寄生ＰＮＰバイポーラトランジスタＴ１のベース幅よ
りも狭い。したがって、寄生ＰＮＰバイポーラトランジ
スタＴ３の電流増幅率ｈＦＥは寄生ＰＮＰバイポーラト
ランジスタＴ１の電流増幅率ｈＦＥよりも大きい。
領域２に比べ、Ｐ型拡散領域３ａからの距離が短いため
、寄生ＰＮＰバイポーラトランジスタＴ３のベース幅は
、寄生ＰＮＰバイポーラトランジスタＴ１のベース幅よ
りも狭い。したがって、寄生ＰＮＰバイポーラトランジ
スタＴ３の電流増幅率ｈＦＥは寄生ＰＮＰバイポーラト
ランジスタＴ１の電流増幅率ｈＦＥよりも大きい。
【００２０】なお、他の構成は図６及び図７で示した従
来例と同様であるため説明は省略する。
来例と同様であるため説明は省略する。
【００２１】このような構成において、寄生ＰＮＰバイ
ポーラトランジスタＴ１あるいはＴ３のベース，コレク
タ間でブレークダウンする等により、トリガ電流が寄生
抵抗Ｒ２に流れると、寄生ＮＰＮバイポーラトランジス
タＴ２に十分なベース電流が供給されるため、寄生ＮＰ
ＮバイポーラトランジスタＴ２が動作状態となる。これ
に伴い、寄生マルチコレクタＰＮＰバイポーラトランジ
スタＴ１３のベース，エミッタ間に電位差が生じ、寄生
マルチコレクタＰＮＰバイポーラトランジスタＴ１３に
ベース電流が流れる。
ポーラトランジスタＴ１あるいはＴ３のベース，コレク
タ間でブレークダウンする等により、トリガ電流が寄生
抵抗Ｒ２に流れると、寄生ＮＰＮバイポーラトランジス
タＴ２に十分なベース電流が供給されるため、寄生ＮＰ
ＮバイポーラトランジスタＴ２が動作状態となる。これ
に伴い、寄生マルチコレクタＰＮＰバイポーラトランジ
スタＴ１３のベース，エミッタ間に電位差が生じ、寄生
マルチコレクタＰＮＰバイポーラトランジスタＴ１３に
ベース電流が流れる。
【００２２】このとき、寄生ＰＮＰバイポーラトランジ
スタＴ３の方が寄生ＰＮＰバイポーラトランジスタＴ１
より電流増幅率ｈＦＥが大きいため、ＰＭＯＳトランジ
スタＱ１のソース領域３ａを介して供給される電源ＶＣ
Ｃからの電荷の大半は、寄生バイポーラトランジスタＴ
３を介して接地レベルに放出されるため、寄生ＮＰＮバ
イポーラトランジスタＴ２にベース電流が供給されず、
寄生ＮＰＮバイポーラトランジスタＴ２は動作しなくな
る。 したがって、寄生バイポーラトランジスタＴ１及びＴ２
に生帰還は加わらないため、寄生バイポーラトランジス
タＴ１及びＴ２からなるサイリスタが動作状態とならず
、ラッチアップ現象が生じない。
スタＴ３の方が寄生ＰＮＰバイポーラトランジスタＴ１
より電流増幅率ｈＦＥが大きいため、ＰＭＯＳトランジ
スタＱ１のソース領域３ａを介して供給される電源ＶＣ
Ｃからの電荷の大半は、寄生バイポーラトランジスタＴ
３を介して接地レベルに放出されるため、寄生ＮＰＮバ
イポーラトランジスタＴ２にベース電流が供給されず、
寄生ＮＰＮバイポーラトランジスタＴ２は動作しなくな
る。 したがって、寄生バイポーラトランジスタＴ１及びＴ２
に生帰還は加わらないため、寄生バイポーラトランジス
タＴ１及びＴ２からなるサイリスタが動作状態とならず
、ラッチアップ現象が生じない。
【００２３】このように、従来のラッチアップを抑止す
る構造に加え、Ｎ型半導体領域１の表面に、接地レベル
に電位固定されたＰ型拡散領域２０を設け、寄生ＰＮＰ
バイポーラトランジスタＴ１とベース，エミッタを共有
し、かつ寄生ＰＮＰバイポーラトランジスタＴ１よりも
電流増幅率ｈＦＥの大きい寄生ＰＮＰバイポーラトラン
ジスタＴ３を設けることにより、ラッチアップを抑止効
果をより一層向上させることができる。
る構造に加え、Ｎ型半導体領域１の表面に、接地レベル
に電位固定されたＰ型拡散領域２０を設け、寄生ＰＮＰ
バイポーラトランジスタＴ１とベース，エミッタを共有
し、かつ寄生ＰＮＰバイポーラトランジスタＴ１よりも
電流増幅率ｈＦＥの大きい寄生ＰＮＰバイポーラトラン
ジスタＴ３を設けることにより、ラッチアップを抑止効
果をより一層向上させることができる。
【００２４】図３はこの発明の第２の実施例であるＣＭ
ＯＳ半導体集積回路装置の構成を示す断面説明図である
。同図に示すように、ＰＭＯＳトランジスタＱ１のドレ
イン領域であるＰ型拡散領域３ｂとガードリングである
Ｎ型拡散領域７との間にＰ型拡散領域２０を設けている
。
ＯＳ半導体集積回路装置の構成を示す断面説明図である
。同図に示すように、ＰＭＯＳトランジスタＱ１のドレ
イン領域であるＰ型拡散領域３ｂとガードリングである
Ｎ型拡散領域７との間にＰ型拡散領域２０を設けている
。
【００２５】図４はこの発明の第３の実施例であるＣＭ
ＯＳ半導体集積回路装置の構成を示す断面説明図である
。同図に示すように、ガードリングであるＮ型拡散領域
７の周囲を覆うようにリング状にＰ型拡散領域２０を設
けている。
ＯＳ半導体集積回路装置の構成を示す断面説明図である
。同図に示すように、ガードリングであるＮ型拡散領域
７の周囲を覆うようにリング状にＰ型拡散領域２０を設
けている。
【００２６】図５はこの発明の第４の実施例であるＣＭ
ＯＳ半導体集積回路装置の構成を示す断面説明図である
。同図に示すように、ＰＭＯＳトランジスタＱ１の周囲
を覆うようにリング状にＰ型拡散領域２０を設けている
。第２〜第４の実施例の構成も、Ｐ拡散領域３ａをエミ
ッタ、Ｎ型半導体領域１をベース、Ｐ型拡散領域２０を
コレクタとした寄生ＰＮＰバイポーラトランジスタＴ３
のベース幅は寄生ＰＮＰバイポーラトランジスタＴ１の
ベース幅より狭く、その電流増幅率ｈＦＥは寄生ＰＮＰ
バイポーラトランジスタＴ１よりも大きくなるため、第
１の実施例と同様な効果を奏する。
ＯＳ半導体集積回路装置の構成を示す断面説明図である
。同図に示すように、ＰＭＯＳトランジスタＱ１の周囲
を覆うようにリング状にＰ型拡散領域２０を設けている
。第２〜第４の実施例の構成も、Ｐ拡散領域３ａをエミ
ッタ、Ｎ型半導体領域１をベース、Ｐ型拡散領域２０を
コレクタとした寄生ＰＮＰバイポーラトランジスタＴ３
のベース幅は寄生ＰＮＰバイポーラトランジスタＴ１の
ベース幅より狭く、その電流増幅率ｈＦＥは寄生ＰＮＰ
バイポーラトランジスタＴ１よりも大きくなるため、第
１の実施例と同様な効果を奏する。
【００２７】第１の実施例〜第４の実施例において、寄
生ＰＮＰバイポーラトランジスタＴ３のベース幅を考慮
すると、その電流増幅率ｈＦＥの大きさは、第２及び第
４の実施例、第１及び第３の実施例の順となり、電流増
幅率ｈＦＥが大きい分、第２及び第４の実施例の方が第
１及び第３の実施例に比べ、ラッチアップ抑止効果が強
い。 また、第３及び第４の実施例はリング状にＰ型拡散領域
２０を形成しているため、寄生ＰＮＰバイポーラトラン
ジスタＴ１と、Ｎ型半導体領域１の周囲に形成されるす
べての寄生ＮＰＮバイポーラトランジスタとによるラッ
チアップ現象を抑止できる効果がある。
生ＰＮＰバイポーラトランジスタＴ３のベース幅を考慮
すると、その電流増幅率ｈＦＥの大きさは、第２及び第
４の実施例、第１及び第３の実施例の順となり、電流増
幅率ｈＦＥが大きい分、第２及び第４の実施例の方が第
１及び第３の実施例に比べ、ラッチアップ抑止効果が強
い。 また、第３及び第４の実施例はリング状にＰ型拡散領域
２０を形成しているため、寄生ＰＮＰバイポーラトラン
ジスタＴ１と、Ｎ型半導体領域１の周囲に形成されるす
べての寄生ＮＰＮバイポーラトランジスタとによるラッ
チアップ現象を抑止できる効果がある。
【００２８】なお、第１〜第４の実施例では、すべてガ
ードリング７，８及び９を形成した例を示したが、ガー
ドリングを有さず、単に上記したＰ型半導体領域２０を
形成する構成でも、効果の度合いは薄れるがラッチアッ
プ抑止効果はある。
ードリング７，８及び９を形成した例を示したが、ガー
ドリングを有さず、単に上記したＰ型半導体領域２０を
形成する構成でも、効果の度合いは薄れるがラッチアッ
プ抑止効果はある。
【００２９】
【発明の効果】以上説明したように、この発明によれば
第１の寄生ＰＮＰバイポーラトランジスタとベース，エ
ミッタを共有する第２のＰＮＰ寄生バイポーラトランジ
スタは、第１の寄生ＰＮＰバイポーラトランジスタより
ベース幅が小さいため、その電流増幅率は第１の寄生Ｐ
ＮＰバイポーラトランジスタよりも大きい。
第１の寄生ＰＮＰバイポーラトランジスタとベース，エ
ミッタを共有する第２のＰＮＰ寄生バイポーラトランジ
スタは、第１の寄生ＰＮＰバイポーラトランジスタより
ベース幅が小さいため、その電流増幅率は第１の寄生Ｐ
ＮＰバイポーラトランジスタよりも大きい。
【００３０】したがって、第１及び第２の寄生ＰＮＰバ
イポーラトランジスタは、同時に動作状態となるが、Ｐ
ＭＯＳトランジスタソース領域から供給される電流の大
半は第２の寄生ＰＮＰバイポーラトランジスタを介して
最低電位側に流れるため、第１及び第２の寄生ＰＮＰバ
イポーラトランジスタが動作状態になっても、寄生ＮＰ
Ｎバイポーラトランジスタにベース電流が供給されずラ
ッチアップ現象が生じない。
イポーラトランジスタは、同時に動作状態となるが、Ｐ
ＭＯＳトランジスタソース領域から供給される電流の大
半は第２の寄生ＰＮＰバイポーラトランジスタを介して
最低電位側に流れるため、第１及び第２の寄生ＰＮＰバ
イポーラトランジスタが動作状態になっても、寄生ＮＰ
Ｎバイポーラトランジスタにベース電流が供給されずラ
ッチアップ現象が生じない。
【００３１】その結果、特別な回路を付加することなく
ラッチアップ耐性の優れた構造のＣＭＯＳ半導体集積回
路装置を得ることができる。
ラッチアップ耐性の優れた構造のＣＭＯＳ半導体集積回
路装置を得ることができる。
【図１】この発明の第１の実施例であるＣＭＯＳ半導体
集積回路装置の構成を示す断面説明図である。
集積回路装置の構成を示す断面説明図である。
【図２】第１の実施例のＣＭＯＳ半導体集積回路装置の
寄生素子構成を示す等価回路図である。
寄生素子構成を示す等価回路図である。
【図３】この発明の第２の実施例であるＣＭＯＳ半導体
集積回路装置の構成を示す断面説明図である。
集積回路装置の構成を示す断面説明図である。
【図４】この発明の第３の実施例であるＣＭＯＳ半導体
集積回路装置の構成を示す断面説明図である。
集積回路装置の構成を示す断面説明図である。
【図５】この発明の第４の実施例であるＣＭＯＳ半導体
集積回路装置の構成を示す断面説明図である。
集積回路装置の構成を示す断面説明図である。
【図６】従来のＣＭＯＳ半導体集積回路装置の構成を示
す断面説明図である。
す断面説明図である。
【図７】図６で示したＣＭＯＳ半導体集積回路装置の寄
生素子構成を示す等価回路図である。
生素子構成を示す等価回路図である。
１ Ｎ型半導体領域２
Ｐ型半導体領域３ａ，３ｂ Ｐ型拡散領域 ４ａ，４ｂ Ｎ型拡散領域 ７ Ｎ型拡散領域 ８ Ｐ型拡散領域 ９ Ｐ型拡散領域 ２０ Ｐ型拡散領域
Ｐ型半導体領域３ａ，３ｂ Ｐ型拡散領域 ４ａ，４ｂ Ｎ型拡散領域 ７ Ｎ型拡散領域 ８ Ｐ型拡散領域 ９ Ｐ型拡散領域 ２０ Ｐ型拡散領域
Claims (1)
- 【請求項１】 半導体基板上にそれぞれ設けられたＮ
型半導体領域及びＰ型半導体領域と、前記Ｎ型半導体領
域の表面に形成されたＰＭＯＳトランジスタと、前記Ｐ
型半導体領域の表面に形成されたＮＭＯＳトランジスタ
とを備え、前記ＰＭＯＳトランジスタのソース領域、前
記Ｎ型半導体領域及び前記Ｐ型半導体領域により第１の
寄生ＰＮＰバイポーラトランジスタが形成され、前記Ｎ
ＭＯＳトランジスタのソース領域、前記Ｐ型半導体領域
及び前記Ｎ型半導体領域により寄生ＮＰＮバイポーラト
ランジスタが形成されるＣＭＯＳ半導体集積回路装置に
おいて、前記Ｎ型半導体領域の表面に前記ＰＭＯＳトラ
ンジスタとは独立して、最低電位に電位固定されたＰ型
拡散領域を設け、前記ＰＭＯＳトランジスタのソース領
域、前記Ｎ型半導体領域及び前記Ｐ型拡散領域からなる
第２の寄生ＰＮＰバイポーラトランジスタを、そのベー
ス幅が前記第１の寄生ＰＮＰバイポーラトランジスタの
ベース幅よりも短くなるように形成したことを特徴とす
るＣＭＯＳ半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3054914A JP2741797B2 (ja) | 1991-03-19 | 1991-03-19 | Ｃｍｏｓ半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3054914A JP2741797B2 (ja) | 1991-03-19 | 1991-03-19 | Ｃｍｏｓ半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04312968A true JPH04312968A (ja) | 1992-11-04 |
| JP2741797B2 JP2741797B2 (ja) | 1998-04-22 |
Family
ID=12983874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3054914A Expired - Fee Related JP2741797B2 (ja) | 1991-03-19 | 1991-03-19 | Ｃｍｏｓ半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2741797B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008131021A (ja) * | 2006-11-27 | 2008-06-05 | Fuji Electric Device Technology Co Ltd | 半導体集積回路装置 |
| JP2008205055A (ja) * | 2007-02-17 | 2008-09-04 | Seiko Instruments Inc | 半導体装置 |
| US7545005B2 (en) | 2003-03-27 | 2009-06-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of avoiding latchup breakdown resulting from negative variation of floating offset voltage |
| JP2009147378A (ja) * | 2009-03-24 | 2009-07-02 | Mitsubishi Electric Corp | 半導体装置 |
| JP2009231851A (ja) * | 2009-07-09 | 2009-10-08 | Mitsubishi Electric Corp | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5238890A (en) * | 1975-09-23 | 1977-03-25 | Mitsubishi Electric Corp | Semiconductor device |
| JPS5886759A (ja) * | 1981-11-19 | 1983-05-24 | Oki Electric Ind Co Ltd | Ｃｍｏｓｉｃ用保護回路 |
| JPS62169469A (ja) * | 1986-01-22 | 1987-07-25 | Nec Corp | 半導体集積回路装置 |
-
1991
- 1991-03-19 JP JP3054914A patent/JP2741797B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5238890A (en) * | 1975-09-23 | 1977-03-25 | Mitsubishi Electric Corp | Semiconductor device |
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| US7777279B2 (en) | 2003-03-27 | 2010-08-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device capable of avoiding latchup breakdown resulting from negative variation of floating offset voltage |
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| JP2009147378A (ja) * | 2009-03-24 | 2009-07-02 | Mitsubishi Electric Corp | 半導体装置 |
| JP2009231851A (ja) * | 2009-07-09 | 2009-10-08 | Mitsubishi Electric Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2741797B2 (ja) | 1998-04-22 |
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