JP2008131021A - 半導体集積回路装置 - Google Patents
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Abstract
【目的】寄生ｎｐｎトランジスタの破壊を防止して、サージ電流に対して高破壊耐量の半導体集積回路装置を提供すること。
【解決手段】ハイ側のｐチャネルＭＯＳＦＥＴとＧＮＤ側のｎチャネルＭＯＳＦＥＴとの間に、寄生電流制限用ｐチャネルＭＯＳＦＥＴと寄生ｎｐｎトランジスタのコレクタ層を設け、寄生電流制限用ｐチャネルＭＯＳＦＥＴのソースを高電圧電源に接続し、ゲートをＧＮＤに接続し、この寄生電流制限用ｐチャネルＭＯＳＦＥＴのドレインと寄生ｎｐｎトランジスタのコレクタ層を接続することにより、大きなサージ電流が寄生ｎｐｎトランジスタに流れても、寄生電流を抑制して、半導体集積回路装置のサージ電流に対する破壊耐量を向上させることができる。
【選択図】 図１
【解決手段】ハイ側のｐチャネルＭＯＳＦＥＴとＧＮＤ側のｎチャネルＭＯＳＦＥＴとの間に、寄生電流制限用ｐチャネルＭＯＳＦＥＴと寄生ｎｐｎトランジスタのコレクタ層を設け、寄生電流制限用ｐチャネルＭＯＳＦＥＴのソースを高電圧電源に接続し、ゲートをＧＮＤに接続し、この寄生電流制限用ｐチャネルＭＯＳＦＥＴのドレインと寄生ｎｐｎトランジスタのコレクタ層を接続することにより、大きなサージ電流が寄生ｎｐｎトランジスタに流れても、寄生電流を抑制して、半導体集積回路装置のサージ電流に対する破壊耐量を向上させることができる。
【選択図】 図１
Description
この発明は、出力に比較的高い電圧を出力する端子を備え、その出力は高耐圧のハイサイド側のｐチャネルＭＯＳＦＥＴとグランド（ＧＮＤ）側のｎチャネルＭＯＳＦＥＴで構成されるプッシュプル回路などを有する半導体集積回路装置に関する。
図５は、従来の半導体集積回路装置の要部断面図である。図では各電極と各端子の接続も示した。
ｐ半導体基板５１の表面層にｎ−層５２とｐ−層５３を接するように形成し、ｎ−層５２の表面層にｐ＋ドレイン層５４とｐ＋ソース層５５を離して形成し、このｐ＋ソース層５５と接するｎ＋コンタクト層５６を形成し、ｐ＋ドレイン層５４とｐ＋ソース層５５に挟まれたｎ−層５２上にゲート絶縁膜５７を介してゲート電極５８を形成し、ｐ＋ドレイン層５４上にドレイン電極５９を形成し、ｐ＋ソース層５５上とｎ＋コンタクト層５６上にソース電極６０を形成してハイサイド側（高電圧電源の高電位側で以下、ハイ側と略す）のｐチャネルＭＯＳＦＥＴ３００を形成する。
ｐ半導体基板５１の表面層にｎ−層５２とｐ−層５３を接するように形成し、ｎ−層５２の表面層にｐ＋ドレイン層５４とｐ＋ソース層５５を離して形成し、このｐ＋ソース層５５と接するｎ＋コンタクト層５６を形成し、ｐ＋ドレイン層５４とｐ＋ソース層５５に挟まれたｎ−層５２上にゲート絶縁膜５７を介してゲート電極５８を形成し、ｐ＋ドレイン層５４上にドレイン電極５９を形成し、ｐ＋ソース層５５上とｎ＋コンタクト層５６上にソース電極６０を形成してハイサイド側（高電圧電源の高電位側で以下、ハイ側と略す）のｐチャネルＭＯＳＦＥＴ３００を形成する。
ｐ−層５３の表面層にｎ＋ドレイン層６１とｎ＋ソース層６２を離して形成し、このｎ＋ソース６２層と接するｐ＋コンタクト層６３を形成し、ｎ＋ドレイン層６１とｎ＋ソース層６２に挟まれたｐ−層５３上にゲート絶縁膜６４を介してゲート電極６５を形成し、ｎ＋ドレイン層６１上にドレイン電極６６を形成し、ｎ＋ソース層６２上とｐ＋コンタクト層６３上にソース電極６７を形成してＧＮＤ側（ローサイド側）のｎチャネルＭＯＳＦＥＴ４００を形成する。このｐチャネルＭＯＳＦＥＴ３００とｎチャネルＭＯＳＦＥＴ４００で図６で示すプッシュプル回路を構成する（これは、プラズマディスプレイなどの出力回路となる）。
ハイ側のｐチャネルＭＯＳＦＥＴ３００のソース電極６０と高電圧電源端子８１を接続し、ドレイン電極５９とＧＮＤ側のｎチャネルＭＯＳＦＥＴ４００のドレイン電極６６を出力端子８３に接続し、ソース電極６７をＧＮＤ端子８２に接続する。
ＧＮＤ側のｎチャネルＭＯＳＦＥＴ４００のｎ＋ドレイン層６１とｐ−層５３とｐ＋層６３とハイ側のｐチャネルＭＯＳＦＥＴ３００のｎ＋コンタクト層５６とｎ−層５２で寄生ｎｐｎトランジスタ７１を構成する。ｎ＋ドレイン層６１がエミッタ、ｎ＋コンタクト層５６とｎ−層５２がコレクタ、ｐ−層５３とｐ＋層６３がベースとなる。尚、ＶＤＤは高電圧電源の高電位であり、ＧＮＤはグランド電位である。
ＧＮＤ側のｎチャネルＭＯＳＦＥＴ４００のｎ＋ドレイン層６１とｐ−層５３とｐ＋層６３とハイ側のｐチャネルＭＯＳＦＥＴ３００のｎ＋コンタクト層５６とｎ−層５２で寄生ｎｐｎトランジスタ７１を構成する。ｎ＋ドレイン層６１がエミッタ、ｎ＋コンタクト層５６とｎ−層５２がコレクタ、ｐ−層５３とｐ＋層６３がベースとなる。尚、ＶＤＤは高電圧電源の高電位であり、ＧＮＤはグランド電位である。
図７は、図５の半導体集積回路装置での寄生電流についての説明図であり、同図（ａ）は等価回路図、同図（ｂ）は寄生ｎｐｎトランジスタの出力特性図である。
図５において、出力端子８３がＧＮＤ電位以下に引っ張られる動作モードがある。これを図では電池のマイナス側が接続されたように便宜的に示す。
これは、例えば、プラズマディスプレイでは、多数のセル容量（放電管のようなもの）が並列に配置され、各セル容量は多数ある図５の出力端子８３にそれぞれ接続している。各出力端子８３は、隣接する出力端子８３と電極間容量（浮遊容量）を介して結合している。何らかの要因でセル容量が異常放電を起こすと、前記のセル容量と電極間容量により、出力端子８３がＧＮＤ電位以下に引っ張られることがある。
図５において、出力端子８３がＧＮＤ電位以下に引っ張られる動作モードがある。これを図では電池のマイナス側が接続されたように便宜的に示す。
これは、例えば、プラズマディスプレイでは、多数のセル容量（放電管のようなもの）が並列に配置され、各セル容量は多数ある図５の出力端子８３にそれぞれ接続している。各出力端子８３は、隣接する出力端子８３と電極間容量（浮遊容量）を介して結合している。何らかの要因でセル容量が異常放電を起こすと、前記のセル容量と電極間容量により、出力端子８３がＧＮＤ電位以下に引っ張られることがある。
図５のようにハイ側のｐチャネルＭＯＳＦＥＴ３００とＧＮＤ側のｎチャネルＭＯＳＦＥＴ４００が隣接して配置された場合は、ＧＮＤ電位より出力端子８３（ｎチャネルＭＯＳＦＥＴ４００のドレイン電圧）の電位が低くなると寄生ダイオード５００に電流７４が流れる。
しかし、ハイ側のｐチャネルＭＯＳＦＥＴ３００のｎ＋コンタクト層５６とｎ−層５２およびＧＮＤ側のｎチャネルＭＯＳＦＥＴ４００のｐ＋コンタクト層６３とｐ−層５３とｎ＋ドレイン層６１で寄生のｎｐｎトランジスタ７１が構成されており、寄生ダイオード５００の順方向電流(電流７４)はこの寄生ｎｐｎトランジスタ７１のベース電流７２となり、このベース電流７２のｈＦＥ倍のコレクタ電流７３が高電圧電源端子８１から寄生ｎｐｎトランジスタ７１に流れ込むことになる。
しかし、ハイ側のｐチャネルＭＯＳＦＥＴ３００のｎ＋コンタクト層５６とｎ−層５２およびＧＮＤ側のｎチャネルＭＯＳＦＥＴ４００のｐ＋コンタクト層６３とｐ−層５３とｎ＋ドレイン層６１で寄生のｎｐｎトランジスタ７１が構成されており、寄生ダイオード５００の順方向電流(電流７４)はこの寄生ｎｐｎトランジスタ７１のベース電流７２となり、このベース電流７２のｈＦＥ倍のコレクタ電流７３が高電圧電源端子８１から寄生ｎｐｎトランジスタ７１に流れ込むことになる。
このＧＮＤ側のｎチャネルＭＯＳＦＥＴ４００に流れるサージ電流（寄生ダイオードの電流７４＝寄生ｎｐｎトランジスタのベース電流７２）が大きければ大きいほど、図７（ｂ）に示すように、寄生ｎｐｎトランジスタ７１のコレクタ電流７３は大きくなる。半導体集積回路装置（ＩＣチップ）で消費される電力はこのコレクタ電流７３×高電圧電源端子８１と出力端子８３間の電圧となるのでコレクタ電流７３が大きくなると消費される電力も大きくなる。
また、特許文献１によると、ｐ型の横型高耐圧ＭＯＳＦＥＴと、これに隣接したｎ型の横型高耐圧ＭＯＳＦＥＴとで構成されたプッシュプル回路を複数設けたプラズマディスプレイが報告されている。
特開２００３−１７４１６０号公報 図８
図５のような従来構造では、サージ電流すなわち、寄生ｎｐｎトランジスタ７１のベース電流７２が大きくなると、高電圧電源端子８１から寄生ｎｐｎトランジスタ７１に流れ込むコレクタ電流７３（寄生電流）も大きくなり、そのコレクタ電流７３を制限する抵抗などがないため、高電圧電源端子８１の印加電圧が高い場合には大きな損失が発生して寄生ｎｐｎトランジスタ７１は破壊し、半導体集積回路のサージ電流に対する破壊耐量を低下させてしまう。
プラズマディスプレイでは異常放電等で大きなサージ電流（寄生ｎｐｎトランジスタ７１のベース電流７２）が流れることがあり、サージ電流に対する破壊耐量が低い場合には寄生ｎｐｎトランジスタ７１が破壊して半導体集積回路装置が動作しなくなる。
この発明の目的は、前記の課題を解決して、寄生ｎｐｎトランジスタの破壊を防止して、サージ電流に対して高破壊耐量の半導体集積回路装置を提供することにある。
この発明の目的は、前記の課題を解決して、寄生ｎｐｎトランジスタの破壊を防止して、サージ電流に対して高破壊耐量の半導体集積回路装置を提供することにある。
前記の目的を達成するために、半導体層の表面層に隣接して形成されるｎ型半導体層およびｐ型半導体層と、前記ｎ型半導体層に形成される横型ｐチャネルＭＯＳＦＥＴと、前記ｐ型半導体層に形成される横型ｎチャネルＭＯＳＦＥＴと、前記ｎ型半導体層側の前記ｐ型半導体層に形成されるｎ型コレクタ層と、該ｎ型コレクタ層上に形成されるコレクタ電極とを有し、前記横型ｎチャネルＭＯＳＦＥＴのドレイン層がエミッタとなり、前記ｐ型半導体層がベースとなり、前記ｎ型コレクタ層がコレクタとなる寄生ｎｐｎトランジスタを有する半導体集積回路装置であって、
前記横型ｐチャネルＭＯＳＦＥＴのソース電極と高電圧電源端子とを接続し、前記横型ｐチャネルＭＯＳＦＥＴのドレイン電極と前記横型ｎチャネルＭＯＳＦＥＴのドレイン電極とを接続し、該接続点と出力端子とを接続し、前記横型ｎチャネルＭＯＳＦＥＴのソース電極とグランド端子とを接続し、前記高電圧電源端子と前記寄生ｎｐｎトランジスタの前記コレクタ電極との間に電流制限手段を接続する構成とする。
前記横型ｐチャネルＭＯＳＦＥＴのソース電極と高電圧電源端子とを接続し、前記横型ｐチャネルＭＯＳＦＥＴのドレイン電極と前記横型ｎチャネルＭＯＳＦＥＴのドレイン電極とを接続し、該接続点と出力端子とを接続し、前記横型ｎチャネルＭＯＳＦＥＴのソース電極とグランド端子とを接続し、前記高電圧電源端子と前記寄生ｎｐｎトランジスタの前記コレクタ電極との間に電流制限手段を接続する構成とする。
また半導体層の表面層に隣接して形成されるｎ型半導体層およびｐ型半導体層と、前記ｎ型半導体層に形成される横型ｐチャネルＭＯＳＦＥＴと、前記ｐ型半導体層に形成される横型ｎチャネルＭＯＳＦＥＴと、前記ｐ型半導体層側の前記ｎ型半導体層に前記横型ｐチャネルＭＯＳＦＥＴに隣接して形成される寄生電流制限用ｐチャネル型ＭＯＳＦＥＴと、前記ｎ型半導体層側の前記ｐ型半導体層に形成されるｎ型コレクタ層と、該ｎ型コレクタ層上に形成されるコレクタ電極とを有し、前記横型ｎチャネルＭＯＳＦＥＴのドレイン層がエミッタとなり、前記ｐ型半導体層がベースとなり、前記ｎ型コレクタ層がコレクタとなる寄生ｎｐｎトランジスタを有する半導体集積回路装置であって、
前記横型ｐチャネルＭＯＳＦＥＴのソース電極と高電圧電源端子とを接続し、前記横型ｐチャネルＭＯＳＦＥＴのドレイン電極と前記横型ｎチャネルＭＯＳＦＥＴのドレイン電極とを接続し、該接続点と出力端子とを接続し、前記横型ｎチャネルＭＯＳＦＥＴのソース電極とグランドとを接続し、前記寄生電流制限用ｐチャネルＭＯＳＦＥＴのソース電極と前記高電圧電源の高電位側とを接続し、前記寄生電流制限用ｐチャネルＭＯＳＦＥＴのゲート電極と前記グランドとを接続し、前記寄生電流制限用ｐチャネルＭＯＳＦＥＴのドレイン電極と前記寄生ｎｐｎトランジスタの前記コレクタ電極とを接続する構成とする。
前記横型ｐチャネルＭＯＳＦＥＴのソース電極と高電圧電源端子とを接続し、前記横型ｐチャネルＭＯＳＦＥＴのドレイン電極と前記横型ｎチャネルＭＯＳＦＥＴのドレイン電極とを接続し、該接続点と出力端子とを接続し、前記横型ｎチャネルＭＯＳＦＥＴのソース電極とグランドとを接続し、前記寄生電流制限用ｐチャネルＭＯＳＦＥＴのソース電極と前記高電圧電源の高電位側とを接続し、前記寄生電流制限用ｐチャネルＭＯＳＦＥＴのゲート電極と前記グランドとを接続し、前記寄生電流制限用ｐチャネルＭＯＳＦＥＴのドレイン電極と前記寄生ｎｐｎトランジスタの前記コレクタ電極とを接続する構成とする。
また、前記ｎ型コレクタ層が、前記ｐ型半導体層の表面層もしくは前記ｎ型半導層の深さと同じ深さに形成されるとよい。
また、半導体層の表面層に隣接して形成されるｎ型半導体層およびｐ型半導体層と、前記ｎ型半導体層に形成される横型ｐチャネルＭＯＳＦＥＴと、前記ｐ型半導体層に形成される横型ｎチャネルＭＯＳＦＥＴと、前記ｐ型半導体層側の前記ｎ型半導体層上に絶縁膜を介して形成される抵抗と、前記ｎ型半導体層側の前記ｐ型半導体層に形成されるｎ型コレクタ層と、該ｎ型コレクタ層上に形成されるコレクタ電極とを有し、前記横型ｎチャネルＭＯＳＦＥＴのドレイン層がエミッタとなり、前記ｐ型半導体層がベースとなり、前記ｎ型コレクタ層がコレクタとなる寄生ｎｐｎトランジスタを有する半導体集積回路装置であって、
前記横型ｐチャネルＭＯＳＦＥＴのソース電極と高電圧電源端子とを接続し、前記横型ｐチャネルＭＯＳＦＥＴのドレイン電極と前記横型ｎチャネルＭＯＳＦＥＴのドレイン電極とを接続し、該接続点と出力端子とを接続し、前記横型ｎチャネルＭＯＳＦＥＴのソース電極とグランド端子とを接続し、前記抵抗の一端と前記高電圧電源端子とを接続し、前記抵抗の他端と前記寄生ｎｐｎトランジスタの前記コレクタ電極とを接続する構成とする。
また、半導体層の表面層に隣接して形成されるｎ型半導体層およびｐ型半導体層と、前記ｎ型半導体層に形成される横型ｐチャネルＭＯＳＦＥＴと、前記ｐ型半導体層に形成される横型ｎチャネルＭＯＳＦＥＴと、前記ｐ型半導体層側の前記ｎ型半導体層上に絶縁膜を介して形成される抵抗と、前記ｎ型半導体層側の前記ｐ型半導体層に形成されるｎ型コレクタ層と、該ｎ型コレクタ層上に形成されるコレクタ電極とを有し、前記横型ｎチャネルＭＯＳＦＥＴのドレイン層がエミッタとなり、前記ｐ型半導体層がベースとなり、前記ｎ型コレクタ層がコレクタとなる寄生ｎｐｎトランジスタを有する半導体集積回路装置であって、
前記横型ｐチャネルＭＯＳＦＥＴのソース電極と高電圧電源端子とを接続し、前記横型ｐチャネルＭＯＳＦＥＴのドレイン電極と前記横型ｎチャネルＭＯＳＦＥＴのドレイン電極とを接続し、該接続点と出力端子とを接続し、前記横型ｎチャネルＭＯＳＦＥＴのソース電極とグランド端子とを接続し、前記抵抗の一端と前記高電圧電源端子とを接続し、前記抵抗の他端と前記寄生ｎｐｎトランジスタの前記コレクタ電極とを接続する構成とする。
また、前記抵抗を集積回路を形成するときの抵抗体で形成するとよい。
また、前記抵抗体がポリシリコン層であるとよい。
また、前記抵抗体がポリシリコン層であるとよい。
この発明によれば、ハイ側のｐチャネルＭＯＳＦＥＴとＧＮＤ側のｎチャネルＭＯＳＦＥＴとの間に、寄生電流制限用ｐチャネルＭＯＳＦＥＴと寄生ｎｐｎトランジスタのコレクタ層を設け、寄生電流制限用ｐチャネルＭＯＳＦＥＴのソースを高電圧電源に接続し、ゲートをＧＮＤに接続し寄生電流制限用ｐチャネルＭＯＳＦＥＴのドレイン電流を小さく抑え、この寄生電流制限用ｐチャネルＭＯＳＦＥＴのドレインと寄生ｎｐｎトランジスタのコレクタ層を接続することにより、大きなサージ電流（ベース電流）が寄生ｎｐｎトランジスタに流れても、寄生電流（コレクタ電流）を抑制して、半導体集積回路装置のサージ電流に対する破壊耐量を向上させることができる。
また、前記のｐチャネルＭＯＳＦＥＴを抵抗に代えても同様の効果が得られる。
実施の形態を以下の実施例で説明する。以下の説明でｐはｐ型、ｎはｎ型の導電型を示す。
図１は、この発明の第１実施例の半導体集積回路装置の要部断面図である。図には各電極と各端子の接続も示した。
ｐ半導体基板１の表面層にｎ−層２とｐ−層３を接するように形成し、ｎ−層２の表面層にｐ＋ドレイン層４とｐ＋ソース層５を離して形成し、このｐ＋ソース層５と接するｎ＋コンタクト層６を形成し、ｐ＋ドレイン層４とｐ＋ソース層５に挟まれたｎ−層２上にゲート絶縁膜７を介してゲート電極８を形成し、ｐ＋ドレイン層４上にドレイン電極９を形成し、ｐ＋ソース層５上とｎ＋コンタクト層６上にソース電極１０を形成してハイ側の横型のｐチャネルＭＯＳＦＥＴ１００を形成する。
ｐ半導体基板１の表面層にｎ−層２とｐ−層３を接するように形成し、ｎ−層２の表面層にｐ＋ドレイン層４とｐ＋ソース層５を離して形成し、このｐ＋ソース層５と接するｎ＋コンタクト層６を形成し、ｐ＋ドレイン層４とｐ＋ソース層５に挟まれたｎ−層２上にゲート絶縁膜７を介してゲート電極８を形成し、ｐ＋ドレイン層４上にドレイン電極９を形成し、ｐ＋ソース層５上とｎ＋コンタクト層６上にソース電極１０を形成してハイ側の横型のｐチャネルＭＯＳＦＥＴ１００を形成する。
ｐ−層３の表面層にｎ＋ドレイン層１１とｎ＋ソース層１２を離して形成し、このｎ＋ソース層１２と接するｐ＋コンタクト層１３を形成し、ｎ＋ドレイン層１１とｎ＋ソース層１２に挟まれたｐ−層３上にゲート絶縁膜１４を介してゲート電極１５を形成し、ｎ＋ドレイン層１１上にドレイン電極１６を形成し、ｎ＋ソース層１２上とｐ＋コンタクト層１３上にソース電極１７を形成してＧＮＤ側の横型のｎチャネルＭＯＳＦＥＴ２００を形成する。ｐチャネルＭＯＳＦＥＴ１００とｎチャネルＭＯＳＦＥＴ２００でプッシュプル回路（出力回路となる）を構成しこれらのＭＯＳＦＥＴ１００、２００はいずれも高耐圧素子である。また前記のｐ半導体基板１をｎ半導体基板としてもよい。
本実施例では、寄生電流制限ｓｈう段として寄生電流制限用ｐチャネルＭＯＳＦＥＴ３２を形成した。つぎに、寄生電流制限用ｐチャネルＭＯＳＦＥＴ３２について説明する。
ハイ側のｐチャネルＭＯＳＦＥＴ１００とＧＮＤ側のｎチャネルＭＯＳＦＥＴ２００に挟まれたｎ−層２の表面層にｐ＋ドレイン層１８とｐ＋ソース層１９を離して形成し、このｐ＋ソース層１９と接するｎ＋コンタクト層２０を形成し、ｐ＋ドレイン層１８とｐ＋ソース層１９に挟まれたｎ−層２上にゲート絶縁膜２１を介してゲート電極２２を形成し、ｐ＋ドレイン層１８上にドレイン電極２２を形成し、ｐ＋ソース層１９上とｎ＋コンタクト層２０上にソース電極２４を形成して横型の寄生電流制限用ｐチャネルＭＯＳＦＥＴ３２を形成する。
ハイ側のｐチャネルＭＯＳＦＥＴ１００とＧＮＤ側のｎチャネルＭＯＳＦＥＴ２００に挟まれたｎ−層２の表面層にｐ＋ドレイン層１８とｐ＋ソース層１９を離して形成し、このｐ＋ソース層１９と接するｎ＋コンタクト層２０を形成し、ｐ＋ドレイン層１８とｐ＋ソース層１９に挟まれたｎ−層２上にゲート絶縁膜２１を介してゲート電極２２を形成し、ｐ＋ドレイン層１８上にドレイン電極２２を形成し、ｐ＋ソース層１９上とｎ＋コンタクト層２０上にソース電極２４を形成して横型の寄生電流制限用ｐチャネルＭＯＳＦＥＴ３２を形成する。
寄生電流制限用ｐチャネルＭＯＳＦＥＴ３２とＧＮＤ側のｎチャネルＭＯＳＦＥＴ２００に挟まれたｐ−層３の表面層に寄生ｎｐｎトランジスタ３１のｎ＋コレクタ層２５を形成しｎ＋コレクタ層２５上にコレクタ電極２６を形成する。
ハイ側のｐチャネルＭＯＳＦＥＴ１００のソース電極１０と高電圧電源端子４１を接続し、ドレイン電極９とＧＮＤ側のｎチャネルＭＯＳＦＥＴ２００のドレイン電極１６を接続し、ソース電極１７をＧＮＤ端子４２に接続し、寄生電流制限用のｐチャネルＭＯＳＦＥＴ３２のソース電極２４と高電圧電源端子４１を接続し、ドレイン電極２３と寄生ｎｐｎトランジスタ３１のコレクタ電極２６を接続する。
ハイ側のｐチャネルＭＯＳＦＥＴ１００のソース電極１０と高電圧電源端子４１を接続し、ドレイン電極９とＧＮＤ側のｎチャネルＭＯＳＦＥＴ２００のドレイン電極１６を接続し、ソース電極１７をＧＮＤ端子４２に接続し、寄生電流制限用のｐチャネルＭＯＳＦＥＴ３２のソース電極２４と高電圧電源端子４１を接続し、ドレイン電極２３と寄生ｎｐｎトランジスタ３１のコレクタ電極２６を接続する。
ＧＮＤ側のｎチャネルＭＯＳＦＥＴ２００のｎ＋ドレイン層１１とｐ−層３とｐ＋層１３とｎ＋コレクタ層２５で寄生ｎｐｎトランジスタ３１を構成する。
前記したように、各出力端子４３は、隣接する出力端子４３と電極間容量（浮遊容量）を介して結合しており、何らかの要因でセル容量が異常放電を起こすと、前記のセル容量と電極間容量により、出力端子８３がＧＮＤ電位以下に引っ張られることがある。
前記したように、各出力端子４３は、隣接する出力端子４３と電極間容量（浮遊容量）を介して結合しており、何らかの要因でセル容量が異常放電を起こすと、前記のセル容量と電極間容量により、出力端子８３がＧＮＤ電位以下に引っ張られることがある。
そうすると、ＧＮＤ電位より出力端子４３（ｎチャネルＭＯＳＦＥＴ２００のドレイン電圧）の電位が低くなり寄生ダイオード６００に電流４５が流れる。この電流４５が寄生ｎｐｎトランジスタ２００のベース電流３３となる。
尚、寄生トランジスタ２００の各部位は、ｎ＋ドレイン層１１がエミッタ、ｎ＋コレクタ層２５がコレクタ、ｐ−層３とｐ＋層１３がベースである。
尚、寄生トランジスタ２００の各部位は、ｎ＋ドレイン層１１がエミッタ、ｎ＋コレクタ層２５がコレクタ、ｐ−層３とｐ＋層１３がベースである。
前記したように、寄生電流制限用ｐチャネルＭＯＳＦＥＴ３２のゲート電極２２をＧＮＤに接続することで、寄生電流制限用ｐチャネルＭＯＳＦＥＴ３２のドレイン電流３４はチャネル幅と長さで決まる一定電流に抑制される。
図２は、寄生電流が制限されるメカニズムを説明した図であり、同図（ａ）は等価回路図、同図（ｂ）は寄生ｎｐｎトランジスタと寄生電流制限用ｐチャネルＭＯＳＦＥＴの出力特性図である。横軸は高電圧電源端子４１とＧＮＤ端子４２の間の電圧であり、右方向の矢印は寄生ｎｐｎトランジスタ３１の場合であり、左方向の矢印は寄生電流制限用ｐチャネルＭＯＳＦＥＴ３２の場合である。いずれも矢印方向に電圧が高くなる。
図２は、寄生電流が制限されるメカニズムを説明した図であり、同図（ａ）は等価回路図、同図（ｂ）は寄生ｎｐｎトランジスタと寄生電流制限用ｐチャネルＭＯＳＦＥＴの出力特性図である。横軸は高電圧電源端子４１とＧＮＤ端子４２の間の電圧であり、右方向の矢印は寄生ｎｐｎトランジスタ３１の場合であり、左方向の矢印は寄生電流制限用ｐチャネルＭＯＳＦＥＴ３２の場合である。いずれも矢印方向に電圧が高くなる。
等価回路としては、寄生ｎｐｎトランジスタ３１のコレクタ電流３５は、寄生電流制限用ｐチャネルＭＯＳＦＥＴ３２のドレイン電流３４から供給されることになる。サージ電流である寄生ｎｐｎトランジスタ３１のベース電流３３が増加して、寄生ｎｐｎトランジスタ３１の電流能力が増えたとしても、実際に流れる寄生電流（コレクタ電流３５）は、この寄生電流制限用ｐチャネルＭＯＳＦＥＴ３２のドレイン電流３４以上にはならない。
そのため、この寄生電流制限用ｐチャネルＭＯＳＦＥＴ３４の飽和電流を制限することにより、寄生ｎｐｎトランジスタ３１のコレクタ電流３５が同図（ｂ）のＡ点の電流に抑えられ、寄生ｎｐｎトランジスタ３１のサージ電流に対する破壊耐量を向上させることができる。
図３は、この発明の第２実施例の半導体集積回路装置の要部断面図である。図１との違いは、ｎ＋コレクタ層２５を形成した箇所のｐ−層３内にｎ−層２と離してｎ−コレクタ層３６をｎ−層２と同時に形成し、このｎ−コレクタ層３６の表面層にｎ＋コンタクト層３７を形成した点である。ｎ−コレクタ層３６が寄生ｎｐｎトランジスタ３１のコレクタ層となる。こうすることで、寄生電流制限用ｐチャネルＭＯＳＦＥＴ３２のｎ＋コンタクト層２０からｎ−層２を介してｐ−層３に流入する図示しない微弱な電流を抑制できて、出力端子４３に流入する電流を図１の場合より小さくすることができる。その結果、消費電力を低減することができる。尚、ｎ−コレクタ層３６をｎ−層２と別々に形成しても構わない。
図４は、この発明の第３実施例の半導体集積回路装置の要部断面図である。図１との違いは、寄生電流制限手段であるｐチャネルＭＯＳＦＥＴ３２の代わりに絶縁膜３８上に形成した抵抗Ｒを形成した点である。この抵抗Ｒは数ｋΩのポリシリコン層３９などで形成するとよい。この場合も抵抗体であるポリシリコン層３９で電流４０が抑制されるので図１と同様の効果が期待できる。また抵抗体はポリシリコン層３９に限るものではなく集積回路を形成するときに用いられる抵抗体であればよい。
また、第２実施例の図３ように、ｎ＋コレクタ層２５を形成した箇所のｐ−層３内にｎ−層２と離してｎ−コレクタ層３６をｎ−層２と同時に形成し、このｎ−コレクタ層３６の表面層にｎ＋コンタクト層３７を形成すると、消費電力をさらに低減することができる。
尚、前記の実施例１〜３で示した寄生電流制限用ＭＯＳＦＥＴ２００および抵抗３９はこれに限るものではなく寄生電流制限手段であればよい。
尚、前記の実施例１〜３で示した寄生電流制限用ＭＯＳＦＥＴ２００および抵抗３９はこれに限るものではなく寄生電流制限手段であればよい。
１ ｐ半導体基板
２ ｎ−層
３ ｐ−層
４、１８ ｐ＋ドレイン層
５、１９ ｐ＋ソース層
６、２０ ｐ＋コンタクト層
７、１４、２１ ゲート絶縁膜
８、１５、２２ ゲート電極
９、１６、２３ ドレイン電極
１０、１７、２４ ソース電極
１１ ｎ＋ドレイン層
１２ ｎ＋ソース層
１３ ｎ＋コンタクト層
２５ ｎ＋コレクタ層
２６ コレクタ電極
３１ 寄生ｎｐｎトランジスタ
３２ 寄生電流制限用ｐチャネルＭＯＳＦＥＴ
３３ ベース電流
３４ ドレイン電流
４１ 高電圧電源端子
４２ ＧＮＤ端子
４３ 出力端子
４５ 電流
１００ ｐチャネルＭＯＳＦＥＴ（ハイ側）
２００ ｎチャネルＭＯＳＦＥＴ（ＧＮＤ側）
６００ 寄生ダイオード
ＨＶＤ 高電圧電源の高電位側
ＧＮＤ グランド電位
２ ｎ−層
３ ｐ−層
４、１８ ｐ＋ドレイン層
５、１９ ｐ＋ソース層
６、２０ ｐ＋コンタクト層
７、１４、２１ ゲート絶縁膜
８、１５、２２ ゲート電極
９、１６、２３ ドレイン電極
１０、１７、２４ ソース電極
１１ ｎ＋ドレイン層
１２ ｎ＋ソース層
１３ ｎ＋コンタクト層
２５ ｎ＋コレクタ層
２６ コレクタ電極
３１ 寄生ｎｐｎトランジスタ
３２ 寄生電流制限用ｐチャネルＭＯＳＦＥＴ
３３ ベース電流
３４ ドレイン電流
４１ 高電圧電源端子
４２ ＧＮＤ端子
４３ 出力端子
４５ 電流
１００ ｐチャネルＭＯＳＦＥＴ（ハイ側）
２００ ｎチャネルＭＯＳＦＥＴ（ＧＮＤ側）
６００ 寄生ダイオード
ＨＶＤ 高電圧電源の高電位側
ＧＮＤ グランド電位
Claims (6)
- 半導体層の表面層に隣接して形成されるｎ型半導体層およびｐ型半導体層と、前記ｎ型半導体層に形成される横型ｐチャネルＭＯＳＦＥＴと、前記ｐ型半導体層に形成される横型ｎチャネルＭＯＳＦＥＴと、前記ｎ型半導体層側の前記ｐ型半導体層に形成されるｎ型コレクタ層と、該ｎ型コレクタ層上に形成されるコレクタ電極とを有し、前記横型ｎチャネルＭＯＳＦＥＴのドレイン層がエミッタとなり、前記ｐ型半導体層がベースとなり、前記ｎ型コレクタ層がコレクタとなる寄生ｎｐｎトランジスタを有する半導体集積回路装置であって、
前記横型ｐチャネルＭＯＳＦＥＴのソース電極と高電圧電源端子とを接続し、前記横型ｐチャネルＭＯＳＦＥＴのドレイン電極と前記横型ｎチャネルＭＯＳＦＥＴのドレイン電極とを接続し、該接続点と出力端子とを接続し、前記横型ｎチャネルＭＯＳＦＥＴのソース電極とグランド端子とを接続し、前記高電圧電源端子と前記寄生ｎｐｎトランジスタの前記コレクタ電極との間に寄生電流制限手段を接続することを特徴とする半導体集積回路装置。 - 半導体層の表面層に隣接して形成されるｎ型半導体層およびｐ型半導体層と、前記ｎ型半導体層に形成される横型ｐチャネルＭＯＳＦＥＴと、前記ｐ型半導体層に形成される横型ｎチャネルＭＯＳＦＥＴと、前記ｐ型半導体層側の前記ｎ型半導体層に前記横型ｐチャネルＭＯＳＦＥＴに隣接して形成される寄生電流制限用ｐチャネル型ＭＯＳＦＥＴと、前記ｎ型半導体層側の前記ｐ型半導体層に形成されるｎ型コレクタ層と、該ｎ型コレクタ層上に形成されるコレクタ電極とを有し、前記横型ｎチャネルＭＯＳＦＥＴのドレイン層がエミッタとなり、前記ｐ型半導体層がベースとなり、前記ｎ型コレクタ層がコレクタとなる寄生ｎｐｎトランジスタを有する半導体集積回路装置であって、
前記横型ｐチャネルＭＯＳＦＥＴのソース電極と高電圧電源端子とを接続し、前記横型ｐチャネルＭＯＳＦＥＴのドレイン電極と前記横型ｎチャネルＭＯＳＦＥＴのドレイン電極とを接続し、該接続点と出力端子とを接続し、前記横型ｎチャネルＭＯＳＦＥＴのソース電極とグランドとを接続し、前記寄生電流制限用ｐチャネルＭＯＳＦＥＴのソース電極と前記高電圧電源の高電位側とを接続し、前記寄生電流制限用ｐチャネルＭＯＳＦＥＴのゲート電極と前記グランドとを接続し、前記寄生電流制限用ｐチャネルＭＯＳＦＥＴのドレイン電極と前記寄生ｎｐｎトランジスタの前記コレクタ電極とを接続することを特徴とする半導体集積回路装置。 - 前記ｎ型コレクタ層が、前記ｐ型半導体層の表面層もしくは前記ｎ型半導層の深さと同じ深さに形成されることを特徴とする請求項１または２に記載の半導体集積回路装置。
- 半導体層の表面層に隣接して形成されるｎ型半導体層およびｐ型半導体層と、前記ｎ型半導体層に形成される横型ｐチャネルＭＯＳＦＥＴと、前記ｐ型半導体層に形成される横型ｎチャネルＭＯＳＦＥＴと、前記ｐ型半導体層側の前記ｎ型半導体層上に絶縁膜を介して形成される抵抗と、前記ｎ型半導体層側の前記ｐ型半導体層に形成されるｎ型コレクタ層と、該ｎ型コレクタ層上に形成されるコレクタ電極とを有し、前記横型ｎチャネルＭＯＳＦＥＴのドレイン層がエミッタとなり、前記ｐ型半導体層がベースとなり、前記ｎ型コレクタ層がコレクタとなる寄生ｎｐｎトランジスタを有する半導体集積回路装置であって、
前記横型ｐチャネルＭＯＳＦＥＴのソース電極と高電圧電源端子とを接続し、前記横型ｐチャネルＭＯＳＦＥＴのドレイン電極と前記横型ｎチャネルＭＯＳＦＥＴのドレイン電極とを接続し、該接続点と出力端子とを接続し、前記横型ｎチャネルＭＯＳＦＥＴのソース電極とグランド端子とを接続し、前記抵抗の一端と前記高電圧電源端子とを接続し、前記抵抗の他端と前記寄生ｎｐｎトランジスタの前記コレクタ電極とを接続することを特徴とする半導体集積回路装置。 - 前記抵抗を集積回路を形成するときの抵抗体で形成することを特徴とする請求項４に記載の半導体集積回路装置。
- 前記抵抗体がポリシリコン層であることを特徴とする請求項５に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2006318027A JP2008131021A (ja) | 2006-11-27 | 2006-11-27 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2006318027A JP2008131021A (ja) | 2006-11-27 | 2006-11-27 | 半導体集積回路装置 |
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| JP2008131021A true JP2008131021A (ja) | 2008-06-05 |
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ID=39556515
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| JP2006318027A Withdrawn JP2008131021A (ja) | 2006-11-27 | 2006-11-27 | 半導体集積回路装置 |
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| JP (1) | JP2008131021A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5098791A (ja) * | 1973-12-27 | 1975-08-06 | ||
| JPH03139880A (ja) * | 1989-10-25 | 1991-06-14 | Nissan Motor Co Ltd | 半導体装置 |
| JPH0496269A (ja) * | 1990-08-05 | 1992-03-27 | New Japan Radio Co Ltd | Ｃｍｏｓ半導体装置 |
| JPH04312968A (ja) * | 1991-03-19 | 1992-11-04 | Mitsubishi Electric Corp | Ｃｍｏｓ半導体集積回路装置 |
| JPH0513698A (ja) * | 1991-06-28 | 1993-01-22 | Nec Corp | 相補型ｍｉｓ半導体装置 |
-
2006
- 2006-11-27 JP JP2006318027A patent/JP2008131021A/ja not_active Withdrawn
Patent Citations (5)
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