JPH03139880A

JPH03139880A - 半導体装置

Info

Publication number: JPH03139880A
Application number: JP1276007A
Authority: JP
Inventors: Koichi Murakami; 浩一村上; Koji Tanaka; 幸次田中
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1989-10-25
Filing date: 1989-10-25
Publication date: 1991-06-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、例えばＣＭＯＳ等の半導体装置に関し、特
にその入力部等に、過電圧からの保護素子及びその保護
素子の動作をモニタするモニタ素子を備えた半導体装置
に関するものである。

（従来の技術）従来の半導体装置における入力保護回路の一例を第５図
及び第６図を用いて説明する。この入力保護回路は、一
般によく知られているＮ型基板、ＰウェルタイプのＣＭ
ＯＳ半導体装置（以下、単にＣＭＯＳという）における
ものを示している。

第５図中、１はＮ型基板であり、その主面には、Ｐ＋拡
散領域２及びＰウェル３が形成され、さらにＰウェル３
内にはＮ＋拡散領域４及びＰ＋ウェルコンタクト領域５
が形成されている。第６図の等価回路に示すように、Ｐ
＋拡散領域２により電流制限機能を有する抵抗２ａが形
成され、また、このＰ＋拡散領域２とＮ型基板１で保護
素子としての電源側ダイオード６が形成されている。抵
抗層としてのＰ＋拡散領域２の一端は金属配線７を介し
て入力保護回路の入力端子８に接続され、他端は金属配
線９を介してＮ＋拡散領域４に接続されている。金属配
線９は入力保護回路の出力端子１１、云換えれば主回路
としてのＣＭＯＳの入力端子にも接続されている。また
、電源側ダイオード６のカソードは、Ｎ型基板１の主面
に形成された図示省略のＮ′″基板コンタクト領域を介
して電源ＶＤＤに接続されている。

一方、Ｎ＋拡散領域４とＰウェル３で保護素子としての
接地側ダイオード１２が形成され、そのアノードはＰ＋
ウェルコンタクト領域５及び金属配線１３を介して低電
位点（接地）に接続されている。

第５図中の１４はフィールド酸化膜、１５は層間絶縁膜
である。

そして、通常の動作時には、入力端子８から入った信号
は、抵抗２ａを介してＣＭＯＳに伝わる。

このとき電源側ダイオード６及び接地側ダイオード１２
は、共に逆バイアスされていて非導通状態となっている
。

入力端子８から電源電圧ＶＤＤよりも高い（＋）過電圧
サージが入った場合は、電源側ダイオード６が順バイア
スとなり、（＋）過電圧サージはＮ型基板１を通って電
源ＶＤＤにバイパスされる。

また、低電位よりも低い（−）過電圧サージが入った場
合は、接地側ダイオード１２が順バイアスとなり、（−
）過電圧サージはＰウェル３を通って低電位点にバイパ
スされる。

次に、第７図及び第８図は、ＣＭＯＳの出力回路を示し
ている。

第７図中、３１はＮ型基板であり、その主面の一方の側
には、Ｐ＋ソース領域３２、Ｐ＋　ドレイン領域３３及
びＮ＋基板コンタクト領域３４が形成され、これらの各
領域とゲート酸化膜３５上に形成されたゲート電極３６
によりＰチャネルＭＯ３ＦＥＴ　（以下、ＰＭＯ３のよ
うにいう）３０が構成されている。また、Ｎ型基板３１
の主面の他方の側には、Ｐウェル３７が形成され、その
Ｐウェル３７内にＮ＋ソース領域３８、Ｎ＋　ドレイン
領域３９及びＰ＋ウェルコンタクト領域４１が形成され
、これらの各領域とゲート酸化膜４２上に形成されたゲ
ート電極４３によりＮＭＯＳ　４０が構成されている。

第８図の等価回路に示すように、ＰＭＯＳ３０とＮＭＯ
Ｓ　４０とは、ゲート電極３６．４３同士が接続されて
信号の入力端子４４とされ、また、ドレイン領域３３．
３９同士が出力端子（出力パッド）４５となる金属層パ
ターンにより接続されている。４６は電源ＶＤＤに接続
される金属配線、４７は低電位点（接地）に接続される
金属配線、４８はフィールド酸化膜、４９は層間絶縁膜
である。

また、ＰＭＯ３３０には、Ｐ＋　ドレイン領域３３とＮ
型基板３１との間に保護素子としての電源側ダイオード
５１が寄生的に形成され、ＮＭＯ８４０には、Ｎ＋ドレ
イン領域３９とＰウェル３７との間に保護素子としての
接地側ダイオード５２が寄生的に形成されている。

そして、前述の人力保護回路の場合と同様に、通常の動
作時には、電源側ダイオード５１及び接地側ダイオード
５２は、共に逆バイアスされて非導通状態となっている
。出力端子４５から電源電圧ＶＤＤよりも高い（＋）過
電圧サージが入った場合は、電源側ダイオード５１が順
バイアスとなり、（＋）過電圧サージはＮ１基板コンタ
クト領域３４等を介して電源ＶＤＤにバイパスされる。

また、低電位よりも低い（−）過電圧サージが入った場
合は、接地側ダイオード５２が順バイアスとなり、（−
）過電圧サージはＰ１ウェルコンタクト領域４１等を介
して低電位点にバイパスされる。

（発明が解決しようとする課題）ところで、従来の入力保護回路において、入力端子８か
ら電源電圧ＶＤＤよりも高い（＋）過電圧サージが入っ
た場合、電源側ダイオード６が順バイアスとなるので、
その過電圧サージのエネルギーによっては、Ｐ＋拡散領
域２からＮ型基板１に多量の正孔（少数キャリヤ）が注
入される。この注入された正孔は、Ｎ型基板１中を拡散
し、主回路であるＣＭＯＳのＰウェルに到達してそのＰ
ウェルの電位変動を引起し、寄生バイポーラトランジス
タ、又は寄生サイリスタをオン状態に転じさせるいわゆ
るラッチアップのトリガとなるおそれがある。また、上
述のように過電圧サージのエネルギーによっては、電源
側及び接地側の各ダイオード６．１２の順方向クランプ
では間に合わず、高電圧が主回路であるＣＭＯ３のゲー
トに加わってゲート破壊を起すおそれがある。上述のラ
ッチアップのトリガとなるおそれ等については、出力回
路側についても同様である。

そして、半導体装置において、上述のラッチアップ等の
不具合の原因は、その大半が入出力部で発生することが
多い。

しかしながら、第５図ないし第８図に示した従来の入力
保護回路及び出力回路にあっては、その回路内に過電圧
入力のモニタ手段を持っていなかったため、半導体装置
に不具合が発生したとき、その原因が人出力部で発生し
たものか否かをはっきり把握することが難しく、抜本的
な対策を立てにくいという問題があった。

そこで、モニタ手段として、入力保護回路及び出力回路
における保護素子としてのダイオードに直列に電流検出
用抵抗を接続することが考えられる。しかし保護素子と
してのダイオードは、過電圧サージ等が加わったとき、
低インピーダンスの分流路として働くので過渡抵抗の低
いことが望まれる（　Ｄ　ａｖθＨｕｇｈｅｓ　　“重
要性を増す静電破壊への対策”１日経マイクロデバイス
、１９８６年１１月号、ｐｐ、１３１〜１３８）。この
ため、保護素子としてのダイオードに直列に電流検出用
抵抗を接続すると、主回路に対する保護能力を弱めるこ
とになる。

この発明は上記事情に基づいてなされたもので、保護素
子の本来の動作には影響を与えることなく、入出力部へ
の過電圧の印加を確実に検出することのできる半導体装
置を提供することを目的とする。

［発明の構成］（課題を解決するための手段）この発明は上記課題を解決するために、主回路の人力部
及び／又は出力部に、規定値を超えた過電圧で動作して
該過電圧を消失させる保護素子が形成された半導体装置
において、前記保護素子の動作に基づいて動作するラテ
ラルバイポーラトランジスタと、該ラテラルバイポーラ
トランジスタのコレクタ電流を検出する検出用抵抗とを
有することを要旨とする。

（作用）入力部又は出力部に規定値を超えた過電圧が加わると、
その入力部又は出力部に形成された保護素子が動作して
その過電圧による過電流が電源又は低電位点等にバイパ
スされて消失し、主回路が保護される。

このとき、保護素子の動作に基づいてラテラルバイポー
ラトランジスタが動作し、そのコレクタ電流が検出用抵
抗で検出されて過電圧が入力部又は出力部に加わったこ
とが確実に検出される。

上記の動作において、検出用抵抗はラテラルバイポーラ
トランジスタ側に接続されているので、保護素子の本来
の動作には何ら影響を与えることがない。

（実施例）以下、この発明の実施例を図面に基づいて説明する。

第１図及び第２図は、この発明の一実施例を示す図であ
る。この実施例は、半導体装置における人力保護回路に
適用されている。

なお、第１図及び第２図において前記第５図及び第６図
における部材及び部位等と同一ないし均等のものは、前
記と同一符号を以って示し、重複した説明を省略する。

まず、入力保護回路の構成を説明すると、この実施例で
は、Ｎ型基板１の主面におけるＰ＋拡散領域２の近傍に
、Ｐ＋コレクタ領域１６及びＮ＋基板コンタクト領域１
７が形成されている。そして、第２図の等価回路に示す
ように、上記のＰ１拡散領域２をエミッタ、Ｎ型基板１
をベース、Ｐ＋コレクタ領域１６をコレクタとするラテ
ラルＰＮＰトランジスタ１８が構成されている。ラテラ
ルＰＮＰトランジスタ１８のベースは、Ｎ＋基板コンタ
クト領域１７を介して電源ＶＤＤに接続され、Ｐ＋コレ
クタ領域１６には、他端が接地された電流検出用抵抗１
９が接続されている。

また、Ｐウェル３内には、Ｎ＋コレクタ領域２１が形成
され、Ｎ″″拡散領域４をエミッタ、Ｐウェル３をベー
ス、Ｎ＋コレクタ領域２１をコレクタとするラテラルＮ
ＰＮ　）ランジスタ２２が構成されている。ラテラルＮ
ＰＮ　）ランジスタ２２のベースは、Ｐ＋ウェルコンタ
クト領域５を介して低電位点に接続され、Ｎ４コレクタ
領域２１には、他端が電源ＶＤＤに接続された電流検出
用抵抗２３が接続されている。

上記の電流検出用抵抗１９．２３は、拡散層抵抗、ポリ
Ｓｉ抵抗、又はＭＯＳ抵抗等で形成されている。

次に、上述のように構成された人力保護回路の動作を説
明する。

入力端子８から電源電圧ＶＤＤよりも高い（＋）過電圧
サージが入った場合は、電源側ダイオード６が順バイア
スとなり、その（＋）過電圧による過電流が電源ＶＤＤ
にバイパスされて主回路が保護される。このとき、電源
側ダイオード６が順バイアスになったことに伴ってラテ
ラルＰＮＰ　トランジスタ１８のエミッタ・ベース間も
順バイアスとなり、このラテラルＰＮＰ　）ランジスタ
１８がターンオンしてコレクタ電流が流れる。そして、
このコレクタ電流により、電流検出用抵抗１９の両端に
電圧が発生し、（＋）過電圧が加わったことが検出され
る。

また、入力端子８から低電位よりも低い（−）過電圧サ
ージが入った場合は、接地側ダイオード１２が順バイア
スとなり、その（−）過電圧による過電流が低電位点に
バイパスされて主回路が保護される。このとき、接地側
ダイオード１２が順バイアスになったことに伴ってラテ
ラルＰＮＰトランジスタ２２のエミッタ・ベース間も順
バイアスとなり、このラテラルＮＰＮ　）ランジスタ２
２がターンオンしてコレクタ電流が流れる。そして、こ
のコレクタ電流により、電流検出用抵抗２３の両端に電
圧が発生し、（−）過電圧が加わったことが検出される
。

そして、上述のような、電源側及び接地側のダイオード
６．１２の保護動作において、電流検出用抵抗１９．２
３は、ラテラルバイポーラトランジスタ１８．２２のコ
レクタ側に接続されているので、過電流の分流路として
の各ダイオード６．１２の本来の動作には何ら影響の及
ぶことはない。

上述のように、この実施例によれば、入力端子８に過電
圧サージが入ったとき、そのサージレベル及び（＋）か
（−）かの極性も区別することができる。また、電流検
出用抵抗１９．２３のモニタ出力を計数回路等でカウン
トし、それを不揮発性メモリ等に記憶させておけば過電
圧サージが何回印加されたかを知ることができる。さら
に、そのモニタ出力をラッチ回路等にラッチさせれば、
−旦過電圧サージが印加されたあと、そのモニタ出力を
引続いて出力させることが可能となる。また、ラテラル
バイポーラトランジスタ１８．２２の構造、電流検出用
抵抗１９．２３の抵抗値を適宜に設定することにより、
モニタ出力の検出レベルを変えて、モニタすべき過電圧
サージのレベルを自由に設定することも可能となる。

したがって、半導体装置の主回路であるＣＭＯ８等に不
具合が発生したとき、原因の推定が容易となり、上記の
モニタ出力を、その対策にフィードバックさせることが
可能となる。

また、上記のモニタ出力を用いて、場合によっては、半
導体装置の出力をフェールセーフ側に切換えておくこと
もできる。

なお、上述の実施例では、電源側ダイオード、接地側ダ
イオード及び拡散層抵抗からなる入力保護回路に適用し
たが、入力保護回路の構成はこれに限定されず、他の構
造の入力保護回路にも適用することができる。

次いで、第３図及び第４図には、この発明の他の実施吻
を示す。この実施例は、ＣＭＯ３の出力回路に適用され
ている。

なお、第３図及び第４図において前記第７図及び第８図
における部材及び部位等と同一ないし均等のものは、前
記と同一符号を以って示し、重複した説明を省略する。

この実施例では、Ｎ型基板３１の主面におけるＰ＋　ド
レイン領域３３の近傍にＰ１コレクタ領域５３が形成さ
れ、第４図の等価回路に示すように、そのＰｌ　ドレイ
ン領域３３をエミッタ、Ｎ型基板３１をベース、Ｐ１コ
レクタ領域５３をコレクタとするラテラルＰＮＰ　トラ
ンジスタ５４が構成されている。ラテラルＰＮＰ　）ラ
ンジスタ５４のベースは、Ｎ＋基板コンクタト領域３４
を介して電源ＶＤＤに接続され、Ｐ＋コレクタ領域５３
には、他端が接地された電流検出用抵抗５５が接続され
ている。

また、Ｐウェル３７内のＮ＋　ドレイン領域３９の近傍
にはＮ１コレクタ領域５６が形成され、そのＮ＋　ドレ
イン領域３９をエミッタ、Ｐウェル３７をベース、Ｎ＋
コレクタ領域５６をコレクタとするラテラルＮＰＮ　ト
ランジスタ５７が構成されている。ラテラルＮＰＮ　ト
ランジスタ５７のベースはＰ＋ウェルコンタクト領域４
１を介して低電位点に接続され、Ｎ＋コレクタ領域５６
には、他端が電源ＶＤＤに接続された電流検出用抵抗５
８が接続されている。

動作については、（＋）、（−）の過電圧サージが出力
端子４５から入った場合に、主回路が保護される点を除
いては、前記一実施例のものとほぼ同様である。

また、電流検出用抵抗５５．５８を設けても各ダイオー
ド５１．５２の本来の保護動作には何ら影響が及ばない
等のその他の作用・効果についても、前記一実施例のも
のとほぼ同様である。

なお、上述の実施例では、Ｎ型基板、ＰウェルＣＭＯ３
の場合について述べたが、これに限定されるものではな
く、Ｐ型基板、ＮウェルＣＭＯ３゜両ウェルＣＭＯ３，
また高濃度基板にエピタキシャル層を成長させたエピタ
キシャル基板ＣＭＯ３等の場合にも、適用することかで
；きる。また、出力回路構成は、ＣＭＯ５構造に限らず
オーブンドレインタイプのＮＭＯ３ＳＰＭＯＳ等の他の
構造のものにも適用することができる。

［発明の効果］以上説明したように、この発明によれば、保護素子の動
作に基づいて動作するラテラルバイポーラトランジスタ
と、このラテラルバイポーラトランジスタのコレクタ電
流を検出する検出用抵抗とを具備させたため、過電圧サ
ージ等の低インビダンスの分流路として機能する保護素
子の本来の動作には何ら影響を与えることなく、入力部
又は出力部への過電圧の印加を確実に検出することがで
きる。したがって、半導体装置の主回路に不具合が発生
したとき、その原因の推定が容易となり、検出用抵抗に
よるモニタ出力をその対策にフィードバックさせること
が可能となる。

【図面の簡単な説明】

第１図はこの発明に係る半導体装置の一実施例を示す構
成断面図、第２図は上記−実施例の等価回路を示す回路
図、第３図はこの発明の他の実施例を示す構成断面図、
第４図は上記他の実施例の等価回路を示す回路図、第５
図は従来の半導体装置を示す縦断面図、第６図は上記従
来例の等価回路を示す回路図、第７図は他の従来例を示
す縦断面図、第８図は上記他の従来例の等価回路を示す
回路図である。６．５１：電源側ダイオード（保護素子）、１２．５２
：接地側ダイオード（保護素子）、１８．５４ニラチラ
ルＰＮＰ　ｌ−ランジスタ、２２．５７：ラテラルＮＰ
Ｎ　）ランジスタ、１９．２３．５５．５８：電流検出
用抵抗。第２区手続補正書岨発）補正の対象特２゜３゜許庁長発明の名称補正をする者事件との関係住所（居所）氏名（名称）官平成１年１１月６日殿半導体装置

Claims

【特許請求の範囲】　主回路の入力部及び／又は出力部に、規定値を超えた
過電圧で動作して該過電圧を消失させる保護素子が形成
された半導体装置において、前記保護素子の動作に基づいて動作するラテラルバイポ
ーラトランジスタと、該ラテラルバイポーラトランジスタのコレクタ電流を検
出する検出用抵抗とを有することを特徴とする半導体装置。