JP4294748B2 - トリガー電圧が低く、保持電圧が調整可能な、ｅｓｄ保護のための積層ｓｃｒ - Google Patents
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- 239000000758 substrate Substances 0.000 claims description 38
- 230000001681 protective effect Effects 0.000 claims 3
- 230000015556 catabolic process Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000001960 triggered effect Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thyristors (AREA)
- Emergency Protection Circuit Devices (AREA)
- Protection Of Static Devices (AREA)
- Elimination Of Static Electricity (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、一般には、静電放電保護回路に関し、より詳しくは、信号線を接地短絡するための集積回路内に含まれる静電放電保護回路に関する。
【０００２】
【発明の背景】
集積回路は、集積回路のリードに人が触るといったときに発生する、静電放電（ＥＳＤ）が起こる結果、遭遇される高電圧に、特に敏感である。先行技術のシリコン制御整流素子（ＳＣＲ）が、ＥＳＤの高電圧を、選択的に接地放電するために提供されている。ＥＳＤの発生に先立って、ＳＣＲは非導電状態にある。一旦ＥＳＤの高電圧の発生に遭遇すると、ＳＣＲは、導電状態に変わり、電流を接地短絡して、その電圧が安全なレベルに放電されるまで、この導電性状態を維持する。
【０００３】
従来技術のＳＣＲでは、保持電圧が、被保護回路が動作する動作電圧よりも低いことによって、問題が生じる。すなわち、先行技術のＳＣＲは、ＥＳＤの発生または大きな信号ノイズによってトリガーされ、動作電圧が、保護されている特別な回路に印可されている限り、動作状態にラッチされたままである。集積回路が動作するときに発生するスプリアスのノイズが、先行技術において現在なされているように、敏感なＳＣＲ回路を起動させてしまうので、問題が発生する。これは、ＳＣＲを破損し得る。また、被保護回路は、動作電圧がその被保護回路から取り除かれて、ＳＣＲが、ラッチされていない非導電静の状態に戻ることができるようになるまで使うことができない。
【０００４】
集積回路のサイズの低減に伴って更なる問題が生じ、すなわち、それは、回路のスケールが低減する結果、ＥＳＤの発生から受ける損傷に対しての感度および電気感受性が、より大きくなるというものである。これは、とりわけ、現在、３．３ボルトの電圧レベルで動作するＭＯＳＦＥＴ回路に当てはまる。ＭＯＳＦＥＴ回路は、ＥＳＤの発生によって、容易に損傷を受ける。ＥＳＤの発生に対してそのような回路を保護するために、鋭敏なＳＣＲ回路が、用いられなければならない。ＳＣＲのトリガー電圧が高いために、保護される信号線に、抵抗が配置されなければならない。この抵抗は、また、時定数を加え、その信号線の応答時間の遅れ、および高周波数でのデジタル信号の歪みを引き起こす。
【０００５】
【発明の概要】
ここで開示され、特許請求される本発明は、集積回路に印可される電圧に応答して、異なるトリガー電圧レベルに自動的に調整される、トリガー電圧を有するＳＣＲからなるものである。そのトリガー電圧を決定するために、Ｐチャンネル・トランジスタが提供される。保護される集積回路に、動作電圧が印可されないときは、そのＰチャンネル・トランジスタのしきい値電圧が、ＳＣＲがトリガーされる電圧を決定する。保護される集積回路に動作電圧が印可されるときは、その動作電圧は、そのＰチャンネル・トランジスタのゲートに印可され、その集積回路の動作電圧およびそのＰチャンネル・トランジスタのしきい値電圧が、ＳＣＲのトリガー電圧を決定する。そして、ＰＮＰおよびＮＰＮのトランジスタのペアがラッチされて、被保護信号経路を接地短絡する。ＳＣＲは、その信号経路に印可される電圧が、ＳＣＲのしきい値電圧よりも低くなるまで、ラッチしたままである。
【０００６】
本発明の別の目的によると、複数のＳＣＲが積層され、または、直列に接続されて、ＳＣＲの累積保持電圧が、信号経路に印可される動作電圧よりも大きなものとされる。ＳＣＲは、直列に積層され、その直列のＳＣＲ全体の保持電圧が、おおよそ、ＳＣＲの個々の保持電圧の合計に等しく、かつ、トリガー電圧よりも大きくなる。
【０００７】
【実施例】
今、図１を参照すると、被保護回路１２を有する、従来技術の集積回路１０の概略図が示されている。回路１２は、Ｎチャンネル・トランジスタ１４に接続されるダイオードによって保護されるが、そのトランジスタが有するドレインは、トランジスタ１２のゲートに接続され、また、そのソースは接地されていて、トランジスタ１４の降伏電圧を超過する電圧によって、それが導通するようになっている。トランジスタ１２のゲートと入力パッド２０との間に、抵抗１６が接続されている。ＳＣＲ１８は、パッド２０から接地へと接続されている。ＳＣＲ１８は、パッド２０に接続されているアノード２１を含んでおり、そのアノード２１は、抵抗２２の一方の側、およびＰＮＰトランジスタ２４のエミッタに接続されている。トランジスタ２４のベースは、ノード２６に接続されている。抵抗２２の他方の側は、ノード２６に接続されている。Ｎチャンネル・トランジスタ２８のドレインおよびＮＰＮトランジスタ３０のコレクタの双方が、ノード２６に接続されている。トランジスタ３０のベースは、ノード３２に接続されており、それは、トランジスタ２４のコレクタ、および抵抗３４の一方の側に接続されている。抵抗３４の他方の側は、ノード３６に接続されており、これは、カソードであって、接地されている。トランジスタ３０のエミッタ、およびＮチャンネル・トランジスタ２８のゲートおよびソースは、ノード３６に接続されている。
【０００８】
今、図２を参照すると、図１に描写されるＳＣＲ１８の回路を提供する、集積回路４０の断面図が示されている。集積回路４０は、Ｐ形基板４２を含むが、その中には、Ｎウェル４４が形成される。Ｎウェル４４内には、Ｎ＋領域４６およびＰ＋領域４８が形成されている。Ｎ＋領域４６およびＰ＋領域４８は、ともに、端子パッド５０に接続されており、それは、図１のアノード２１と等価のものを提供する。Ｎ＋領域５２が提供され、図示のように、それは、Ｎウェル４４および基板４２の接合部を横切って配置されるものとなっている。Ｎ＋領域５４は、基板４２中に、Ｎ＋領域５２から離されて形成されている。Ｎチャンネル・トランジスタが提供されるように、ゲート５６を、Ｎ＋領域５２およびＮ＋領域５４の間に延びる基板４２の部分に隣接して配置しているが、これらのＮ＋領域は、そのソース／ドレイン領域を形成している。Ｐ＋領域５８が、基板４２中に形成され、端子パッド６０に接続されている。Ｎ＋領域５４およびゲート５６もまた、直接、端子パッド６０に接続されている。端子パッド６０は、図１のノード３６を提供する。
【０００９】
図１および図２を更に参照すると、抵抗器ＲN の抵抗２２が、Ｎウェル４４の、Ｎ＋領域４６から、Ｎウェル４４と基板４２との界面へと延びる部分によって提供される。Ｎ＋領域４６は、Ｎ＋領域５２から離れており、Ｎウェル４４の、Ｎ＋領域４６とＮ＋領域５２との間に延びる部分が、抵抗器ＲN の抵抗２２を提供するものとなっている。端子パッド５０もまた、Ｐ＋領域４８に接続されている。基板４２の、Ｎウェル４４との接合部からＰ＋領域５８へと延びる領域は、抵抗器ＲP なる抵抗３４を提供する。ＰＮＰトランジスタ２４は、Ｐ＋領域４８によって提供されるエミッタ、Ｎウェル４４により提供されるベース、および、Ｐ−基板４２により提供されるコレクタを有する。Ｎ＋領域５２は、Ｎチャンネル・トランジスタ２８のドレインを提供する。Ｎチャンネル・トランジスタ２８のゲートおよびソースは、それぞれ、ゲート５６およびＮ＋領域５４によって提供される。ＮＰＮトランジスタ３０は、Ｎウェル４４により提供されるそのコレクタ、基板４２により提供されるそのベース、および、Ｎ＋領域５４によって提供されるそのエミッタを有する。
【００１０】
動作においては、保護回路１８は、ノード２６での電圧が高まって、トランジスタ２８の降伏電圧を超えるまで、アノード２１およびカソード３６の間に電流を流さない。その降伏電圧は、好ましくは、３．３ボルトの動作技術については、７から１０ボルトの範囲にあり、５ボルトの動作技術においては、１０．０から１５．０ボルトの範囲にある。一旦トランジスタ２８の降伏電圧を超えてしまうと、電流が、抵抗２２を通って、ノード２６へ、また、トランジスタ２８のドレインからソースへと流れる。抵抗２２を通る電流は、ＰＮＰトランジスタ２４のベースの電圧を低下させる。一旦、トランジスタ２４のダイオード電圧が、順バイアスで超えてしまうと、それは、アノード２１から、ノード３２へと電流を流す。抵抗３４を通ってノード３６を流れる電流は、トランジスタ３０のベースの電圧を上昇させ、トランジスタ３０をオンにする。トランジスタ３０を通る電流によって、抵抗２２を電流が流れるものとなり、更に、ノード２６の電圧を下げて、トランジスタ２８の降伏電圧より低くする。こうして、トランジスタ２４および３０は、抵抗２２および３４のいずれかに掛かる電圧が、ＳＣＲ１８の保持電圧より下がるまで、導電モードでラッチする。
【００１１】
ＳＣＲ１８の先行技術の保護回路は、唯一のトリガー電圧を有しており、それは、トランジスタ２８の降伏電圧によって決定される。先行技術ＳＣＲ１８の保持電圧は、典型的には、被保護回路１２の供給電圧よりも低いものであり、その結果、ＳＣＲ１８は、動作電圧が、保護される信号線から取り除かれるまで、導電モードでラッチするものとなる。例えば、３．３ボルト技術について、保持電圧は、約１．５ボルトである。
【００１２】
図３は、集積回路６２の概略図を示しており、それは、ＭＯＳトランジスタの形の、被保護回路６４、およびパッド７２と接地との間に接続されるＮチャンネル・トランジスタ６６とを有している。保護回路が、パッド７２および接地の間に接続されるＳＣＲ６８によって提供される。ＳＣＲ６８は、動作電圧端子パッド７０を有しており、それは、別の電圧レベルに接続することもできるが、集積回路６２へ供給される電源であるＶDDへ接続されている。ＳＣＲ６８なる回路は、更に、アノード７３を含んでおり、それは、抵抗７４の一方の側、ＰＮＰトランジスタ７６のエミッタ、および、Ｐチャンネル・トランジスタ７８のソースに接続されている。トランジスタ７８のゲートは、直接、端子パッド７０に接続されているが、それは、ＶDDに接続されている。抵抗７４の他方の側は、ノード８０に接続されている。ノード８０は、トランジスタ７６のベース、およびＮＰＮトランジスタ８２のコレクタに接続されている。トランジスタ８２のベースは、直接、ノード８４に接続されている。トランジスタ７６のコレクタ、およびトランジスタ７８のドレインもまた、直接、ノード８４に接続されている。抵抗８６は、ノード８４およびノード８８の間に接続されている。ノード８８は、ＳＣＲ６８のカソードを提供し、それは、接地されている。ＮＰＮトランジスタ８２のエミッタもまた、ノード８８に接続されている。
【００１３】
今、図４を参照すると、図３に描写されている、ＳＣＲ６８なる回路を提供する集積回路９０の断面図が示されている。集積回路９０は、Ｐ形基板９２を含む。高電圧Ｎタンク（ＨＶ−ｎタンク）９８が、基板９２に形成されている。また、基板９２には、Ｐ＋領域９４が形成され、それは、基板端子パッド９６に接続されて、基板９２への電気接続を提供している。低電圧Ｐタンク（ＬＶ−ｐタンク）１００が、ＨＶ−ｎタンク９８に形成されている。Ｐ＋領域１０２が、ＬＶ−ｐタンク１００中に形成されている。Ｎ＋領域１０４もまた、ＬＶ−ｐタンク１００中に形成されている。Ｐ＋領域１０２およびＮ＋領域１０４は、双方ともカソード１０６に接続されている。Ｐ＋領域１０８は、ＨＶ−ｎタンク９８とＬＶ−ｐタンク１００との間に延びている。Ｐ＋領域１１０が、Ｐ＋領域１０８から離れて、ＨＶ−ｎタンク９８に形成され、Ｐチャンネル・トランジスタのソース／ドレイン領域を提供し、それらは、チャンネル領域によって分離されるが、その上に、ゲート電極１１２が配置され、ゲート酸化層でそこから分離されている。ゲート１１２は、端子パッド１１４に接続されている。Ｎ＋領域１１６が、ＨＶ−ｎタンク９８中に形成され、Ｐ＋領域１１０とともに、アノード１１８に接続されている。ＨＶ−ｎタンク９８の抵抗率は、それが、ＬＶ−ｐタンク１００とＮ＋領域１１６との間の、その部分に、ＲN なる抵抗器を提供するようなものであるということに注意すること。さらには、ＬＶ−ｐタンク１００の抵抗率は、それが、Ｐ＋領域１０２と、Ｐ＋領域１０８およびＨＶ−ｎタンク９８の双方との間に延びるそれの部分に、抵抗器ＲP を提供するようなものである。ＨＶ−ｎタンク９８はまた、ＳＣＲ６８を、基板９２から分離するものである。
【００１４】
今、図３および図４を参照すると、図３のアノード７３は、図４の端子パッド１１８に対応して、ＳＣＲ６８のアノードを提供している。ＨＶ−ｎタンク９８の、Ｎ＋領域１１６からＬＶ−ｐタンク１００へと延びる部分は、それが、抵抗器ＲN の抵抗７４を提供するような抵抗率を有する。トランジスタ７６のエミッタ、ベースおよびコレクタは、それぞれ、Ｐ＋領域１１０、ＨＶ−ｎタンク９８およびＬＶ−ｐタンク１００によって提供されている。Ｐ＋領域１０８および１１０、およびゲート１１２は、ともに、トランジスタ７８を提供する。端子バッド１１４は、ゲート１１２をＶDDへと接続し、端子パッド７０に対応する。トランジスタ７８において、Ｐ＋領域１１０はソースに対応し、Ｐ＋領域１０８はドレインに対応する。トランジスタ８２のコレクタ、ベースおよびエミッタは、それぞれ、ＨＶ−ｎタンク９８、ＬＶ−ｐタンク１００およびＮ＋領域１０４によって提供される。ＬＶ−ｐタンク１００の、Ｐ＋領域１０８およびＨＶ−ｎタンク９８からＰ＋領域１０２へと延びる部分は、抵抗器ＲP の抵抗８６を提供する。ノード１０６は、ノード８８に対応し、ＳＣＲ６８のカソードを提供する。
【００１５】
ＳＣＲ６８は、ＥＳＤの発生に対して回路６４を保護する。抵抗１６は、図１のＳＣＲ１８と被保護回路１２との間には含まれているが、図３に描写される回路内には含まれていないということに注意すること。
【００１６】
動作においては、考慮すべき条件が、２つ、すなわち、パワーダウン動作とパワーアップ動作がある。パワーダウン動作においては、パッド７０の電圧ＶDDが実質的に接地される。その電圧が接地されているので、ＳＣＲ６８のアノード７３に接続されている、トランジスタ７８のドレインで、そのひとつのしきい値電圧ＶＴを超えるいかなる正の電圧も、トランジスタ７８をオンにし、電流を抵抗８６に流す。この電圧が、トランジスタ８２をオンにするのに十分であるとき、電流が抵抗７４を通って流れ、ノード８０を引き下げて、トランジスタ７６をオンにし、こうしてＳＣＲ６８をラッチする。その代わりに、パワーアップ条件においては、パッド７２が、ＶDDに上昇され、それは、好ましい実施例においては、３．３ボルト（または、他の応用例では５．０ボルト）である。入力端子パッド７２の電圧が、トランジスタ７８のゲートに掛かる供給電圧を超える、ひとつのしきい値電圧ＶＴなる電圧まで上昇するとき、トランジスタ７８が伝導し、電流が抵抗８６に流れる。これによって、トランジスタ８２がオンし、ノード８０を低く引き、トランジスタ７６をオンにし、そして、ＳＣＲ６８を動作させて、パッド７０の電圧を低く引っ張る。アノード７３の電圧が一旦低く引かれると、トランジスタ７８のソースが、ゲート電圧ＶDDを超える、ひとつのＶＴ未満に落ちるために、トランジスタ７８がオフとなる。アノードの電圧が、保持電圧未満のレベルに落ちるとき、ラッチが再びオフとなる。好ましい実施例では、この電圧は、約１．２ボルトである。したがって、ゲートがパッド７０の供給電圧に接続されるトランジスタ７８を用いることで、より低いトリガー電圧が実現され、直列に接続される抵抗が必要ではない。さらには、ＳＣＲを、高電圧タンク中で分離することにより、基板電流注入が低減される。これは、高電圧タンクとＰ型の材料である基板との間に、逆バイアスされたＰＮ接合があるという事実によるものである。高電圧タンクは、ノード８０において、ＰＮＰトランジスタのベースを提供するので、この基板電流注入は、ＳＣＲの動作をもたらしうる。
【００１７】
今、図５を参照すると、ＳＣＲ１２６およびＳＣＲ１２８の直列結合からなる、保護回路１２４が図示されている。ＳＣＲ１２８は、図３のＳＣＲ６８に類似する。ＳＣＲ１２８の回路は、動作電圧端子パッド１３０を含むが、それは、保護回路１２４が中に含まれる集積回路の、動作電圧ＶDDに接続されている。アノードが、端子パッド１３２によりアノードとして提供される。抵抗１３４が、端子パッド１３２からノード１４０へと接続する。ＰＮＰバイポーラ・トランジスタ１３６は、アノード１３２に接続されるそのエミッタ、ノード１４４に接続されるそのコレクタ、およびノード１４０に接続されるそのベースを有する。Ｐチャンネル・トランジスタ１３８は、アノード１３２に接続されるそのソース、およびノード１４４に接続されるそのドレインを有する。トランジスタ１３８のゲートは、端子パッド１３０に接続されるが、それは、動作電圧ＶDDに接続される。ＮＰＮトランジスタ１４２は、ノード１４０に接続されるそのコレクタ、ノード１４４に接続されるそのベース、およびノード１４８に接続されるそのエミッタを有する。抵抗器ＲＰの抵抗１４６は、ノード１４４とノード１４８との間に接続される。抵抗器ＲN の抵抗１３４は、端子パッド１３２とノード１４０との間に接続される。
【００１８】
ＳＣＲ１２８のノード１４８は、ＳＣＲ１２６のノード１５０に接続される。抵抗器ＲN ’の抵抗１５２は、ノード１５０とノード１５６との間に接続される。ＰＮＰトランジスタ１５４は、ノード１５０に接続されるそのエミッタ、ノード１５６に接続されるそのベース、およびノード１６２に接続されるそのコレクタを有する。ＮＰＮトランジスタ１６０は、ノード１５６に接続されるそのコレクタ、ノード１６２に接続されるそのベース、およびノード１６６に接続されるそのエミッタを有する。抵抗器ＲP ’の抵抗１６４は、ノード１６２とノード１６６との間に接続される。Ｎチャンネル・トランジスタ１５８は、ノード１５６に接続されるそのドレインおよびゲート、およびノード１６６に接続されるそのソースを有する。抵抗器ＲP ’の抵抗１６４は、ノード１６２とノード１６６との間に接続される。
【００１９】
今、図６を参照すると、図５に描写されている保護回路１２４を提供する集積回路１７０の断面図が図示されている。集積回路１７０は、Ｐ形基板１７２を含む。高電圧Ｎタンク（ＨＶ−ｎタンク）１７４が、基板１７２に形成されている。低電圧Ｐタンク（ＬＶ−ｐタンク）１７６が、ＨＶ−ｎタンク１７４中に形成されている。ＨＶ−ｎタンク１７４中に、Ｎ＋領域１８０およびＰ＋領域１８２が形成され、それら双方は、端子パッド１８４に接続され、それは、アノードを提供する。Ｐ＋領域１８６は、ＨＶ−ｎタンク１７４とＬＶ−ｐタンク１７６との間の接合部を横切って形成される。Ｐ＋領域１８２、Ｐ＋領域１８６およびゲート電極１８８が、一緒になって、ＨＶ−ｎタンク１７４中に、Ｐチャンネル・トランジスタの形を定める。ゲート電極１８８は、端子パッド１９０に接続される。Ｎ＋領域１９２およびＰ＋領域１９４が、ＬＶ−ｐタンク１７６中に形成される。Ｎ＋領域１９２およびＰ＋領域１９４は、双方ともノード１９６に接続され、それは、ノード１９８に接続されている。
【００２０】
低電圧Ｎタンク（ＬＶ−ｎタンク）領域２００が、基板１７２中に形成されている。Ｎ＋領域２０２およびＰ＋領域２０４が、ＬＶ−ｎタンク２００中に形成されている。Ｎ＋領域２０２およびＰ＋領域２０４は、双方ともノード１９８に接続されている。Ｎ＋領域２０６が、基板１７２とＬＶ−ｎタンク領域２００との間の接合部を横切って形成されている。Ｎ＋領域２０８が、基板１７２中に形成されており、ゲート電極２１０およびＮ＋領域２０６とともに、Ｎチャンネル・トランジスタを提供する。ゲート電極２１０は、端子パッド２１２に接続されており、それは続いて、Ｎ＋領域２０６に結び付けられている。Ｐ＋領域２１４が、基板１７２中に形成されている。Ｐ＋領域２１４およびＮ＋領域２０８は、ノード２１６に接続されている。
【００２１】
今、図５および図６を参照すると、集積回路１７０の端子パッド１８４は、ＳＣＲ１２８の端子パッド１３２に対応し、保護回路１２４のアノードを提供している。ＰＮＰトランジスタ１３６が、Ｐ＋領域１８２、ＨＶ−ｎタンク１７４およびＬＶ−ｐタンク１７６によって提供されている。Ｐチャンネル・トランジスタ１３８が、Ｐ＋領域１８２、ゲート電極１８８およびＰ＋領域１８６によって提供されている。抵抗器ＲN の抵抗１３４は、ＨＶ−ｎタンク１７４の、Ｎ＋領域１８０からＬＶ−ｐタンク１７６に延びる部分によって提供されている。ＮＰＮトランジスタ１４２は、ＨＶ−ｎタンク１７４、ＬＶ−ｐタンク１７６およびＮ＋領域１９２によって提供されている。抵抗器ＲP の抵抗１４６は、ＬＶ−ｐタンク１７６の、ＨＶ−ｎタンク１７４からＰ＋領域１９４に延びる部分によって提供されている。図６のノード１９６は、図５のノード１４８に対応する。ＨＶ−ｎタンク１７４および基板１７２の間のダイオード接合は、基板１７２からＳＣＲ１２８を分離する。
【００２２】
ＳＣＲ１２６は、集積回路１７０の端子パッド１９８に対応するノード１５０を有している。ＰＮＰトランジスタ１５４は、Ｐ＋領域２０４、ＬＶ−ｎタンク２００および基板１７２によって、それぞれ提供される、エミッタ、ベースおよびコレクタを有する。抵抗器ＲN ’の抵抗１５２は、ＬＶ−ｎタンク２００の、Ｎ＋領域２０２から、ＬＶ−ｎタンク２００と基板１７２との間の接合部に延びる部分によって提供される。Ｎチャンネル・トランジスタ１５８のドレイン、ゲートおよびソースは、それぞれ、Ｎ＋領域２０６、ゲート電極２１０およびＮ＋領域２０８に対応する。ＮＰＮトランジスタ１６０のコレクタ、ベースおよびエミッタが、それぞれ、ＬＶ−ｎタンク２００、基板１７２およびＮ＋領域２０８に対応する。抵抗器ＲP ’の抵抗１６４は、基板１７２の、ＬＶ−ｎタンク２００からＰ＋領域２１４に延びる部分に対応する。集積回路１７０の端子パッド２１６は、ＳＣＲ１２６のノード１６６に対応する。
【００２３】
動作において、保護回路１２４が、図３のＳＣＲ６８について描写されたように保護されるべき入力パッドに取り付けられる。集積回路１７０の動作電圧ＶDDは、それを動作電圧とは異なる別の電圧に接続することもできるが、好ましくは、保護回路１２４の動作電圧端子パッド１３０に接続される。端子パッド１３２は、ＥＳＤの発生での高電圧による損傷に対して、保護されるべき回路の信号線に接続される。パワーダウン状態において、端子パッド１３０に、電圧ＶDDが印可されないとき、ＳＣＲ１２８は、トランジスタ１３８のしきい値電圧ＶＴを超える電圧によってトリガーされる。集積回路１７２に電圧ＶDDが印可されるとき、端子パッド１３０に電圧ＶDDが印可される。続いて、ＳＣＲ１２８が、ひとつのしきい値電圧ＶＴによって、端子パッド１３０に印可される電圧ＶDDを超える、端子パッド１３２に印可される電圧によってトリガーされる。すると、Ｐチャンネル・トランジスタ１３８を通って、ノード１４４へと、および続いて抵抗１４６を通って、ノード１４８へと、電流が流れる。
【００２４】
アノード１３２の電圧が、トランジスタ１３８のゲートの電圧を、２つ以上のしきい値電圧によって超えるとき、抵抗１４６を通って電流が流れる。第２のＳＣＲ１２６は、ノード１４８と接地との間に接続されているので、抵抗１５２を通ってノード１５６へ、さらにはトランジスタ１５８を通って、電流が流れる。これにより、トランジスタ１５４のベースが低く引かれ、トランジスタ１５４がオンになり、電流が、抵抗１６４を通って流れる。ノード１６２が上昇し、トランジスタ１６０をオンとし、そして、それによって、ＳＣＲ１２６をラッチさせ、ノード１４８を接地へと引っぱる。これにより、今度は、トランジスタ１４２がオンとなるようなレベルで、抵抗１４６を通って電流が流れ、ノード１４０を低く引いて、トランジスタ１３６をオンとし、そして、ＳＣＲ１２８にラッチを起こさせる。
【００２５】
ＳＣＲ１２８および１２６の２つが直列に接続されているので、その制御は、ＳＣＲ１２８のトリガー電圧によって提供され、すなわち、トリガー電圧は、供給電圧またはパッド１３０に接続されるいかなる電圧をも超える、ひとつのしきい値である。しかしながら、保持電圧は、ＳＣＲ１２８の保持電圧およびＳＣＲ１２６の保持電圧の２つの合計である。そのように、保持電圧は、電力供給電圧を超えることができる。例えば、３．３ボルト技術の部分では、２つの積層されたＳＣＲを有し、各々が約１．７５ボルトの保持電圧を備え、結合保持電圧が、３．５ボルトとなって、電力供給電圧よりも大きなものとなる。さらには、保持電圧は、電力供給電圧プラスＶＴの、トリガー電圧よりも大きなものとなるように設計することができる。保持電圧は、ＮＰＮおよびＰＮＰトランジスタのβの関数であり、これは、βの積の関数、ｆ（β＊β）である。
【００２６】
今、図７、図８および図９を参照すると、それぞれ、ＳＣＲ１２８、ＳＣＲ１２６および保護回路１２４の、電流−電圧のグラフが図示されている。曲線２２０により、ＳＣＲ１２８のトリガー電圧（ＶTR）が、点１２２にあるものとして示される。ＳＣＲ１２８の保持電圧（Ｖh ）は、点２２４で示される。曲線２２６には、ＳＣＲ１２６のトリガー電圧（ＶTR）が、点２２８として示されており、ＳＣＲ１２６の保持電圧（Ｖh ）が、点２３０として示されている。最後に、曲線２３２には、保護回路１２４のトリガー電圧（ＶTR）および保持電圧（Ｖh ）が、それぞれ、点２３４および２３６として示されている。前述のように、保護回路１２４は、ＳＣＲ１２６と直列に接続されるＳＣＲ１２８を含んでなる。保護回路１２４のＶTRは、ＳＣＲ１２８のＶTRにほぼ等しく、それは、図７において、点２２２で示されている。保護回路１２４のＶh は、点２３６で示されており、図８における点２３０で示されるＳＣＲ１２６のＶh と、図７の点２２４で示されるＳＣＲ１２８のＶh との合計にほぼ等しい。このように、直列に接続されている、ＳＣＲ１２６および１２８の保持電圧は、累積される。
【００２７】
図１０は、図３および図５のそれぞれの、ＳＣＲ６８およびＳＣＲ１２８のような、複数の分離された低電圧ＳＣＲ（ＩＬＶＳＣＲ）を含む保護回路２３８を描写する概略ブロック図である。ＩＬＶＳＣＲ２４０は、ＩＬＶＳＣＲ２４２と直列に接続されている。端子パッド２４４および２４６は、それらが中に含まれる集積回路の、動作電源電圧ＶDDに、接続されている。端子パッド２４４および２４６は、それぞれ、図３および図５の端子パッド７０および１３０に対応する。ＩＬＶＳＣＲ２４０の端子パッド２４８は、ＥＳＤから保護されるべき信号線に、直接、接続されるであろう。ＩＬＶＳＣＲ２４０のカソードは、図３のノード８８に対応するが、図５のアノード１３２に対応する、ＩＬＶＳＣＲ２４２のアノードに接続されるであろう。他のＩＬＶＳＣＲも、直列に含まれても良い。このように、保護回路２３８は、ＳＣＲ６８または１２８のいずれかのような、単一ＳＣＲのトリガー電圧に等しいトリガー電圧を有しており、ＳＣＲ２４０および２４２の保持電圧の合計に等しい保持電圧を有するであろう。このように、ＩＬＶＳＣＲ２４０および２４２は、他のＳＣＲと一緒に、保護回路２３８の保持電圧が累積されるように、直列に積層できる。
【００２８】
要するに、ＥＳＤの発生の高電圧に対して、保護をするための保護回路が提供されている。その保護回路は、可変的であって、本発明の被保護回路が中に含まれている集積回路に印可される動作電圧によって、自動的に決定されるトリガー電圧を有する。保護回路の保持電圧は、複数のＳＣＲを、選択的に直列に接続することによって増大される。このように、回路に印可される動作電圧に応答して、トリガー電圧が可変的であり、保持電圧が選択的に決定されうる保護回路が提供される。
【００２９】
本発明のいくつかの実施例が詳細に説明されているけれども、特許請求の範囲によって定義されるような本発明の精神および範囲から逸脱することなく、種々の変更、置き換えおよび代替が行われうるということを理解するべきである。
【図面の簡単な説明】
本発明およびその利点をより完全に理解するために、添付の図面と関係する本明細書の記述を参照するが、それらの図面においては：
【図１】ＥＳＤ保護を提供するために集積回路内に含まれる、従来技術のＳＣＲの概略図を示す。
【図２】図１に描写されるＳＣＲを提供する、先行技術の集積回路の断面図を示す。
【図３】本発明のＳＣＲを含んでなるＥＳＤ保護回路の概略図を示す。
【図４】概略的に図３に描写される、ＥＳＤ保護回路を含む、集積回路の断面図を示す。
【図５】本発明の別の実施例のＥＳＤ保護回路であって、直列に接続される２つのＳＣＲからなるものの概略図を示す。
【図６】図５のＥＳＤ保護回路を含む集積回路の断面図を示す。
【図７】図１−６の、種々のＥＳＤ保護回路の電流−電圧曲線を図示する。
【図８】図１−６の、種々のＥＳＤ保護回路の電流−電圧曲線を図示する。
【図９】図１−６の、種々のＥＳＤ保護回路の電流−電圧曲線を図示する。
【図１０】本発明の別の実施例のＥＳＤ保護回路であって、図３および図４に描写される型のＳＣＲが、積層されて保護回路を提供するものを示す。
【符号の説明】
６２，９０，１７０ 集積回路
６４ 被保護回路
６６，１５８ Ｎチャンネル・トランジスタ
６８，１２６，１２８ ＳＣＲ
６９ 信号経路
７０，７２，１３０，１８４，１９０，２４４，２４６ パッド
７３，１３２ アノード
７４，１３４，１４６，１６４ 抵抗
７６，１３６ ＰＮＰトランジスタ
７８，１３８ Ｐチャンネル・トランジスタ
８２，１４２ ＮＰＮトランジスタ
９２，１７２ 基板
９８，１７４ 高電圧Ｎタンク
１００，１７６ 低電圧Ｐタンク
１２４，２３８ 保護回路
２００ 低電圧Ｎタンク
【発明の属する技術分野】
本発明は、一般には、静電放電保護回路に関し、より詳しくは、信号線を接地短絡するための集積回路内に含まれる静電放電保護回路に関する。
【０００２】
【発明の背景】
集積回路は、集積回路のリードに人が触るといったときに発生する、静電放電（ＥＳＤ）が起こる結果、遭遇される高電圧に、特に敏感である。先行技術のシリコン制御整流素子（ＳＣＲ）が、ＥＳＤの高電圧を、選択的に接地放電するために提供されている。ＥＳＤの発生に先立って、ＳＣＲは非導電状態にある。一旦ＥＳＤの高電圧の発生に遭遇すると、ＳＣＲは、導電状態に変わり、電流を接地短絡して、その電圧が安全なレベルに放電されるまで、この導電性状態を維持する。
【０００３】
従来技術のＳＣＲでは、保持電圧が、被保護回路が動作する動作電圧よりも低いことによって、問題が生じる。すなわち、先行技術のＳＣＲは、ＥＳＤの発生または大きな信号ノイズによってトリガーされ、動作電圧が、保護されている特別な回路に印可されている限り、動作状態にラッチされたままである。集積回路が動作するときに発生するスプリアスのノイズが、先行技術において現在なされているように、敏感なＳＣＲ回路を起動させてしまうので、問題が発生する。これは、ＳＣＲを破損し得る。また、被保護回路は、動作電圧がその被保護回路から取り除かれて、ＳＣＲが、ラッチされていない非導電静の状態に戻ることができるようになるまで使うことができない。
【０００４】
集積回路のサイズの低減に伴って更なる問題が生じ、すなわち、それは、回路のスケールが低減する結果、ＥＳＤの発生から受ける損傷に対しての感度および電気感受性が、より大きくなるというものである。これは、とりわけ、現在、３．３ボルトの電圧レベルで動作するＭＯＳＦＥＴ回路に当てはまる。ＭＯＳＦＥＴ回路は、ＥＳＤの発生によって、容易に損傷を受ける。ＥＳＤの発生に対してそのような回路を保護するために、鋭敏なＳＣＲ回路が、用いられなければならない。ＳＣＲのトリガー電圧が高いために、保護される信号線に、抵抗が配置されなければならない。この抵抗は、また、時定数を加え、その信号線の応答時間の遅れ、および高周波数でのデジタル信号の歪みを引き起こす。
【０００５】
【発明の概要】
ここで開示され、特許請求される本発明は、集積回路に印可される電圧に応答して、異なるトリガー電圧レベルに自動的に調整される、トリガー電圧を有するＳＣＲからなるものである。そのトリガー電圧を決定するために、Ｐチャンネル・トランジスタが提供される。保護される集積回路に、動作電圧が印可されないときは、そのＰチャンネル・トランジスタのしきい値電圧が、ＳＣＲがトリガーされる電圧を決定する。保護される集積回路に動作電圧が印可されるときは、その動作電圧は、そのＰチャンネル・トランジスタのゲートに印可され、その集積回路の動作電圧およびそのＰチャンネル・トランジスタのしきい値電圧が、ＳＣＲのトリガー電圧を決定する。そして、ＰＮＰおよびＮＰＮのトランジスタのペアがラッチされて、被保護信号経路を接地短絡する。ＳＣＲは、その信号経路に印可される電圧が、ＳＣＲのしきい値電圧よりも低くなるまで、ラッチしたままである。
【０００６】
本発明の別の目的によると、複数のＳＣＲが積層され、または、直列に接続されて、ＳＣＲの累積保持電圧が、信号経路に印可される動作電圧よりも大きなものとされる。ＳＣＲは、直列に積層され、その直列のＳＣＲ全体の保持電圧が、おおよそ、ＳＣＲの個々の保持電圧の合計に等しく、かつ、トリガー電圧よりも大きくなる。
【０００７】
【実施例】
今、図１を参照すると、被保護回路１２を有する、従来技術の集積回路１０の概略図が示されている。回路１２は、Ｎチャンネル・トランジスタ１４に接続されるダイオードによって保護されるが、そのトランジスタが有するドレインは、トランジスタ１２のゲートに接続され、また、そのソースは接地されていて、トランジスタ１４の降伏電圧を超過する電圧によって、それが導通するようになっている。トランジスタ１２のゲートと入力パッド２０との間に、抵抗１６が接続されている。ＳＣＲ１８は、パッド２０から接地へと接続されている。ＳＣＲ１８は、パッド２０に接続されているアノード２１を含んでおり、そのアノード２１は、抵抗２２の一方の側、およびＰＮＰトランジスタ２４のエミッタに接続されている。トランジスタ２４のベースは、ノード２６に接続されている。抵抗２２の他方の側は、ノード２６に接続されている。Ｎチャンネル・トランジスタ２８のドレインおよびＮＰＮトランジスタ３０のコレクタの双方が、ノード２６に接続されている。トランジスタ３０のベースは、ノード３２に接続されており、それは、トランジスタ２４のコレクタ、および抵抗３４の一方の側に接続されている。抵抗３４の他方の側は、ノード３６に接続されており、これは、カソードであって、接地されている。トランジスタ３０のエミッタ、およびＮチャンネル・トランジスタ２８のゲートおよびソースは、ノード３６に接続されている。
【０００８】
今、図２を参照すると、図１に描写されるＳＣＲ１８の回路を提供する、集積回路４０の断面図が示されている。集積回路４０は、Ｐ形基板４２を含むが、その中には、Ｎウェル４４が形成される。Ｎウェル４４内には、Ｎ＋領域４６およびＰ＋領域４８が形成されている。Ｎ＋領域４６およびＰ＋領域４８は、ともに、端子パッド５０に接続されており、それは、図１のアノード２１と等価のものを提供する。Ｎ＋領域５２が提供され、図示のように、それは、Ｎウェル４４および基板４２の接合部を横切って配置されるものとなっている。Ｎ＋領域５４は、基板４２中に、Ｎ＋領域５２から離されて形成されている。Ｎチャンネル・トランジスタが提供されるように、ゲート５６を、Ｎ＋領域５２およびＮ＋領域５４の間に延びる基板４２の部分に隣接して配置しているが、これらのＮ＋領域は、そのソース／ドレイン領域を形成している。Ｐ＋領域５８が、基板４２中に形成され、端子パッド６０に接続されている。Ｎ＋領域５４およびゲート５６もまた、直接、端子パッド６０に接続されている。端子パッド６０は、図１のノード３６を提供する。
【０００９】
図１および図２を更に参照すると、抵抗器ＲN の抵抗２２が、Ｎウェル４４の、Ｎ＋領域４６から、Ｎウェル４４と基板４２との界面へと延びる部分によって提供される。Ｎ＋領域４６は、Ｎ＋領域５２から離れており、Ｎウェル４４の、Ｎ＋領域４６とＮ＋領域５２との間に延びる部分が、抵抗器ＲN の抵抗２２を提供するものとなっている。端子パッド５０もまた、Ｐ＋領域４８に接続されている。基板４２の、Ｎウェル４４との接合部からＰ＋領域５８へと延びる領域は、抵抗器ＲP なる抵抗３４を提供する。ＰＮＰトランジスタ２４は、Ｐ＋領域４８によって提供されるエミッタ、Ｎウェル４４により提供されるベース、および、Ｐ−基板４２により提供されるコレクタを有する。Ｎ＋領域５２は、Ｎチャンネル・トランジスタ２８のドレインを提供する。Ｎチャンネル・トランジスタ２８のゲートおよびソースは、それぞれ、ゲート５６およびＮ＋領域５４によって提供される。ＮＰＮトランジスタ３０は、Ｎウェル４４により提供されるそのコレクタ、基板４２により提供されるそのベース、および、Ｎ＋領域５４によって提供されるそのエミッタを有する。
【００１０】
動作においては、保護回路１８は、ノード２６での電圧が高まって、トランジスタ２８の降伏電圧を超えるまで、アノード２１およびカソード３６の間に電流を流さない。その降伏電圧は、好ましくは、３．３ボルトの動作技術については、７から１０ボルトの範囲にあり、５ボルトの動作技術においては、１０．０から１５．０ボルトの範囲にある。一旦トランジスタ２８の降伏電圧を超えてしまうと、電流が、抵抗２２を通って、ノード２６へ、また、トランジスタ２８のドレインからソースへと流れる。抵抗２２を通る電流は、ＰＮＰトランジスタ２４のベースの電圧を低下させる。一旦、トランジスタ２４のダイオード電圧が、順バイアスで超えてしまうと、それは、アノード２１から、ノード３２へと電流を流す。抵抗３４を通ってノード３６を流れる電流は、トランジスタ３０のベースの電圧を上昇させ、トランジスタ３０をオンにする。トランジスタ３０を通る電流によって、抵抗２２を電流が流れるものとなり、更に、ノード２６の電圧を下げて、トランジスタ２８の降伏電圧より低くする。こうして、トランジスタ２４および３０は、抵抗２２および３４のいずれかに掛かる電圧が、ＳＣＲ１８の保持電圧より下がるまで、導電モードでラッチする。
【００１１】
ＳＣＲ１８の先行技術の保護回路は、唯一のトリガー電圧を有しており、それは、トランジスタ２８の降伏電圧によって決定される。先行技術ＳＣＲ１８の保持電圧は、典型的には、被保護回路１２の供給電圧よりも低いものであり、その結果、ＳＣＲ１８は、動作電圧が、保護される信号線から取り除かれるまで、導電モードでラッチするものとなる。例えば、３．３ボルト技術について、保持電圧は、約１．５ボルトである。
【００１２】
図３は、集積回路６２の概略図を示しており、それは、ＭＯＳトランジスタの形の、被保護回路６４、およびパッド７２と接地との間に接続されるＮチャンネル・トランジスタ６６とを有している。保護回路が、パッド７２および接地の間に接続されるＳＣＲ６８によって提供される。ＳＣＲ６８は、動作電圧端子パッド７０を有しており、それは、別の電圧レベルに接続することもできるが、集積回路６２へ供給される電源であるＶDDへ接続されている。ＳＣＲ６８なる回路は、更に、アノード７３を含んでおり、それは、抵抗７４の一方の側、ＰＮＰトランジスタ７６のエミッタ、および、Ｐチャンネル・トランジスタ７８のソースに接続されている。トランジスタ７８のゲートは、直接、端子パッド７０に接続されているが、それは、ＶDDに接続されている。抵抗７４の他方の側は、ノード８０に接続されている。ノード８０は、トランジスタ７６のベース、およびＮＰＮトランジスタ８２のコレクタに接続されている。トランジスタ８２のベースは、直接、ノード８４に接続されている。トランジスタ７６のコレクタ、およびトランジスタ７８のドレインもまた、直接、ノード８４に接続されている。抵抗８６は、ノード８４およびノード８８の間に接続されている。ノード８８は、ＳＣＲ６８のカソードを提供し、それは、接地されている。ＮＰＮトランジスタ８２のエミッタもまた、ノード８８に接続されている。
【００１３】
今、図４を参照すると、図３に描写されている、ＳＣＲ６８なる回路を提供する集積回路９０の断面図が示されている。集積回路９０は、Ｐ形基板９２を含む。高電圧Ｎタンク（ＨＶ−ｎタンク）９８が、基板９２に形成されている。また、基板９２には、Ｐ＋領域９４が形成され、それは、基板端子パッド９６に接続されて、基板９２への電気接続を提供している。低電圧Ｐタンク（ＬＶ−ｐタンク）１００が、ＨＶ−ｎタンク９８に形成されている。Ｐ＋領域１０２が、ＬＶ−ｐタンク１００中に形成されている。Ｎ＋領域１０４もまた、ＬＶ−ｐタンク１００中に形成されている。Ｐ＋領域１０２およびＮ＋領域１０４は、双方ともカソード１０６に接続されている。Ｐ＋領域１０８は、ＨＶ−ｎタンク９８とＬＶ−ｐタンク１００との間に延びている。Ｐ＋領域１１０が、Ｐ＋領域１０８から離れて、ＨＶ−ｎタンク９８に形成され、Ｐチャンネル・トランジスタのソース／ドレイン領域を提供し、それらは、チャンネル領域によって分離されるが、その上に、ゲート電極１１２が配置され、ゲート酸化層でそこから分離されている。ゲート１１２は、端子パッド１１４に接続されている。Ｎ＋領域１１６が、ＨＶ−ｎタンク９８中に形成され、Ｐ＋領域１１０とともに、アノード１１８に接続されている。ＨＶ−ｎタンク９８の抵抗率は、それが、ＬＶ−ｐタンク１００とＮ＋領域１１６との間の、その部分に、ＲN なる抵抗器を提供するようなものであるということに注意すること。さらには、ＬＶ−ｐタンク１００の抵抗率は、それが、Ｐ＋領域１０２と、Ｐ＋領域１０８およびＨＶ−ｎタンク９８の双方との間に延びるそれの部分に、抵抗器ＲP を提供するようなものである。ＨＶ−ｎタンク９８はまた、ＳＣＲ６８を、基板９２から分離するものである。
【００１４】
今、図３および図４を参照すると、図３のアノード７３は、図４の端子パッド１１８に対応して、ＳＣＲ６８のアノードを提供している。ＨＶ−ｎタンク９８の、Ｎ＋領域１１６からＬＶ−ｐタンク１００へと延びる部分は、それが、抵抗器ＲN の抵抗７４を提供するような抵抗率を有する。トランジスタ７６のエミッタ、ベースおよびコレクタは、それぞれ、Ｐ＋領域１１０、ＨＶ−ｎタンク９８およびＬＶ−ｐタンク１００によって提供されている。Ｐ＋領域１０８および１１０、およびゲート１１２は、ともに、トランジスタ７８を提供する。端子バッド１１４は、ゲート１１２をＶDDへと接続し、端子パッド７０に対応する。トランジスタ７８において、Ｐ＋領域１１０はソースに対応し、Ｐ＋領域１０８はドレインに対応する。トランジスタ８２のコレクタ、ベースおよびエミッタは、それぞれ、ＨＶ−ｎタンク９８、ＬＶ−ｐタンク１００およびＮ＋領域１０４によって提供される。ＬＶ−ｐタンク１００の、Ｐ＋領域１０８およびＨＶ−ｎタンク９８からＰ＋領域１０２へと延びる部分は、抵抗器ＲP の抵抗８６を提供する。ノード１０６は、ノード８８に対応し、ＳＣＲ６８のカソードを提供する。
【００１５】
ＳＣＲ６８は、ＥＳＤの発生に対して回路６４を保護する。抵抗１６は、図１のＳＣＲ１８と被保護回路１２との間には含まれているが、図３に描写される回路内には含まれていないということに注意すること。
【００１６】
動作においては、考慮すべき条件が、２つ、すなわち、パワーダウン動作とパワーアップ動作がある。パワーダウン動作においては、パッド７０の電圧ＶDDが実質的に接地される。その電圧が接地されているので、ＳＣＲ６８のアノード７３に接続されている、トランジスタ７８のドレインで、そのひとつのしきい値電圧ＶＴを超えるいかなる正の電圧も、トランジスタ７８をオンにし、電流を抵抗８６に流す。この電圧が、トランジスタ８２をオンにするのに十分であるとき、電流が抵抗７４を通って流れ、ノード８０を引き下げて、トランジスタ７６をオンにし、こうしてＳＣＲ６８をラッチする。その代わりに、パワーアップ条件においては、パッド７２が、ＶDDに上昇され、それは、好ましい実施例においては、３．３ボルト（または、他の応用例では５．０ボルト）である。入力端子パッド７２の電圧が、トランジスタ７８のゲートに掛かる供給電圧を超える、ひとつのしきい値電圧ＶＴなる電圧まで上昇するとき、トランジスタ７８が伝導し、電流が抵抗８６に流れる。これによって、トランジスタ８２がオンし、ノード８０を低く引き、トランジスタ７６をオンにし、そして、ＳＣＲ６８を動作させて、パッド７０の電圧を低く引っ張る。アノード７３の電圧が一旦低く引かれると、トランジスタ７８のソースが、ゲート電圧ＶDDを超える、ひとつのＶＴ未満に落ちるために、トランジスタ７８がオフとなる。アノードの電圧が、保持電圧未満のレベルに落ちるとき、ラッチが再びオフとなる。好ましい実施例では、この電圧は、約１．２ボルトである。したがって、ゲートがパッド７０の供給電圧に接続されるトランジスタ７８を用いることで、より低いトリガー電圧が実現され、直列に接続される抵抗が必要ではない。さらには、ＳＣＲを、高電圧タンク中で分離することにより、基板電流注入が低減される。これは、高電圧タンクとＰ型の材料である基板との間に、逆バイアスされたＰＮ接合があるという事実によるものである。高電圧タンクは、ノード８０において、ＰＮＰトランジスタのベースを提供するので、この基板電流注入は、ＳＣＲの動作をもたらしうる。
【００１７】
今、図５を参照すると、ＳＣＲ１２６およびＳＣＲ１２８の直列結合からなる、保護回路１２４が図示されている。ＳＣＲ１２８は、図３のＳＣＲ６８に類似する。ＳＣＲ１２８の回路は、動作電圧端子パッド１３０を含むが、それは、保護回路１２４が中に含まれる集積回路の、動作電圧ＶDDに接続されている。アノードが、端子パッド１３２によりアノードとして提供される。抵抗１３４が、端子パッド１３２からノード１４０へと接続する。ＰＮＰバイポーラ・トランジスタ１３６は、アノード１３２に接続されるそのエミッタ、ノード１４４に接続されるそのコレクタ、およびノード１４０に接続されるそのベースを有する。Ｐチャンネル・トランジスタ１３８は、アノード１３２に接続されるそのソース、およびノード１４４に接続されるそのドレインを有する。トランジスタ１３８のゲートは、端子パッド１３０に接続されるが、それは、動作電圧ＶDDに接続される。ＮＰＮトランジスタ１４２は、ノード１４０に接続されるそのコレクタ、ノード１４４に接続されるそのベース、およびノード１４８に接続されるそのエミッタを有する。抵抗器ＲＰの抵抗１４６は、ノード１４４とノード１４８との間に接続される。抵抗器ＲN の抵抗１３４は、端子パッド１３２とノード１４０との間に接続される。
【００１８】
ＳＣＲ１２８のノード１４８は、ＳＣＲ１２６のノード１５０に接続される。抵抗器ＲN ’の抵抗１５２は、ノード１５０とノード１５６との間に接続される。ＰＮＰトランジスタ１５４は、ノード１５０に接続されるそのエミッタ、ノード１５６に接続されるそのベース、およびノード１６２に接続されるそのコレクタを有する。ＮＰＮトランジスタ１６０は、ノード１５６に接続されるそのコレクタ、ノード１６２に接続されるそのベース、およびノード１６６に接続されるそのエミッタを有する。抵抗器ＲP ’の抵抗１６４は、ノード１６２とノード１６６との間に接続される。Ｎチャンネル・トランジスタ１５８は、ノード１５６に接続されるそのドレインおよびゲート、およびノード１６６に接続されるそのソースを有する。抵抗器ＲP ’の抵抗１６４は、ノード１６２とノード１６６との間に接続される。
【００１９】
今、図６を参照すると、図５に描写されている保護回路１２４を提供する集積回路１７０の断面図が図示されている。集積回路１７０は、Ｐ形基板１７２を含む。高電圧Ｎタンク（ＨＶ−ｎタンク）１７４が、基板１７２に形成されている。低電圧Ｐタンク（ＬＶ−ｐタンク）１７６が、ＨＶ−ｎタンク１７４中に形成されている。ＨＶ−ｎタンク１７４中に、Ｎ＋領域１８０およびＰ＋領域１８２が形成され、それら双方は、端子パッド１８４に接続され、それは、アノードを提供する。Ｐ＋領域１８６は、ＨＶ−ｎタンク１７４とＬＶ−ｐタンク１７６との間の接合部を横切って形成される。Ｐ＋領域１８２、Ｐ＋領域１８６およびゲート電極１８８が、一緒になって、ＨＶ−ｎタンク１７４中に、Ｐチャンネル・トランジスタの形を定める。ゲート電極１８８は、端子パッド１９０に接続される。Ｎ＋領域１９２およびＰ＋領域１９４が、ＬＶ−ｐタンク１７６中に形成される。Ｎ＋領域１９２およびＰ＋領域１９４は、双方ともノード１９６に接続され、それは、ノード１９８に接続されている。
【００２０】
低電圧Ｎタンク（ＬＶ−ｎタンク）領域２００が、基板１７２中に形成されている。Ｎ＋領域２０２およびＰ＋領域２０４が、ＬＶ−ｎタンク２００中に形成されている。Ｎ＋領域２０２およびＰ＋領域２０４は、双方ともノード１９８に接続されている。Ｎ＋領域２０６が、基板１７２とＬＶ−ｎタンク領域２００との間の接合部を横切って形成されている。Ｎ＋領域２０８が、基板１７２中に形成されており、ゲート電極２１０およびＮ＋領域２０６とともに、Ｎチャンネル・トランジスタを提供する。ゲート電極２１０は、端子パッド２１２に接続されており、それは続いて、Ｎ＋領域２０６に結び付けられている。Ｐ＋領域２１４が、基板１７２中に形成されている。Ｐ＋領域２１４およびＮ＋領域２０８は、ノード２１６に接続されている。
【００２１】
今、図５および図６を参照すると、集積回路１７０の端子パッド１８４は、ＳＣＲ１２８の端子パッド１３２に対応し、保護回路１２４のアノードを提供している。ＰＮＰトランジスタ１３６が、Ｐ＋領域１８２、ＨＶ−ｎタンク１７４およびＬＶ−ｐタンク１７６によって提供されている。Ｐチャンネル・トランジスタ１３８が、Ｐ＋領域１８２、ゲート電極１８８およびＰ＋領域１８６によって提供されている。抵抗器ＲN の抵抗１３４は、ＨＶ−ｎタンク１７４の、Ｎ＋領域１８０からＬＶ−ｐタンク１７６に延びる部分によって提供されている。ＮＰＮトランジスタ１４２は、ＨＶ−ｎタンク１７４、ＬＶ−ｐタンク１７６およびＮ＋領域１９２によって提供されている。抵抗器ＲP の抵抗１４６は、ＬＶ−ｐタンク１７６の、ＨＶ−ｎタンク１７４からＰ＋領域１９４に延びる部分によって提供されている。図６のノード１９６は、図５のノード１４８に対応する。ＨＶ−ｎタンク１７４および基板１７２の間のダイオード接合は、基板１７２からＳＣＲ１２８を分離する。
【００２２】
ＳＣＲ１２６は、集積回路１７０の端子パッド１９８に対応するノード１５０を有している。ＰＮＰトランジスタ１５４は、Ｐ＋領域２０４、ＬＶ−ｎタンク２００および基板１７２によって、それぞれ提供される、エミッタ、ベースおよびコレクタを有する。抵抗器ＲN ’の抵抗１５２は、ＬＶ−ｎタンク２００の、Ｎ＋領域２０２から、ＬＶ−ｎタンク２００と基板１７２との間の接合部に延びる部分によって提供される。Ｎチャンネル・トランジスタ１５８のドレイン、ゲートおよびソースは、それぞれ、Ｎ＋領域２０６、ゲート電極２１０およびＮ＋領域２０８に対応する。ＮＰＮトランジスタ１６０のコレクタ、ベースおよびエミッタが、それぞれ、ＬＶ−ｎタンク２００、基板１７２およびＮ＋領域２０８に対応する。抵抗器ＲP ’の抵抗１６４は、基板１７２の、ＬＶ−ｎタンク２００からＰ＋領域２１４に延びる部分に対応する。集積回路１７０の端子パッド２１６は、ＳＣＲ１２６のノード１６６に対応する。
【００２３】
動作において、保護回路１２４が、図３のＳＣＲ６８について描写されたように保護されるべき入力パッドに取り付けられる。集積回路１７０の動作電圧ＶDDは、それを動作電圧とは異なる別の電圧に接続することもできるが、好ましくは、保護回路１２４の動作電圧端子パッド１３０に接続される。端子パッド１３２は、ＥＳＤの発生での高電圧による損傷に対して、保護されるべき回路の信号線に接続される。パワーダウン状態において、端子パッド１３０に、電圧ＶDDが印可されないとき、ＳＣＲ１２８は、トランジスタ１３８のしきい値電圧ＶＴを超える電圧によってトリガーされる。集積回路１７２に電圧ＶDDが印可されるとき、端子パッド１３０に電圧ＶDDが印可される。続いて、ＳＣＲ１２８が、ひとつのしきい値電圧ＶＴによって、端子パッド１３０に印可される電圧ＶDDを超える、端子パッド１３２に印可される電圧によってトリガーされる。すると、Ｐチャンネル・トランジスタ１３８を通って、ノード１４４へと、および続いて抵抗１４６を通って、ノード１４８へと、電流が流れる。
【００２４】
アノード１３２の電圧が、トランジスタ１３８のゲートの電圧を、２つ以上のしきい値電圧によって超えるとき、抵抗１４６を通って電流が流れる。第２のＳＣＲ１２６は、ノード１４８と接地との間に接続されているので、抵抗１５２を通ってノード１５６へ、さらにはトランジスタ１５８を通って、電流が流れる。これにより、トランジスタ１５４のベースが低く引かれ、トランジスタ１５４がオンになり、電流が、抵抗１６４を通って流れる。ノード１６２が上昇し、トランジスタ１６０をオンとし、そして、それによって、ＳＣＲ１２６をラッチさせ、ノード１４８を接地へと引っぱる。これにより、今度は、トランジスタ１４２がオンとなるようなレベルで、抵抗１４６を通って電流が流れ、ノード１４０を低く引いて、トランジスタ１３６をオンとし、そして、ＳＣＲ１２８にラッチを起こさせる。
【００２５】
ＳＣＲ１２８および１２６の２つが直列に接続されているので、その制御は、ＳＣＲ１２８のトリガー電圧によって提供され、すなわち、トリガー電圧は、供給電圧またはパッド１３０に接続されるいかなる電圧をも超える、ひとつのしきい値である。しかしながら、保持電圧は、ＳＣＲ１２８の保持電圧およびＳＣＲ１２６の保持電圧の２つの合計である。そのように、保持電圧は、電力供給電圧を超えることができる。例えば、３．３ボルト技術の部分では、２つの積層されたＳＣＲを有し、各々が約１．７５ボルトの保持電圧を備え、結合保持電圧が、３．５ボルトとなって、電力供給電圧よりも大きなものとなる。さらには、保持電圧は、電力供給電圧プラスＶＴの、トリガー電圧よりも大きなものとなるように設計することができる。保持電圧は、ＮＰＮおよびＰＮＰトランジスタのβの関数であり、これは、βの積の関数、ｆ（β＊β）である。
【００２６】
今、図７、図８および図９を参照すると、それぞれ、ＳＣＲ１２８、ＳＣＲ１２６および保護回路１２４の、電流−電圧のグラフが図示されている。曲線２２０により、ＳＣＲ１２８のトリガー電圧（ＶTR）が、点１２２にあるものとして示される。ＳＣＲ１２８の保持電圧（Ｖh ）は、点２２４で示される。曲線２２６には、ＳＣＲ１２６のトリガー電圧（ＶTR）が、点２２８として示されており、ＳＣＲ１２６の保持電圧（Ｖh ）が、点２３０として示されている。最後に、曲線２３２には、保護回路１２４のトリガー電圧（ＶTR）および保持電圧（Ｖh ）が、それぞれ、点２３４および２３６として示されている。前述のように、保護回路１２４は、ＳＣＲ１２６と直列に接続されるＳＣＲ１２８を含んでなる。保護回路１２４のＶTRは、ＳＣＲ１２８のＶTRにほぼ等しく、それは、図７において、点２２２で示されている。保護回路１２４のＶh は、点２３６で示されており、図８における点２３０で示されるＳＣＲ１２６のＶh と、図７の点２２４で示されるＳＣＲ１２８のＶh との合計にほぼ等しい。このように、直列に接続されている、ＳＣＲ１２６および１２８の保持電圧は、累積される。
【００２７】
図１０は、図３および図５のそれぞれの、ＳＣＲ６８およびＳＣＲ１２８のような、複数の分離された低電圧ＳＣＲ（ＩＬＶＳＣＲ）を含む保護回路２３８を描写する概略ブロック図である。ＩＬＶＳＣＲ２４０は、ＩＬＶＳＣＲ２４２と直列に接続されている。端子パッド２４４および２４６は、それらが中に含まれる集積回路の、動作電源電圧ＶDDに、接続されている。端子パッド２４４および２４６は、それぞれ、図３および図５の端子パッド７０および１３０に対応する。ＩＬＶＳＣＲ２４０の端子パッド２４８は、ＥＳＤから保護されるべき信号線に、直接、接続されるであろう。ＩＬＶＳＣＲ２４０のカソードは、図３のノード８８に対応するが、図５のアノード１３２に対応する、ＩＬＶＳＣＲ２４２のアノードに接続されるであろう。他のＩＬＶＳＣＲも、直列に含まれても良い。このように、保護回路２３８は、ＳＣＲ６８または１２８のいずれかのような、単一ＳＣＲのトリガー電圧に等しいトリガー電圧を有しており、ＳＣＲ２４０および２４２の保持電圧の合計に等しい保持電圧を有するであろう。このように、ＩＬＶＳＣＲ２４０および２４２は、他のＳＣＲと一緒に、保護回路２３８の保持電圧が累積されるように、直列に積層できる。
【００２８】
要するに、ＥＳＤの発生の高電圧に対して、保護をするための保護回路が提供されている。その保護回路は、可変的であって、本発明の被保護回路が中に含まれている集積回路に印可される動作電圧によって、自動的に決定されるトリガー電圧を有する。保護回路の保持電圧は、複数のＳＣＲを、選択的に直列に接続することによって増大される。このように、回路に印可される動作電圧に応答して、トリガー電圧が可変的であり、保持電圧が選択的に決定されうる保護回路が提供される。
【００２９】
本発明のいくつかの実施例が詳細に説明されているけれども、特許請求の範囲によって定義されるような本発明の精神および範囲から逸脱することなく、種々の変更、置き換えおよび代替が行われうるということを理解するべきである。
【図面の簡単な説明】
本発明およびその利点をより完全に理解するために、添付の図面と関係する本明細書の記述を参照するが、それらの図面においては：
【図１】ＥＳＤ保護を提供するために集積回路内に含まれる、従来技術のＳＣＲの概略図を示す。
【図２】図１に描写されるＳＣＲを提供する、先行技術の集積回路の断面図を示す。
【図３】本発明のＳＣＲを含んでなるＥＳＤ保護回路の概略図を示す。
【図４】概略的に図３に描写される、ＥＳＤ保護回路を含む、集積回路の断面図を示す。
【図５】本発明の別の実施例のＥＳＤ保護回路であって、直列に接続される２つのＳＣＲからなるものの概略図を示す。
【図６】図５のＥＳＤ保護回路を含む集積回路の断面図を示す。
【図７】図１−６の、種々のＥＳＤ保護回路の電流−電圧曲線を図示する。
【図８】図１−６の、種々のＥＳＤ保護回路の電流−電圧曲線を図示する。
【図９】図１−６の、種々のＥＳＤ保護回路の電流−電圧曲線を図示する。
【図１０】本発明の別の実施例のＥＳＤ保護回路であって、図３および図４に描写される型のＳＣＲが、積層されて保護回路を提供するものを示す。
【符号の説明】
６２，９０，１７０ 集積回路
６４ 被保護回路
６６，１５８ Ｎチャンネル・トランジスタ
６８，１２６，１２８ ＳＣＲ
６９ 信号経路
７０，７２，１３０，１８４，１９０，２４４，２４６ パッド
７３，１３２ アノード
７４，１３４，１４６，１６４ 抵抗
７６，１３６ ＰＮＰトランジスタ
７８，１３８ Ｐチャンネル・トランジスタ
８２，１４２ ＮＰＮトランジスタ
９２，１７２ 基板
９８，１７４ 高電圧Ｎタンク
１００，１７６ 低電圧Ｐタンク
１２４，２３８ 保護回路
２００ 低電圧Ｎタンク
Claims (9)
- 過剰電圧が、信号線を通って被保護回路に印加されることを防止するための、保護回路であって：
前記信号線に接続されるアノード；
接地参照電位に接続されるカソード；
前記アノードに接続されるソース、および、前記信号線の電圧から分離されるトリガー電圧に接続されるゲートを有するＰチャンネル・トランジスタ；
ベース、前記アノード線および前記Ｐチャンネル・トランジスタのソースの双方に接続されるエミッタを有し、また更に前記Ｐチャンネル・トランジスタのドレインに接続されるコレクタを有するＰＮＰトランジスタ；
前記カソードに接続されるエミッタ、前記ＰＮＰトランジスタのコレクタ、および前記Ｐチャンネル・トランジスタのドレインに接続されるベース、および、前記ＰＮＰトランジスタのベースに接続されるコレクタを有するＮＰＮトランジスタ；
前記アノードと、前記ＰＮＰトランジスタのベースおよび前記ＮＰＮトランジスタのコレクタとの間に接続される第１の抵抗；
前記カソードと、前記ＰＮＰトランジスタのコレクタ、前記Ｐチャンネル・トランジスタのドレインおよび前記ＮＰＮトランジスタのベースとの間に接続される第２の抵抗であって、前記ＰＮＰおよびＮＰＮトランジスタおよび前記第１および第２の抵抗で、ＳＣＲとしての構成がなされる、第２の抵抗；からなり、かつ
前記Ｐチャンネル・トランジスタは、前記第２の抵抗を通って電流を流し、前記ＮＰＮトランジスタのベースの電圧を増大させ、それによって、前記ＮＰＮトランジスタをオンにして、前記ＰＮＰトランジスタのベースを低く引っ張り、前記ＰＮＰトランジスタをオンにして、前記ＳＣＲをラッチする
保護回路。 - 前記Ｐチャンネル・トランジスタのゲートが、前記被保護回路の動作電圧端子に接続されている、請求項１に記載の保護回路。
- 前記保護回路は、Ｐ型基板を有する集積回路の一部として形成され、かつ、Ｐ形基板内に配置されたＮタンクにふくまれ、前記集積回路の他の部分から電気的に分離している、請求項１に記載の保護回路。
- 前記Ｐチャンネル・トランジスタ、前記ＰＮＰトランジスタ、前記ＮＰＮトランジスタおよび前記第１および第２の抵抗が、第１のＳＣＲをなし、更に：
前記第１のＳＣＲと直列に接続されて、Ｐチャンネルトランジスタ、ＰＮＰトランジスタ、ＮＰＮトランジスタおよび第１および第２の抵抗を有する第２のＳＣＲを有し、前記第１および第２のＳＣＲの各々は、前記保護回路の組み合わされた保持電圧が、前記第１および第２のＳＣＲの各々の保持電圧の合計にほぼ等しくなるよう関連する保持電圧を有する、
請求項１に記載の保護回路。 - 前記保護回路のトリガー電圧が、前記第１および第２のＳＣＲのうちのひとつのトリガー電圧に、ほぼ等しくなるように、前記第１および第２のＳＣＲが構成されている、請求項４に記載の保護回路。
- 前記第１および第２のＳＣＲの少なくともひとつが、Ｐ型基板を有する集積回路の一部として形成され、かつ、Ｐ型基板内に配置されたＮタンク内に含まれて集積回路の他の部分から分離されている、請求項４に記載の保護回路。
- 前記Ｐチャンネル・トランジスタのゲートが、前記被保護回路の動作電圧端子に接続されており；
前記保護回路は、Ｐ型基板を有する集積回路の一部として形成されており、かつ、Ｐ形基板内に配置されたＮタンク内に含まれ、前記集積回路の他の部分から、前記保護回路を電気的に分離しており；かつ
前記保護回路のトリガー電圧が、前記第１および第２のＳＣＲの一方のトリガー電圧にほぼ等しくなるように、前記第１および第２のＳＣＲが構成されている請求項４に記載の保護回路。 - 過剰な電圧が、信号線を通って被保護回路に印加されるのを防止するための、カソードおよびアノードを有する保護ＳＣＲ回路であって、そのＳＣＲ保護回路は：
Ｐ形基板中に形成されるＮタンク；
前記Ｎタンク内に配置されるＰタンク；
前記Ｐタンク内に配置される第１のＰ＋領域；
前記Ｐタンク内に配置される第１のＮ＋領域；
第２のＰ＋領域であって、前記Ｐタンクおよび前記Ｎタンクの双方内に部分的に配置されるように、前記Ｐタンクおよび前記Ｎタンクに橋渡しの関係で配置される第２のＰ＋領域；
前記Ｎタンク内に配置され、チャンネル領域を形成するために、前記第２のＰ＋領域から離されている第３のＰ＋領域；
前記チャンネル領域の上に配置され、ゲート酸化物の層によってそこから分離され、Ｐチャンネル・トランジスタの形を定めるゲートであって、前記アノードから分離されているトリガー電圧に接続可能であるゲート；
前記Ｎタンク内に配置される第２のＮ＋領域；
前記第１のＰ＋領域および前記第１のＮ＋領域に接続され、前記ＳＣＲ保護回路のカソードを形成する第１のパッド；
前記第３のＰ＋領域および前記第２のＮ＋領域に接続され、前記ＳＣＲ保護回路のアノードを形成する第２のパッド；からなり、
前記第２のＮ＋領域および前記Ｐタンクの間に、前記第３のＰ＋領域の最も近くにおいて、前記Ｎタンクの抵抗部分が延びていて、前記第３のＰ＋領域と前記Ｎタンクとの間に、そこを流れる第１の所定レベルの電流に対応して、前記ゲートに印加される供給電圧に対して正バイアスの電圧を印可し；かつ
前記第１のＮ＋領域と前記Ｎタンクとの間、および前記第１のＰ＋領域と前記第２のＰ＋領域との間に、前記Ｐタンクの抵抗部分が延びていて、前記第１のＮ＋領域と前記Ｎタンクとの間に、そこを通る第２の所定レベルの電流に応答して、前記ゲートに印加される供給電圧に対して負バイアスの電圧を印可する
保護ＳＣＲ回路。 - 前記ゲートが、前記保護回路の動作電圧端子に接続されている、請求項８に記載の保護回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US3354296P | 1996-12-20 | 1996-12-20 | |
| US033542 | 1996-12-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10313110A JPH10313110A (ja) | 1998-11-24 |
| JP4294748B2 true JP4294748B2 (ja) | 2009-07-15 |
Family
ID=21871012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37015297A Expired - Fee Related JP4294748B2 (ja) | 1996-12-20 | 1997-12-22 | トリガー電圧が低く、保持電圧が調整可能な、ｅｓｄ保護のための積層ｓｃｒ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6016002A (ja) |
| JP (1) | JP4294748B2 (ja) |
| KR (1) | KR19980064442A (ja) |
| TW (1) | TW385534B (ja) |
Families Citing this family (63)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8333681B2 (en) * | 1996-05-31 | 2012-12-18 | Schmidt David H | Speed controlled strength machine |
| US7179205B2 (en) * | 1996-05-31 | 2007-02-20 | David Schmidt | Differential motion machine |
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Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1997
- 1997-12-18 US US08/993,820 patent/US6016002A/en not_active Expired - Lifetime
- 1997-12-20 KR KR1019970071333A patent/KR19980064442A/ko not_active Application Discontinuation
- 1997-12-22 JP JP37015297A patent/JP4294748B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-23 TW TW086119551A patent/TW385534B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10313110A (ja) | 1998-11-24 |
| TW385534B (en) | 2000-03-21 |
| US6016002A (en) | 2000-01-18 |
| KR19980064442A (ko) | 1998-10-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041018 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060425 |
|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080724 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080818 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080821 |
|
| A521 | Written amendment |
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|
| A02 | Decision of refusal |
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|
| A521 | Written amendment |
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|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120417 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130417 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140417 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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