JP4008744B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、特にシリコン制御整流素子（Silicon controlled rectifier; SCR ）を用いて静電気放電（Electro Static Discharge; ESD ）から回路を保護するESD 保護回路部の回路構成および素子構造に関するもので、例えば低電源電圧タイプのCMOS LSIに適用されるものである。
【０００２】
【従来の技術】
例えばCMOS LSIの入力回路や出力回路をESD 破壊から保護するために接続されているESD 保護回路は、保護素子として、ダイオードあるいはトランジスタあるいはSCR を用いたものがある。
【０００３】
SCR を用いたESD 保護回路は、一般にSCR の動作電圧が高いので、動作電源が低電圧化されている微細化されたCMOS LSIに適用した場合に、ゲート耐圧が低いMOS トランジスタを保護するために低電圧トリガを可能にする必要がある。
【０００４】
このような背景から、低電源電圧タイプのCMOS LSIにSCR を用いたESD 保護回路を適用した例が" A Gate-Coupled PTLSCR/NTLSCR ESD Protection Circuit for Deep-Submicron Low-Voltage CMOS IC's 1",IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.32,NO.1,JANUARY 1997 に開示されている。
【０００５】
図１７は、上記文献に開示されているCMOS LSIの入力回路に接続されたESD 保護回路の主要部を示す等価回路図である。ここでは、ESD 保護回路のSCR としてLVTSCR（Low-Voltage Triggered lateral SCR 、低電圧トリガ可能な横型SCR ）を用いた例（従来例１）を示している。
【０００６】
図１７において、内部回路(Internal circuits) に接続されている入力パッドPAD と電源電位VDD が印加されるVDD ノードとの間に第１のESD 保護回路121 が接続されており、入力パッドPAD と接地電位VSS(GND)との間に第２のESD 保護回路122 が接続されている。
【０００７】
上記第１のESD 保護回路121 は、VDD ノードと入力パッドPAD との間に第１のSCR であるLVTSCR1 のアノード・カソード間が接続されている。このLVTSCR1 は、PNP トランジスタQ1のベース・コレクタ間に並列にNPN トランジスタQ2のコレクタ・ベース間が接続されてなり、上記PNP トランジスタQ1のエミッタがアノードとなり、上記NPN トランジスタQ2のエミッタがカソードとなっている。
【０００８】
そして、VDD ノードとNPN トランジスタQ2のベースとの間に、ゲート酸化膜が薄く形成されたPMOSトランジスタMp1 のソースS ・ドレインD 間が接続され、そのゲートG はVDD ノードに接続されている。
【０００９】
また、PNP トランジスタQ1のベースおよびNPN トランジスタQ2のコレクタ（N-Well）とVDD ノードとの間にはウエル抵抗Rw1 が存在し、NPN トランジスタQ2のエミッタと入力パッドPAD との間にはウエル抵抗Rw2 が存在し、PNP トランジスタQ1のコレクタおよびNPN トランジスタQ2のベース（p-sub ）とGND との間には基板抵抗Rsub1 が存在する。
【００１０】
第２のESD 保護回路122 は、入力パッドPAD とGND との間に第２のSCR であるLVTSCR2 のアノード・カソード間が接続されている。このLVTSCR2 は、PNP トランジスタQ3のベース・コレクタ間に並列にNPN トランジスタQ4のコレクタ・ベース間が接続されてなり、上記PNP トランジスタQ3のエミッタがアノードとなり、上記NPN トランジスタQ4のエミッタがカソードとなっている。
【００１１】
そして、PNP トランジスタQ3のベースとNPN トランジスタQ4のエミッタとの間に、ゲート酸化膜が薄く形成されたNMOSトランジスタMn1 のドレインD ・ソースS 間が接続され、そのゲートG はGND に接続されている。
【００１２】
また、PNP トランジスタQ3のベースおよびNPN トランジスタQ4のコレクタ（N-Well）とVDD ノードとの間にはウエル抵抗Rw3 が存在し、NPN トランジスタQ4のベース（NMOSトランジスタTNの基板領域）とGND との間には基板抵抗Rsub2 が存在する。
【００１３】
図１８は、図１７中の２個のLVTSCR1 、LVTSCR2 のうちのLVTSCR2 を代表的に取り出してその断面構造を概略的に示している。
【００１４】
図１８において、Ｐ基板（P-Substrate ）130 の表層部には選択的にＮウエル（N-Well）131 が形成されており、このＮウエル（PNP トランジスタQ3のベース領域）131 の表層部には選択的にＰ+ 領域（PNP トランジスタQ3のエミッタ領域）132 とＮ+ 領域（Ｎウエル引き出し領域）133 が隣接して形成されている。このＰ+ 領域132 とＮ+ 領域133 は、LVTSCRのアノード（Anode ）となる。
【００１５】
また、前記Ｎウエル131 とＰ基板（PNP トランジスタQ3のコレクタ領域およびNPN トランジスタQ4のベース領域）130 との境界を含む表層部には、前記Ｐ+ 領域131 との間に素子分離領域134 を介してＮ+ 領域（NPN トランジスタQ4のコレクタ領域およびNMOSFET のドレイン領域）135 が選択的に形成されている。
【００１６】
上記Ｎ+ 領域135 の近傍でＰ基板130 の表層部には選択的にＮ+ 領域（NPN トランジスタQ4のエミッタ領域およびNMOSトランジスタMn1 のソース領域）136 が形成されている。このＮ+ 領域136 は、LVTSCRのカソード（Cathode ）となる。
【００１７】
そして、上記２つのＮ+ 領域135 、136 相互間のチャネル領域上には薄いゲート酸化膜を介してNMOSトランジスタMn1 のゲート電極137 が形成されており、このゲート電極137 は前記カソード（Ｎ+ 領域136 ）に接続されている。
【００１８】
上記したLVTSCR2 は、それを構成するPNP トランジスタQ3およびNPN トランジスタQ4がいずれもＰ基板130 とＮウエル131 との接合部を用いており、この接合部の一部にNMOSFET のドレイン領域135 が形成されている点に特徴がある。
【００１９】
上記構成のLVTSCR2 を用いた図１７中に示した第２のESD 保護回路122 は、入力パッドPAD に正極性のサージ電圧が入力した時に、LVTSCR2 にスナップバック耐圧以上の電圧が印加されると、スナップバック電流をベース電流としてLVTSCR2 がオンになってサージ電流をGND に放電することによって、入力回路の入力ゲートを保護するように動作する。
【００２０】
しかし、LVTSCR2 に印加されたスナップバック耐圧以上の電圧がNMOSトランジスタMn1 のゲート耐圧よりも高い場合には、サージ電圧入力により内部回路にダメージを与えるという問題があった。
【００２１】
図１９は、前記文献に開示されている別のESD 保護回路の主要部を示す回路図である。ここでは、ESD 保護回路のSCR として、ゲート結合テクニックを用いた一層低電圧トリガ可能な横型SCR を用いた例（従来例２）を示している。
【００２２】
図１９において、第１のESD 保護回路151 は、図１７中に示した第１のESD 保護回路121 と比べて、次の点（１）〜（４）が異なり、その他は同じである。
【００２３】
（１）図１７中のLVTSCR1 に代えて１個のPTLSCR（PMOS-Triggered lateral SCR、PMOSトランジスタによるトリガ可能な横型SCR ）が用いられている。
【００２４】
（２）VDD ノードとPTLSCRのゲートノード（NPN トランジスタQ2）のベースとの間に並列にPMOSトランジスタMp1 のソース・ドレイン間が接続されている。
【００２５】
（３）VDD ノードとPMOSトランジスタMp1 のゲートとの間に抵抗素子Rpが接続され、（４）PMOSトランジスタMp1 のゲートと入力パッドPAD との間に容量素子Cpが接続されている。
【００２６】
また、第２のESD 保護回路152 は、図１７中に示した第２のESD 保護回路122と比べて、次の点（１）〜（４）が異なり、その他は同じである。
【００２７】
（１）図１７中のLVTSCR2 に代えて１個のNTLSCR（NMOS-Triggered lateral SCR、NMOSトランジスタによるトリガ可能な横型SCR ）が用いられている。
【００２８】
（２）nTLSCRのゲートノード（PNP トランジスタQ3のベース）とカソード（NPN トランジスタQ4のエミッタ）の間に並列にNMOSトランジスタMn1 のドレイン・ソース間が接続されている。
【００２９】
（３）入力パッドPAD とNMOSトランジスタMn1 のゲートとの間に容量素子Cnが接続されている。
【００３０】
（４）NMOSトランジスタMn1 のゲートとGND との間に抵抗素子Rnが接続されている。
【００３１】
上記構成において、PTLSCRを用いた第１のESD 保護回路151 は、入力パッドPAD に負極性のサージ電圧が入力した時に、PMOSトランジスタMp1 が過渡的にオンになってPTLSCRにトリガをかける。これにより、サージ電流をVDD ノードに吸収し、入力回路の入力ゲートを保護する。この場合、PMOSトランジスタMp1 は、抵抗素子Rpと容量素子Cpによる所定時間の遅延後にオフ状態に戻る。
【００３２】
また、NTLSCRを用いた第２のESD 保護回路152 は、入力パッドPAD に正極性のサージ電圧が入力した時に、NMOSトランジスタMn1 が過渡的にオンになってNTLSCRにトリガをかける。これにより、サージ電流をGND に吸収し、入力回路の入力ゲートを保護する。この場合、NMOSトランジスタMn1 は、容量素子Cnと抵抗素子Rnによる所定時間の遅延後にオフ状態に戻る。
【００３３】
【発明が解決しようとする課題】
上記したように従来のSCR を用いたESD 保護回路は、SCR が接続されている入力パッドのサージ電圧入力時の過渡的な電位変化を利用してトリガをかけており、必ずしも良好な保護特性が得られないという問題があった。
【００３４】
本発明は上記の問題点を解決すべくなされたもので、低電源電圧化が進んでいるLSI にSCR を用いたESD 保護回路を適用する場合に、低電圧トリガで良好な保護特性を実現し、信頼性を高めることが可能になる半導体装置を提供することを目的とする。
【００３５】
【課題を解決するための手段】
本願発明の一態様によれば、互いに電気的に分離された第１、第２、及び第３の外部端子を有し、前記第１の外部端子には通常動作時に第１の電源電圧が供給される半導体装置であって、サージ電流を通過させるためのシリコン制御整流素子と、前記整流素子は互いに組み合わされたＰＮＰトランジスタ及びＮＰＮトランジスタを含むことと、前記整流素子の電流通路は保護対象部が接続された特定端子と前記第３の外部端子との間に接続されることと、前記第２の外部端子に入力されるサージ電圧に基づいて前記整流素子をトリガするための第１のＰＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタの電流通路は前記第２の外部端子と前記ＮＰＮトランジスタのベースとの間に接続されることと、前記第１のＰＭＯＳトランジスタのソースと基板領域とは互いに接続されることと、前記第１のＰＭＯＳトランジスタのゲートは前記第１の外部端子に接続されることと、前記整流素子のホールド電圧を設定するために前記第２の外部端子と前記整流素子との間に接続された電圧降下素子とを具備することを特徴とする半導体装置が提供される。
【００４２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００４３】
図１は、本発明の半導体装置の一例に係るCMOS LSIにおいて、SCR を用いたESD 保護回路の適用例を示す回路図である。なお、以下の各実施形態において、複数のパッドは、同一半導体チップ（LSI チップ）上に形成されており、このチップがパッケージングされた場合にはそれぞれ半導体装置の外部接続端子（ピン、バンプ電極など）に接続されるものである。
【００４４】
図１において、10はCMOS LSIの内部回路（入力回路または出力回路）、15は内部回路10に接続されている信号パッドである。11は第１の電源電位VDD1（例えば3.3V ）が印加されるVDD1パッド、12は第２の電源電位VDD2（例えば1.5V ）が印加されるVDD2パッド、13は第３の電源電位VDD2（例えば2.5V ）が印加されるVDD3パッド、14は接地電位GND が与えられるGND パッドである。
【００４５】
ESD 保護回路ESD1〜ESD7は、それぞれSCR とそのトリガ入力用のPMOSトランジスタQPを有する。
【００４６】
さらに、ESD 保護回路ESD1〜ESD7には、それぞれ対応してSCR の逆電圧印加時に順方向バイアスとなってSCR とは逆向きの電流を流すための逆方向電流吸収用のダイオードD が、SCR に対して並列に接続されている。
【００４７】
前記第１のESD 保護回路ESD1とダイオードD の対は信号パッド15とGND パッド14との間に接続されており、前記第２のESD 保護回路ESD2とダイオードD の対はVDD1パッド11と信号パッド15との間に接続されており、前記第３のESD 保護回路ESD3とダイオードD の対はVDD1パッド11とGND パッド14との間に接続されている。
【００４８】
また、前記第４のESD 保護回路ESD4とダイオードD の対はVDD1パッド11とGNDパッド14との間に接続されており、前記第５のESD 保護回路ESD5とダイオードDの対はVDD2パッド12とGND パッド14との間に接続されている。
【００４９】
また、前記第６のESD 保護回路ESD6とダイオードD の対はVDD1パッド11とVDD2パッド12との間に接続されており、前記第７のESD 保護回路ESD7とダイオードDの対はVDD3パッド13とGND パッド14との間に接続されている。
【００５０】
上記した図１の回路で特徴的なことは、ESD 保護回路ESD1〜ESD7のトリガ入力用のPMOSトランジスタQPのゲートが接続されているノードは、CMOS LSIの通常動作時には電源電位になるが、ESD 保護回路に対するサージ電圧の入力が問題となる時（例えばCMOS LSIの使用前）にはGND になっているノードである（SCR のアノードあるいはカソードが接続されているノードではない）。
【００５１】
即ち、第１のESD 保護回路ESD1、第４のESD 保護回路ESD4、第５のESD 保護回路ESD5のトリガ入力用のPMOSトランジスタのゲートQPは、電源パッド（VDD1パッド11あるいはVDD2パッド12）に接続されている。
【００５２】
また、第２のESD 保護回路ESD2、第３のESD 保護回路ESD3、第７のESD 保護回路ESD7のトリガ入力用のPMOSトランジスタQPのゲートは、最高電位の電源パッド（VDD1パッド11）とGND パッド14との間に抵抗素子R および容量素子C が直列に接続された積分回路の出力ノードにトリガバイアス線16を介して接続されている。
【００５３】
また、第６のESD 保護回路ESD6のトリガ入力用のPMOSトランジスタQPのゲートは、別のESD 保護回路（第６のESD 保護回路ESD6と同じサージ電流が流れる経路に属する例えば第１のESD 保護回路ESD1）のトリガ入力用のPMOSトランジスタQPにトリガ供給線17を介して接続されている。
【００５４】
上記構成において、ESD 保護回路に対するサージ電圧の入力が問題となる時、通常、各電源パッド11〜13、トリガバイアス線16およびトリガ供給線17は未だ正規の電源電位が印加されておらず、GND になっている。
【００５５】
したがって、信号パッド15に正極性のサージ電圧が入力した時、第１のESD 保護回路ESD1のトリガ入力用のPMOSトランジスタQPのゲート・ソース間に、そのゲート閾値電圧Vthpの絶対値より大きな順方向のバイアスが印加されるとPMOSトランジスタQPがオンになる。これにより、第１のESD 保護回路ESD1のSCR にトリガがかかり、SCR がオンになってサージ電流を放電させ、内部回路10を保護する。
【００５６】
また、信号パッド15に負極性のサージ電圧が入力した時あるいはVDD1パッド11に正極性のサージ電圧が入力した時、第２のESD 保護回路ESD2のトリガ入力用のPMOSトランジスタQPのゲート・ソース間にそのゲート閾値電圧Vthpの絶対値より大きな順方向のバイアスが印加されるとPMOSトランジスタQPがオンになる。これにより、第２のESD 保護回路ES2 のSCR にトリガがかかり、このSCR がオンになってサージ電流を放電させ、内部回路10を保護する。
【００５７】
また、VDD1パッド11に正極性のサージ電圧が入力した時、第３のESD 保護回路ESD3のSCR および第４のESD 保護回路ESD4のSCR にトリガがかかり、それぞれのSCR がオンになってサージ電流を放電させ、VDD1パッド11・GND 間回路を保護する。
【００５８】
また、VDD2パッド12に正極性のサージ電圧が入力した時、第５のESD 保護回路ESD5のSCR にトリガがかかり、SCR がオンになってサージ電流を放電させ、VDD2パッド12・GND 間回路を保護する。
【００５９】
また、VDD3パッド13に正極性のサージ電圧が入力した時、第７のESD 保護回路ESD7のSCR にトリガがかかり、そのSCR がオンになってサージ電流を放電させ、VDD3パッド13・GND 間回路を保護する。
【００６０】
上記したような動作に際して、トリガされたSCR は、それ自体の正帰還作用によってオン動作が維持されるので、トリガ入力用のPMOSトランジスタQPはサージ入力の印加直後からSCR がトリガされるまでの短時間だけオンすればよい。しかも、トリガ入力用のPMOSトランジスタQPのゲート閾値電圧Vthpの絶対値は小さいので、低電圧トリガによるSCR の起動が可能になる。
【００６１】
＜第１の実施形態＞
図２は、図１中の第１のESD 保護回路ESD1を取り出して示す等価回路図である。
【００６２】
図２に示すESD 保護回路は、CMOS LSIの例えば入力回路10に接続されている入力パッド15とGND パッド14との間に接続されており、入力パッド15とGND との間にアノード・カソード間が接続されたESD 保護用のSCR を有する。このSCR は、PNP トランジスタQ5のベース・コレクタ間に並列にNPN トランジスタQ6のコレクタ・ベース間が接続されてなり、上記PNP トランジスタQ5のエミッタがアノードとなり、上記NPN トランジスタQ6のエミッタがカソードとなっている。上記NPNトランジスタQ6のベースとGND との間には基板抵抗Rsubが存在する。
【００６３】
そして、入力パッド15とNPN トランジスタQ6のベースとの間には、トリガ入力用のPMOSトランジスタQPのソースS ・ドレインD 間が接続され、そのゲートG はVDD1パッド11に接続されている。このPMOSトランジスタQPの基板領域はソースSに接続されている。なお、上記SCR に並列に、SCR の逆電圧印加時に順方向バイアスとなる逆方向電流吸収用のダイオード（図１中のD ）が接続されている。
【００６４】
上記構成において、サージ電圧の入力が問題となる時、VDD1パッド11は、未だ正規の電源電位VDD1が印加されておらず、トリガ入力用のPMOSトランジスタQPのゲートはGND になっている。
【００６５】
したがって、この状態で入力パッド15に正極性のサージ電圧が入力した時、PMOSトランジスタQPゲート・ソース間にそのゲート閾値電圧Vthpの絶対値より大きな順方向のバイアスが印加されるとオンになる。
【００６６】
これにより、SCR にトリガがかかり、SCR がオンになってサージ電流をGND に放電し、入力回路10の入力ゲートを保護する。この場合、PMOSトランジスタQPのゲート閾値電圧Vthpの絶対値は小さいので、低電圧トリガによるSCR の起動が可能になる。
【００６７】
図３は、図１中に示したSCR の電圧・電流特性を概略的に示す特性図である。この特性図は、SCR のホールド電圧以上の領域で、SCR の耐圧以下の低いトリガ電圧が入力することにより、ESD 電流が流れる様子を示している。
【００６８】
＜第１の実施形態の変形例１＞
図４は、図２に示した第１のESD 保護回路ESD1の変形例を示す。
【００６９】
図４に示すように、図２に示したESD 保護回路においてSCR のホールド電圧を調整するために、入力パッド15とSCR のアノードとの間に電圧降下回路、例えばダイオード（またはドレイン・ゲート同士が接続されたNMOSトランジスタ）51を１個または複数個直列に接続した状態で挿入するように変更してもよい。
【００７０】
この場合、複数個直列に接続したダイオード51の中間接続ノードに前記PMOSトランジスタQPのソースを接続したり、PMOSトランジスタQPのサイズ(W/L) 、閾値、直列接続段数を変えることによりトリガ電圧を調整することが可能になる。
【００７１】
＜第１の実施形態の変形例２＞
図５は、図４に示したESD 保護回路の変形例を示す。
【００７２】
図５に示すESD 保護回路は、図４に示したESD 保護回路と比べて、次の点（１）〜（２）が異なり、その他は同じである。
【００７３】
（１）入力パッド15とSCR のNPN トランジスタQ6のベースとの間にトリガ入力用の第２のPMOSトランジスタQP2 が付加接続されている。
【００７４】
（２）第２のPMOSトランジスタQP2 のゲートが図４中のトリガ入力用のPMOSトランジスタ（第１のPMOSトランジスタ）QPのゲートが接続されているVDD1パッド11とは分離された別の電源パッド11a に接続されている。
【００７５】
上記構成において、ESD 保護回路に対するサージ電圧の入力が問題となる時、VDD1パッド11およびVDD2パッド12は、未だ正規の電源電位が印加されておらず、GND になっている。
【００７６】
したがって、この状態で入力パッド15に正極性のサージ電圧が入力した時、トリガ入力用の２個のPMOSトランジスタQP、QP2 の少なくとも一方のゲート・ソース間に、そのゲート閾値電圧Vthpの絶対値より大きな順方向のバイアスが印加されると、そのPMOSトランジスタがオンになる。これにより、SCR にトリガがかかり、SCR がオンになってサージ電流をGND に放電することによって、入力回路10の入力ゲートを保護するように動作する。
【００７７】
＜第１の実施形態の変形例３＞
図６は、図４に示したESD 保護回路の他の変形例を示す。
【００７８】
図６に示すESD 保護回路は、図４に示したESD 保護回路と比べて、トリガ入力用のPMOSトランジスタQPのソースが接続されている入力パッド15とは分離された別のノード15a にSCR のアノードが接続されている点が異なり、その他は同じである。
【００７９】
上記構成において、ESD 保護回路に対するサージ電圧の入力が問題となる時、VDD1パッド11は未だ正規の電源電位が印加されておらず、GND になっている。したがって、この状態で入力パッド15に正極性のサージ電圧が入力した時、トリガ入力用のPMOSトランジスタQPのゲート・ソース間にそのゲート閾値電圧Vthpの絶対値より大きな順方向のバイアスが印加されると、PMOSトランジスタQPがオンになり、SCR にトリガがかかる。
【００８０】
＜第１の実施形態の変形例４＞
図７は、図４に示したESD 保護回路のさらに他の変形例を示す。
【００８１】
図７に示すESD 保護回路は、図４に示したESD 保護回路と比べて、次の点（１）〜（２）が異なり、その他は同じである。
【００８２】
（１）入力パッド（第１の入力パッド）15とは別の第２の入力パッド15a とESD 保護回路のSCR のNPN トランジスタQ6のベースとの間にトリガ入力用の第２のPMOSトランジスタQP2 が付加接続され、この第２のPMOSトランジスタQP2 のゲートが図４中のトリガ入力用のPMOSトランジスタ（第１のPMOSトランジスタ）QPのゲートが接続されているVDD1パッド11とは分離された別の電源パッド11a に接続されている。
【００８３】
（２）上記トリガ入力用の２個のPMOSトランジスタQP、QP2 のドレイン相互接続点がトリガ供給線17を介して第１のESD 保護回路ESD1とは別のESD 保護回路のSCR のNPN トランジスタQ6のベースに接続されている。
【００８４】
上記構成において、ESD 保護回路に対するサージ電圧の入力が問題となる時、VDD1パッド11および別の電源パッド11a は未だ正規の電源電位が印加されておらず、GND になっている。
【００８５】
したがって、この状態で第１の入力パッド15に正極性のサージ電圧が入力した時、トリガ入力用の第１のPMOSトランジスタQPのゲート・ソース間にそのゲート閾値電圧Vthpの絶対値より大きな順方向のバイアスが印加されると、このPMOSトランジスタQPがオンになる。これにより、第１のESD 保護回路ESD1のSCR にトリガがかかり、このSCR がオンになってサージ電流をGND に放電することによって、入力回路10の入力ゲートを保護するように動作する。
【００８６】
また、第２の入力パッド15a に正極性のサージ電圧が入力した時、トリガ入力用の第２のPMOSトランジスタQP2 のゲート・ソース間にそのゲート閾値電圧Vthpの絶対値より大きな順方向のバイアスが印加されると、このPMOSトランジスタQP2 がオンになる。これにより、第１のESD 保護回路ESD1のSCR にトリガがかかり、このSCR がオンになってサージ電流をGND に放電することによって、入力回路10の入力ゲートを保護するように動作する。
【００８７】
そして、上記したようにトリガ入力用の第１のPMOSトランジスタQPまたは第２のPMOSトランジスタQP2 のいずれかがオンになると、トリガ供給線17を介して別のESD 保護回路のSCR にもトリガがかかり、このSCR がオンになってサージ電流をGND に放電することによって、別のESD 保護回路による保護動作が可能になる。
【００８８】
＜第１の実施形態の変形例５＞
複数の電源を使用するLSI において、電源投入時の複数の電源電位の上昇に時間差があり、早く電源電位が上昇する電源に接続されたESD 保護回路に例えば図４に示したESD 保護回路を適用した場合に、そのトリガ入力用のPMOSトランジスタQPのゲートに接続されている電源パッドの電源電位が上昇しきれないとそのPMOSトランジスタQPによってトリガがかかってしまうおそれがある。この点を解決したESD 保護回路を以下に説明する。
【００８９】
図８は、図４に示したESD 保護回路のさらに他の変形例を示す。
【００９０】
図８に示すESD 保護回路は、図４に示したESD 保護回路と比べて、次の点（１）〜（２）が異なり、その他は同じである。
【００９１】
（１）入力パッド15とSCR のNPN トランジスタのベースとの間に、SCR トリガ用の複数（本例では３）個のPMOSトランジスタQPのそれぞれのソース・ドレイン間が直列に接続され、それぞれの基板領域が入力パッド15に接続されている。
【００９２】
（２）上記３個のPMOSトランジスタQPのそれぞれのゲートは、通常動作時にそれぞれ相異なる電源電圧VDD1、VDD2、VDD3が供給されるVDD1パッド11、VDD2パッド12、VDD3パッド13に対応して接続されている。
【００９３】
図 に示すESD 保護回路によれば、３個のVDD1パッド11、VDD2パッド12、VDD3パッド13ともGND の時にESD 保護動作が可能となるように３個のPMOSトランジスタQPが論理積接続されている。
【００９４】
したがって、電源投入時の過渡的な状態にあっても、３個のVDD1パッド11、VDD2パッド12、VDD3パッド13のどれか１つが所定電位に達して３個のPMOSトランジスタQPのどれか１つがオフになると、この後はトリガがかかることを禁止するので、電源投入時や特定電源のオフ時におけるESD 保護回路の誤動作を防止ことが可能になる。
【００９５】
なお、図８に示したESD 保護回路のような直列に接続されたトリガ入力用の複数個のPMOSトランジスタQPに対して、さらに、図５に示したESD 保護回路のように、トリガ入力用のPMOSトランジスタQP2 を論理和接続するように変更すれば、図５に示したESD 保護回路の効果と図８に示したESD 保護回路の効果を得ることが可能になる。
【００９６】
また、トリガ入力用の複数個のPMOSトランジスタQPの直列接続・並列接続を組み合わせてトリガ入力用の論理回路を構成することも可能である。
【００９７】
＜第２の実施形態＞
ESD 保護回路は、入力回路や出力回路の保護だけでなく、電源間の電位をクランプして電源間の電流自体を保護するためにも利用可能であり、その一例として、CMOS LSIにおける複数の電源系統にそれぞれESD 保護回路が接続された第２の実施形態を説明する。
【００９８】
図９は、図１中の第４のESD 保護回路ESD4および第５のESD 保護回路ESD5を逆方向電流吸収用のダイオードD とともに取り出して示す。
【００９９】
図９において、VDD1パッド11とGND パッド14との間に第４のESD 保護回路ESD4と逆方向電流吸収用のダイオードD の対が接続されている。上記と同様に、前記VDD1パッド11とは分離されたVDD2パッド12とGND パッド14との間に第５のESD 保護回路ESD5と逆方向電流吸収用のダイオードD の対が接続されている。
【０１００】
そして、第４のESD 保護回路ESD4のトリガ入力用のPMOSトランジスタQPのゲートがVDD2パッド12に電気的に接続されており、第５のESD 保護回路ESD5のトリガ入力用のPMOSトランジスタQPのゲートがVDD1パッド11に電気的に接続されている。
【０１０１】
このような構成においても、第１の実施形態と同様に、ESD 保護回路に対するサージ電圧の入力が問題となる時は、通常は、VDD1パッド11およびVDD2パッド12は、未だ正規の電源電位が印加されておらず、それぞれGND になっているので、低いトリガ電圧でトリガ入力用のPMOSトランジスタQPがオンになる。これにより、それぞれ対応するSCR にトリガがかかり、SCR がオンになってサージ電流を放電することによって、VDD1パッド11・GND 間回路およびVDD2パッド12・GND 間回路を保護する。
【０１０２】
このようにトリガされたSCR は、それ自体の正帰還作用によってオン動作が維持されるので、トリガ入力用のPMOSトランジスタQPはサージ入力の印加直後からSCR がトリガされるまでの短時間だけオンすればよい。上記PMOSトランジスタQPがオンした後は、VDD1パッド11およびVDD2パッド12にそれぞれ対応してVDD1およびVDD2が印加されることによってPMOSトランジスタQPはオフになる。
【０１０３】
＜第３の実施形態＞
図１０は、図１中の第３のESD 保護回路ESD3、第７のESD 保護回路ESD7およびそのトリガバイアス回路を逆方向電流吸収用のダイオードD とともに取り出して示す。
【０１０４】
図１０に示す各ESD 保護回路回路のトリガ入力用のPMOSトランジスタQPのゲートは、最高電位の電源パッド（VDD1パッド11）とGND パッド14との間に抵抗素子R および容量素子C が直列に接続されたRC積分回路の出力ノードにトリガバイアス線16を介して接続されている。
【０１０５】
上記構成において、ESD 保護回路に対するサージ電圧の入力が問題となる時、トリガバイアス線16はGND になっている。したがって、この状態でVDD1パッド11に正極性のサージ電圧が入力した時、PMOSトランジスタQPのゲート・ソース間にそのゲート閾値電圧Vthpの絶対値より大きな順方向のバイアスが印加されるとPMOSトランジスタQPがオンになる。
【０１０６】
これにより、SCR にトリガがかかり、SCR がオンになってサージ電流を放電することによって、VDD1パッド11・GND 間回路およびVDD3パッド13・GND 間回路を保護する。上記PMOSトランジスタQPがオンした後は、RC積分回路の積分動作によりトリガバイアス線16の電位が上昇することによってPMOSトランジスタQPはオフになる。
【０１０７】
なお、図１０中に点線で示すように、トリガバイアス線16を図１中の第５のESD 保護回路ESD5のトリガ入力用のPMOSトランジスタQPのゲートに接続すれば、前記したようにVDD1パッド11に正極性のサージ電圧が入力した時に上記PMOSトランジスタQPもオンになり、VDD2パッド12・GND 間回路を保護することが可能になる。
【０１０８】
＜第４の実施形態＞
第４の実施形態は、図１中のある１つのサージ電流経路に属する第１のESD 保護回路ESD1、第４のESD 保護回路ESD4、第６のESD 保護回路ESD6に関するものである。
【０１０９】
第６のESD 保護回路ESD6のSCR は、同じサージ電流経路に属する第１のESD 保護回路ESD1のトリガ入力用のPMOSトランジスタQPにトリガ供給線17を介して接続されている。
【０１１０】
上記構成において、ESD 保護回路に対するサージ電圧の入力が問題となる時、VDD1パッド11は、未だ正規の電源電位が印加されておらず、GND になっている。したがって、この状態で、VDD2パッド12の電位を基準にして入力パッド15に正極性のサージ電圧が入力した時、第１のESD 保護回路ESD1のトリガ入力用のPMOSトランジスタQPのゲート・ソース間にそのゲート閾値電圧Vthpの絶対値より大きな順方向のバイアスが印加されると、そのPMOSトランジスタQPがオンになる。これにより、第１のESD 保護回路ESD1のSCR にトリガがかかり、そのSCR がオンになってサージ電流を放電する。
【０１１１】
同時に、第１のESD 保護回路ESD1のオン状態のトリガ入力用のPMOSトランジスタQPおよびトリガ供給線17を通じて第６のESD 保護回路ESD6のSCR にトリガがかかり、そのSCR がオンになってサージ電流を放電する。
【０１１２】
この際、上記サージ電流は、入力パッド15→第１のESD 保護回路ESD1のSCR →第４のESD 保護回路ESD4に並列接続されている逆方向電流吸収用のダイオードD→第６のESD 保護回路ESD6のSCR →VDD2パッド12の経路に流れる。これによって、入力回路10およびVDD1パッド11・VDD2パッド12間回路を保護する。
【０１１３】
上記したように第１のESD 保護回路ESD1および第６のESD 保護回路ESD6のトリガ入力用の各PMOSトランジスタがそれぞれオンした後、VDD1パッド11に電源電位が印加されることによって上記各PMOSトランジスタはオフになる。
【０１１４】
＜第５の実施形態＞
図１１は、図２中のSCR の断面構造を概略的に示している。
【０１１５】
図１２は、図１１のSCR の平面パターンの一例を概略的に示している。
【０１１６】
図１１および図１２において、Ｐ基板（P-Substrate ）20の表層部には選択的にＮウエル（WN）21およびＰウエル（WP）22が形成されている。この場合、上記Ｎウエル21およびＰウエル22は、離れているが、隣接してもよい。
【０１１７】
上記Ｎウエル21は前記PNP トランジスタQ5のベース領域となるもので、その表層部には選択的にそれぞれ細長い矩形状の大きいパターン面積を有する２つのＰ+ 領域23、24と、細長い矩形状の大きいパターン面積を有するＮ+ 領域25と、パターン面積が小さいＮsub 領域26が形成されている。
【０１１８】
この場合、Ｐ+ 領域23はPNP トランジスタQ5のエミッタ領域、Ｐ+ 領域24はPNP トランジスタQ5のコレクタ領域、Ｎ+ 領域25はPNP トランジスタQ5のベース引き出し領域、Ｎsub 領域26はＮウエル引き出し領域である。このＮsub 領域26とＰ+ 領域23は相互に接続されてSCR のアノード（Anode ）となる。
【０１１９】
一方、前記Ｐウエル22は、前記NPN トランジスタQ6のベース領域となるもので、その表層部には選択的にそれぞれ細長い矩形状の大きいパターン面積を有する２つのＮ+ 領域27、28と、細長い矩形状の大きいパターン面積を有するＰ+ 領域29と、パターン面積が小さいＰsub 領域30が形成されている。
【０１２０】
この場合、Ｎ+ 領域27はNPN トランジスタQ6のコレクタ領域、Ｎ+ 領域28はNPN トランジスタQ6のエミッタ領域、Ｐ+ 領域29はNPN トランジスタQ6のベース引き出し領域、Ｐsub 領域30はＰウエル引き出し領域である。このＰsub 領域30とＮ+ 領域27は相互に接続されてSCR のカソード（Cathode ）となる。
【０１２１】
そして、Ｎウエル21に形成されたＮ+ 領域25とＰウエル22に形成されたＮ+ 領域27は、Ｐ基板20上で絶縁層（図示せず）を介して形成された例えばアルミニウムを主成分とする例えば３本のメタル配線31により相互に接続されている。
【０１２２】
上記と同様に、Ｎウエル21に形成されたＰ+ 領域24とＰウエル22に形成されたＰ+ 領域29は、Ｐ基板20上で絶縁層（図示せず）を介して形成された例えば３本のメタル配線32が形成されている。
【０１２３】
図２に示した等価回路から分かるように、SCR における２つの電流経路（メタル配線31を含む経路およびメタル配線32を含む経路）には相補的に電流が流れるが、図１１および図１２に示した構造のSCR における２つの電流経路は二次元的に配置されているので、プロセス変動によるPNP トランジスタおよびNPN トランジスタの電流増幅率ｈfe等の変動に対して強い。
【０１２４】
また、Ｎウエル21に形成されたＮ+ 領域（PNP トランジスタのベース引き出し領域）25とＰウエル22に形成されたＰ+ 領域（NPN トランジスタのベース引き出し領域）29のパターン幅（図中の細長い矩形状の長さ方向）を、Ｐ+ 領域（PNPトランジスタQ5のコレクタ領域）23、Ｐ+ 領域（PNP トランジスタQ5のエミッタ領域）24、Ｎ+ 領域（NPN トランジスタQ6のコレクタ領域）27、Ｎ+ 領域（NPNトランジスタQ6のエミッタ領域）28と同じ幅に決めると、ベース抵抗の低抵抗化が容易になる。
【０１２５】
なお、上記構造のSCR は、絶縁基板上にシリコン層が形成されたSOI 基板上に容易に実現することが可能であり、SOI 基板上に実現する場合に適している。
【０１２６】
＜第６の実施形態＞
図１中に示した第２のESD 保護回路ESD2のSCR は、そのＮウエルおよびＰウエルをＰ基板から絶縁分離しておく必要があるので、Ｐ基板の表層部に選択的に深いＮウエルを形成し、この深いＮウエル内にSCR のＮウエルおよびＰウエルを形成すればよい。
【０１２７】
＜第７の実施形態＞
図１２を参照して説明したSCR の２つの電流経路のうち、一方の電流経路（PNP トランジスタQ5のベースとNPN トランジスタQ6のコレクタを含む電流経路）に他方の電流経路（PNP トランジスタQ5のコレクタとNPN トランジスタQ6のベースを含む電流経路）よりも電流が流れる。そこで、主要な電流が流れる支配的な電流経路が明確な場合にその支配的な電流経路を最適化するようにした例を以下に説明する。
【０１２８】
図１３は、図１２に示したSCR の平面パターンの変形例を概略的に示している。
【０１２９】
この平面パターンは、図１２に示した平面パターンに対して、支配的な電流経路に属するＮウエル21のＮ+ 領域（PNP トランジスタQ5のベース引き出し領域）25とＰウエル22の２つのＮ+ 領域（NPN トランジスタQ6のコレクタ領域およびエミッタ領域）27、28のパターン幅を、残りの電流経路に属するＮウエル21のＰ+領域（PNP トランジスタQ5のエミッタ領域およびコレクタ領域）23a 、24a とＰウエル22のＰ+ 領域（NPN トランジスタQ6のベース引き出し領域）29a のパターン幅よりも大きくしたものである。
【０１３０】
＜第８の実施形態＞
図１４は、図１１に示したSCR の断面構造の変形例を概略的に示している。
【０１３１】
図１５は、図１４のSCR の平面パターンの一例を概略的に示している。
【０１３２】
図１４に示す断面構造は、図１１を参照して前述したSCR の断面構造と比べて、以下の点（１）〜（２）が異なり、その他は同じである。
【０１３３】
（１）Ｎウエル21とＰウエル22が隣接して形成されている。
【０１３４】
（２）Ｎウエル21とＰウエル22の境界80を含む表層部には、PNP トランジスタQ5のベース引き出し領域およびNPN トランジスタQ6のコレクタ領域となるＮ+ 領域81と、PNP トランジスタQ5のコレクタ領域およびNPN トランジスタQ6のベース引き出し領域となるＰ+ 領域82が境界線方向に互いに離れて形成されている。この場合、これらのＮ+ 領域81とＰ+ 領域82は、例えばそれぞれ正方形のパターンを有し、それぞれ複数づつ形成され、境界線方向に沿って交互に配設されている。
【０１３５】
なお、Ｎウエル21に形成されているＰ+ 領域（PNP トランジスタQ5のエミッタ領域）23と、Ｐウエル22に形成されているＮ+ 領域（NPN トランジスタQ6のエミッタ領域）28は、それぞれ細長い矩形状の大きいパターン面積を有する。
【０１３６】
上記したような構造によれば、Ｎウエル21とＰウエル22の境界80を含む表層部に、PNP トランジスタQ5のベース引き出し領域およびNPN トランジスタQ6のコレクタ領域を共有するようにＮ+ 領域81を設けるとともに、PNP トランジスタQ5のコレクタ領域およびNPN トランジスタQ6のベース引き出し領域を共有するようにＰ+ 領域82を設けたので、前述した第１の実施形態のように電流経路にメタル配線31、32を挿入する場合と比べて、電流の制限が緩和され、大きな電流を流すことが可能になる。
【０１３７】
＜第９の実施形態＞
前述した第８の実施形態において、前述した第７の実施形態と同様に、主要な電流が流れる支配的な電流経路が明確な場合には、その電流経路を最適化するように変形してもよい。
【０１３８】
図１６は、図１５に示した平面パターンの変形例の一部を示している。
【０１３９】
この平面パターンは、図１５に示した平面パターンに対して、Ｎウエル21とＰウエル22の境界80を含む表層部に形成されたＮ+ 領域81a およびＰ+ 領域82a のうち、支配的な電流経路に属するＮ+ 領域81a のパターン幅を、残りの電流経路に属するＰ+ 領域82a のパターン幅よりも大きくしたものである。
【０１４０】
このような構成によれば、前述した第７の実施形態に係るSCR と基本的に同様な効果が得られる。
【０１４１】
【発明の効果】
上述したように本発明の半導体装置によれば、低電源電圧化が進んでいるLSIにSCR を用いたESD 保護回路を適用する場合に、低電圧トリガで良好な保護特性を実現し、信頼性を高めることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の一例に係るCMOS LSIにおいてSCR を用いたESD 保護回路の適用例を示す回路図。
【図２】図１中の第１のESD 保護回路を取り出して示す等価回路図。
【図３】図１中に示したSCR の電圧・電流特性を概略的に示す特性図。
【図４】図２に示した第１のESD 保護回路ESD1の変形例を示す等価回路図。
【図５】図４に示したESD 保護回路の変形例を示す等価回路図。
【図６】図４に示したESD 保護回路の他の変形例を示す等価回路図。
【図７】図４に示したESD 保護回路のさらに他の変形例を示す等価回路図。
【図８】図４に示したESD 保護回路のさらに他の変形例を示す等価回路図。
【図９】図１中の第４のESD 保護回路ESD4および第５のESD 保護回路ESD5を逆方向電流吸収用のダイオードとともに取り出して示す等価回路図。
【図１０】図１中の第３のESD 保護回路ESD3、第７のESD 保護回路ESD7およびそのトリガバイアス回路を逆方向電流吸収用のダイオードとともに取り出して示す等価回路図。
【図１１】図２中のSCR の断面構造を概略的に示す断面図。
【図１２】図１１のSCR の平面パターンの一例を概略的に示す図。
【図１３】図１２に示したSCR の平面パターンの変形例を概略的に示す図。
【図１４】図１１に示したSCR の断面構造の変形例を概略的に示す図。
【図１５】図１４のSCR の平面パターンの一例を概略的に示す図。
【図１６】図１５に示した平面パターンの変形例の一部を示す図。
【図１７】 CMOS LSIの入力回路に接続されたSCR を用いたESD 保護回路の従来例１を示す等価回路図。
【図１８】図１７中のLVTSCR2 を代表的に取り出してその構造を概略的に示す断面図。
【図１９】 CMOS LSIの入力回路に接続されたSCR を用いたESD 保護回路の従来例２を示す等価回路図。
【符号の説明】
ESD1〜ESD7…ESD 保護回路、
D …逆方向電流吸収用のダイオード、
10…内部回路（入力回路あるいは出力回路）、
11…VDD1パッド、
12…VDD2パッド、
13…VDD3パッド、
14…GND パッド、
15…入力パッド、
16…トリガバイアス線、
17…トリガ供給線、
Q5…PNP トランジスタ、
Q6…NPN トランジスタ、
QP…PMOSトランジスタ。
【発明の属する技術分野】
本発明は、半導体装置に係り、特にシリコン制御整流素子（Silicon controlled rectifier; SCR ）を用いて静電気放電（Electro Static Discharge; ESD ）から回路を保護するESD 保護回路部の回路構成および素子構造に関するもので、例えば低電源電圧タイプのCMOS LSIに適用されるものである。
【０００２】
【従来の技術】
例えばCMOS LSIの入力回路や出力回路をESD 破壊から保護するために接続されているESD 保護回路は、保護素子として、ダイオードあるいはトランジスタあるいはSCR を用いたものがある。
【０００３】
SCR を用いたESD 保護回路は、一般にSCR の動作電圧が高いので、動作電源が低電圧化されている微細化されたCMOS LSIに適用した場合に、ゲート耐圧が低いMOS トランジスタを保護するために低電圧トリガを可能にする必要がある。
【０００４】
このような背景から、低電源電圧タイプのCMOS LSIにSCR を用いたESD 保護回路を適用した例が" A Gate-Coupled PTLSCR/NTLSCR ESD Protection Circuit for Deep-Submicron Low-Voltage CMOS IC's 1",IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.32,NO.1,JANUARY 1997 に開示されている。
【０００５】
図１７は、上記文献に開示されているCMOS LSIの入力回路に接続されたESD 保護回路の主要部を示す等価回路図である。ここでは、ESD 保護回路のSCR としてLVTSCR（Low-Voltage Triggered lateral SCR 、低電圧トリガ可能な横型SCR ）を用いた例（従来例１）を示している。
【０００６】
図１７において、内部回路(Internal circuits) に接続されている入力パッドPAD と電源電位VDD が印加されるVDD ノードとの間に第１のESD 保護回路121 が接続されており、入力パッドPAD と接地電位VSS(GND)との間に第２のESD 保護回路122 が接続されている。
【０００７】
上記第１のESD 保護回路121 は、VDD ノードと入力パッドPAD との間に第１のSCR であるLVTSCR1 のアノード・カソード間が接続されている。このLVTSCR1 は、PNP トランジスタQ1のベース・コレクタ間に並列にNPN トランジスタQ2のコレクタ・ベース間が接続されてなり、上記PNP トランジスタQ1のエミッタがアノードとなり、上記NPN トランジスタQ2のエミッタがカソードとなっている。
【０００８】
そして、VDD ノードとNPN トランジスタQ2のベースとの間に、ゲート酸化膜が薄く形成されたPMOSトランジスタMp1 のソースS ・ドレインD 間が接続され、そのゲートG はVDD ノードに接続されている。
【０００９】
また、PNP トランジスタQ1のベースおよびNPN トランジスタQ2のコレクタ（N-Well）とVDD ノードとの間にはウエル抵抗Rw1 が存在し、NPN トランジスタQ2のエミッタと入力パッドPAD との間にはウエル抵抗Rw2 が存在し、PNP トランジスタQ1のコレクタおよびNPN トランジスタQ2のベース（p-sub ）とGND との間には基板抵抗Rsub1 が存在する。
【００１０】
第２のESD 保護回路122 は、入力パッドPAD とGND との間に第２のSCR であるLVTSCR2 のアノード・カソード間が接続されている。このLVTSCR2 は、PNP トランジスタQ3のベース・コレクタ間に並列にNPN トランジスタQ4のコレクタ・ベース間が接続されてなり、上記PNP トランジスタQ3のエミッタがアノードとなり、上記NPN トランジスタQ4のエミッタがカソードとなっている。
【００１１】
そして、PNP トランジスタQ3のベースとNPN トランジスタQ4のエミッタとの間に、ゲート酸化膜が薄く形成されたNMOSトランジスタMn1 のドレインD ・ソースS 間が接続され、そのゲートG はGND に接続されている。
【００１２】
また、PNP トランジスタQ3のベースおよびNPN トランジスタQ4のコレクタ（N-Well）とVDD ノードとの間にはウエル抵抗Rw3 が存在し、NPN トランジスタQ4のベース（NMOSトランジスタTNの基板領域）とGND との間には基板抵抗Rsub2 が存在する。
【００１３】
図１８は、図１７中の２個のLVTSCR1 、LVTSCR2 のうちのLVTSCR2 を代表的に取り出してその断面構造を概略的に示している。
【００１４】
図１８において、Ｐ基板（P-Substrate ）130 の表層部には選択的にＮウエル（N-Well）131 が形成されており、このＮウエル（PNP トランジスタQ3のベース領域）131 の表層部には選択的にＰ+ 領域（PNP トランジスタQ3のエミッタ領域）132 とＮ+ 領域（Ｎウエル引き出し領域）133 が隣接して形成されている。このＰ+ 領域132 とＮ+ 領域133 は、LVTSCRのアノード（Anode ）となる。
【００１５】
また、前記Ｎウエル131 とＰ基板（PNP トランジスタQ3のコレクタ領域およびNPN トランジスタQ4のベース領域）130 との境界を含む表層部には、前記Ｐ+ 領域131 との間に素子分離領域134 を介してＮ+ 領域（NPN トランジスタQ4のコレクタ領域およびNMOSFET のドレイン領域）135 が選択的に形成されている。
【００１６】
上記Ｎ+ 領域135 の近傍でＰ基板130 の表層部には選択的にＮ+ 領域（NPN トランジスタQ4のエミッタ領域およびNMOSトランジスタMn1 のソース領域）136 が形成されている。このＮ+ 領域136 は、LVTSCRのカソード（Cathode ）となる。
【００１７】
そして、上記２つのＮ+ 領域135 、136 相互間のチャネル領域上には薄いゲート酸化膜を介してNMOSトランジスタMn1 のゲート電極137 が形成されており、このゲート電極137 は前記カソード（Ｎ+ 領域136 ）に接続されている。
【００１８】
上記したLVTSCR2 は、それを構成するPNP トランジスタQ3およびNPN トランジスタQ4がいずれもＰ基板130 とＮウエル131 との接合部を用いており、この接合部の一部にNMOSFET のドレイン領域135 が形成されている点に特徴がある。
【００１９】
上記構成のLVTSCR2 を用いた図１７中に示した第２のESD 保護回路122 は、入力パッドPAD に正極性のサージ電圧が入力した時に、LVTSCR2 にスナップバック耐圧以上の電圧が印加されると、スナップバック電流をベース電流としてLVTSCR2 がオンになってサージ電流をGND に放電することによって、入力回路の入力ゲートを保護するように動作する。
【００２０】
しかし、LVTSCR2 に印加されたスナップバック耐圧以上の電圧がNMOSトランジスタMn1 のゲート耐圧よりも高い場合には、サージ電圧入力により内部回路にダメージを与えるという問題があった。
【００２１】
図１９は、前記文献に開示されている別のESD 保護回路の主要部を示す回路図である。ここでは、ESD 保護回路のSCR として、ゲート結合テクニックを用いた一層低電圧トリガ可能な横型SCR を用いた例（従来例２）を示している。
【００２２】
図１９において、第１のESD 保護回路151 は、図１７中に示した第１のESD 保護回路121 と比べて、次の点（１）〜（４）が異なり、その他は同じである。
【００２３】
（１）図１７中のLVTSCR1 に代えて１個のPTLSCR（PMOS-Triggered lateral SCR、PMOSトランジスタによるトリガ可能な横型SCR ）が用いられている。
【００２４】
（２）VDD ノードとPTLSCRのゲートノード（NPN トランジスタQ2）のベースとの間に並列にPMOSトランジスタMp1 のソース・ドレイン間が接続されている。
【００２５】
（３）VDD ノードとPMOSトランジスタMp1 のゲートとの間に抵抗素子Rpが接続され、（４）PMOSトランジスタMp1 のゲートと入力パッドPAD との間に容量素子Cpが接続されている。
【００２６】
また、第２のESD 保護回路152 は、図１７中に示した第２のESD 保護回路122と比べて、次の点（１）〜（４）が異なり、その他は同じである。
【００２７】
（１）図１７中のLVTSCR2 に代えて１個のNTLSCR（NMOS-Triggered lateral SCR、NMOSトランジスタによるトリガ可能な横型SCR ）が用いられている。
【００２８】
（２）nTLSCRのゲートノード（PNP トランジスタQ3のベース）とカソード（NPN トランジスタQ4のエミッタ）の間に並列にNMOSトランジスタMn1 のドレイン・ソース間が接続されている。
【００２９】
（３）入力パッドPAD とNMOSトランジスタMn1 のゲートとの間に容量素子Cnが接続されている。
【００３０】
（４）NMOSトランジスタMn1 のゲートとGND との間に抵抗素子Rnが接続されている。
【００３１】
上記構成において、PTLSCRを用いた第１のESD 保護回路151 は、入力パッドPAD に負極性のサージ電圧が入力した時に、PMOSトランジスタMp1 が過渡的にオンになってPTLSCRにトリガをかける。これにより、サージ電流をVDD ノードに吸収し、入力回路の入力ゲートを保護する。この場合、PMOSトランジスタMp1 は、抵抗素子Rpと容量素子Cpによる所定時間の遅延後にオフ状態に戻る。
【００３２】
また、NTLSCRを用いた第２のESD 保護回路152 は、入力パッドPAD に正極性のサージ電圧が入力した時に、NMOSトランジスタMn1 が過渡的にオンになってNTLSCRにトリガをかける。これにより、サージ電流をGND に吸収し、入力回路の入力ゲートを保護する。この場合、NMOSトランジスタMn1 は、容量素子Cnと抵抗素子Rnによる所定時間の遅延後にオフ状態に戻る。
【００３３】
【発明が解決しようとする課題】
上記したように従来のSCR を用いたESD 保護回路は、SCR が接続されている入力パッドのサージ電圧入力時の過渡的な電位変化を利用してトリガをかけており、必ずしも良好な保護特性が得られないという問題があった。
【００３４】
本発明は上記の問題点を解決すべくなされたもので、低電源電圧化が進んでいるLSI にSCR を用いたESD 保護回路を適用する場合に、低電圧トリガで良好な保護特性を実現し、信頼性を高めることが可能になる半導体装置を提供することを目的とする。
【００３５】
【課題を解決するための手段】
本願発明の一態様によれば、互いに電気的に分離された第１、第２、及び第３の外部端子を有し、前記第１の外部端子には通常動作時に第１の電源電圧が供給される半導体装置であって、サージ電流を通過させるためのシリコン制御整流素子と、前記整流素子は互いに組み合わされたＰＮＰトランジスタ及びＮＰＮトランジスタを含むことと、前記整流素子の電流通路は保護対象部が接続された特定端子と前記第３の外部端子との間に接続されることと、前記第２の外部端子に入力されるサージ電圧に基づいて前記整流素子をトリガするための第１のＰＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタの電流通路は前記第２の外部端子と前記ＮＰＮトランジスタのベースとの間に接続されることと、前記第１のＰＭＯＳトランジスタのソースと基板領域とは互いに接続されることと、前記第１のＰＭＯＳトランジスタのゲートは前記第１の外部端子に接続されることと、前記整流素子のホールド電圧を設定するために前記第２の外部端子と前記整流素子との間に接続された電圧降下素子とを具備することを特徴とする半導体装置が提供される。
【００４２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００４３】
図１は、本発明の半導体装置の一例に係るCMOS LSIにおいて、SCR を用いたESD 保護回路の適用例を示す回路図である。なお、以下の各実施形態において、複数のパッドは、同一半導体チップ（LSI チップ）上に形成されており、このチップがパッケージングされた場合にはそれぞれ半導体装置の外部接続端子（ピン、バンプ電極など）に接続されるものである。
【００４４】
図１において、10はCMOS LSIの内部回路（入力回路または出力回路）、15は内部回路10に接続されている信号パッドである。11は第１の電源電位VDD1（例えば3.3V ）が印加されるVDD1パッド、12は第２の電源電位VDD2（例えば1.5V ）が印加されるVDD2パッド、13は第３の電源電位VDD2（例えば2.5V ）が印加されるVDD3パッド、14は接地電位GND が与えられるGND パッドである。
【００４５】
ESD 保護回路ESD1〜ESD7は、それぞれSCR とそのトリガ入力用のPMOSトランジスタQPを有する。
【００４６】
さらに、ESD 保護回路ESD1〜ESD7には、それぞれ対応してSCR の逆電圧印加時に順方向バイアスとなってSCR とは逆向きの電流を流すための逆方向電流吸収用のダイオードD が、SCR に対して並列に接続されている。
【００４７】
前記第１のESD 保護回路ESD1とダイオードD の対は信号パッド15とGND パッド14との間に接続されており、前記第２のESD 保護回路ESD2とダイオードD の対はVDD1パッド11と信号パッド15との間に接続されており、前記第３のESD 保護回路ESD3とダイオードD の対はVDD1パッド11とGND パッド14との間に接続されている。
【００４８】
また、前記第４のESD 保護回路ESD4とダイオードD の対はVDD1パッド11とGNDパッド14との間に接続されており、前記第５のESD 保護回路ESD5とダイオードDの対はVDD2パッド12とGND パッド14との間に接続されている。
【００４９】
また、前記第６のESD 保護回路ESD6とダイオードD の対はVDD1パッド11とVDD2パッド12との間に接続されており、前記第７のESD 保護回路ESD7とダイオードDの対はVDD3パッド13とGND パッド14との間に接続されている。
【００５０】
上記した図１の回路で特徴的なことは、ESD 保護回路ESD1〜ESD7のトリガ入力用のPMOSトランジスタQPのゲートが接続されているノードは、CMOS LSIの通常動作時には電源電位になるが、ESD 保護回路に対するサージ電圧の入力が問題となる時（例えばCMOS LSIの使用前）にはGND になっているノードである（SCR のアノードあるいはカソードが接続されているノードではない）。
【００５１】
即ち、第１のESD 保護回路ESD1、第４のESD 保護回路ESD4、第５のESD 保護回路ESD5のトリガ入力用のPMOSトランジスタのゲートQPは、電源パッド（VDD1パッド11あるいはVDD2パッド12）に接続されている。
【００５２】
また、第２のESD 保護回路ESD2、第３のESD 保護回路ESD3、第７のESD 保護回路ESD7のトリガ入力用のPMOSトランジスタQPのゲートは、最高電位の電源パッド（VDD1パッド11）とGND パッド14との間に抵抗素子R および容量素子C が直列に接続された積分回路の出力ノードにトリガバイアス線16を介して接続されている。
【００５３】
また、第６のESD 保護回路ESD6のトリガ入力用のPMOSトランジスタQPのゲートは、別のESD 保護回路（第６のESD 保護回路ESD6と同じサージ電流が流れる経路に属する例えば第１のESD 保護回路ESD1）のトリガ入力用のPMOSトランジスタQPにトリガ供給線17を介して接続されている。
【００５４】
上記構成において、ESD 保護回路に対するサージ電圧の入力が問題となる時、通常、各電源パッド11〜13、トリガバイアス線16およびトリガ供給線17は未だ正規の電源電位が印加されておらず、GND になっている。
【００５５】
したがって、信号パッド15に正極性のサージ電圧が入力した時、第１のESD 保護回路ESD1のトリガ入力用のPMOSトランジスタQPのゲート・ソース間に、そのゲート閾値電圧Vthpの絶対値より大きな順方向のバイアスが印加されるとPMOSトランジスタQPがオンになる。これにより、第１のESD 保護回路ESD1のSCR にトリガがかかり、SCR がオンになってサージ電流を放電させ、内部回路10を保護する。
【００５６】
また、信号パッド15に負極性のサージ電圧が入力した時あるいはVDD1パッド11に正極性のサージ電圧が入力した時、第２のESD 保護回路ESD2のトリガ入力用のPMOSトランジスタQPのゲート・ソース間にそのゲート閾値電圧Vthpの絶対値より大きな順方向のバイアスが印加されるとPMOSトランジスタQPがオンになる。これにより、第２のESD 保護回路ES2 のSCR にトリガがかかり、このSCR がオンになってサージ電流を放電させ、内部回路10を保護する。
【００５７】
また、VDD1パッド11に正極性のサージ電圧が入力した時、第３のESD 保護回路ESD3のSCR および第４のESD 保護回路ESD4のSCR にトリガがかかり、それぞれのSCR がオンになってサージ電流を放電させ、VDD1パッド11・GND 間回路を保護する。
【００５８】
また、VDD2パッド12に正極性のサージ電圧が入力した時、第５のESD 保護回路ESD5のSCR にトリガがかかり、SCR がオンになってサージ電流を放電させ、VDD2パッド12・GND 間回路を保護する。
【００５９】
また、VDD3パッド13に正極性のサージ電圧が入力した時、第７のESD 保護回路ESD7のSCR にトリガがかかり、そのSCR がオンになってサージ電流を放電させ、VDD3パッド13・GND 間回路を保護する。
【００６０】
上記したような動作に際して、トリガされたSCR は、それ自体の正帰還作用によってオン動作が維持されるので、トリガ入力用のPMOSトランジスタQPはサージ入力の印加直後からSCR がトリガされるまでの短時間だけオンすればよい。しかも、トリガ入力用のPMOSトランジスタQPのゲート閾値電圧Vthpの絶対値は小さいので、低電圧トリガによるSCR の起動が可能になる。
【００６１】
＜第１の実施形態＞
図２は、図１中の第１のESD 保護回路ESD1を取り出して示す等価回路図である。
【００６２】
図２に示すESD 保護回路は、CMOS LSIの例えば入力回路10に接続されている入力パッド15とGND パッド14との間に接続されており、入力パッド15とGND との間にアノード・カソード間が接続されたESD 保護用のSCR を有する。このSCR は、PNP トランジスタQ5のベース・コレクタ間に並列にNPN トランジスタQ6のコレクタ・ベース間が接続されてなり、上記PNP トランジスタQ5のエミッタがアノードとなり、上記NPN トランジスタQ6のエミッタがカソードとなっている。上記NPNトランジスタQ6のベースとGND との間には基板抵抗Rsubが存在する。
【００６３】
そして、入力パッド15とNPN トランジスタQ6のベースとの間には、トリガ入力用のPMOSトランジスタQPのソースS ・ドレインD 間が接続され、そのゲートG はVDD1パッド11に接続されている。このPMOSトランジスタQPの基板領域はソースSに接続されている。なお、上記SCR に並列に、SCR の逆電圧印加時に順方向バイアスとなる逆方向電流吸収用のダイオード（図１中のD ）が接続されている。
【００６４】
上記構成において、サージ電圧の入力が問題となる時、VDD1パッド11は、未だ正規の電源電位VDD1が印加されておらず、トリガ入力用のPMOSトランジスタQPのゲートはGND になっている。
【００６５】
したがって、この状態で入力パッド15に正極性のサージ電圧が入力した時、PMOSトランジスタQPゲート・ソース間にそのゲート閾値電圧Vthpの絶対値より大きな順方向のバイアスが印加されるとオンになる。
【００６６】
これにより、SCR にトリガがかかり、SCR がオンになってサージ電流をGND に放電し、入力回路10の入力ゲートを保護する。この場合、PMOSトランジスタQPのゲート閾値電圧Vthpの絶対値は小さいので、低電圧トリガによるSCR の起動が可能になる。
【００６７】
図３は、図１中に示したSCR の電圧・電流特性を概略的に示す特性図である。この特性図は、SCR のホールド電圧以上の領域で、SCR の耐圧以下の低いトリガ電圧が入力することにより、ESD 電流が流れる様子を示している。
【００６８】
＜第１の実施形態の変形例１＞
図４は、図２に示した第１のESD 保護回路ESD1の変形例を示す。
【００６９】
図４に示すように、図２に示したESD 保護回路においてSCR のホールド電圧を調整するために、入力パッド15とSCR のアノードとの間に電圧降下回路、例えばダイオード（またはドレイン・ゲート同士が接続されたNMOSトランジスタ）51を１個または複数個直列に接続した状態で挿入するように変更してもよい。
【００７０】
この場合、複数個直列に接続したダイオード51の中間接続ノードに前記PMOSトランジスタQPのソースを接続したり、PMOSトランジスタQPのサイズ(W/L) 、閾値、直列接続段数を変えることによりトリガ電圧を調整することが可能になる。
【００７１】
＜第１の実施形態の変形例２＞
図５は、図４に示したESD 保護回路の変形例を示す。
【００７２】
図５に示すESD 保護回路は、図４に示したESD 保護回路と比べて、次の点（１）〜（２）が異なり、その他は同じである。
【００７３】
（１）入力パッド15とSCR のNPN トランジスタQ6のベースとの間にトリガ入力用の第２のPMOSトランジスタQP2 が付加接続されている。
【００７４】
（２）第２のPMOSトランジスタQP2 のゲートが図４中のトリガ入力用のPMOSトランジスタ（第１のPMOSトランジスタ）QPのゲートが接続されているVDD1パッド11とは分離された別の電源パッド11a に接続されている。
【００７５】
上記構成において、ESD 保護回路に対するサージ電圧の入力が問題となる時、VDD1パッド11およびVDD2パッド12は、未だ正規の電源電位が印加されておらず、GND になっている。
【００７６】
したがって、この状態で入力パッド15に正極性のサージ電圧が入力した時、トリガ入力用の２個のPMOSトランジスタQP、QP2 の少なくとも一方のゲート・ソース間に、そのゲート閾値電圧Vthpの絶対値より大きな順方向のバイアスが印加されると、そのPMOSトランジスタがオンになる。これにより、SCR にトリガがかかり、SCR がオンになってサージ電流をGND に放電することによって、入力回路10の入力ゲートを保護するように動作する。
【００７７】
＜第１の実施形態の変形例３＞
図６は、図４に示したESD 保護回路の他の変形例を示す。
【００７８】
図６に示すESD 保護回路は、図４に示したESD 保護回路と比べて、トリガ入力用のPMOSトランジスタQPのソースが接続されている入力パッド15とは分離された別のノード15a にSCR のアノードが接続されている点が異なり、その他は同じである。
【００７９】
上記構成において、ESD 保護回路に対するサージ電圧の入力が問題となる時、VDD1パッド11は未だ正規の電源電位が印加されておらず、GND になっている。したがって、この状態で入力パッド15に正極性のサージ電圧が入力した時、トリガ入力用のPMOSトランジスタQPのゲート・ソース間にそのゲート閾値電圧Vthpの絶対値より大きな順方向のバイアスが印加されると、PMOSトランジスタQPがオンになり、SCR にトリガがかかる。
【００８０】
＜第１の実施形態の変形例４＞
図７は、図４に示したESD 保護回路のさらに他の変形例を示す。
【００８１】
図７に示すESD 保護回路は、図４に示したESD 保護回路と比べて、次の点（１）〜（２）が異なり、その他は同じである。
【００８２】
（１）入力パッド（第１の入力パッド）15とは別の第２の入力パッド15a とESD 保護回路のSCR のNPN トランジスタQ6のベースとの間にトリガ入力用の第２のPMOSトランジスタQP2 が付加接続され、この第２のPMOSトランジスタQP2 のゲートが図４中のトリガ入力用のPMOSトランジスタ（第１のPMOSトランジスタ）QPのゲートが接続されているVDD1パッド11とは分離された別の電源パッド11a に接続されている。
【００８３】
（２）上記トリガ入力用の２個のPMOSトランジスタQP、QP2 のドレイン相互接続点がトリガ供給線17を介して第１のESD 保護回路ESD1とは別のESD 保護回路のSCR のNPN トランジスタQ6のベースに接続されている。
【００８４】
上記構成において、ESD 保護回路に対するサージ電圧の入力が問題となる時、VDD1パッド11および別の電源パッド11a は未だ正規の電源電位が印加されておらず、GND になっている。
【００８５】
したがって、この状態で第１の入力パッド15に正極性のサージ電圧が入力した時、トリガ入力用の第１のPMOSトランジスタQPのゲート・ソース間にそのゲート閾値電圧Vthpの絶対値より大きな順方向のバイアスが印加されると、このPMOSトランジスタQPがオンになる。これにより、第１のESD 保護回路ESD1のSCR にトリガがかかり、このSCR がオンになってサージ電流をGND に放電することによって、入力回路10の入力ゲートを保護するように動作する。
【００８６】
また、第２の入力パッド15a に正極性のサージ電圧が入力した時、トリガ入力用の第２のPMOSトランジスタQP2 のゲート・ソース間にそのゲート閾値電圧Vthpの絶対値より大きな順方向のバイアスが印加されると、このPMOSトランジスタQP2 がオンになる。これにより、第１のESD 保護回路ESD1のSCR にトリガがかかり、このSCR がオンになってサージ電流をGND に放電することによって、入力回路10の入力ゲートを保護するように動作する。
【００８７】
そして、上記したようにトリガ入力用の第１のPMOSトランジスタQPまたは第２のPMOSトランジスタQP2 のいずれかがオンになると、トリガ供給線17を介して別のESD 保護回路のSCR にもトリガがかかり、このSCR がオンになってサージ電流をGND に放電することによって、別のESD 保護回路による保護動作が可能になる。
【００８８】
＜第１の実施形態の変形例５＞
複数の電源を使用するLSI において、電源投入時の複数の電源電位の上昇に時間差があり、早く電源電位が上昇する電源に接続されたESD 保護回路に例えば図４に示したESD 保護回路を適用した場合に、そのトリガ入力用のPMOSトランジスタQPのゲートに接続されている電源パッドの電源電位が上昇しきれないとそのPMOSトランジスタQPによってトリガがかかってしまうおそれがある。この点を解決したESD 保護回路を以下に説明する。
【００８９】
図８は、図４に示したESD 保護回路のさらに他の変形例を示す。
【００９０】
図８に示すESD 保護回路は、図４に示したESD 保護回路と比べて、次の点（１）〜（２）が異なり、その他は同じである。
【００９１】
（１）入力パッド15とSCR のNPN トランジスタのベースとの間に、SCR トリガ用の複数（本例では３）個のPMOSトランジスタQPのそれぞれのソース・ドレイン間が直列に接続され、それぞれの基板領域が入力パッド15に接続されている。
【００９２】
（２）上記３個のPMOSトランジスタQPのそれぞれのゲートは、通常動作時にそれぞれ相異なる電源電圧VDD1、VDD2、VDD3が供給されるVDD1パッド11、VDD2パッド12、VDD3パッド13に対応して接続されている。
【００９３】
図 に示すESD 保護回路によれば、３個のVDD1パッド11、VDD2パッド12、VDD3パッド13ともGND の時にESD 保護動作が可能となるように３個のPMOSトランジスタQPが論理積接続されている。
【００９４】
したがって、電源投入時の過渡的な状態にあっても、３個のVDD1パッド11、VDD2パッド12、VDD3パッド13のどれか１つが所定電位に達して３個のPMOSトランジスタQPのどれか１つがオフになると、この後はトリガがかかることを禁止するので、電源投入時や特定電源のオフ時におけるESD 保護回路の誤動作を防止ことが可能になる。
【００９５】
なお、図８に示したESD 保護回路のような直列に接続されたトリガ入力用の複数個のPMOSトランジスタQPに対して、さらに、図５に示したESD 保護回路のように、トリガ入力用のPMOSトランジスタQP2 を論理和接続するように変更すれば、図５に示したESD 保護回路の効果と図８に示したESD 保護回路の効果を得ることが可能になる。
【００９６】
また、トリガ入力用の複数個のPMOSトランジスタQPの直列接続・並列接続を組み合わせてトリガ入力用の論理回路を構成することも可能である。
【００９７】
＜第２の実施形態＞
ESD 保護回路は、入力回路や出力回路の保護だけでなく、電源間の電位をクランプして電源間の電流自体を保護するためにも利用可能であり、その一例として、CMOS LSIにおける複数の電源系統にそれぞれESD 保護回路が接続された第２の実施形態を説明する。
【００９８】
図９は、図１中の第４のESD 保護回路ESD4および第５のESD 保護回路ESD5を逆方向電流吸収用のダイオードD とともに取り出して示す。
【００９９】
図９において、VDD1パッド11とGND パッド14との間に第４のESD 保護回路ESD4と逆方向電流吸収用のダイオードD の対が接続されている。上記と同様に、前記VDD1パッド11とは分離されたVDD2パッド12とGND パッド14との間に第５のESD 保護回路ESD5と逆方向電流吸収用のダイオードD の対が接続されている。
【０１００】
そして、第４のESD 保護回路ESD4のトリガ入力用のPMOSトランジスタQPのゲートがVDD2パッド12に電気的に接続されており、第５のESD 保護回路ESD5のトリガ入力用のPMOSトランジスタQPのゲートがVDD1パッド11に電気的に接続されている。
【０１０１】
このような構成においても、第１の実施形態と同様に、ESD 保護回路に対するサージ電圧の入力が問題となる時は、通常は、VDD1パッド11およびVDD2パッド12は、未だ正規の電源電位が印加されておらず、それぞれGND になっているので、低いトリガ電圧でトリガ入力用のPMOSトランジスタQPがオンになる。これにより、それぞれ対応するSCR にトリガがかかり、SCR がオンになってサージ電流を放電することによって、VDD1パッド11・GND 間回路およびVDD2パッド12・GND 間回路を保護する。
【０１０２】
このようにトリガされたSCR は、それ自体の正帰還作用によってオン動作が維持されるので、トリガ入力用のPMOSトランジスタQPはサージ入力の印加直後からSCR がトリガされるまでの短時間だけオンすればよい。上記PMOSトランジスタQPがオンした後は、VDD1パッド11およびVDD2パッド12にそれぞれ対応してVDD1およびVDD2が印加されることによってPMOSトランジスタQPはオフになる。
【０１０３】
＜第３の実施形態＞
図１０は、図１中の第３のESD 保護回路ESD3、第７のESD 保護回路ESD7およびそのトリガバイアス回路を逆方向電流吸収用のダイオードD とともに取り出して示す。
【０１０４】
図１０に示す各ESD 保護回路回路のトリガ入力用のPMOSトランジスタQPのゲートは、最高電位の電源パッド（VDD1パッド11）とGND パッド14との間に抵抗素子R および容量素子C が直列に接続されたRC積分回路の出力ノードにトリガバイアス線16を介して接続されている。
【０１０５】
上記構成において、ESD 保護回路に対するサージ電圧の入力が問題となる時、トリガバイアス線16はGND になっている。したがって、この状態でVDD1パッド11に正極性のサージ電圧が入力した時、PMOSトランジスタQPのゲート・ソース間にそのゲート閾値電圧Vthpの絶対値より大きな順方向のバイアスが印加されるとPMOSトランジスタQPがオンになる。
【０１０６】
これにより、SCR にトリガがかかり、SCR がオンになってサージ電流を放電することによって、VDD1パッド11・GND 間回路およびVDD3パッド13・GND 間回路を保護する。上記PMOSトランジスタQPがオンした後は、RC積分回路の積分動作によりトリガバイアス線16の電位が上昇することによってPMOSトランジスタQPはオフになる。
【０１０７】
なお、図１０中に点線で示すように、トリガバイアス線16を図１中の第５のESD 保護回路ESD5のトリガ入力用のPMOSトランジスタQPのゲートに接続すれば、前記したようにVDD1パッド11に正極性のサージ電圧が入力した時に上記PMOSトランジスタQPもオンになり、VDD2パッド12・GND 間回路を保護することが可能になる。
【０１０８】
＜第４の実施形態＞
第４の実施形態は、図１中のある１つのサージ電流経路に属する第１のESD 保護回路ESD1、第４のESD 保護回路ESD4、第６のESD 保護回路ESD6に関するものである。
【０１０９】
第６のESD 保護回路ESD6のSCR は、同じサージ電流経路に属する第１のESD 保護回路ESD1のトリガ入力用のPMOSトランジスタQPにトリガ供給線17を介して接続されている。
【０１１０】
上記構成において、ESD 保護回路に対するサージ電圧の入力が問題となる時、VDD1パッド11は、未だ正規の電源電位が印加されておらず、GND になっている。したがって、この状態で、VDD2パッド12の電位を基準にして入力パッド15に正極性のサージ電圧が入力した時、第１のESD 保護回路ESD1のトリガ入力用のPMOSトランジスタQPのゲート・ソース間にそのゲート閾値電圧Vthpの絶対値より大きな順方向のバイアスが印加されると、そのPMOSトランジスタQPがオンになる。これにより、第１のESD 保護回路ESD1のSCR にトリガがかかり、そのSCR がオンになってサージ電流を放電する。
【０１１１】
同時に、第１のESD 保護回路ESD1のオン状態のトリガ入力用のPMOSトランジスタQPおよびトリガ供給線17を通じて第６のESD 保護回路ESD6のSCR にトリガがかかり、そのSCR がオンになってサージ電流を放電する。
【０１１２】
この際、上記サージ電流は、入力パッド15→第１のESD 保護回路ESD1のSCR →第４のESD 保護回路ESD4に並列接続されている逆方向電流吸収用のダイオードD→第６のESD 保護回路ESD6のSCR →VDD2パッド12の経路に流れる。これによって、入力回路10およびVDD1パッド11・VDD2パッド12間回路を保護する。
【０１１３】
上記したように第１のESD 保護回路ESD1および第６のESD 保護回路ESD6のトリガ入力用の各PMOSトランジスタがそれぞれオンした後、VDD1パッド11に電源電位が印加されることによって上記各PMOSトランジスタはオフになる。
【０１１４】
＜第５の実施形態＞
図１１は、図２中のSCR の断面構造を概略的に示している。
【０１１５】
図１２は、図１１のSCR の平面パターンの一例を概略的に示している。
【０１１６】
図１１および図１２において、Ｐ基板（P-Substrate ）20の表層部には選択的にＮウエル（WN）21およびＰウエル（WP）22が形成されている。この場合、上記Ｎウエル21およびＰウエル22は、離れているが、隣接してもよい。
【０１１７】
上記Ｎウエル21は前記PNP トランジスタQ5のベース領域となるもので、その表層部には選択的にそれぞれ細長い矩形状の大きいパターン面積を有する２つのＰ+ 領域23、24と、細長い矩形状の大きいパターン面積を有するＮ+ 領域25と、パターン面積が小さいＮsub 領域26が形成されている。
【０１１８】
この場合、Ｐ+ 領域23はPNP トランジスタQ5のエミッタ領域、Ｐ+ 領域24はPNP トランジスタQ5のコレクタ領域、Ｎ+ 領域25はPNP トランジスタQ5のベース引き出し領域、Ｎsub 領域26はＮウエル引き出し領域である。このＮsub 領域26とＰ+ 領域23は相互に接続されてSCR のアノード（Anode ）となる。
【０１１９】
一方、前記Ｐウエル22は、前記NPN トランジスタQ6のベース領域となるもので、その表層部には選択的にそれぞれ細長い矩形状の大きいパターン面積を有する２つのＮ+ 領域27、28と、細長い矩形状の大きいパターン面積を有するＰ+ 領域29と、パターン面積が小さいＰsub 領域30が形成されている。
【０１２０】
この場合、Ｎ+ 領域27はNPN トランジスタQ6のコレクタ領域、Ｎ+ 領域28はNPN トランジスタQ6のエミッタ領域、Ｐ+ 領域29はNPN トランジスタQ6のベース引き出し領域、Ｐsub 領域30はＰウエル引き出し領域である。このＰsub 領域30とＮ+ 領域27は相互に接続されてSCR のカソード（Cathode ）となる。
【０１２１】
そして、Ｎウエル21に形成されたＮ+ 領域25とＰウエル22に形成されたＮ+ 領域27は、Ｐ基板20上で絶縁層（図示せず）を介して形成された例えばアルミニウムを主成分とする例えば３本のメタル配線31により相互に接続されている。
【０１２２】
上記と同様に、Ｎウエル21に形成されたＰ+ 領域24とＰウエル22に形成されたＰ+ 領域29は、Ｐ基板20上で絶縁層（図示せず）を介して形成された例えば３本のメタル配線32が形成されている。
【０１２３】
図２に示した等価回路から分かるように、SCR における２つの電流経路（メタル配線31を含む経路およびメタル配線32を含む経路）には相補的に電流が流れるが、図１１および図１２に示した構造のSCR における２つの電流経路は二次元的に配置されているので、プロセス変動によるPNP トランジスタおよびNPN トランジスタの電流増幅率ｈfe等の変動に対して強い。
【０１２４】
また、Ｎウエル21に形成されたＮ+ 領域（PNP トランジスタのベース引き出し領域）25とＰウエル22に形成されたＰ+ 領域（NPN トランジスタのベース引き出し領域）29のパターン幅（図中の細長い矩形状の長さ方向）を、Ｐ+ 領域（PNPトランジスタQ5のコレクタ領域）23、Ｐ+ 領域（PNP トランジスタQ5のエミッタ領域）24、Ｎ+ 領域（NPN トランジスタQ6のコレクタ領域）27、Ｎ+ 領域（NPNトランジスタQ6のエミッタ領域）28と同じ幅に決めると、ベース抵抗の低抵抗化が容易になる。
【０１２５】
なお、上記構造のSCR は、絶縁基板上にシリコン層が形成されたSOI 基板上に容易に実現することが可能であり、SOI 基板上に実現する場合に適している。
【０１２６】
＜第６の実施形態＞
図１中に示した第２のESD 保護回路ESD2のSCR は、そのＮウエルおよびＰウエルをＰ基板から絶縁分離しておく必要があるので、Ｐ基板の表層部に選択的に深いＮウエルを形成し、この深いＮウエル内にSCR のＮウエルおよびＰウエルを形成すればよい。
【０１２７】
＜第７の実施形態＞
図１２を参照して説明したSCR の２つの電流経路のうち、一方の電流経路（PNP トランジスタQ5のベースとNPN トランジスタQ6のコレクタを含む電流経路）に他方の電流経路（PNP トランジスタQ5のコレクタとNPN トランジスタQ6のベースを含む電流経路）よりも電流が流れる。そこで、主要な電流が流れる支配的な電流経路が明確な場合にその支配的な電流経路を最適化するようにした例を以下に説明する。
【０１２８】
図１３は、図１２に示したSCR の平面パターンの変形例を概略的に示している。
【０１２９】
この平面パターンは、図１２に示した平面パターンに対して、支配的な電流経路に属するＮウエル21のＮ+ 領域（PNP トランジスタQ5のベース引き出し領域）25とＰウエル22の２つのＮ+ 領域（NPN トランジスタQ6のコレクタ領域およびエミッタ領域）27、28のパターン幅を、残りの電流経路に属するＮウエル21のＰ+領域（PNP トランジスタQ5のエミッタ領域およびコレクタ領域）23a 、24a とＰウエル22のＰ+ 領域（NPN トランジスタQ6のベース引き出し領域）29a のパターン幅よりも大きくしたものである。
【０１３０】
＜第８の実施形態＞
図１４は、図１１に示したSCR の断面構造の変形例を概略的に示している。
【０１３１】
図１５は、図１４のSCR の平面パターンの一例を概略的に示している。
【０１３２】
図１４に示す断面構造は、図１１を参照して前述したSCR の断面構造と比べて、以下の点（１）〜（２）が異なり、その他は同じである。
【０１３３】
（１）Ｎウエル21とＰウエル22が隣接して形成されている。
【０１３４】
（２）Ｎウエル21とＰウエル22の境界80を含む表層部には、PNP トランジスタQ5のベース引き出し領域およびNPN トランジスタQ6のコレクタ領域となるＮ+ 領域81と、PNP トランジスタQ5のコレクタ領域およびNPN トランジスタQ6のベース引き出し領域となるＰ+ 領域82が境界線方向に互いに離れて形成されている。この場合、これらのＮ+ 領域81とＰ+ 領域82は、例えばそれぞれ正方形のパターンを有し、それぞれ複数づつ形成され、境界線方向に沿って交互に配設されている。
【０１３５】
なお、Ｎウエル21に形成されているＰ+ 領域（PNP トランジスタQ5のエミッタ領域）23と、Ｐウエル22に形成されているＮ+ 領域（NPN トランジスタQ6のエミッタ領域）28は、それぞれ細長い矩形状の大きいパターン面積を有する。
【０１３６】
上記したような構造によれば、Ｎウエル21とＰウエル22の境界80を含む表層部に、PNP トランジスタQ5のベース引き出し領域およびNPN トランジスタQ6のコレクタ領域を共有するようにＮ+ 領域81を設けるとともに、PNP トランジスタQ5のコレクタ領域およびNPN トランジスタQ6のベース引き出し領域を共有するようにＰ+ 領域82を設けたので、前述した第１の実施形態のように電流経路にメタル配線31、32を挿入する場合と比べて、電流の制限が緩和され、大きな電流を流すことが可能になる。
【０１３７】
＜第９の実施形態＞
前述した第８の実施形態において、前述した第７の実施形態と同様に、主要な電流が流れる支配的な電流経路が明確な場合には、その電流経路を最適化するように変形してもよい。
【０１３８】
図１６は、図１５に示した平面パターンの変形例の一部を示している。
【０１３９】
この平面パターンは、図１５に示した平面パターンに対して、Ｎウエル21とＰウエル22の境界80を含む表層部に形成されたＮ+ 領域81a およびＰ+ 領域82a のうち、支配的な電流経路に属するＮ+ 領域81a のパターン幅を、残りの電流経路に属するＰ+ 領域82a のパターン幅よりも大きくしたものである。
【０１４０】
このような構成によれば、前述した第７の実施形態に係るSCR と基本的に同様な効果が得られる。
【０１４１】
【発明の効果】
上述したように本発明の半導体装置によれば、低電源電圧化が進んでいるLSIにSCR を用いたESD 保護回路を適用する場合に、低電圧トリガで良好な保護特性を実現し、信頼性を高めることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の一例に係るCMOS LSIにおいてSCR を用いたESD 保護回路の適用例を示す回路図。
【図２】図１中の第１のESD 保護回路を取り出して示す等価回路図。
【図３】図１中に示したSCR の電圧・電流特性を概略的に示す特性図。
【図４】図２に示した第１のESD 保護回路ESD1の変形例を示す等価回路図。
【図５】図４に示したESD 保護回路の変形例を示す等価回路図。
【図６】図４に示したESD 保護回路の他の変形例を示す等価回路図。
【図７】図４に示したESD 保護回路のさらに他の変形例を示す等価回路図。
【図８】図４に示したESD 保護回路のさらに他の変形例を示す等価回路図。
【図９】図１中の第４のESD 保護回路ESD4および第５のESD 保護回路ESD5を逆方向電流吸収用のダイオードとともに取り出して示す等価回路図。
【図１０】図１中の第３のESD 保護回路ESD3、第７のESD 保護回路ESD7およびそのトリガバイアス回路を逆方向電流吸収用のダイオードとともに取り出して示す等価回路図。
【図１１】図２中のSCR の断面構造を概略的に示す断面図。
【図１２】図１１のSCR の平面パターンの一例を概略的に示す図。
【図１３】図１２に示したSCR の平面パターンの変形例を概略的に示す図。
【図１４】図１１に示したSCR の断面構造の変形例を概略的に示す図。
【図１５】図１４のSCR の平面パターンの一例を概略的に示す図。
【図１６】図１５に示した平面パターンの変形例の一部を示す図。
【図１７】 CMOS LSIの入力回路に接続されたSCR を用いたESD 保護回路の従来例１を示す等価回路図。
【図１８】図１７中のLVTSCR2 を代表的に取り出してその構造を概略的に示す断面図。
【図１９】 CMOS LSIの入力回路に接続されたSCR を用いたESD 保護回路の従来例２を示す等価回路図。
【符号の説明】
ESD1〜ESD7…ESD 保護回路、
D …逆方向電流吸収用のダイオード、
10…内部回路（入力回路あるいは出力回路）、
11…VDD1パッド、
12…VDD2パッド、
13…VDD3パッド、
14…GND パッド、
15…入力パッド、
16…トリガバイアス線、
17…トリガ供給線、
Q5…PNP トランジスタ、
Q6…NPN トランジスタ、
QP…PMOSトランジスタ。
Claims (14)
- 互いに電気的に分離された第１、第２、及び第３の外部端子を有し、前記第１の外部端子には通常動作時に第１の電源電圧が供給される半導体装置であって、
サージ電流を通過させるためのシリコン制御整流素子と、前記整流素子は互いに組み合わされたＰＮＰトランジスタ及びＮＰＮトランジスタを含むことと、前記整流素子の電流通路は保護対象部が接続された特定端子と前記第３の外部端子との間に接続されることと、
前記第２の外部端子に入力されるサージ電圧に基づいて前記整流素子をトリガするための第１のＰＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタの電流通路は前記第２の外部端子と前記ＮＰＮトランジスタのベースとの間に接続されることと、前記第１のＰＭＯＳトランジスタのソースと基板領域とは互いに接続されることと、前記第１のＰＭＯＳトランジスタのゲートは前記第１の外部端子に接続されることと、
前記整流素子のホールド電圧を設定するために前記第２の外部端子と前記整流素子との間に接続された電圧降下素子と
を具備することを特徴とする半導体装置。 - 前記整流素子とは逆向きの電流を流すために前記整流素子と並列に接続された逆方向電流吸収素子を更に具備することを特徴とする請求項１に記載の半導体装置。
- 前記第１、第２、及び第３の外部端子から電気的に分離された第４の外部端子と、前記第４の外部端子には通常動作時に第２の電源電圧が供給されることと、
前記第２の外部端子に入力されるサージ電圧に基づいて前記整流素子をトリガするための第２のＰＭＯＳトランジスタと、前記第２のＰＭＯＳトランジスタの電流通路は前記第１のＰＭＯＳトランジスタの電流通路と並列に前記第２の外部端子と前記ＮＰＮトランジスタのベースとの間に接続されることと、前記第２のＰＭＯＳトランジスタのソースと基板領域とは互いに接続されることと、前記第２のＰＭＯＳトランジスタのゲートは前記第４の外部端子に接続されることと、
を更に具備することを特徴とする請求項１または２に記載の半導体装置。 - 前記第１及び第３の外部端子から電気的に分離された第４の外部端子と、
前記第１、第２、第３、及び第４の外部端子から電気的に分離された第５の外部端子と、前記第５の外部端子には通常動作時に第２の電源電圧が供給されることと、
前記第４の外部端子に入力されるサージ電圧に基づいて前記整流素子をトリガするための第２のＰＭＯＳトランジスタと、前記第２のＰＭＯＳトランジスタの電流通路は第４の外部端子と前記ＮＰＮトランジスタのベースとの間に接続されることと、前記第２のＰＭＯＳトランジスタのソースと基板領域とは互いに接続されることと、前記第２のＰＭＯＳトランジスタのゲートは前記第５の外部端子に接続されることと、
を更に具備することを特徴とする請求項１または２に記載の半導体装置。 - 前記第１、第２、及び第３の外部端子から電気的に分離された第４の外部端子と、前記第４の外部端子には通常動作時に第２の電源電圧が供給されることと、
前記第２の外部端子に入力されるサージ電圧に基づいて前記整流素子をトリガするための第２のＰＭＯＳトランジスタと、前記第２のＰＭＯＳトランジスタの電流通路は前記第１のＰＭＯＳトランジスタの電流通路と前記ＮＰＮトランジスタのベースとの間に接続されることと、前記第２のＰＭＯＳトランジスタのゲートは前記第４の外部端子に接続されることと、
を更に具備することを特徴とする請求項１または２に記載の半導体装置。 - 前記特定端子は前記第２の外部端子であることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
- 前記第１及び第３の外部端子から電気的に分離された第４の外部端子を更に具備し、前記特定端子は前記第４の外部端子であることを特徴とする請求項１または２に記載の半導体装置。
- 前記第１、第３、及び第５の外部端子から電気的に分離された第６の外部端子を更に具備し、前記特定端子は前記第６の外部端子であることを特徴とする請求項４に記載の半導体装置。
- 半導体活性層の表面に形成されたＮウエル層及びＰウエル層と、
前記Ｎウエル層の表面に形成された第１のＰ+ 領域、第２のＰ+ 領域、及び第１のＮ+ 領域と、
前記Ｐウエル層の表面に形成された第２のＮ+ 領域、第３のＮ+ 領域、及び第３のＰ+ 領域と、
前記第１のＮ+ 領域と前記第２のＮ+ 領域とを相互に接続するように前記活性層上に絶縁層を介して形成された第１の配線層と、
前記第２のＰ+ 領域と前記第３のＰ+ 領域を相互に接続するように前記活性層上に絶縁層を介して形成された第２の配線層と、
を具備し、
前記Ｎウエル層をベース領域とし、前記第１のＰ+ 領域をエミッタ領域とし、前記第２のＰ+ 領域をコレクタ領域とし、前記第１のＮ+ 領域をベース引き出し領域として前記ＰＮＰトランジスタが形成され、ここで、前記Ｎウエル層及び第１のＰ+ 領域が相互に接続されることと、
前記Ｐウエル層をベース領域とし、前記第２のＮ+ 領域をコレクタ領域とし、前記第３のＮ+ 領域をエミッタ領域とし、前記第３のＰ+ 領域をベース引き出し領域として前記ＮＰＮトランジスタが形成され、ここで、前記Ｐウエル層及び第３のＮ+ 領域が相互に接続されることと、
を具備することを特徴とする請求項１に記載の半導体装置。 - 前記Ｎウエル層及びＰウエル層は互いに離れて形成されることを特徴とする請求項９に記載の半導体装置。
- 前記第１、第２、及び第３のＮ+ 領域のパターン幅は、前記第２及び第３のＰ+ 領域のパターン幅よりも大きいことを特徴とする請求項９または１０に記載の半導体装置。
- 前記Ｎウエル層及び前記Ｐウエル層は界面を介して互いに接触し、前記第１のＮ+ 領域及び前記第２のＮ+ 領域は、前記界面をまたいで前記Ｎウエル層及び前記Ｐウエル層内に形成された一体的な共通Ｎ+ 領域の部分からなり、前記第２のＰ+ 領域及び前記第３のＰ+ 領域は、前記界面をまたいで前記Ｎウエル層及び前記Ｐウエル層内に形成された一体的な共通Ｐ+ 領域の部分からなることを特徴とする請求項９に記載の半導体装置。
- 前記共通Ｎ+ 領域と前記共通Ｐ+ 領域とは、夫々複数の共通Ｎ+ 領域と複数の共通Ｐ+ 領域とを具備し、前記複数の共通Ｎ+ 領域と前記複数の共通Ｐ+ 領域とは交互に配設されることを特徴とする請求項１２に記載の半導体装置。
- 前記共通Ｎ+ 領域のパターン幅は、前記共通Ｐ+ 領域のパターン幅よりも大きいことを特徴とする請求項１２または１３に記載の半導体装置。
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