JPH11204737A

JPH11204737A - 集積回路用保護装置

Info

Publication number: JPH11204737A
Application number: JP10007742A
Authority: JP
Inventors: Masahiro Suzuki; 巨裕鈴木; Takeshi Shiotani; 武司塩谷
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1998-01-19
Filing date: 1998-01-19
Publication date: 1999-07-30

Abstract

(57)【要約】【課題】半導体集積回路に対して正，負何れの極性の
所定範囲を超える電圧が印加された場合でも、半導体集
積回路を保護することが可能な集積回路用保護装置を、
極力少ない回路面積で構成する。【解決手段】Ｐ型半導体基板１１内に双方向サイリス
タ構造を有する電源側及びグランド側電流制御素子２６
及び４２を形成し、ＥＳＤが出力パッド５３に印加され
た時に、内部素子４９及び５０の動作状態により出力パ
ッド５３がグランドＶss側に接続されている場合は、Ｅ
ＳＤの電圧極性に応じて電流制御素子２６のＳＣＲ構造
２４及び２５が端子Ｔ１−Ｔ２方向，端子Ｔ２−Ｔ１方
向に夫々ターンオンして内部素子４９を保護する。ま
た、出力パッド５３が電源Ｖdd側に接続されている場合
は、前記電圧極性に応じて電流制御素子４２のＳＣＲ構
造４０及び４１が端子Ｔ１−Ｔ２方向，端子Ｔ２−Ｔ１
方向に夫々ターンオンして内部素子５０を保護する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
外部信号端子に接続され、その外部信号端子に所定範囲
を超える電圧が印加された場合に半導体集積回路が破壊
されるのを防止する集積回路用保護装置に関する。

【０００２】

【従来の技術】近年、ＬＳＩ(Large Scale Integratio
n，大規模集積回路) については、小型化及び省電力化
の要請が高まっている。その要請に応じてＬＳＩの微細
化が進むにつれて、ＬＳＩに対するＥＳＤ(Electro Sta
tic Discharge ，静電気放電) の影響が深刻な問題とな
ってきている。ＬＳＩをＥＳＤから保護する保護回路と
しては、例えば、抵抗及びコンデンサ，ダイオード，バ
イポーラトランジスタなどにより構成したものが一般に
良く用いられている。

【０００３】例えば、抵抗及びコンデンサを用いた保護
回路は、印加されたＥＳＤのサージを平滑する作用をな
すものであり、そのサージに対する平滑能力は、抵抗値
Ｒと容量Ｃとの積が大きい方が高くなる。しかし、一方
で保護回路の面積を小さくするためには、コンデンサの
形成領域を小さくする必要がある。すると、コンデンサ
の容量Ｃが小さくなるため、その分抵抗値Ｒを大きくす
る必要がある。そのため、ＥＳＤが印加されない通常の
回路動作の場合でも抵抗値Ｒが影響し、電力を必要以上
に消費するという問題が生じる。

【０００４】また、ダイオードを用いた保護回路は、Ｅ
ＳＤのサージが印加された場合の電流吸収能力が高い、
という利点がある。しかし、ダイオードのＰＮ接合部分
に形成される空乏層の寄生容量によって応答時間が長く
なり、極めて短時間内に印加されるサージには対応する
ことができないという問題がある。

【０００５】また、バイポーラトランジスタを用いた保
護回路は応答時間が短く、短時間内に印加されるサージ
にも対応することができる。しかし、保護回路に用いら
れるバイポーラトランジスタは、オン状態におけるコレ
クタ−エミッタ間の電圧が１５〜２０Ｖと高いため、ト
ランジスタ自身の発熱量がダイオードなどに比較して多
くなる。そのため、多量の電流を流すと熱破壊するおそ
れがあり、あまり小型に形成することはできない。

【０００６】即ち、保護回路としては、通常動作時の消
費電力に与える影響が殆どなく、且つ、少ない面積で大
量の電流を流すことができるものが望ましい。このよう
な要求を満たすものの一つとして、ＳＣＲ(Silicon Con
trolled Rectifier ，シリコン制御整流素子) を使用し
た保護回路が考えられている。ＳＣＲを使用した保護回
路は、短い応答時間、極めて小さいオン抵抗、少ない発
熱量及び大きな電流吸収能力等の好ましい性質を備えて
いる。

【０００７】ＬＳＩ内にＳＣＲ構造を形成し保護回路と
して動作させるには、ＬＳＩの信号端子とグランドとの
間に７０Ｖ以上の高いトリガ電圧を印加する必要がある
が、７０Ｖ未満のサージに対しても保護回路として動作
させるためＳＣＲ構造とＭＯＳＦＥＴとを組み合わせて
ＬＶＴＳＣＲ(Low Voltage Triggering SCR ，低電圧ト
リガＳＣＲ) を形成する技術が開示されている(IEEE El
ectron Device Letters,Vol.12,No.1,January,1991,P21
-23)。

【０００８】

【発明が解決しようとする課題】しかしながら、ＥＳＤ
に対する保護回路については、前述のようにＬＳＩの微
細化が進んできた結果内部の配線幅が狭まったことによ
り、その配線に含まれている抵抗成分が無視できなくな
ることにより、新たな問題が発生している。

【０００９】ここで、図７を参照して説明する。図７
は、ＬＳＩの内部素子として出力部に配置されているＣ
ＭＯＳインバータ（以下、インバータと称す）１の回路
図である。ＣＭＯＳインバータ１は、ＰＭＯＳＦＥＴ２
及びＮＭＯＳＦＥＴ（以下、何れもＦＥＴと称す）３で
構成されている。そして、ＦＥＴ２のソースは、アルミ
ニュウムなどによる配線４（電源ライン）を介して電源
Ｖddに接続されており、ＦＥＴ３のソースは、配線５
（グランドライン）を介してグランドＶssに接続されて
いる。これらの配線４及び５は、夫々抵抗成分として抵
抗４ａ及び５ａを含んでいる。

【００１０】両ＦＥＴ２及び３のゲート，ドレインは夫
々共通に接続されており、前者は入力端子（前段の回路
の出力端子）６に接続され、後者は出力パッド７に接続
されている。また、出力パッド７とＦＥＴ３のソースと
の間には、保護回路８が接続されている。

【００１１】インバータ１においては、ＦＥＴ２，３の
何れか一方が常にオン状態となっている。今、例えば入
力端子６のレベルがグランドＶssでありＦＥＴ２がオン
状態の場合で、出力パッド７より極性が負のＥＳＤが印
加された場合を考える。この時、ＦＥＴ２のドレイン
（即ち、出力パッド７）のレベルは電源Ｖddに略等し
く、この状態で保護回路８が作動すると、グランドＶss
から配線５，保護回路８及び出力パッド７を介して電流
が流れる。

【００１２】ここで、配線５の抵抗５ａが無視できる小
ささであれば、保護回路８が作動し上記経路で電流が流
れることにより、ＦＥＴ２のドレインのレベルは電源Ｖ
ddに維持される。しかし、抵抗５ａが無視できない大き
さの場合は、上記経路で電流が大量に流れると、抵抗５
ａにおいて電圧降下が生じ、出力パッド７のレベルはＶ
ddから大幅に低下する。その結果、ＦＥＴ２のソース−
ドレイン間に大量の電流が流れて（即ち、負のＥＳＤが
侵入したことに等しい）、ＦＥＴ２が破壊に至るおそれ
がある。

【００１３】例えば、本発明の発明者らが行った一試算
例として、集積回路の耐圧１５Ｖであり、ＥＳＤの最大
電流値２．６７Ａである場合に上記のような問題が生じ
ると想定した場合の配線の抵抗値Ｒは、Ｒ＞１５／２．
６７＝５．６（Ω）である。この時、アルミニュウムの
抵抗率２．７μΩ・ｃｍ，アルミ配線の長さ及び厚さ
を、例えば夫々２ｃｍ及び２．０μｍとした場合に、配
線の幅ｄは、次式を解くことにより求められ、（２．７×１０^−６×２．０）／（２．０×１０^−４×
ｄ）＞５．６ｄ＜０．４８×１０^−２（ｃｍ）となり、この場合は、配線幅ｄが４８μｍ未満になると
上記問題を生じると考えられる。

【００１４】従って、集積回路の動作状態と、印加され
るＥＳＤの極性の正負を考慮すると、集積回路に対する
ＥＳＤの放電モードは、以下の４種類が考えられる。（１）ＰＳモード：正極性のＥＳＤが印加された場合
に、グランドラインを介して放電する。（２）ＮＳモード：負極性のＥＳＤが印加された場合
に、グランドラインを介して放電する。（３）ＰＤモード：正極性のＥＳＤが印加された場合
に、電源ラインを介して放電する。（４）ＮＤモード：負極性のＥＳＤが印加された場合
に、電源ラインを介して放電する。

【００１５】斯様な４つの放電モードに対応できるよう
に、複数のＳＣＲ構造を用いて構成された保護回路が、
例えば特開平８−２８８４０３号公報に開示されてい
る。しかしながら、この従来技術では、上記４つの放電
モード夫々に対応して４つのＳＣＲ構造を設ける構成で
あり、回路面積が大きくなってしまうという問題があっ
た。

【００１６】本発明は上記事情に鑑みてなされたもので
あり、その目的は、半導体集積回路に対して正，負何れ
の極性の所定範囲を超える電圧が印加された場合でも、
半導体集積回路を保護することが可能な集積回路用保護
装置を、極力少ない回路面積で構成することにある。

【００１７】

【課題を解決するための手段】請求項１または４記載の
集積回路用保護装置によれば、Ｐ型またはＮ型半導体基
板内に双方向サイリスタ構造を有する電源側及びグラン
ド側電流制御素子を形成したので、ＥＳＤのような所定
範囲を外れた電圧が外部信号端子に印加された時に、半
導体集積回路の動作状態により外部信号端子が電源側に
接続されている場合は、前記電圧の極性が正，負の何れ
であっても、電源側電流制御素子が端子Ｔ１−Ｔ２方
向，端子Ｔ２−Ｔ１方向に夫々ブレークオーバすること
によって半導体集積回路は保護される。

【００１８】また、同様の場合に、半導体集積回路の動
作状態により外部信号端子がグランド側に接続されてい
る場合は、前記電圧の極性に応じてグランド側電流制御
素子が端子Ｔ１−Ｔ２方向，端子Ｔ２−Ｔ１方向に夫々
ブレークオーバすることで半導体集積回路は保護され
る。即ち、これらの電流制御素子を双方向サイリスタ構
造を有するものとしたことにより、従来のようにＥＳＤ
の極性に応じてＳＣＲ構造を独立に形成するものに比し
て、保護回路に要する面積を大幅に削減することができ
る。

【００１９】請求項２または５記載の集積回路用保護装
置によれば、電源側電流制御素子とグランド側電流制御
素子とをトレンチ分離したことにより、半導体集積回路
の動作状態に応じて、外部信号端子が電源側，グランド
側に接続されていない方の半導体集積回路側に対してＥ
ＳＤが印加されるのを防止することができる。

【００２０】請求項３または６記載の集積回路用保護装
置によれば、ＰＭＯＳＦＥＴは、外部信号端子に印加さ
れる所定範囲を外れた電圧の極性が正である場合にオン
状態となって、電源側電流制御素子をＴ１−Ｔ２方向に
ターンオンすると共に、所定範囲を外れた電圧の極性が
負である場合に降伏状態となって、電源側電流制御素子
をＴ２−Ｔ１方向にターンオンするように作用する。

【００２１】また、ＮＭＯＳＦＥＴは、所定範囲を外れ
た電圧の極性が正である場合に降伏状態となってグラン
ド側電流制御素子をＴ１−Ｔ２方向にターンオンすると
共に、所定範囲を外れた電圧の極性が負である場合にオ
ン状態となってグランド側電流制御素子をＴ２−Ｔ１方
向にターンオンするように作用する。従って、電源側及
びグランド側電流制御素子をより低い電圧でターンオン
することができ、半導体集積回路を保護する電圧の所定
範囲をより低く設定することができる。

【００２２】

【発明の実施の形態】（第１実施例）以下、本発明の第
１実施例について図１乃至図３を参照して説明する。図
１は、Ｐ型の半導体基板に半導体集積回路及び保護装置
を形成した場合を示す、半導体構造の模式的な断面図で
ある。この図１において、Ｐ型の半導体基板１１の内部
には、２つのＮウェル１２及び１３が形成されている。
これら２つのＮウェル１２，１３間には、絶縁体が充填
されたトレンチ１４が形成されており、両者間はトレン
チ分離されている。

【００２３】半導体基板１１のＮウェル１２が形成され
ている領域に隣接する部分には、Ｐ＋層１５が形成され
ている（シンボル“＋”は高濃度でドープされているこ
とを示す）。Ｎウェル１２の内部には、３つのＰウェル
１６，１７及び１８が形成されており、Ｐウェル１６の
内部には、Ｐ＋層１９が形成されている。そのＰ＋層１
９は、Ｐ＋層１５に接続されている。

【００２４】Ｐウェル１７の内部には、Ｐ＋層２０，Ｎ
＋層２１及びＮ＋層２２が形成されており、Ｐウェル１
８の内部には、Ｐ＋層２３が形成されている。ここで、
Ｐ＋層２３，Ｐウェル１８，Ｎウェル１２，Ｐウェル１
７及びＮ＋層２１は、ＰＮＰＮ接合からなるＳＣＲ構造
２４をなしており、また、Ｎ＋層２２，Ｐウェル１７，
Ｎウェル１２，Ｐウェル１６及びＰ＋層１９は、ＮＰＮ
Ｐ接合からなるＳＣＲ構造２５をなしている。そして、
これらのＳＣＲ構造２４及び２５が組合わされた構造
が、双方向サイリスタ構造を有するグランド側電流制御
素子２６を構成している。

【００２５】Ｐ＋層１９とＰ＋層２０との間には、アル
ミニュウム配線によって形成された抵抗値１Ω程度の抵
抗２７が接続されている。また、Ｐウェル１７のＮ＋層
２１，２２間の領域の表面部分には、酸化膜（Ｓｉ
Ｏ_２）２８を介してポリシリコンからなるゲート電極２
９が形成されている。即ち、Ｎ＋層２１（ドレイン），
Ｐウェル１７，Ｎ＋層２２（ソース）及びゲート電極２
９は、ＮＭＯＳＦＥＴ３０を構成している。ゲート電極
２９は、Ｎ＋層２１に接続されている。また、Ｎ＋層２
２とＰ＋層２３との間には、抵抗２７と同様に形成され
ている抵抗３１が接続されている。

【００２６】他方のＮウェル１３の内部には、２つのＰ
ウェル３２，３３が形成されている。Ｐウェル３２の内
部には、Ｎ＋層３４，Ｐ＋層３５が形成されており、Ｐ
ウェル３３の内部には、Ｐ＋層３６，Ｎ＋層３７及びＰ
＋層３８が形成されている。また、Ｎウェル１３内のＰ
ウェル３３に隣接して、Ｎ＋層３９が形成されている。

【００２７】ここで、Ｐ＋層３５，Ｎウェル１３，Ｐウ
ェル３３及びＮ＋層３７からなるＰＮＰＮ接合は、ＳＣ
Ｒ構造４０をなしており、また、Ｎ＋層３４，Ｐウェル
３２，Ｎウェル１３及びＰ＋層３６は、ＮＰＮＰ接合か
らなるＳＣＲ構造４１をなしている。そして、これらの
ＳＣＲ構造４０及び４１が組合わされた構造が、双方向
サイリスタ構造を有する電源側電流制御素子４２を構成
している。

【００２８】Ｎ＋層３４とＰ＋層３５との間には、アル
ミニュウム配線によって形成された抵抗値１Ω程度の抵
抗４３が接続されている。また、Ｐ＋層３５，３６間の
領域の表面部分には、酸化膜４４を介してポリシリコン
からなるゲート電極４５が形成されている。即ち、Ｐ＋
層３６（ドレイン），Ｎウェル１３，Ｐ＋層３５（ソー
ス）及びゲート電極４５は、ＰＭＯＳＦＥＴ４６を構成
している。

【００２９】また、ゲート電極４５は、Ｐ＋層３６に接
続されており、そのＰ＋層３６とＮ＋層３７との間に
は、抵抗４３と同様に形成されている抵抗４７が接続さ
れている。Ｎ＋層３７，Ｐ＋層３８及びＮ＋層３９は、
共通に接続されている。以上が保護回路（集積回路用保
護回路）４８を構成している。

【００３０】内部素子（半導体集積回路）４９及び５０
の一端は、保護抵抗５１及び５２を介して出力パッド
（外部信号端子）５３に夫々接続されており、他端は、
グランドＶss及び電源Ｖddに夫々接続されている。ここ
で、内部素子４９及び５０は、例えば、図７におけるＦ
ＥＴ２及び３と同様に、導通状態となることによって出
力パッド５３をグランドＶss側及び電源Ｖdd側に夫々接
続するような素子であり、耐圧は、±１５Ｖに設定され
ているものとする。

【００３１】そして、保護回路４８の入力端子（Ｐ＋層
２３及びＮ＋層３４の共通接続点）４８Ｉは、出力パッ
ド５３に接続されていると共に、グランド端子（Ｐ＋層
１５及び１９の共通接続点）４８ＳはグランドＶssに、
電源端子（Ｎ＋層３７，Ｐ＋層３８及びＮ＋層３９の共
通接続点）４８Ｄは電源Ｖddに接続されている。この場
合、入力端子４８ＩはＴ１端子に対応し、グランド端子
４８Ｓ及び電源端子４８ＤはＴ２端子に対応している。

【００３２】次に、第１実施例の作用について図２及び
図３をも参照して説明する。図２は、図１の半導体構造
の内部素子４９及び電源側電流制御素子２６を中心とす
るグランド側の電源側の等価回路図であり、図３は、内
部素子５０及び電源側電流制御素子４２を中心とする電
源側の等価回路図である。

【００３３】尚、図２及び図３においては、半導体基板
１１及びＰウェル１６，１７，１８，３２，３３並びに
Ｎウェル１３部分が有する抵抗分を、夫々Ｒ１及びＲ
２，Ｒ３，Ｒ４，Ｒ５，Ｒ６並びにＲ７で示している。
また、これらの等価回路図では、動作説明を考慮して、
グランド側電流制御素子２６及び電源側電流制御素子４
２は、ＳＣＲ構造２４，２５及び４０，４１に夫々分離
した状態で表している。

【００３４】図２において、ＳＣＲ構造２４は、バイポ
ーラトランジスタ（以下、単にトランジスタと称す）Ｔ
ｒ１及びＴｒ２で構成されており、トランジスタＴｒ１
は、Ｐ＋層２３及びＰウェル１８をエミッタ，Ｎウェル
１２をベース，Ｐウェル１７をコレクタとするＰＮＰ型
であり、トランジスタＴｒ２は、Ｎ＋層２１をエミッ
タ，Ｐウェル１７をベース，Ｎウェル１２をコレクタと
するＰＮＰ型である。

【００３５】また、ＳＣＲ構造２５は、トランジスタＴ
ｒ３及びＴｒ４で構成されており、トランジスタＴｒ３
は、Ｎ＋層２２をエミッタ，Ｐウェル１７をベース，Ｎ
ウェル１２をコレクタとするＮＰＮ型であり、トランジ
スタＴｒ４は、Ｐ＋層１９及びＰウェル１６をエミッ
タ，Ｎウェル１２をベース，Ｐウェル１７をコレクタと
するＰＮＰ型である。

【００３６】そして、ＳＣＲ構造２４側においては、Ｎ
ＭＯＳＦＥＴ３０のソースは、トランジスタＴｒ１のベ
ース及びトランジスタＴｒ２のコレクタに接続されてお
り、ドレインは、トランジスタＴｒ２のエミッタに接続
されている。また、ＳＣＲ構造２５側においては、ＮＭ
ＯＳＦＥＴ３０のソースは、トランジスタＴｒ３のエミ
ッタに接続されており、ドレインは、トランジスタＴｒ
３のベース及びトランジスタＴｒ４のコレクタに接続さ
れている。

【００３７】また、ダイオードＤ１及びＤ４は、半導体
基板１１及びＮウェル１２，ダイオードＤ２及びＤ５
は、Ｐウェル１６及びＮウェル１２，ダイオードＤ３
は、Ｐウェル１８及びＮウェル１２のＰＮ接合で構成さ
れるものである。

【００３８】先ず、図２に示すグランド側の回路部分に
ついて、以下の場合に分けて作用を説明する。（１）ＰＳモードこの場合は、内部素子４９がオン状態，内部素子５０が
オフ状態であり、出力パッド５３が、内部素子４９を介
してグランドＶssに至る電流経路に接続されている状態
で、極性が正のＥＳＤが印加される場合である。

【００３９】この時、ＥＳＤは、抵抗５１に侵入すると
共に、抵抗３１を介してＮ＋層２２に侵入する。また、
ＥＳＤは、抵抗５２に侵入すると共に、Ｎ＋層３４及び
抵抗４３を介してＰ＋層３５にも侵入しようとするが、
内部素子５０がオフ状態であり電源Ｖddに至る電流経路
は遮断されているので抵抗５２から先へは侵入できず、
また、Ｎウェル１３は、グランドＶss側に接続されてい
るＮウェル１２とはトレンチ１４により分離されている
ので、Ｎ＋層３４及びＰ＋層３５から先へも侵入するこ
とはできない。

【００４０】Ｐ＋層２３に侵入したＥＳＤは、Ｐウェル
１８及びＮウェル１２を経由してＮ＋層２２に侵入す
る。ここで、ＮＭＯＳＦＥＴ３０は、内部素子４９の耐
圧＋１５Ｖを超える電圧がソースであるＮ＋層２２に印
加されると、確実に降伏状態となるようにチャネル幅な
どが予め調整されている。そして、ＥＳＤの電圧が＋１
５Ｖを超える場合は、ＮＭＯＳＦＥＴ３０は降伏状態と
なって、Ｎ＋層２２からＮウェル１２を介してＮ＋層２
１へと電流が流れ、その電流は抵抗２７を介してグラン
ドＶssへ流れ込む。

【００４１】この時、抵抗３１及びＲ４（Ｐウェル１
８）に電流が流れるので、Ｐ＋層２３とＮ＋層２２との
間に電位差が生じてトランジスタＴｒ１にベース電流が
流れ、トランジスタＴｒ１はオン状態となる。すると、
トランジスタＴｒ２にもベース電流が流れてオン状態に
なるので、結果としてＳＣＲ構造２４がターンオン状態
となり、ＥＳＤはＳＣＲ構造２４に吸収され、抵抗２７
を介してグランドＶssに流れ込み、内部素子４９は保護
される。

【００４２】以上の場合において、抵抗３１は、出力パ
ッド５３から侵入したＥＳＤをＮＭＯＳＦＥＴ３０側に
流さずに、できるだけＳＣＲ構造２４に吸収させるよう
に作用する。そして、抵抗３１の抵抗値は、ＥＳＤが印
加されて電流が大量に流れる場合にのみ上記作用をなせ
ば良いので１Ω程度に設定すれば良く、抵抗３１は、ア
ルミニュウム配線を利用して作成することができる。従
って、製造工程を増加させることがなく、また、抵抗３
１を入れたことによるＳＣＲ構造２５のオン抵抗の増加
も殆どない。

【００４３】（２）ＮＳモードこの場合は、内部素子４９及び５０が（１）と同様のオ
ンオフ状態で、出力パッド５３に、極性が負のＥＳＤが
印加される場合である。この時、ＥＳＤは、（１）と同
様に各部へ侵入しようとするが、同様に抵抗５２から先
へは侵入できず、トレンチ１４によってＮ＋層３４及び
Ｐ＋層３５から先へも侵入することはできない。また、
Ｐ＋層２３からＰウェル１８に侵入したＥＳＤは、ダイ
オードＤ４に対して逆バイアスとなることによってそれ
以上先へは侵入できない。

【００４４】ここで、ＮＭＯＳＦＥＴ３０のゲート電極
２９及びドレインたるＮ＋層２１は、抵抗２７を介して
グランドＶssに接続されているので、ソースたるＮ＋層
２２にしきい値を超える負電圧が印加されると、ＮＭＯ
ＳＦＥＴ３０はオン状態となる。この場合、ＮＭＯＳＦ
ＥＴ３０は、内部素子４９の耐圧−１５Ｖを負極性で超
える電圧がＮ＋層２２に印加されると確実にオン状態と
なるように設定されている。

【００４５】即ち、ＥＳＤの電圧が−１５Ｖを負極性で
超える場合は、ＮＭＯＳＦＥＴ３０はオン状態となり、
グランドＶssから抵抗２７を経由し、Ｎ＋層２１からＰ
ウェル１７を介してＮ＋層２２へ、更に抵抗３１を介し
て出力パッド５３へと負極性の電流が流れる。

【００４６】この時、抵抗２７に電流が流れるので、Ｐ
＋層１９とＰ＋層２０（Ｐウェル１７）との間に電位差
が生じる。ここで、トランジスタＴｒ４の降伏電圧は−
１２Ｖ程度に設定されており、トランジスタＴｒ４が降
伏状態となることによってエミッタであるＰウェル１６
からコレクタであるＰウェル１７に降伏電流が流れる。
すると、トランジスタＴｒ３にもベース電流が流れてオ
ン状態になるので、結果としてＳＣＲ構造２５がターン
オン状態となり、ＥＳＤはＳＣＲ構造２５に吸収され、
内部素子４９は保護される。

【００４７】この場合、抵抗２７は、抵抗３１と同様
に、ＥＳＤによる電流をＮＭＯＳＦＥＴ３側に流すこと
なく、ＳＣＲ構造２５に吸収させる作用をなすものであ
るため、ＳＣＲ構造２４のオン抵抗の増加も殆どない。

【００４８】次に、図３に示す電源側の回路部分につい
て説明する。図３において、ＳＣＲ構造４０は、トラン
ジスタＴｒ５及びＴｒ６で構成されており、トランジス
タＴｒ５は、Ｐ＋層３５及びＰウェル３２をエミッタ，
Ｎウェル１３をベース，Ｐ＋層３６（Ｐウェル３３）を
コレクタとするＰＮＰ型であり、トランジスタＴｒ６
は、Ｎ＋層３７をエミッタ，Ｐウェル３３をベース，Ｎ
ウェル１３をコレクタとするＮＰＮ型である。

【００４９】また、ＳＣＲ構造４１は、トランジスタＴ
ｒ７及びＴｒ８で構成されており、トランジスタＴｒ７
は、Ｎ＋層３４をエミッタ，Ｐウェル３２をベース，Ｎ
ウェル１３をコレクタとするＮＰＮ型であり、トランジ
スタＴｒ８は、Ｐ＋層３６及びＰウェル３３をエミッ
タ，Ｎウェル１３をベース，Ｐウェル３２をコレクタと
するＰＮＰ型である。

【００５０】そして、ＳＣＲ構造４０側においては、Ｐ
ＭＯＳＦＥＴ４６のソースは、トランジスタＴｒ５のエ
ミッタに接続されており、ドレインは、トランジスタＴ
ｒ５のコレクタ及びトランジスタＴｒ６のベースに接続
されている。また、ＳＣＲ構造４１側においては、ＰＭ
ＯＳＦＥＴ４６のソースは、トランジスタＴｒ７のベー
ス及びトランジスタＴｒ８のコレクタに接続されてお
り、ドレインは、トランジスタＴｒ８のエミッタに接続
されている。

【００５１】また、ダイオードＤ６は、Ｐウェル３２及
びＮ＋層３４，ダイオードＤ７は、半導体基板１１及び
Ｎウェル１３，ダイオードＤ８は、Ｐウェル３３及びＮ
＋層３７のＰＮ接合で構成されるものである。

【００５２】次に、図３に示す回路部分について、以下
の場合に分けて作用を説明する。（３）ＰＤモードこの場合は、内部素子４９がオフ状態，内部素子５０が
オン状態であり、出力パッド５３が内部素子５０を介し
て電源Ｖddに至る電流経路に接続されている状態で、出
力パッド５３に極性が正のＥＳＤが印加される場合であ
る。

【００５３】この時、ＥＳＤは、抵抗５１，５２を介し
て内部素子４９，５０へ侵入しようとし、また、Ｐ＋層
２３，Ｎ＋層３４及び抵抗４３を介してＰ＋層３５にも
侵入しようとする。更に、ＥＳＤは、抵抗３１を介して
Ｐ＋層２２にも侵入しようとするが、内部素子４９がオ
フ状態でありグランド電源Ｖssに至る電流経路は遮断さ
れているので抵抗５１から先へは侵入できず、また、Ｎ
ウェル１２は、電源Ｖdd側に接続されているＮウェル１
３とはトレンチ１４により分離されているので、Ｎ＋層
２２及びＰ＋層２３から先へも侵入することはできな
い。また、Ｎ＋層３４に侵入したＥＳＤも、逆バイアス
となるためＮウェル１３に侵入することはできない。

【００５４】ここで、ＰＭＯＳＦＥＴ４６は、ゲート電
極４５が抵抗４７を介して電源Ｖdd（例えば５Ｖ）に接
続されているので、ソースであるＰ＋層３５に印加され
る電圧が（５Ｖ＋しきい値電圧）になるとオン状態とな
るものであり、この場合、内部素子５０の耐圧＋１５Ｖ
を超える電圧がＰ＋層３５に印加されると確実にオン状
態となるように設定されている。即ち、ＥＳＤの電圧が
＋１５Ｖを超える場合は、ＰＭＯＳＦＥＴ４６はオン状
態となって、Ｐ＋層３５からＮウェル１３を介してＰ＋
層３６へと電流が流れて、抵抗４７若しくはＲ６を介し
て電源Ｖddへ流れ込む。

【００５５】この時、抵抗４７若しくはＲ６（Ｐウェル
３３）に電流が流れるので、Ｐウェル３３とＮ＋層３７
との間に電位差が生じてトランジスタＴｒ６にベース電
流が流れ、トランジスタＴｒ６はオン状態となる。する
と、トランジスタＴｒ５にもベース電流が流れてオン状
態になるので、結果としてＳＣＲ構造４０がターンオン
状態となり、ＥＳＤはＳＣＲ構造４０に吸収されて電源
Ｖddに流れ込み、内部素子５０は保護される。

【００５６】以上の場合において、抵抗４３は、出力パ
ッド５３から侵入したＥＳＤをＰＭＯＳＦＥＴ４６側に
流さずに、できるだけＳＣＲ構造４１に吸収させるよう
に作用する。

【００５７】（４）ＮＤモードこの場合は、内部素子４９及び５０が（１）と同様のオ
ンオフ状態で、出力パッド５３に、極性が負のＥＳＤが
印加される場合である。この時、ＥＳＤは、（１）と同
様に各部へ侵入しようとするが、同様に抵抗５１から先
へは侵入できず、トレンチ１４によってＮ＋層２２及び
Ｐ＋層２３から先へも侵入することはできない。

【００５８】ここで、ＰＭＯＳＦＥＴ４６のソースたる
Ｐ＋層３５に対して降伏電圧を超える負電圧が印加され
ると、ＰＭＯＳＦＥＴ４６は降伏状態となる。この場
合、ＰＭＯＳＦＥＴ４６は、内部素子４９の耐圧−１５
Ｖに電源電圧５Ｖを加えた電圧（−１０Ｖ）を負極性で
超える電圧がＰ＋層３５に印加されると確実に降伏状態
となるように設定されている。

【００５９】即ち、ＥＳＤの電圧が−１０Ｖを負極性で
超える場合は、ＰＭＯＳＦＥＴ４６は降伏状態となり、
電源Ｖddから抵抗４７を経由し、Ｐ＋層３６からＮウェ
ル１３を介してＰ＋層３５へ、更に抵抗４３を介して出
力パッド５３へと負極性の電流が流れる。

【００６０】この時、抵抗４３若しくはＲ５（Ｐウェル
３２）に電流が流れるので、Ｐウェル３２とＮ＋層３４
との間に電位差が生じてトランジスタＴｒ７にベース電
流が流れ、トランジスタＴｒ７はオン状態となる。する
と、トランジスタＴｒ８にもベース電流が流れてオン状
態になるので、結果としてＳＣＲ構造４１がターンオン
状態となり、ＥＳＤはＳＣＲ構造４１に吸収されて内部
素子５０は保護される。この場合、抵抗４３は、抵抗４
７と同様に、ＥＳＤによる電流をＰＭＯＳＦＥＴ４６側
に流すことなく、ＳＣＲ構造４１に吸収させる作用をな
すものである。

【００６１】以上のように本実施例によれば、Ｐ型半導
体基板１１内に双方向サイリスタ構造を有する電源側及
びグランド側電流制御素子２６及び４２を形成したの
で、内部素子４９及び５０の耐圧を超える電位のＥＳＤ
が出力パッド５３に印加された時に、内部素子４９及び
５０の動作状態により出力パッド５３がグランドＶss側
に接続されている場合は、ＥＳＤの電圧極性に応じてグ
ランド側電流制御素子２６のＳＣＲ構造２４及び２５が
端子Ｔ１−Ｔ２方向，端子Ｔ２−Ｔ１方向に夫々ターン
オンすることで内部素子４９は保護される。

【００６２】また、出力パッド５３が電源Ｖdd側に接続
されている場合は、前記電圧極性が正，負の何れであっ
ても、電源側電流制御素子４２のＳＣＲ構造４０及び４
１が端子Ｔ１−Ｔ２方向，端子Ｔ２−Ｔ１方向に夫々タ
ーンオンすることによって内部素子５０は保護される。

【００６３】即ち、これらの電流制御素子２６及び４２
を、夫々ＳＣＲ構造２４，２５及び４０，４１（ＰＮＰ
Ｎ構造とＮＰＮＰ構造）を組み合わせたシリコン対象ス
イッチ構造とすることにより、従来のようにＥＳＤの極
性に応じてＳＣＲ構造を個別に形成するものとは異な
り、保護回路４８に要する面積を大幅に削減することが
でき、保護回路４８を含む集積回路全体を容易に構成す
ることができる。つまり、以上の実施例では、内部素子
４９，５０の２つの素子について保護回路４８を設けた
が、実際のＬＳＩにおける外部信号端子は、数十ピン〜
数百ピン程度設けられるのが通常であり、それらの夫々
について保護回路４８を設ける必要があるため、保護回
路に要する面積の縮小効果は絶大である。

【００６４】また、本実施例によれば、電源側電流制御
素子４２とグランド側電流制御素子２６とをトレンチ１
４で分離したことにより、内部素子４９，５０の動作状
態に応じて、出力パッド５３が電源Ｖdd側，グランドＶ
ss側に接続されていない方の素子側に対して、ＥＳＤが
侵入するのを防止することができ、保護効果をより高め
ることができる。

【００６５】更に、本実施例によれば、ＮＭＯＳＦＥＴ
３０は、ＥＳＤの極性が正である場合に降伏状態となっ
てグランド側電流制御素子２６をＴ１−Ｔ２方向にター
ンオンすると共に、ＥＳＤの極性が負である場合にオン
状態となってグランド側電流制御素子２６をＴ２−Ｔ１
方向にターンオンするように作用し、ＰＭＯＳＦＥＴ４
６は、ＥＳＤの極性が正である場合にオン状態となっ
て、電源側電流制御素子４２をＴ１−Ｔ２方向にターン
オンさせると共に、ＥＳＤの極性が負である場合に降伏
状態となって、電源側電流制御素子４２をＴ２−Ｔ１方
向にターンオンするように作用するので、電源側及びグ
ランド側電流制御素子２６及び４２をより低い電圧でタ
ーンオンさせることができ、内部素子４９及び５０を保
護する電圧の所定範囲をより低く設定することができ
る。

【００６６】（第２実施例）図４乃至図６は本発明の第
２実施例を示すものである。第２実施例では、第１実施
例のＰ型の半導体基板１１に代えて、Ｎ型の半導体基板
１１１に保護回路１４８を形成したものである。保護回
路１４８の構造は、保護回路４８における全ての半導体
のＰ型，Ｎ型を反転させて、電源ＶddとグランドＶssと
の接続関係を入れ替えたものである。Ｐ型，Ｎ型を反転
させた状態で対応する部分には、第１実施例と同一の符
号を１００番台で示している。

【００６７】作用に関しても、上記の入れ替えがあるだ
けで基本的には第１実施例と同様であり、以下要部のみ
説明する。（１）ＰＳモードこの場合、内部素子４９がオン状態，内部素子５０がオ
フ状態であり、出力パッド５３が内部素子４９を介して
グランドＶssに至る電流経路に接続されている。そし
て、正極性のＥＳＤは、Ｐ＋層１３４及び抵抗１４３を
介してＮ＋層１３５に印加される。ＥＳＤの電圧が内部
素子４９の耐圧である＋１５Ｖを超える場合は、ＮＭＯ
ＳＦＥＴ１４６は降伏状態となって、Ｎ＋層１３５から
Ｐウェル１１３を介してＮ＋層１３６へと電流が流れ、
その電流は、抵抗１４７若しくはＲ１０６（Ｎウェル１
３３）を介してグランドＶssへ流れ込む。

【００６８】この時、図５に示すように、抵抗１４３若
しくはＲ１０５（Ｎウェル１３２）に電流が流れるの
で、Ｐ＋層１３４とＮウェル１３２との間に電位差が生
じてトランジスタＴｒ１０７にベース電流が流れ、トラ
ンジスタＴｒ１０７はオン状態となる。すると、トラン
ジスタＴｒ１０８にもベース電流が流れてオン状態にな
るので、結果としてＳＣＲ構造１４１がターンオン状態
となり、ＥＳＤはＳＣＲ構造１４１に吸収されてグラン
ドＶssに流れ込むので、内部素子４９は保護される。

【００６９】（２）ＮＳモードこの場合、負極性のＥＳＤは、Ｐ＋層１３４及び抵抗１
４３を介してＮ＋層１３５に印加され、ＥＳＤの電圧が
内部素子４９の耐圧である−１５Ｖを負極性で超える場
合は、ＮＭＯＳＦＥＴ１４６はオン状態となって、グラ
ンド電源Ｖssから抵抗１４７若しくはＲ１０６を介して
負極性の電流が流れ、更に、Ｎ＋層１３６，Ｐウェル１
１３及びＮ＋層１３５を経由して出力パッド５３へと至
る。

【００７０】この時、抵抗１４７若しくはＲ１０６（Ｎ
ウェル１３３）に電流が流れるので、Ｐ＋層１３７とＮ
ウェル１３３との間に電位差が生じてトランジスタＴｒ
１０６にベース電流が流れ、トランジスタＴｒ１０６は
オン状態となる。すると、トランジスタＴｒ１０５にも
ベース電流が流れてオン状態になるので、結果としてＳ
ＣＲ構造１４０がターンオン状態となり、ＥＳＤはＳＣ
Ｒ構造１４０に吸収されて、内部素子４９は保護され
る。

【００７１】（３）ＰＤモードこの場合は、内部素子４９がオフ状態，内部素子５０が
オン状態であり、出力パッド５３が内部素子５０を介し
て電源Ｖddに至る電流経路に接続されている状態で、出
力パッド５３に極性が正のＥＳＤが印加される場合であ
る。

【００７２】この時、図６に示すように、ＥＳＤは、Ｎ
＋層１２３及び抵抗１３１を介してＰ＋層１２２に印加
される。そして、ＥＳＤの電圧が＋１５Ｖを超える場合
は、ＰＭＯＳＦＥＴ１３０はオン状態となって、Ｐ＋層
１２２からＮウェル１１７を介してＰ＋層１２１へと電
流が流れ、抵抗１２７を介して電源Ｖddへ流れ込む。

【００７３】この時、抵抗１２７に電流が流れるので、
Ｎ＋層１２０，１１９間に電位差が生じ，＋１５Ｖを超
えるとトランジスタＴｒ１０４は降伏状態となり、降伏
電流が流れる。すると、トランジスタＴｒ１０３にベー
ス電流が流れてオン状態になるので、結果としてＳＣＲ
構造１２５がターンオン状態となり、ＥＳＤはＳＣＲ構
造１２５に吸収されて電源Ｖddに流れ込み、内部素子５
０は保護される。

【００７４】（４）ＮＤモードＥＳＤの電圧が−１０Ｖを負極性で超える場合は、ＰＭ
ＯＳＦＥＴ１３０は降伏状態となり、電源Ｖddから抵抗
１２７を経由し、Ｐ＋層１２１からＮウェル１１７を介
してＰ＋層１２２へ、更に抵抗１３１を介して出力パッ
ド５３へと負極性の電流が流れる。

【００７５】この時、抵抗１３１若しくはＲ１０４（Ｎ
ウェル１１８）に電流が流れるので、Ｐ＋層１２２と１
１８との間に電位差が生じてトランジスタＴｒ１０１に
ベース電流が流れ、トランジスタＴｒ１０１はオン状態
となる。すると、トランジスタＴｒ１０２にもベース電
流が流れてオン状態になるので、結果としてＳＣＲ構造
１２４がターンオン状態となり、ＥＳＤはＳＣＲ構造１
２４に吸収されて内部素子５０は保護される。

【００７６】以上のように第２実施例によれば、Ｎ型半
導体基板１１１内に双方向サイリスタと同様の機能をな
す電源側及びグランド側電流制御素子１２６及び１４２
を形成したので、所定電圧を超えるＥＳＤが出力パッド
５３に印加された時に、内部素子４９及び５０の動作状
態により出力パッド５３がグランドＶss側に接続されて
いる場合は、前記電圧の極性に応じてグランド側電流制
御素子１４２のＳＣＲ構造１４１及び１４０が端子Ｔ１
−Ｔ２方向，端子Ｔ２−Ｔ１方向に夫々ターンオンする
ことで内部素子４９は保護される。

【００７７】また、出力パッド５３が電源Ｖdd側に接続
されている場合は、前記電圧の極性が正，負の何れであ
っても、電源側電流制御素子１２６のＳＣＲ構造１２５
及び１２４が端子Ｔ１−Ｔ２方向，端子Ｔ２−Ｔ１方向
に夫々ターンオンすることによって内部素子５０は保護
されるので、Ｎ型半導体基板１１１に形成される集積回
路についても、第１実施例と同様の効果が得られる。

【００７８】本発明は上記し且つ図面に記載した実施例
にのみ限定されるものではなく、次のような変形または
拡張が可能である。半導体集積回路の耐圧によっては、
ＰＭＯＳＦＥＴ，ＮＭＯＳＦＥＴを設けない構成とし
て、端子Ｔ１，Ｔ２に印加されるＥＳＤの電位によりＳ
ＣＲ構造がブレークオーバすることによって半導体集積
回路を保護する構成としても良い。保護回路を設ける外
部信号端子は、出力パッド５３に限ることなく、入力パ
ッド或いは入出力パッドであっても良い。

【図面の簡単な説明】

【図１】本発明の第１実施例における集積回路用保護装
置の断面を模式的に示す図

【図２】グランド側の等価回路図

【図３】電源側の等価回路図

【図４】本発明の第２実施例を示す図１相当図

【図５】図２相当図

【図６】図３相当図

【図７】従来技術の問題点を説明するための、半導体集
積回路と保護回路との一接続例を示す回路図

【符号の説明】

１１はＰ型半導体基板、１４はトレンチ、２６はグラン
ド側電流制御素子、３０はＮＭＯＳＦＥＴ、４２は電源
側電流制御素子、４６はＰＭＯＳＦＥＴ、４８は保護回
路（集積回路用保護回路）、４８Ｉは入力端子（Ｔ１端
子）、４８Ｓはグランド側端子（Ｔ２端子）、４８Ｄは
電源側端子（Ｔ２端子）、４９及び５０は内部素子（半
導体集積回路）、５３は出力パッド（外部信号端子）、
１１１はＮ型半導体基板、１１４はトレンチ、１２６は
グランド側電流制御素子、１３０はＰＭＯＳＦＥＴ、１
４２はグランド側電流制御素子、１４６はＮＭＯＳＦＥ
Ｔ、１４８は保護回路（集積回路用保護回路）、１４８
Ｉは入力端子（Ｔ１端子）、１４８Ｓはグランド側端子
（Ｔ２端子）、１４８Ｄは電源側端子（Ｔ２端子）を示
す。

Claims

【特許請求の範囲】

【請求項１】Ｐ型半導体基板に形成された半導体集積
回路の外部信号端子に接続され、前記外部信号端子に所
定範囲を外れた電圧が印加された場合に前記半導体集積
回路が破壊されるのを防止する集積回路用保護装置にお
いて、Ｔ１端子が前記外部信号端子側に接続されると共にＴ２
端子が電源側に接続された双方向サイリスタ構造を有す
る電源側電流制御素子と、Ｔ１端子が前記外部信号端子側に接続されると共にＴ２
端子がグランド側に接続された双方向サイリスタ構造を
有するグランド側電流制御素子とを備えたことを特徴と
する集積回路用保護装置。
【請求項２】前記電源側電流制御素子と前記グランド
側電流制御素子とは、トレンチ分離されていることを特
徴とする請求項１記載の集積回路用保護装置。
【請求項３】前記電源側電流制御素子に組み込まれ、
前記外部信号端子に印加される所定範囲を外れた電圧の
極性が正である場合にオン状態となって、前記電源側電
流制御素子をＴ１−Ｔ２方向にターンオンすると共に、
前記外部信号端子に印加される所定範囲を外れた電圧の
極性が負である場合に降伏状態となることにより、前記
電源側電流制御素子をＴ２−Ｔ１方向にターンオンする
ＰＭＯＳＦＥＴと、前記グランド側電流制御素子に組み込まれ、前記外部信
号端子に印加される所定範囲を外れた電圧の極性が正で
ある場合に降伏状態となることにより前記グランド側電
流制御素子をＴ１−Ｔ２方向にターンオンすると共に、
前記外部信号端子に印加される所定範囲を外れた電圧の
極性が負である場合にオン状態となって前記グランド側
電流制御素子をＴ２−Ｔ１方向にターンオンするＮＭＯ
ＳＦＥＴとを備えたことを特徴とする請求項１または２
記載の集積回路用保護装置。
【請求項４】Ｎ型半導体基板内に形成された半導体集
積回路の外部信号端子に接続され、前記外部信号端子に
所定範囲を外れた電圧が印加された場合に前記半導体集
積回路が破壊されるのを防止する集積回路用保護装置に
おいて、Ｔ１端子が前記外部信号端子側に接続されると共にＴ２
端子が電源側に接続された双方向サイリスタ構造を有す
る電源側電流制御素子と、Ｔ１端子が前記外部信号端子側に接続されると共にＴ２
端子がグランド側に接続された双方向サイリスタ構造を
有するグランド側電流制御素子とを備えたことを特徴と
する集積回路用保護装置。
【請求項５】前記電源側電流制御素子と前記グランド
側電流制御素子とは、トレンチ分離されていることを特
徴とする請求項４記載の集積回路用保護装置。
【請求項６】前記電源側電流制御素子に組み込まれ、
前記外部信号端子に印加される所定範囲を外れた電圧の
極性が正である場合にオン状態となって、前記電源側電
流制御素子をＴ１−Ｔ２方向にターンオンすると共に、
前記外部信号端子に印加される所定範囲を外れた電圧の
極性が負である場合に降伏状態となることにより、前記
電源側電流制御素子をＴ２−Ｔ１方向にターンオンする
ＰＭＯＳＦＥＴと、前記グランド側電流制御素子に組み込まれ、前記外部信
号端子に印加される所定範囲を外れた電圧の極性が正で
ある場合に降伏状態となることにより前記グランド側電
流制御素子をＴ１−Ｔ２方向にターンオンすると共に、
前記外部信号端子に印加される所定範囲を外れた電圧の
極性が負である場合にオン状態となって前記グランド側
電流制御素子をＴ２−Ｔ１方向にターンオンするＮＭＯ
ＳＦＥＴとを備えたことを特徴とする請求項４または５
記載の集積回路用保護装置。