JP2815561B2 - 低電圧トリガーシリコン制御整流器を使用したｃｍｏｓ静電放電保護回路 - Google Patents
低電圧トリガーシリコン制御整流器を使用したｃｍｏｓ静電放電保護回路Info
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
Description
【０００１】
【発明の属する技術分野】本発明はＣＭＯＳ（相補式酸
化金属半導体）チップ上の静電放電防護回路に関するも
のである。本発明の静電放電防護回路には四個の低圧ト
リガーシリコン制御整流器が含まれており、四個の静電
放電の電流経路を提供することにより、直接的に集積回
路中の内部回路を保護し、各種モードの静電放電から防
護する。
化金属半導体）チップ上の静電放電防護回路に関するも
のである。本発明の静電放電防護回路には四個の低圧ト
リガーシリコン制御整流器が含まれており、四個の静電
放電の電流経路を提供することにより、直接的に集積回
路中の内部回路を保護し、各種モードの静電放電から防
護する。
【０００２】
【従来の技術】ＣＭＯＳ集積回路中で、製造工程の進化
に伴い、エレメントの寸法はすでにサブミクロン段階に
達している。サブミクロン段階の技術では、所謂ホット
キャリア問題を克服するため、ＬＤＤ（Light-Doped Dr
ain)製造工程と構造が発展してきた。またＭＯＳデバイ
スのＲｓ, Ｒｄなどの直列抵抗を低下させるため、シリ
サイド製造工程が発展してきた。現在の0.8 ミクロン以
下の最先端の製造工程では、その大部分で上記の２種類
の重要技術を使用し、集積回路の演算速度及び信頼性の
向上を図っている。
に伴い、エレメントの寸法はすでにサブミクロン段階に
達している。サブミクロン段階の技術では、所謂ホット
キャリア問題を克服するため、ＬＤＤ（Light-Doped Dr
ain)製造工程と構造が発展してきた。またＭＯＳデバイ
スのＲｓ, Ｒｄなどの直列抵抗を低下させるため、シリ
サイド製造工程が発展してきた。現在の0.8 ミクロン以
下の最先端の製造工程では、その大部分で上記の２種類
の重要技術を使用し、集積回路の演算速度及び信頼性の
向上を図っている。
【０００３】しかしサブミクロンデバイスでは上記の先
端技術及び更に小さくなったデバイス寸法が原因し、サ
ブミクロンＣＭＯＳ IC の静電放電(ESD) に対する防護
能力は非常に低下している（参考文献：C.Duvvury and
A.Amerasekera,“ESD:A pervasive reliability concer
n for IC technologies ”,Proc.of IEEE Vol.81,No.5,
pp.690-702,May 1993)。外部環境中で発生する静電気は
それほど減少していないため、サブミクロンＣＭＯＳ
ＩＣがＥＳＤが原因となって損傷を受けるという事態は
より深刻となり、多くの製造工程がその発展過程で、こ
の重大な問題にぶつかっている。
端技術及び更に小さくなったデバイス寸法が原因し、サ
ブミクロンＣＭＯＳ IC の静電放電(ESD) に対する防護
能力は非常に低下している（参考文献：C.Duvvury and
A.Amerasekera,“ESD:A pervasive reliability concer
n for IC technologies ”,Proc.of IEEE Vol.81,No.5,
pp.690-702,May 1993)。外部環境中で発生する静電気は
それほど減少していないため、サブミクロンＣＭＯＳ
ＩＣがＥＳＤが原因となって損傷を受けるという事態は
より深刻となり、多くの製造工程がその発展過程で、こ
の重大な問題にぶつかっている。
【０００４】静電放電の防護回路は、一般には入力ない
し出力パッドの近傍にくるよう設計され、内部回路が静
電放電により破壊されないよう保護している。ＣＭＯＳ
製造工程中では静電放電デバイスとして、ダイオード、
MOS デバイス、フィールド酸化膜、バイポーラトランジ
スタ及びシリコン制御整流器（ＳＣＲ）などを使用して
いる。この内ＳＣＲデバイスの抗静電放電防護能力が最
高である（この点はでに報告されている。占有する単位
面積当たりで最高のＥＳＤ耐圧能力を有す）。しかし純
粋ＳＣＲ（ｐ−ｎ−ｐ−ｎ構造) はサブミクロン製造工
程に於いて、その導通開始電圧は30〜50V に達するた
め、これを単独で使用し150 〜180 オングストロームし
かない薄いゲート酸化膜（入力装置のゲート電極上）を
保護する方法はない。最近、ＬＶＴＳＣＲ（低電圧トリ
ガーＳＣＲ）構造でＳＣＲデバイスの導通電圧を低下さ
せようという提案がある。 （参考文献：A.Chatterjee and T.Polgreen,“A low-vo
ltage triggering SCR for on-chip ESD protection at
output and inputpads ”,IEEE Electron Device Lett
ers,Vol.12,No.1,pp.21-22,Jan.1991;及びA.Chatterjee
and T.Polgreen,“A low-voltage triggering SCR for
on-chip ESD protection at output andinputpads ”,
IEEE 1990 Symposium on VLSI Technology,pp.75-76) しかしＳＣＲの導通（ターンオン）開始電圧の低下以外
に、ＣＭＯＳ集積回路は予想外の静電損傷にも直面する
こととなった。（参考文献:C.Duvvury,R.N.Rountree,an
d O.Adams,“Internal chip ESD phenkmena beyond the
protection circuit,”IEEE Trans.Electron Devices,
Vol.3.5,No12,pp2133-2139,Dec.1988;H.Terletzki,W.Ni
kutta,and W.Reczek, “Influence of the series resi
stance of on-chip power supply buses on internal d
evice failure after ESD stress, ”IEEE Trans.Elect
ron Devices,Vol.40,No11,pp.2081-2083,Nov.1993;及び
C.Johnson,T.J.Maloney,and S.Qawami, “Two unusual
HBM ESD failure mechanisms on a mature CMOS proce
ss, ”1993 EOS/ESD Symposium proceeding,EOS-15,PP.
225-231)、これらのＥＳＤ損傷は静電放電保護回路を持
つ集積回路の内部回路中で発生し、静電放電保護回路自
体で発生するのではない。任意のＩＣピンに対する静電
放電はプラスまたはマイナスの電圧極性を持っており、
放電に対応するピンはおそらくVDD またはVSS ピンであ
るため、静電放電は四種類の放電モードを持つことにな
る： (1) ＰＳモード：VDD バスは浮き状態の時に、プラス電
圧に対応するＥＳＤがある入力ピンで発生し、VSS バス
に対して放電する。 (2) ＮＳモード：VDD バスは浮き状態の時に、マイナス
電圧に対応するＥＳＤがある入力ピンで発生し、VSS バ
スに対して放電する。 (3) ＰＤモード：VSS バスは浮き状態の時に、プラス電
圧に対応するＥＳＤがある入力ピンで発生し、VDD バス
に対して放電する。 (4) ＮＤモード：VSS バスは浮き状態の時に、マイナス
電圧に対応するＥＳＤがある入力ピンで発生し、VDD バ
スに対して放電する。
し出力パッドの近傍にくるよう設計され、内部回路が静
電放電により破壊されないよう保護している。ＣＭＯＳ
製造工程中では静電放電デバイスとして、ダイオード、
MOS デバイス、フィールド酸化膜、バイポーラトランジ
スタ及びシリコン制御整流器（ＳＣＲ）などを使用して
いる。この内ＳＣＲデバイスの抗静電放電防護能力が最
高である（この点はでに報告されている。占有する単位
面積当たりで最高のＥＳＤ耐圧能力を有す）。しかし純
粋ＳＣＲ（ｐ−ｎ−ｐ−ｎ構造) はサブミクロン製造工
程に於いて、その導通開始電圧は30〜50V に達するた
め、これを単独で使用し150 〜180 オングストロームし
かない薄いゲート酸化膜（入力装置のゲート電極上）を
保護する方法はない。最近、ＬＶＴＳＣＲ（低電圧トリ
ガーＳＣＲ）構造でＳＣＲデバイスの導通電圧を低下さ
せようという提案がある。 （参考文献：A.Chatterjee and T.Polgreen,“A low-vo
ltage triggering SCR for on-chip ESD protection at
output and inputpads ”,IEEE Electron Device Lett
ers,Vol.12,No.1,pp.21-22,Jan.1991;及びA.Chatterjee
and T.Polgreen,“A low-voltage triggering SCR for
on-chip ESD protection at output andinputpads ”,
IEEE 1990 Symposium on VLSI Technology,pp.75-76) しかしＳＣＲの導通（ターンオン）開始電圧の低下以外
に、ＣＭＯＳ集積回路は予想外の静電損傷にも直面する
こととなった。（参考文献:C.Duvvury,R.N.Rountree,an
d O.Adams,“Internal chip ESD phenkmena beyond the
protection circuit,”IEEE Trans.Electron Devices,
Vol.3.5,No12,pp2133-2139,Dec.1988;H.Terletzki,W.Ni
kutta,and W.Reczek, “Influence of the series resi
stance of on-chip power supply buses on internal d
evice failure after ESD stress, ”IEEE Trans.Elect
ron Devices,Vol.40,No11,pp.2081-2083,Nov.1993;及び
C.Johnson,T.J.Maloney,and S.Qawami, “Two unusual
HBM ESD failure mechanisms on a mature CMOS proce
ss, ”1993 EOS/ESD Symposium proceeding,EOS-15,PP.
225-231)、これらのＥＳＤ損傷は静電放電保護回路を持
つ集積回路の内部回路中で発生し、静電放電保護回路自
体で発生するのではない。任意のＩＣピンに対する静電
放電はプラスまたはマイナスの電圧極性を持っており、
放電に対応するピンはおそらくVDD またはVSS ピンであ
るため、静電放電は四種類の放電モードを持つことにな
る： (1) ＰＳモード：VDD バスは浮き状態の時に、プラス電
圧に対応するＥＳＤがある入力ピンで発生し、VSS バス
に対して放電する。 (2) ＮＳモード：VDD バスは浮き状態の時に、マイナス
電圧に対応するＥＳＤがある入力ピンで発生し、VSS バ
スに対して放電する。 (3) ＰＤモード：VSS バスは浮き状態の時に、プラス電
圧に対応するＥＳＤがある入力ピンで発生し、VDD バス
に対して放電する。 (4) ＮＤモード：VSS バスは浮き状態の時に、マイナス
電圧に対応するＥＳＤがある入力ピンで発生し、VDD バ
スに対して放電する。
【０００５】従って全方位のＥＳＤ破壊を防護する保護
回路が上記の四種類の放電モードを効果的に防護でき
て、初めて集積回路は静電放電防護回路の保護の下で予
想外の損傷を免れるのである。
回路が上記の四種類の放電モードを効果的に防護でき
て、初めて集積回路は静電放電防護回路の保護の下で予
想外の損傷を免れるのである。
【０００６】
【発明が解決しようとする課題】本発明の目的は、静電
放電による破壊から免れるよう新しい構造を提案し、全
方位的にサブミクロン集積回路を保護することである。
本発明では、低電圧トリガーのＳＣＲデバイスを静電放
電防護デバイスとして利用している。本構造中では、合
計四個の低電圧トリガーＳＣＲが一対一で上記四種類の
静電放電モードに対する防護措置を提供しており、効果
的にサブミクロン集積回路の静電気防護能力を向上させ
ている。またその占有面積（そのＥＳＤ耐圧能力と対応
する）は旧来の静電放電防護回路と比べ小さくなってい
る。従って本発明の静電放電防護回路は高密度で、ピン
数の多い超大型や極めて大きいＣＭＯＳ集積回路に非常
に適している。
放電による破壊から免れるよう新しい構造を提案し、全
方位的にサブミクロン集積回路を保護することである。
本発明では、低電圧トリガーのＳＣＲデバイスを静電放
電防護デバイスとして利用している。本構造中では、合
計四個の低電圧トリガーＳＣＲが一対一で上記四種類の
静電放電モードに対する防護措置を提供しており、効果
的にサブミクロン集積回路の静電気防護能力を向上させ
ている。またその占有面積（そのＥＳＤ耐圧能力と対応
する）は旧来の静電放電防護回路と比べ小さくなってい
る。従って本発明の静電放電防護回路は高密度で、ピン
数の多い超大型や極めて大きいＣＭＯＳ集積回路に非常
に適している。
【０００７】
【課題を解決するための手段】本発明の静電放電防護回
路は、旧来の静電放電防護回路中の直接的でない静電放
電経路が引起こす内部回路の損傷問題を効果的に克服し
ている。本発明では最高の静電放電防護能力を具えたＳ
ＣＲデバイスを静電放電デバイスとして採用して集積回
路を保護し、サブミクロンＣＭＯＳ技術の全方位的静電
放電防護措置を提供している。またその占有面積もより
小さくなっている。
路は、旧来の静電放電防護回路中の直接的でない静電放
電経路が引起こす内部回路の損傷問題を効果的に克服し
ている。本発明では最高の静電放電防護能力を具えたＳ
ＣＲデバイスを静電放電デバイスとして採用して集積回
路を保護し、サブミクロンＣＭＯＳ技術の全方位的静電
放電防護措置を提供している。またその占有面積もより
小さくなっている。
【０００８】本発明の静電放電防護回路には２個のＰＭ
ＯＳトリガーラテラルＳＣＲデバイス( ＰＴＬＳＣＲ)
及び２個のＮＭＯＳトリガーラテラルＳＣＲデバイス(
ＮＴＬＳＣＲ) が含まれている。これらのＰＴＬＳＣＲ
及びＮＴＬＳＣＲデバイスは適宜接続され、四種類の静
電放電モードによる入力装置や内部回路の破壊を一対一
で防護している。また集積回路中の異常な静電放電によ
る損傷も防止している。
ＯＳトリガーラテラルＳＣＲデバイス( ＰＴＬＳＣＲ)
及び２個のＮＭＯＳトリガーラテラルＳＣＲデバイス(
ＮＴＬＳＣＲ) が含まれている。これらのＰＴＬＳＣＲ
及びＮＴＬＳＣＲデバイスは適宜接続され、四種類の静
電放電モードによる入力装置や内部回路の破壊を一対一
で防護している。また集積回路中の異常な静電放電によ
る損傷も防止している。
【０００９】この２個のＰＴＬＳＣＲデバイス（ＰＴＬ
ＳＣＲ1 及びＰＴＬＳＣＲ2 と称する）はVDD （第一の
電源) と出力パッド間に接続され、ＰＤモード及びＮＤ
モードの静電放電を防止している。２個のＮＴＬＳＣＲ
デバイス（ＮＴＬＳＣＲ1 及びＮＴＬＳＣＲ2 という）
は出力パッドとVSS （第二の電源）間に接続され、ＰＳ
モード及びＮＳモードの静電放電を防止している。
ＳＣＲ1 及びＰＴＬＳＣＲ2 と称する）はVDD （第一の
電源) と出力パッド間に接続され、ＰＤモード及びＮＤ
モードの静電放電を防止している。２個のＮＴＬＳＣＲ
デバイス（ＮＴＬＳＣＲ1 及びＮＴＬＳＣＲ2 という）
は出力パッドとVSS （第二の電源）間に接続され、ＰＳ
モード及びＮＳモードの静電放電を防止している。
【００１０】ＰＴＬ ＳＣＲ1 とＰＴＬ ＳＣＲ2 デバ
イスはそれぞれラテラルＳＣＲ中に短チャネルゲート酸
化膜ＰＭＯＳデバイスを組込み、それを構成している。
ＮＴＬＳＣＲ1 とＮＴＬＳＣＲ2 デバイスもそれぞれラ
テラルＳＣＲ中に短チャネルゲート酸化膜ＮＭＯＳデバ
イスを組込み、それを構成している。そして組込まれた
これら短チャネルゲート酸化膜のＰＭＯＳ及びＮＭＯＳ
デバイスがラテラルＳＣＲをトリガーするのである。
（静電放電が発生の際）。従ってＰＴＬＳＣＲとＮＴＬ
ＳＣＲデバイスのトリガー電圧はサブミクロンＣＭＯＳ
集積回路入力装置中の短チャネル薄酸化膜ＰＭＯＳデバ
イスとＮＭＯＳデバイスのゲート酸化膜の降伏電圧を下
回るまで低下させられるのである。
イスはそれぞれラテラルＳＣＲ中に短チャネルゲート酸
化膜ＰＭＯＳデバイスを組込み、それを構成している。
ＮＴＬＳＣＲ1 とＮＴＬＳＣＲ2 デバイスもそれぞれラ
テラルＳＣＲ中に短チャネルゲート酸化膜ＮＭＯＳデバ
イスを組込み、それを構成している。そして組込まれた
これら短チャネルゲート酸化膜のＰＭＯＳ及びＮＭＯＳ
デバイスがラテラルＳＣＲをトリガーするのである。
（静電放電が発生の際）。従ってＰＴＬＳＣＲとＮＴＬ
ＳＣＲデバイスのトリガー電圧はサブミクロンＣＭＯＳ
集積回路入力装置中の短チャネル薄酸化膜ＰＭＯＳデバ
イスとＮＭＯＳデバイスのゲート酸化膜の降伏電圧を下
回るまで低下させられるのである。
【００１１】本発明のＣＭＯＳチップ上で使用する四個
の低電圧トリガーＳＣＲで構成された静電放電防護回路
の構造は、どのようなＣＭＯＳまたはバイポーラＣＭＯ
Ｓ(ＢｉＣＭＯＳ) 技術中でも実現することが可能であ
る。これにはＮ型ウエル／Ｐ型基板、Ｐ型ウエル／Ｎ型
基板または双領域の製造工程も含まれている。本発明の
静電放電防護回路は製造工程上に於いてＣＭＯＳ及びＢ
ｉＣＭＯＳ技術に完全に適合するものである。またサブ
ミクロンＣＭＯＳ集積回路の静電放電防護能力を効果的
に向上させることもでき、旧来の静電放電防護回路に加
えられていた第二段階の防護エレメントは必要とはしな
いのである。
の低電圧トリガーＳＣＲで構成された静電放電防護回路
の構造は、どのようなＣＭＯＳまたはバイポーラＣＭＯ
Ｓ(ＢｉＣＭＯＳ) 技術中でも実現することが可能であ
る。これにはＮ型ウエル／Ｐ型基板、Ｐ型ウエル／Ｎ型
基板または双領域の製造工程も含まれている。本発明の
静電放電防護回路は製造工程上に於いてＣＭＯＳ及びＢ
ｉＣＭＯＳ技術に完全に適合するものである。またサブ
ミクロンＣＭＯＳ集積回路の静電放電防護能力を効果的
に向上させることもでき、旧来の静電放電防護回路に加
えられていた第二段階の防護エレメントは必要とはしな
いのである。
【００１２】本発明では四個の違った静電放電経路によ
り四種類のモードの静電放電を防護するよう提案してい
る。本発明では静電放電防護能力が最高のＳＣＲを利用
しているため、旧来の静電放電防護回路と比べより小さ
な占有面積でより大きな静電放電防護能力を提供するこ
とが可能なのである。
り四種類のモードの静電放電を防護するよう提案してい
る。本発明では静電放電防護能力が最高のＳＣＲを利用
しているため、旧来の静電放電防護回路と比べより小さ
な占有面積でより大きな静電放電防護能力を提供するこ
とが可能なのである。
【００１３】
【発明の実施の形態】 A.回路構造 図１はこの発明を応用した回路図である。この図は四個
の低電圧トリガーＳＣＲデバイスを利用した静電放電の
防護回路500 を示している。この回路500 とＣＭＯＳ集
積回路は同一のチップ上に配置され、このチップの入力
装置を保護している。この静電放電防護回路500 は入力
パッド205 と入力装置210 の間に接続している。本発明
には２個のＰＭＯＳトリガーラテラルＳＣＲＰＴＬＳＣ
Ｒ1 とＰＴＬＳＣＲ2 デバイス及び２個のＮＭＯＳトリ
ガーラテラルＳＣＲＮＴＬＳＣＲ1 とＮＴＬＳＣＲ2 デ
バイスが含まれている。このＰＴＬＳＣＲ1 とＰＴＬ
ＳＣＲ2 デバイスはVDD と入力パッド205 の端子420 の
間に接続されており、ＮＴＬＳＣＲ1 とＮＴＬＳＣＲ2
デバイスは入力パッド205 の端子420 とVSS の間に接続
されている。
の低電圧トリガーＳＣＲデバイスを利用した静電放電の
防護回路500 を示している。この回路500 とＣＭＯＳ集
積回路は同一のチップ上に配置され、このチップの入力
装置を保護している。この静電放電防護回路500 は入力
パッド205 と入力装置210 の間に接続している。本発明
には２個のＰＭＯＳトリガーラテラルＳＣＲＰＴＬＳＣ
Ｒ1 とＰＴＬＳＣＲ2 デバイス及び２個のＮＭＯＳトリ
ガーラテラルＳＣＲＮＴＬＳＣＲ1 とＮＴＬＳＣＲ2 デ
バイスが含まれている。このＰＴＬＳＣＲ1 とＰＴＬ
ＳＣＲ2 デバイスはVDD と入力パッド205 の端子420 の
間に接続されており、ＮＴＬＳＣＲ1 とＮＴＬＳＣＲ2
デバイスは入力パッド205 の端子420 とVSS の間に接続
されている。
【００１４】そして抵抗Ｒは直列で入力パッド205 の端
子420 と入力装置210 の端子355 間に接続されている。
入力信号は入力パッド205 からこの抵抗Ｒを経由し入力
装置210 に伝達される。この抵抗R には多結晶シリコン
（ポリシリコン）構造を採用している。静電放電防護回
路500 が導通を開始する前には、この抵抗Ｒは遅延作用
を発揮し、静電放電電圧の入力装置210 への伝達を遅延
させている。
子420 と入力装置210 の端子355 間に接続されている。
入力信号は入力パッド205 からこの抵抗Ｒを経由し入力
装置210 に伝達される。この抵抗R には多結晶シリコン
（ポリシリコン）構造を採用している。静電放電防護回
路500 が導通を開始する前には、この抵抗Ｒは遅延作用
を発揮し、静電放電電圧の入力装置210 への伝達を遅延
させている。
【００１５】この四個の低電圧トリガーＳＣＲデバイス
ＰＴＬＳＣＲ1 、ＰＴＬＳＣＲ2 、ＮＴＬＳＣＲ1 及び
ＮＴＬＳＣＲ2 はプラスやマイナスの静電放電電圧また
は突発パルスがバイパスを通じてVDD 及びVSS に流れて
ゆくよう設計されている。図１に示す通り、ＰＴＬＳＣ
Ｒ1 デバイスはＰＤモードの静電放電を防護するよう配
置されており、ＰＴＬＳＣＲ2 デバイスはＮＤモードの
静電放電に対して防護、ＮＴＬＳＣＲ1 デバイスはＰＳ
モードの静電放電に対して防護、ＮＴＬＳＣＲ2 デバイ
スはＮＳモードの静電放電に対して防護するよう配置さ
れている。従って入力ピンの静電放電の四種類のモード
は四個の低電圧トリガーＳＣＲデバイスにより一対一で
防護されているのであり、本発明では効果的で、直接的
な静電放電の放電経路を提供し、静電放電電流が早急に
バイパスに流れるようになっている。つまり本発明の静
電放電防護回路500 はＣＭＯＳ集積回路の入力ピンに全
方位的な防護措置を提供し、異常な静電放電によるＣＭ
ＯＳ集積回路の内部回路の損傷を回避している。 B.N 型領域／Ｐ型基板のＣＭＯＳ構造中に制作した場合
のデバイス構造： 1.ＰＴＬＳＣＲ1 デバイス 図１に示す通り、ＰＴＬＳＣＲ1 デバイスは入力パッド
205 とVDD 電源回線の間に接続されており、その陽極51
0 は入力パッド205 に接続され、陰極520 はVDD に接続
されている。このＰＴＬＳＣＲ1 デバイスは２個のバイ
ポーラ接合トランジスタ（ＢＪＴ）Ｑ１ａとＱ１ｂでラ
テラルのＳＣＲを構成しており、ＰＭＯＳデバイスＰａ
を使用してこのラテラルのＳＣＲのトリガー電圧を低下
させる。
ＰＴＬＳＣＲ1 、ＰＴＬＳＣＲ2 、ＮＴＬＳＣＲ1 及び
ＮＴＬＳＣＲ2 はプラスやマイナスの静電放電電圧また
は突発パルスがバイパスを通じてVDD 及びVSS に流れて
ゆくよう設計されている。図１に示す通り、ＰＴＬＳＣ
Ｒ1 デバイスはＰＤモードの静電放電を防護するよう配
置されており、ＰＴＬＳＣＲ2 デバイスはＮＤモードの
静電放電に対して防護、ＮＴＬＳＣＲ1 デバイスはＰＳ
モードの静電放電に対して防護、ＮＴＬＳＣＲ2 デバイ
スはＮＳモードの静電放電に対して防護するよう配置さ
れている。従って入力ピンの静電放電の四種類のモード
は四個の低電圧トリガーＳＣＲデバイスにより一対一で
防護されているのであり、本発明では効果的で、直接的
な静電放電の放電経路を提供し、静電放電電流が早急に
バイパスに流れるようになっている。つまり本発明の静
電放電防護回路500 はＣＭＯＳ集積回路の入力ピンに全
方位的な防護措置を提供し、異常な静電放電によるＣＭ
ＯＳ集積回路の内部回路の損傷を回避している。 B.N 型領域／Ｐ型基板のＣＭＯＳ構造中に制作した場合
のデバイス構造： 1.ＰＴＬＳＣＲ1 デバイス 図１に示す通り、ＰＴＬＳＣＲ1 デバイスは入力パッド
205 とVDD 電源回線の間に接続されており、その陽極51
0 は入力パッド205 に接続され、陰極520 はVDD に接続
されている。このＰＴＬＳＣＲ1 デバイスは２個のバイ
ポーラ接合トランジスタ（ＢＪＴ）Ｑ１ａとＱ１ｂでラ
テラルのＳＣＲを構成しており、ＰＭＯＳデバイスＰａ
を使用してこのラテラルのＳＣＲのトリガー電圧を低下
させる。
【００１６】Ｑ１ａはＮＰＮバイポーラトランジスタで
あり、そのエミッタ552 は入力パッド205 の端子420 に
接続され、ベース554 は抵抗Ｒｗ１ａに接続されてい
る。抵抗Ｒｗ１ａのもう一方の端は入力パッド205 の端
子420 に接続されている。そしてコレクタ556 は抵抗Ｒ
ｓｕｂ１を経由して接地されている。Ｑ１ｂはＰＮＰバ
イポーラトランジスタであり、そのエミッタ558 は抵抗
Ｒｗ１ｂを経由してVDD に接続されている。ベース560
はＱ１ａのコレクタ556 に接続され、コレクタ562 はＱ
１ａのベース554 に接続されている。
あり、そのエミッタ552 は入力パッド205 の端子420 に
接続され、ベース554 は抵抗Ｒｗ１ａに接続されてい
る。抵抗Ｒｗ１ａのもう一方の端は入力パッド205 の端
子420 に接続されている。そしてコレクタ556 は抵抗Ｒ
ｓｕｂ１を経由して接地されている。Ｑ１ｂはＰＮＰバ
イポーラトランジスタであり、そのエミッタ558 は抵抗
Ｒｗ１ｂを経由してVDD に接続されている。ベース560
はＱ１ａのコレクタ556 に接続され、コレクタ562 はＱ
１ａのベース554 に接続されている。
【００１７】Ｐａデバイスは短チャネル薄酸化膜ＰＭＯ
Ｓデバイスであり、そのドレイン564 はＱ１ｂのベース
560 に接続され、ソース566 はＱ１ａのエミッタ552 に
接続され、ゲート電極568 はVDD 接続されている。そし
てバルク(bulk)570 はＱ１ａのベース554 に接続されて
いる。 2.ＰＴＬＳＣＲ1 のデバイス構造 図２に示したのはＰＴＬＳＣＲ1 とＰＴＬＳＣＲ2 デバ
イスのデバイス構造の断面図600 である。この構造はＮ
型ウエル／Ｐ型基盤のＣＭＯＳ構造中で実現されてい
る。本節では図１中の回路図及び図２のデバイス断面図
に於けるＰＴＬＳＣＲ1 デバイスについて記述する。
Ｓデバイスであり、そのドレイン564 はＱ１ｂのベース
560 に接続され、ソース566 はＱ１ａのエミッタ552 に
接続され、ゲート電極568 はVDD 接続されている。そし
てバルク(bulk)570 はＱ１ａのベース554 に接続されて
いる。 2.ＰＴＬＳＣＲ1 のデバイス構造 図２に示したのはＰＴＬＳＣＲ1 とＰＴＬＳＣＲ2 デバ
イスのデバイス構造の断面図600 である。この構造はＮ
型ウエル／Ｐ型基盤のＣＭＯＳ構造中で実現されてい
る。本節では図１中の回路図及び図２のデバイス断面図
に於けるＰＴＬＳＣＲ1 デバイスについて記述する。
【００１８】ＰＴＬＳＣＲ1 デバイスはラテラルＳＣＲ
（Ｑ１ａとＱ１ｂで構成）に短チャネル薄酸化膜ＰＭＯ
ＳデバイスＰａを組込んで構成されている。Ｑ１ａは寄
生垂直Ｐ−Ｎ−Ｐバイポーラ接合トランジスタである。
Ｑ１ａはＰ型のキャリア濃度の高い領域552 をそのエミ
ッタ552 としており、Ｎ型ウエル554 をベース554 と
し、Ｐ型基板556 をコレクタ556 としている。
（Ｑ１ａとＱ１ｂで構成）に短チャネル薄酸化膜ＰＭＯ
ＳデバイスＰａを組込んで構成されている。Ｑ１ａは寄
生垂直Ｐ−Ｎ−Ｐバイポーラ接合トランジスタである。
Ｑ１ａはＰ型のキャリア濃度の高い領域552 をそのエミ
ッタ552 としており、Ｎ型ウエル554 をベース554 と
し、Ｐ型基板556 をコレクタ556 としている。
【００１９】Ｑ１ｂは寄生ラテラルＮ−Ｐ−Ｎバイポー
ラ接合トランジスタである。Ｑ１ｂはＮ型のキャリア濃
度の高い領域610 がＮ型ウエル558 中でエミッタ558 を
構成しており、Ｐ型基板556 をベース560 としている。
またＮ型ウエル554 をコレクタ562 としている。薄酸化
膜ＰＭＯＳデバイスＰａはＰ型のキャリア濃度の高い領
域552 がＮ型領域554 中でそのソース566 となってい
る。またＰ型のキャリア濃度の高い領域564 がＮ型ウエ
ル554 とＰ型基板556 の接合面を横に跨ぎ、そのドレイ
ン564 となっている。Ｎ型ウエル554 はそのバルク570
となっている。Ｐａのゲート電極568 はVDD に接続され
ている。従ってこのＰＭＯＳデバイスPaはＣＭＯＳ集積
回路が正常に作動している場合には、オフ状態を維持し
ている。
ラ接合トランジスタである。Ｑ１ｂはＮ型のキャリア濃
度の高い領域610 がＮ型ウエル558 中でエミッタ558 を
構成しており、Ｐ型基板556 をベース560 としている。
またＮ型ウエル554 をコレクタ562 としている。薄酸化
膜ＰＭＯＳデバイスＰａはＰ型のキャリア濃度の高い領
域552 がＮ型領域554 中でそのソース566 となってい
る。またＰ型のキャリア濃度の高い領域564 がＮ型ウエ
ル554 とＰ型基板556 の接合面を横に跨ぎ、そのドレイ
ン564 となっている。Ｎ型ウエル554 はそのバルク570
となっている。Ｐａのゲート電極568 はVDD に接続され
ている。従ってこのＰＭＯＳデバイスPaはＣＭＯＳ集積
回路が正常に作動している場合には、オフ状態を維持し
ている。
【００２０】ＰＴＬＳＣＲ1 デバイスの導通電圧はすで
に元のラテラルＳＣＲのトリガー電圧（約30〜50V ）で
はなく、ＰＭＯＳデバイスＰａの導通電圧に変化してい
る。この電圧はVDD+（絶対値）Vthpである。この内Vthp
はＰＭＯＳデバイスＰａの臨界電圧である。従ってＰＤ
モードの静電放電の際、そのＰＤモードの静電放電電圧
がVDD+（絶対値）Vthpを超過すれば、ＰＴＬＳＣＲ1 内
のラテラルＳＣＲはＰＭＯＳデバイスＰａによってトリ
ガーされるのである。ＰＴＬＳＣＲ1 デバイスが導通す
る場合、その保持電圧は元のラテラルＳＣＲの保持電圧
と同じであり（約1V）、その導通抵抗は非常に低いため
（約２〜５オーム）、非常に効果的に静電放電電流をバ
イパスに流すことができるのである。
に元のラテラルＳＣＲのトリガー電圧（約30〜50V ）で
はなく、ＰＭＯＳデバイスＰａの導通電圧に変化してい
る。この電圧はVDD+（絶対値）Vthpである。この内Vthp
はＰＭＯＳデバイスＰａの臨界電圧である。従ってＰＤ
モードの静電放電の際、そのＰＤモードの静電放電電圧
がVDD+（絶対値）Vthpを超過すれば、ＰＴＬＳＣＲ1 内
のラテラルＳＣＲはＰＭＯＳデバイスＰａによってトリ
ガーされるのである。ＰＴＬＳＣＲ1 デバイスが導通す
る場合、その保持電圧は元のラテラルＳＣＲの保持電圧
と同じであり（約1V）、その導通抵抗は非常に低いため
（約２〜５オーム）、非常に効果的に静電放電電流をバ
イパスに流すことができるのである。
【００２１】Ｒｗ１ａとＲｗ１ｂはＮ型領域554 と558
中に寄生する寄生抵抗であり、Ｒｓｕｂ１はＰ型基板55
6 の寄生抵抗である。これらの抵抗についても図１及び
図２中に記載している。 3.ＰＴＬＳＣＲ2 デバイス 図１に示す通り、ＰＴＬＳＣＲ2 デバイスはVDD と入力
パッド205 間に接続されており、その陽極515 はVDD に
接続され、陰極525 は入力パッド205 に接続されてい
る。このＰＴＬＳＣＲ2 デバイスは２個のバイポーラ接
合トランジスタＱ２ａとＱ２ｂ及び短チャネル薄酸化膜
ＰＭＯＳデバイスＰｂで構成されている。Ｑ２ａとＱ２
ｂはラテラルＳＣＲを構成しており、ＰＭＯＳデバイス
Ｐｂを使用してこのラテラルＳＣＲのトリガー電圧を低
下させるのである。
中に寄生する寄生抵抗であり、Ｒｓｕｂ１はＰ型基板55
6 の寄生抵抗である。これらの抵抗についても図１及び
図２中に記載している。 3.ＰＴＬＳＣＲ2 デバイス 図１に示す通り、ＰＴＬＳＣＲ2 デバイスはVDD と入力
パッド205 間に接続されており、その陽極515 はVDD に
接続され、陰極525 は入力パッド205 に接続されてい
る。このＰＴＬＳＣＲ2 デバイスは２個のバイポーラ接
合トランジスタＱ２ａとＱ２ｂ及び短チャネル薄酸化膜
ＰＭＯＳデバイスＰｂで構成されている。Ｑ２ａとＱ２
ｂはラテラルＳＣＲを構成しており、ＰＭＯＳデバイス
Ｐｂを使用してこのラテラルＳＣＲのトリガー電圧を低
下させるのである。
【００２２】Ｑ２ａはＰＮＰバイポーラ接合トランジス
タであり、そのエミッタ572 はVDDに接続され、ベース5
74 は抵抗Ｒｗ２ａに接続されている。この抵抗Ｒｗ２
ａのもう一方の端はVDD に接続されている。コレクタ57
6 は抵抗Ｒｓｕｂ２を経由して接地されている。Ｑ２ｂ
はＮＰＮバイポーラ接合トランジスタであり、そのエミ
ッタ578 は抵抗Ｒｗ２ｂを経由して入力パッド205 の端
子420 に接続されている。ベース580 はＱ２ａのコレク
タ576 に接続され、コレクタ582 はＱ２ａのベース574
に接続されている。
タであり、そのエミッタ572 はVDDに接続され、ベース5
74 は抵抗Ｒｗ２ａに接続されている。この抵抗Ｒｗ２
ａのもう一方の端はVDD に接続されている。コレクタ57
6 は抵抗Ｒｓｕｂ２を経由して接地されている。Ｑ２ｂ
はＮＰＮバイポーラ接合トランジスタであり、そのエミ
ッタ578 は抵抗Ｒｗ２ｂを経由して入力パッド205 の端
子420 に接続されている。ベース580 はＱ２ａのコレク
タ576 に接続され、コレクタ582 はＱ２ａのベース574
に接続されている。
【００２３】Ｐｂは短チャネル薄酸化膜ＰＭＯＳデバイ
スであり、そのドレイン584 はＱ２ｂのベース580 に接
続され、ソース586 はＱ２ａのエミッタ572 に接続さ
れ、ゲート電極588 はVDD に接続され、バルク(bulk)59
0 はＱ２ａのベース574 に接続されている。 4.ＰＴＬＳＣＲ2 のデバイス構造 本節では図１及び図２中の回路見取図及びデバイス断面
図に於けるＰＴＬＳＣＲ2 デバイスについて記述する。
図２に示す通りＰＴＬＳＣＲ2 デバイスはラテラルＳＣ
Ｒ（Ｑ２ａとＱ２ｂで構成）に短チャネル薄酸化膜ＰＭ
ＯＳデバイスＰｂを組入れて構成されている。このＰｂ
デバイスをラテラルＳＣＲに組入れる目的は、Ｐｂデバ
イスのドレインがスナップバック降伏した場合に、ラテ
ラルＳＣＲをトリガーし、導通させることである。
スであり、そのドレイン584 はＱ２ｂのベース580 に接
続され、ソース586 はＱ２ａのエミッタ572 に接続さ
れ、ゲート電極588 はVDD に接続され、バルク(bulk)59
0 はＱ２ａのベース574 に接続されている。 4.ＰＴＬＳＣＲ2 のデバイス構造 本節では図１及び図２中の回路見取図及びデバイス断面
図に於けるＰＴＬＳＣＲ2 デバイスについて記述する。
図２に示す通りＰＴＬＳＣＲ2 デバイスはラテラルＳＣ
Ｒ（Ｑ２ａとＱ２ｂで構成）に短チャネル薄酸化膜ＰＭ
ＯＳデバイスＰｂを組入れて構成されている。このＰｂ
デバイスをラテラルＳＣＲに組入れる目的は、Ｐｂデバ
イスのドレインがスナップバック降伏した場合に、ラテ
ラルＳＣＲをトリガーし、導通させることである。
【００２４】Ｑ２ａは寄生垂直Ｐ−Ｎ−Ｐバイポーラ接
合トランジスタであり、Ｐ型のキャリア濃度の高い領域
572 をそのエミッタ572 としており、Ｎ型ウエル574 を
ベース574 とし、Ｐ型基板556 をコレクタ576 としてい
る。Ｑ２ｂは寄生ラテラルＮ−Ｐ−Ｎバイポーラ接合ト
ランジスタであり、Ｎ型のキャリア濃度の高い領域615
がＮ型ウエル578 中でエミッタ578 を構成しており、Ｐ
型基板556 をベース580 としている。またＮ型領域574
をコレクタ582 としている。
合トランジスタであり、Ｐ型のキャリア濃度の高い領域
572 をそのエミッタ572 としており、Ｎ型ウエル574 を
ベース574 とし、Ｐ型基板556 をコレクタ576 としてい
る。Ｑ２ｂは寄生ラテラルＮ−Ｐ−Ｎバイポーラ接合ト
ランジスタであり、Ｎ型のキャリア濃度の高い領域615
がＮ型ウエル578 中でエミッタ578 を構成しており、Ｐ
型基板556 をベース580 としている。またＮ型領域574
をコレクタ582 としている。
【００２５】ＰＭＯＳデバイスＰｂはＰ型のキャリア濃
度の高い領域572 がＮ型ウエル574中でそのソース586
となっている。またＰ型のキャリア濃度の高い領域584
がＮ型ウエル574 とＰ型基板556 の接合面を横に跨ぎ、
そのドレイン584 となっている。Ｎ型ウエル574 はその
バルク590 となっている。Ｐｂデバイスのゲート電極58
8 はVDD に接続されている。従ってこのＰｂデバイスは
ＣＭＯＳ集積回路が正常に作動している場合には、オフ
状態を維持している。
度の高い領域572 がＮ型ウエル574中でそのソース586
となっている。またＰ型のキャリア濃度の高い領域584
がＮ型ウエル574 とＰ型基板556 の接合面を横に跨ぎ、
そのドレイン584 となっている。Ｎ型ウエル574 はその
バルク590 となっている。Ｐｂデバイスのゲート電極58
8 はVDD に接続されている。従ってこのＰｂデバイスは
ＣＭＯＳ集積回路が正常に作動している場合には、オフ
状態を維持している。
【００２６】ＰＴＬＳＣＲ2 デバイスの導通電圧はすで
に元のラテラルＳＣＲのトリガー電圧（約-30 〜-50V）
ではなく、ＰＭＯＳデバイスＰｂのスナップバック降伏
電圧に変化している。この電圧は0.8 サブミクロンＣＭ
ＯＳ技術中ではおよそ-13 〜-15Vである。従ってＮＤモ
ードの静電放電が発生した際、ＰＴＬＳＣＲ2 内のラテ
ラルＳＣＲはその電圧が-13 〜-15Vであれば、導通さ
れ、静電放電電流をバイパスに流し、内部回路を保護す
るのである。ＰＴＬＳＣＲ2 デバイスの導通後、その保
持電圧は元のラテラルＳＣＲの保持電圧と同じであり
（約1V）、その導通抵抗は非常に低いため（約２〜５オ
ーム）、効果的に静電放電電流をバイパスに流すことが
できる。
に元のラテラルＳＣＲのトリガー電圧（約-30 〜-50V）
ではなく、ＰＭＯＳデバイスＰｂのスナップバック降伏
電圧に変化している。この電圧は0.8 サブミクロンＣＭ
ＯＳ技術中ではおよそ-13 〜-15Vである。従ってＮＤモ
ードの静電放電が発生した際、ＰＴＬＳＣＲ2 内のラテ
ラルＳＣＲはその電圧が-13 〜-15Vであれば、導通さ
れ、静電放電電流をバイパスに流し、内部回路を保護す
るのである。ＰＴＬＳＣＲ2 デバイスの導通後、その保
持電圧は元のラテラルＳＣＲの保持電圧と同じであり
（約1V）、その導通抵抗は非常に低いため（約２〜５オ
ーム）、効果的に静電放電電流をバイパスに流すことが
できる。
【００２７】Ｒｗ２ａとＲｗ２ｂはＮ型ウエル574 と57
8 中に寄生する寄生抵抗であり、Ｒｓｕｂ２はＰ型基板
556 の寄生抵抗である。これらの抵抗についても図１及
び図２中に記載している。図２中では、２個の分離され
たＮ型ウエル554 と578 が同時に入力パッド205に接続
されている。この内Ｎ型ウエル554 はＰＴＬＳＣＲ1 デ
バイス中で使用され、もう一方のＮ型領域578 はＰＴＬ
ＳＣＲ2 デバイス中で使用される。この２個のＮ型ウエ
ルを一つに統合し占有面積の節減を図ることは可能であ
り、その場合のデバイス構造は図３に示す通りである。
図３に示したデバイス断面図700 はＰＴＬＳＣＲ1 とＰ
ＴＬＳＣＲ2 を一つに統合し、より一歩その占有面積の
節減を図ったものである。 5.ＮＴＬＳＣＲ1 デバイス 図１に示す通り、ＮＴＬＳＣＲ1 デバイスは入力パッド
205 とVSS の間に接続されており、その陽極530 は入力
パッド205 に接続され、陰極はVSS に接続されている。
このＮＴＬＳＣＲ1 デバイスは２個のバイポーラ接合ト
ランジスタＱ３ａとＱ３ｂ及び短チャネル薄酸化膜ＮＭ
ＯＳデバイスＮａで構成されている。Ｑ３ａとＱ３ｂは
ラテラルＳＣＲを構成しており、ＮＭＯＳデバイスＮａ
を使用してこのラテラルＳＣＲのトリガー電圧を低下さ
せる。
8 中に寄生する寄生抵抗であり、Ｒｓｕｂ２はＰ型基板
556 の寄生抵抗である。これらの抵抗についても図１及
び図２中に記載している。図２中では、２個の分離され
たＮ型ウエル554 と578 が同時に入力パッド205に接続
されている。この内Ｎ型ウエル554 はＰＴＬＳＣＲ1 デ
バイス中で使用され、もう一方のＮ型領域578 はＰＴＬ
ＳＣＲ2 デバイス中で使用される。この２個のＮ型ウエ
ルを一つに統合し占有面積の節減を図ることは可能であ
り、その場合のデバイス構造は図３に示す通りである。
図３に示したデバイス断面図700 はＰＴＬＳＣＲ1 とＰ
ＴＬＳＣＲ2 を一つに統合し、より一歩その占有面積の
節減を図ったものである。 5.ＮＴＬＳＣＲ1 デバイス 図１に示す通り、ＮＴＬＳＣＲ1 デバイスは入力パッド
205 とVSS の間に接続されており、その陽極530 は入力
パッド205 に接続され、陰極はVSS に接続されている。
このＮＴＬＳＣＲ1 デバイスは２個のバイポーラ接合ト
ランジスタＱ３ａとＱ３ｂ及び短チャネル薄酸化膜ＮＭ
ＯＳデバイスＮａで構成されている。Ｑ３ａとＱ３ｂは
ラテラルＳＣＲを構成しており、ＮＭＯＳデバイスＮａ
を使用してこのラテラルＳＣＲのトリガー電圧を低下さ
せる。
【００２８】図１に示す通り、Ｑ３ａはＰＮＰバイポー
ラ接合トランジスタであり、そのエミッタ722 は入力パ
ッド205 の端子420 に接続され、ベース724 は抵抗Ｒｗ
３ａに接続されている。この抵抗のもう一方の端は入力
パッド205 の端子420 に接続されている。コレクタ726
は抵抗Ｒｓｕｂ３を経由してVSS に接続されている。Ｑ
３ｂはＮＰＮバイポーラ接合トランジスタであり、その
エミッタ728 は抵抗Ｒｗ３ｂを経由してVSS に接続され
ている。ベース730 はＱ３ａのコレクタ726に接続さ
れ、コレクタ732 はＱ３ａのベース724 に接続されてい
る。
ラ接合トランジスタであり、そのエミッタ722 は入力パ
ッド205 の端子420 に接続され、ベース724 は抵抗Ｒｗ
３ａに接続されている。この抵抗のもう一方の端は入力
パッド205 の端子420 に接続されている。コレクタ726
は抵抗Ｒｓｕｂ３を経由してVSS に接続されている。Ｑ
３ｂはＮＰＮバイポーラ接合トランジスタであり、その
エミッタ728 は抵抗Ｒｗ３ｂを経由してVSS に接続され
ている。ベース730 はＱ３ａのコレクタ726に接続さ
れ、コレクタ732 はＱ３ａのベース724 に接続されてい
る。
【００２９】Ｎａは短チャネル薄酸化膜ＮＭＯＳデバイ
スであり、そのドレイン734 はＱ３ａのベース724 に接
続され、ソース736 はＱ３ｂのエミッタ728 に接続さ
れ、ゲート電極738 はVSS に接続され、バルク740 はＱ
３ｂのベース730 に接続されている。 6.ＮＴＬＳＣＲ1 のデバイス構造 図４に示したのは半導体構造の断面図800 であり、ＮＴ
ＬＳＣＲ1 とＮＴＬＳＣＲ2 デバイスの断面図である。
この構造はＮ型ウエル／Ｐ型基盤のＣＭＯＳ構造の製造
工程中で実現される。本節では次にＮＴＬＳＣＲ1 デバ
イスについて記述する。
スであり、そのドレイン734 はＱ３ａのベース724 に接
続され、ソース736 はＱ３ｂのエミッタ728 に接続さ
れ、ゲート電極738 はVSS に接続され、バルク740 はＱ
３ｂのベース730 に接続されている。 6.ＮＴＬＳＣＲ1 のデバイス構造 図４に示したのは半導体構造の断面図800 であり、ＮＴ
ＬＳＣＲ1 とＮＴＬＳＣＲ2 デバイスの断面図である。
この構造はＮ型ウエル／Ｐ型基盤のＣＭＯＳ構造の製造
工程中で実現される。本節では次にＮＴＬＳＣＲ1 デバ
イスについて記述する。
【００３０】図４に示す通りＮＴＬＳＣＲ1 デバイスは
ラテラルＳＣＲ（Ｑ３ａとＱ３ｂで構成）に短チャネル
薄酸化膜ＮＭＯＳデバイスNaを組入れて構成されてい
る。このＮａデバイスをラテラルＳＣＲに組入れる目的
は、Ｎａデバイスがスナップバック降伏した場合に、こ
のラテラルＳＣＲをトリガーし、静電放電電流をバイパ
スに流すことである。
ラテラルＳＣＲ（Ｑ３ａとＱ３ｂで構成）に短チャネル
薄酸化膜ＮＭＯＳデバイスNaを組入れて構成されてい
る。このＮａデバイスをラテラルＳＣＲに組入れる目的
は、Ｎａデバイスがスナップバック降伏した場合に、こ
のラテラルＳＣＲをトリガーし、静電放電電流をバイパ
スに流すことである。
【００３１】Ｑ３ａは寄生垂直Ｐ−Ｎ−Ｐバイポーラ接
合トランジスタである。Ｑ３ａはＰ型のキャリア濃度の
高い領域722 をそのエミッタ722 としており、Ｎ型ウエ
ル724 をベース724 とし、Ｐ型基板726 をコレクタ726
としている。Ｑ３ｂは寄生ラテラルＮ−Ｐ−Ｎバイポー
ラ接合トランジスタである。Ｑ３ｂはＮ型のキャリア濃
度の高い領域736 がＮ型ウエル728 中でエミッタ728 と
なっており、Ｐ型基板726 をベース730 としている。ま
たＮ型ウエル724 をコレクタ732 としている。
合トランジスタである。Ｑ３ａはＰ型のキャリア濃度の
高い領域722 をそのエミッタ722 としており、Ｎ型ウエ
ル724 をベース724 とし、Ｐ型基板726 をコレクタ726
としている。Ｑ３ｂは寄生ラテラルＮ−Ｐ−Ｎバイポー
ラ接合トランジスタである。Ｑ３ｂはＮ型のキャリア濃
度の高い領域736 がＮ型ウエル728 中でエミッタ728 と
なっており、Ｐ型基板726 をベース730 としている。ま
たＮ型ウエル724 をコレクタ732 としている。
【００３２】薄酸化膜ＮＭＯＳデバイスＮａはＮ型のキ
ャリア濃度の高い領域736 がＮ型ウエル728 中でそのソ
ース736 となっている。またＮ型のキャリア濃度の高い
領域734 がＮ型ウエル724 とＰ型基板726 の接合面を横
に跨ぎ、そのドレイン734 となっている。Ｐ型基板726
がバルク740 となっている。このＮａデバイスは２個の
隣合うＮ型ウエル724 と728 の間にあり、Ｎａデバイス
のゲート電極738 はVSS に接続されている。従ってこの
ＮａデバイスはＣＭＯＳ集積回路が正常に作動している
場合にはオフとされている。
ャリア濃度の高い領域736 がＮ型ウエル728 中でそのソ
ース736 となっている。またＮ型のキャリア濃度の高い
領域734 がＮ型ウエル724 とＰ型基板726 の接合面を横
に跨ぎ、そのドレイン734 となっている。Ｐ型基板726
がバルク740 となっている。このＮａデバイスは２個の
隣合うＮ型ウエル724 と728 の間にあり、Ｎａデバイス
のゲート電極738 はVSS に接続されている。従ってこの
ＮａデバイスはＣＭＯＳ集積回路が正常に作動している
場合にはオフとされている。
【００３３】ＮＴＬＳＣＲ1 デバイスの導通電圧はすで
に元のラテラルＳＣＲのトリガー電圧（約30〜50V ）で
はなく、Ｎａデバイスのドレインのスナップバック降伏
電圧（約13〜15V ）と等価である。従ってＰＳモードの
静電放電が発生した場合、ＮＴＬＳＣＲ1 は比較的低い
電圧で導通し、静電放電電流をバイパスに流し、ＣＭＯ
Ｓ集積回路の内部回路を保護する。
に元のラテラルＳＣＲのトリガー電圧（約30〜50V ）で
はなく、Ｎａデバイスのドレインのスナップバック降伏
電圧（約13〜15V ）と等価である。従ってＰＳモードの
静電放電が発生した場合、ＮＴＬＳＣＲ1 は比較的低い
電圧で導通し、静電放電電流をバイパスに流し、ＣＭＯ
Ｓ集積回路の内部回路を保護する。
【００３４】ＮＴＬＳＣＲ1 デバイスが導通後、その保
持電圧は元のラテラルＳＣＲの保持電圧と同じであり
（約1V）、ＮＴＬＳＣＲ1 の導通抵抗は元のラテラルＳ
ＣＲと同様に低いため（約２〜５オーム）、ＮＴＬＳＣ
Ｒ1 デバイスは効果的かつ早急に静電放電電流をバイパ
スに流すことができるのである。Ｒｗ３ａとＲｗ３ｂは
Ｎ型ウエル724 と728 中に寄生する寄生抵抗であり、Ｒ
ｓｕｂ３はＰ型基板726 に寄生する寄生抵抗である。こ
れらの寄生抵抗についてもＮＴＬＳＣＲ1 デバイスを表
示した図１及び図４中に示されている。 7.ＮＴＬＳＣＲ2 デバイス 図１に示す通り、ＮＴＬＳＣＲ2 デバイスは入力パッド
205 とVSS の間に接続されており、その陽極535 はVSS
に接続され、陰極は入力パッド205 に接続されている。
このＮＴＬＳＣＲ2 デバイスは２個のバイポーラ接合ト
ランジスタＱ４ａとＱ４ｂ及び短チャネル薄酸化膜ＮＭ
ＯＳデバイスNbで構成されている。Ｑ４ａとＱ４ｂはラ
テラルＳＣＲを構成しており、ＮＭＯＳデバイスNBを使
用してこのラテラルＳＣＲのトリガー電圧を低下させ
る。
持電圧は元のラテラルＳＣＲの保持電圧と同じであり
（約1V）、ＮＴＬＳＣＲ1 の導通抵抗は元のラテラルＳ
ＣＲと同様に低いため（約２〜５オーム）、ＮＴＬＳＣ
Ｒ1 デバイスは効果的かつ早急に静電放電電流をバイパ
スに流すことができるのである。Ｒｗ３ａとＲｗ３ｂは
Ｎ型ウエル724 と728 中に寄生する寄生抵抗であり、Ｒ
ｓｕｂ３はＰ型基板726 に寄生する寄生抵抗である。こ
れらの寄生抵抗についてもＮＴＬＳＣＲ1 デバイスを表
示した図１及び図４中に示されている。 7.ＮＴＬＳＣＲ2 デバイス 図１に示す通り、ＮＴＬＳＣＲ2 デバイスは入力パッド
205 とVSS の間に接続されており、その陽極535 はVSS
に接続され、陰極は入力パッド205 に接続されている。
このＮＴＬＳＣＲ2 デバイスは２個のバイポーラ接合ト
ランジスタＱ４ａとＱ４ｂ及び短チャネル薄酸化膜ＮＭ
ＯＳデバイスNbで構成されている。Ｑ４ａとＱ４ｂはラ
テラルＳＣＲを構成しており、ＮＭＯＳデバイスNBを使
用してこのラテラルＳＣＲのトリガー電圧を低下させ
る。
【００３５】Ｑ４ａはＰＮＰバイポーラ接合トランジス
タであり、そのエミッタ752 はVSSに接続され、ベース7
54 は抵抗Ｒｗ４ａに接続されている。この抵抗のもう
一方の端はVSS に接続されている。コレクタ756 は抵抗
Ｒｓｕｂ４を経由してVSS に接続されている。Ｑ４ｂは
ＮＰＮバイポーラ接合トランジスタであり、そのエミッ
タ758 は抵抗Ｒｗ４ｂを経由して入力パッド205 の端子
420 に接続されている。ベース760 はＱ４ａのコレクタ
756 に接続され、コレクタ762 はＱ４ａのベース754 に
接続されている。
タであり、そのエミッタ752 はVSSに接続され、ベース7
54 は抵抗Ｒｗ４ａに接続されている。この抵抗のもう
一方の端はVSS に接続されている。コレクタ756 は抵抗
Ｒｓｕｂ４を経由してVSS に接続されている。Ｑ４ｂは
ＮＰＮバイポーラ接合トランジスタであり、そのエミッ
タ758 は抵抗Ｒｗ４ｂを経由して入力パッド205 の端子
420 に接続されている。ベース760 はＱ４ａのコレクタ
756 に接続され、コレクタ762 はＱ４ａのベース754 に
接続されている。
【００３６】Ｎｂは短チャネル薄酸化膜ＮＭＯＳデバイ
スであり、そのドレイン764 はＱ４ａのベース754 に接
続され、ソース766 はＱ４ｂのエミッタ758 に接続さ
れ、ゲート電極768 はVSS に接続され、Ｎａデバイスの
バルク770 はＱ４ｂのベース760 に接続されている。 8.ＮＴＬＳＣＲ2 のデバイス構造 本節ではＮＴＬＳＣＲ2 デバイスについて記述する。図
１の回路見取図及び図４の断面図を参照のこと。
スであり、そのドレイン764 はＱ４ａのベース754 に接
続され、ソース766 はＱ４ｂのエミッタ758 に接続さ
れ、ゲート電極768 はVSS に接続され、Ｎａデバイスの
バルク770 はＱ４ｂのベース760 に接続されている。 8.ＮＴＬＳＣＲ2 のデバイス構造 本節ではＮＴＬＳＣＲ2 デバイスについて記述する。図
１の回路見取図及び図４の断面図を参照のこと。
【００３７】図４に示す通り、ＮＴＬＳＣＲ2 デバイス
はラテラルＳＣＲ（Ｑ４ａとＱ４ｂで構成）に短チャネ
ル薄酸化膜ＮＭＯＳデバイスＮｂを組入れて構成されて
いる。このＮｂデバイスをラテラルＳＣＲに組入れる目
的は、ラテラルＳＣＲの導通電圧を低下させることであ
る。図４に示す通り、Ｑ４ａは寄生垂直Ｐ−Ｎ−Ｐバイ
ポーラ接合トランジスタである。Ｑ４ａはＰ型のキャリ
ア濃度の高い領域752 をＮ型ウエル754 内でそのエミッ
タ752 としており、Ｎ型ウエル754 をベース754 とし、
Ｐ型基板726 をコレクタ756 としている。
はラテラルＳＣＲ（Ｑ４ａとＱ４ｂで構成）に短チャネ
ル薄酸化膜ＮＭＯＳデバイスＮｂを組入れて構成されて
いる。このＮｂデバイスをラテラルＳＣＲに組入れる目
的は、ラテラルＳＣＲの導通電圧を低下させることであ
る。図４に示す通り、Ｑ４ａは寄生垂直Ｐ−Ｎ−Ｐバイ
ポーラ接合トランジスタである。Ｑ４ａはＰ型のキャリ
ア濃度の高い領域752 をＮ型ウエル754 内でそのエミッ
タ752 としており、Ｎ型ウエル754 をベース754 とし、
Ｐ型基板726 をコレクタ756 としている。
【００３８】Ｑ４ｂは寄生ラテラルＮ−Ｐ−Ｎバイポー
ラ接合トランジスタである。Ｑ４ｂはＮ型のキャリア濃
度の高い領域766 をＮ型ウエル758 内でそのエミッタ75
8 としており、Ｐ型基板726 をベース760 としている。
またＮ型ウエル754 をコレクタ762 としている。薄酸化
膜ＮＭＯＳデバイスＮｂはＮ型のキャリア濃度の高い領
域766 をそのソース766 としており、またＮ型のキャリ
ア濃度の高い領域764 がＮ型ウエル754とＰ型基板726
の接合面を横に跨ぎ、そのドレインとなっている。また
Ｐ型基板726 がバルク770 となっている。このＮｂデバ
イスは２個の隣合うＮ型ウエル754 と758 の間にあり、
Ｎｂデバイスのゲート電極768 はVSS に接続されてい
る。従ってこのＮｂデバイスはＣＭＯＳ集積回路が正常
に作動している場合にはオフとなっている。
ラ接合トランジスタである。Ｑ４ｂはＮ型のキャリア濃
度の高い領域766 をＮ型ウエル758 内でそのエミッタ75
8 としており、Ｐ型基板726 をベース760 としている。
またＮ型ウエル754 をコレクタ762 としている。薄酸化
膜ＮＭＯＳデバイスＮｂはＮ型のキャリア濃度の高い領
域766 をそのソース766 としており、またＮ型のキャリ
ア濃度の高い領域764 がＮ型ウエル754とＰ型基板726
の接合面を横に跨ぎ、そのドレインとなっている。また
Ｐ型基板726 がバルク770 となっている。このＮｂデバ
イスは２個の隣合うＮ型ウエル754 と758 の間にあり、
Ｎｂデバイスのゲート電極768 はVSS に接続されてい
る。従ってこのＮｂデバイスはＣＭＯＳ集積回路が正常
に作動している場合にはオフとなっている。
【００３９】ＮＴＬＳＣＲ2 デバイスの導通電圧はすで
に元のラテラルＳＣＲのトリガー電圧（約30〜50V ）で
はなく、Ｎｂデバイスの正常な導通電圧である。この正
常な導通電圧はVSS-Vthnである。このVthnは薄酸化膜Ｎ
ＭＯＳデバイスＮｂの臨界電圧である。従ってＮＴＬＳ
ＣＲ2 デバイスはＮｂデバイスが導通するとトリガーさ
れ、導通状態に入り、静電放電電流をバイパスに流すの
である。
に元のラテラルＳＣＲのトリガー電圧（約30〜50V ）で
はなく、Ｎｂデバイスの正常な導通電圧である。この正
常な導通電圧はVSS-Vthnである。このVthnは薄酸化膜Ｎ
ＭＯＳデバイスＮｂの臨界電圧である。従ってＮＴＬＳ
ＣＲ2 デバイスはＮｂデバイスが導通するとトリガーさ
れ、導通状態に入り、静電放電電流をバイパスに流すの
である。
【００４０】ＮＴＬＳＣＲ2 デバイスが導通後、その保
持電圧は元のラテラルＳＣＲの保持電圧と同じであり
（約1V）、ＮＴＬＳＣＲ2 の導通抵抗は元のラテラルＳ
ＣＲと同様に低いため（約2 〜5 オーム）、ＮＴＬＳＣ
Ｒ2 デバイスは効果的かつ早急に静電放電電流をバイパ
スに流すことができる。Ｒｗ４ａとＲｗ４ｂはＮ型ウエ
ル754 と758 中に寄生する寄生抵抗であり、Ｒｓｕｂ４
はＰ型基板726 に寄生する寄生抵抗である。これらの寄
生抵抗についてもＮＴＬＳＣＲ2 デバイスを表示した図
１及び図４中に示されている。
持電圧は元のラテラルＳＣＲの保持電圧と同じであり
（約1V）、ＮＴＬＳＣＲ2 の導通抵抗は元のラテラルＳ
ＣＲと同様に低いため（約2 〜5 オーム）、ＮＴＬＳＣ
Ｒ2 デバイスは効果的かつ早急に静電放電電流をバイパ
スに流すことができる。Ｒｗ４ａとＲｗ４ｂはＮ型ウエ
ル754 と758 中に寄生する寄生抵抗であり、Ｒｓｕｂ４
はＰ型基板726 に寄生する寄生抵抗である。これらの寄
生抵抗についてもＮＴＬＳＣＲ2 デバイスを表示した図
１及び図４中に示されている。
【００４１】図４中では、２個の分離されたＮ型ウエル
724 と758 が同時に入力パッド205に接続されている。
この内Ｎ型ウエル724 はＮＴＬＳＣＲ1 デバイス中で使
用され、もう一方のＮ型ウエル758 はＰＴＬＳＣＲ2 デ
バイス中で使用される。この2 個のＮ型ウエルは一つに
統合し占有面積の節減を図ることは可能であり、その場
合のデバイス構造は図５に示す通りである。図５に示し
たデバイス断面図900はＮＴＬＳＣＲ1 とＮＴＬＳＣＲ2
を一つに統合し、より一歩その占有面積の節減を図っ
たものである。
724 と758 が同時に入力パッド205に接続されている。
この内Ｎ型ウエル724 はＮＴＬＳＣＲ1 デバイス中で使
用され、もう一方のＮ型ウエル758 はＰＴＬＳＣＲ2 デ
バイス中で使用される。この2 個のＮ型ウエルは一つに
統合し占有面積の節減を図ることは可能であり、その場
合のデバイス構造は図５に示す通りである。図５に示し
たデバイス断面図900はＮＴＬＳＣＲ1 とＮＴＬＳＣＲ2
を一つに統合し、より一歩その占有面積の節減を図っ
たものである。
【００４２】ＰＴＬＳＣＲ2 デバイス（ＮＴＬＳＣＲ1
デバイス）の導通電圧は短チャネル薄酸化膜ＰＭＯＳ(
ＮＭＯＳ) デバイスＰｂ（Ｎａ）のスナップバック降伏
電圧と等価である。そしてＰＭＯＳ( ＮＭＯＳ) デバイ
スのスナップバック降伏電圧は0.8 サブミクロンＣＭＯ
Ｓ技術中では約-13 〜-15V(+13〜+15V) である。従って
ＰＴＬＳＣＲ2 とＮＴＬＳＣＲ1 デバイスの導通電圧は
低下させることができ、元のラテラルＳＣＲの30〜50V
の高さのトリガー電圧ではない。
デバイス）の導通電圧は短チャネル薄酸化膜ＰＭＯＳ(
ＮＭＯＳ) デバイスＰｂ（Ｎａ）のスナップバック降伏
電圧と等価である。そしてＰＭＯＳ( ＮＭＯＳ) デバイ
スのスナップバック降伏電圧は0.8 サブミクロンＣＭＯ
Ｓ技術中では約-13 〜-15V(+13〜+15V) である。従って
ＰＴＬＳＣＲ2 とＮＴＬＳＣＲ1 デバイスの導通電圧は
低下させることができ、元のラテラルＳＣＲの30〜50V
の高さのトリガー電圧ではない。
【００４３】またＰＴＬＳＣＲ1 デバイス（ＮＴＬＳＣ
Ｒ2 デバイス）の導通電圧は共に短チャネル薄酸化膜Ｐ
ＭＯＳ( ＮＭＯＳ) デバイスＰａ（Ｎａ）の正常導通電
圧と等価である。このＰＭＯＳ( ＮＭＯＳ) デバイスＰ
ａ（Ｎａ）の正常導通電圧は0.8 サブミクロンＣＭＯＳ
技術中ではVDD+（絶対値）Vthp( VSS-Vthn)Vである。こ
の内Vthp(Vthn)はＰａ（Ｎｎ）の臨界電圧である。従っ
てＰＴＬＳＣＲ1 とＮＴＬＳＣＲ2 デバイスの導通電圧
は大幅に低下させることができ、元のラテラルＳＣＲの
高いトリガー電圧（約30〜50V ）ではない。
Ｒ2 デバイス）の導通電圧は共に短チャネル薄酸化膜Ｐ
ＭＯＳ( ＮＭＯＳ) デバイスＰａ（Ｎａ）の正常導通電
圧と等価である。このＰＭＯＳ( ＮＭＯＳ) デバイスＰ
ａ（Ｎａ）の正常導通電圧は0.8 サブミクロンＣＭＯＳ
技術中ではVDD+（絶対値）Vthp( VSS-Vthn)Vである。こ
の内Vthp(Vthn)はＰａ（Ｎｎ）の臨界電圧である。従っ
てＰＴＬＳＣＲ1 とＮＴＬＳＣＲ2 デバイスの導通電圧
は大幅に低下させることができ、元のラテラルＳＣＲの
高いトリガー電圧（約30〜50V ）ではない。
【００４４】短チャネル薄酸化膜ＰＭＯＳデバイスＰｂ
及びＮＭＯＳデバイスＮａのスナップバック降伏電圧は
ＣＭＯＳ構造の製造技術に伴い変化する。一般的に言っ
て、このスナップバック降伏電圧はＣＭＯＳデバイスの
ゲート酸化膜の降伏電圧より低くなっている。従って本
発明では四個の低電圧トリガーＳＣＲを静電放電防護回
路として利用し、効果的にＣＭＯＳ集積回路の入力装置
及びその内部回路を保護できるのであり、異常な静電放
電による損傷からも免れているのである。本発明では効
果的に入力装置を保護することができるため、旧来の静
電放電回路によく見られる第二段階の防護デバイスは必
要とはしないのである。 9.レイアウトの実施例：図６と図７は、本発明を0.6 ミ
クロン双領域／Ｐ型基板ＣＭＯＳ技術中に利用したレイ
アウトの実施例である。図６のレイアウト910 と図７の
レイアウト920中ではそれぞれ内部防護ループ930 と外
部防護ループ935 を示している。これら内外の防護ルー
プはやはりVDD からVSS へのラッチアップ現象の発生を
防止するものである。
及びＮＭＯＳデバイスＮａのスナップバック降伏電圧は
ＣＭＯＳ構造の製造技術に伴い変化する。一般的に言っ
て、このスナップバック降伏電圧はＣＭＯＳデバイスの
ゲート酸化膜の降伏電圧より低くなっている。従って本
発明では四個の低電圧トリガーＳＣＲを静電放電防護回
路として利用し、効果的にＣＭＯＳ集積回路の入力装置
及びその内部回路を保護できるのであり、異常な静電放
電による損傷からも免れているのである。本発明では効
果的に入力装置を保護することができるため、旧来の静
電放電回路によく見られる第二段階の防護デバイスは必
要とはしないのである。 9.レイアウトの実施例：図６と図７は、本発明を0.6 ミ
クロン双領域／Ｐ型基板ＣＭＯＳ技術中に利用したレイ
アウトの実施例である。図６のレイアウト910 と図７の
レイアウト920中ではそれぞれ内部防護ループ930 と外
部防護ループ935 を示している。これら内外の防護ルー
プはやはりVDD からVSS へのラッチアップ現象の発生を
防止するものである。
【００４５】図６に示したのはＰＴＬＳＣＲ1 とＰＴＬ
ＳＣＲ2 デバイスの平面図である。この内Ａ−Ａ´横断
線は図３の断面図に対応している。図７に示したのはＮ
ＴＬＳＣＲ1 とＮＴＬＳＣＲ2 デバイスの平面図であ
る。この内Ｂ−Ｂ´横断線は図５の断面図に対応してい
る。本発明のレイアウト方式は図６と図７の実施例に限
られるものではなく、その他のレイアウト方式によって
も本発明は実現可能である。 C.Ｐ型ウエル／Ｎ型基板のＣＭＯＳ構造中に制作した場
合のデバイス構造：本発明はＰ型ウエル／Ｎ型基板のＣ
ＭＯＳ構造の製造工程技術中で実現することも可能であ
る。その等価回路の見取図は図８に示す通りである。図
８はＰＴＬＳＣＲ1 ´、ＰＴＬＳＣＲ2 ´、ＮＴＬＳＣ
Ｒ1 ´及びＮＴＬＳＣＲ2 ´デバイスを含む本発明につ
いて示している。その作動原理及びデバイス構成は図１
の記載と類似しており、製造工程技術をＮ型ウエル／Ｐ
型基板からＰ型ウエル／Ｎ型基板のＣＭＯＳ技術に変更
しただけである。その作動原理は類似しているため、こ
こでは再度重複して詳細に記述することはしない。
ＳＣＲ2 デバイスの平面図である。この内Ａ−Ａ´横断
線は図３の断面図に対応している。図７に示したのはＮ
ＴＬＳＣＲ1 とＮＴＬＳＣＲ2 デバイスの平面図であ
る。この内Ｂ−Ｂ´横断線は図５の断面図に対応してい
る。本発明のレイアウト方式は図６と図７の実施例に限
られるものではなく、その他のレイアウト方式によって
も本発明は実現可能である。 C.Ｐ型ウエル／Ｎ型基板のＣＭＯＳ構造中に制作した場
合のデバイス構造：本発明はＰ型ウエル／Ｎ型基板のＣ
ＭＯＳ構造の製造工程技術中で実現することも可能であ
る。その等価回路の見取図は図８に示す通りである。図
８はＰＴＬＳＣＲ1 ´、ＰＴＬＳＣＲ2 ´、ＮＴＬＳＣ
Ｒ1 ´及びＮＴＬＳＣＲ2 ´デバイスを含む本発明につ
いて示している。その作動原理及びデバイス構成は図１
の記載と類似しており、製造工程技術をＮ型ウエル／Ｐ
型基板からＰ型ウエル／Ｎ型基板のＣＭＯＳ技術に変更
しただけである。その作動原理は類似しているため、こ
こでは再度重複して詳細に記述することはしない。
【００４６】ＰＴＬＳＣＲ1 ´とＰＴＬＳＣＲ2 ´デバ
イスの断面図は図９中に示している。その稼働原理は図
２中のＰＴＬＳＣＲ1 とＰＴＬＳＣＲ2 デバイスと類似
しているため、ここでは再度重複して詳細に記述しな
い。図９中のＰＴＬＳＣＲ1 ´、ＰＴＬＳＣＲ2 ´デバ
イスを更に統合することにより占有面積の節減は可能で
ある。統合後の断面図は図１０中に示す通りである。
イスの断面図は図９中に示している。その稼働原理は図
２中のＰＴＬＳＣＲ1 とＰＴＬＳＣＲ2 デバイスと類似
しているため、ここでは再度重複して詳細に記述しな
い。図９中のＰＴＬＳＣＲ1 ´、ＰＴＬＳＣＲ2 ´デバ
イスを更に統合することにより占有面積の節減は可能で
ある。統合後の断面図は図１０中に示す通りである。
【００４７】ＮＴＬＳＣＲ1 ´とＮＴＬＳＣＲ2 ´デバ
イスの断面図は図１１に示される。その稼働原理は図４
中のＮＴＬＳＣＲ1 とＮＴＬＳＣＲ2 デバイスと類似し
ているため、ここでは再度重複して説明しない。図１１
中のＮＴＬＳＣＲ1 ´、ＮＴＬＳＣＲ2 ´デバイスを更
に統合することにより占有面積の節減は可能である。統
合後の断面図は図１２中に示す通りである。
イスの断面図は図１１に示される。その稼働原理は図４
中のＮＴＬＳＣＲ1 とＮＴＬＳＣＲ2 デバイスと類似し
ているため、ここでは再度重複して説明しない。図１１
中のＮＴＬＳＣＲ1 ´、ＮＴＬＳＣＲ2 ´デバイスを更
に統合することにより占有面積の節減は可能である。統
合後の断面図は図１２中に示す通りである。
【００４８】図８中ではＰＴＬＳＣＲ1 ´デバイスを使
用してＰＤモードの静電放電を防護しており、ＰＴＬＳ
ＣＲ2 ´デバイスを使用してＮＤモードの静電放電を防
護、ＮＴＬＳＣＲ1 ´デバイスを使用してＰＳモードの
静電放電を防護、ＮＴＬＳＣＲ2 ´デバイスを使用して
ＮＳモードの静電放電を防護している。従ってＣＭＯＳ
集積回路は本発明の静電放電回路によって全面的に保護
される。 D.回路の稼働原理：本節で記述する内容をやはり図１に
示した回路に基づき説明する。図１は本発明をＮ型ウエ
ル／Ｐ型基板ＣＭＯＳ構造の技術中に実現した回路の見
取図である。図８の回路稼働原理も図１と類似している
ため、ここで再度重複して説明しない。図８も本発明を
Ｐ型ウエル／Ｎ型基板ＣＭＯＳ構造の技術中に実現した
回路の見取図である。 1.ＣＭＯＳ集積回路が正常に作動している場合 ＣＭＯＳ集積回路が正常に作動している場合、VDD はバ
イアス電圧5Vであり、VSS はバイアス電圧0Vである。図
１中のＰＭＯＳデバイスＰａとＰｂのゲート電極568 と
588 はVDD に接続しており、この２個のデバイスはオフ
となっている。ＰａとＰｂデバイスがオフとなっている
ため、正常な作動状態では、ＰＴＬＳＣＲ1 とＰＴＬＳ
ＣＲ2 デバイスもオフ状態にある。またＮａとＮｂデバ
イスのゲート電極738 と768 はVSS に接続されており、
この２個のデバイスはオフとなっているため、正常な作
動状態では、ＮＴＬＳＣＲ1 とＮＴＬＳＣＲ2 デバイス
もオフ状態にある。従って本発明による四個の低電圧ト
リガーＳＣＲを静電放電防護回路内に利用した四個の低
電圧トリガーＳＣＲデバイスは、ＣＭＯＳ集積回路が正
常に作動している場合、オフ状態にあり、正常な回路信
号の操作には影響を及ぼさない。
用してＰＤモードの静電放電を防護しており、ＰＴＬＳ
ＣＲ2 ´デバイスを使用してＮＤモードの静電放電を防
護、ＮＴＬＳＣＲ1 ´デバイスを使用してＰＳモードの
静電放電を防護、ＮＴＬＳＣＲ2 ´デバイスを使用して
ＮＳモードの静電放電を防護している。従ってＣＭＯＳ
集積回路は本発明の静電放電回路によって全面的に保護
される。 D.回路の稼働原理：本節で記述する内容をやはり図１に
示した回路に基づき説明する。図１は本発明をＮ型ウエ
ル／Ｐ型基板ＣＭＯＳ構造の技術中に実現した回路の見
取図である。図８の回路稼働原理も図１と類似している
ため、ここで再度重複して説明しない。図８も本発明を
Ｐ型ウエル／Ｎ型基板ＣＭＯＳ構造の技術中に実現した
回路の見取図である。 1.ＣＭＯＳ集積回路が正常に作動している場合 ＣＭＯＳ集積回路が正常に作動している場合、VDD はバ
イアス電圧5Vであり、VSS はバイアス電圧0Vである。図
１中のＰＭＯＳデバイスＰａとＰｂのゲート電極568 と
588 はVDD に接続しており、この２個のデバイスはオフ
となっている。ＰａとＰｂデバイスがオフとなっている
ため、正常な作動状態では、ＰＴＬＳＣＲ1 とＰＴＬＳ
ＣＲ2 デバイスもオフ状態にある。またＮａとＮｂデバ
イスのゲート電極738 と768 はVSS に接続されており、
この２個のデバイスはオフとなっているため、正常な作
動状態では、ＮＴＬＳＣＲ1 とＮＴＬＳＣＲ2 デバイス
もオフ状態にある。従って本発明による四個の低電圧ト
リガーＳＣＲを静電放電防護回路内に利用した四個の低
電圧トリガーＳＣＲデバイスは、ＣＭＯＳ集積回路が正
常に作動している場合、オフ状態にあり、正常な回路信
号の操作には影響を及ぼさない。
【００４９】本発明の回路中には、入力信号の電圧しき
い値に対する電圧しきい値固定作用も含まれている。図
１図中でＱ２ｂとＱ４ｂのベースからエミッタへの接合
面は１個のダイオードであるが、このダイオードの陽極
はVSS に接続されており、陰極は入力パッド205 に接続
されている。従って入力信号の低電圧しきい値は約VSS-
0.6Vに固定される。
い値に対する電圧しきい値固定作用も含まれている。図
１図中でＱ２ｂとＱ４ｂのベースからエミッタへの接合
面は１個のダイオードであるが、このダイオードの陽極
はVSS に接続されており、陰極は入力パッド205 に接続
されている。従って入力信号の低電圧しきい値は約VSS-
0.6Vに固定される。
【００５０】ＰＴＬＳＣＲ1 デバイス内のＰＭＯＳデバ
イスＰａは入力信号の高電圧しきい値を固定する。入力
信号の電圧しきい値がVDD+( 絶対値)Vthp を超過する場
合、Ｐａデバイスは導通し、この高電圧を固定する。Vt
hpはＰＭＯＳデバイスＰａの臨界電圧である。従って一
般の5VのＣＭＯＳ集積回路中で、本発明の静電放電防護
回路は入力信号の電圧しきい値を約6 〜-0.6V の間に固
定する。 2.静電放電している場合 入力パッド205 で発生する静電放電には四種類のモード
があり、それぞれプラスまたはマイナスの静電電圧がVD
D とVSS に対して放電される。放電モードはPD,ND,PS及
びＮＳモードに分れている。本発明中では、この四種類
の放電モードはすべて一対一で以下のように防護されて
いる： ＰＤモード＜-->PTLSCR1(ＰＴＬＳＣＲ1 ´) ＮＤモード＜-->PTLSCR2(ＰＴＬＳＣＲ2 ´) ＰＳモード＜-->NTLSCR1(ＮＴＬＳＣＲ1 ´) ＮＳモード＜-->NTLSCR2(ＮＴＬＳＣＲ2 ´) この内ＰＴＬＳＣＲ1 、ＰＴＬＳＣＲ2 、ＮＴＬＳＣＲ
1 及びＮＴＬＳＣＲ2は図１に示す通り本発明をＮ型領
域／Ｐ型基板ＣＭＯＳ製造工程技術中に実現したもので
あり、ＰＴＬＳＣＲ1 ´、ＰＴＬＳＣＲ2 ´、ＮＴＬＳ
ＣＲ1 ´及びＮＴＬＳＣＲ2 ´は図８に示す通り本発明
をＰ型領域／Ｎ型基板ＣＭＯＳ製造工程技術中に実現し
たものである。
イスＰａは入力信号の高電圧しきい値を固定する。入力
信号の電圧しきい値がVDD+( 絶対値)Vthp を超過する場
合、Ｐａデバイスは導通し、この高電圧を固定する。Vt
hpはＰＭＯＳデバイスＰａの臨界電圧である。従って一
般の5VのＣＭＯＳ集積回路中で、本発明の静電放電防護
回路は入力信号の電圧しきい値を約6 〜-0.6V の間に固
定する。 2.静電放電している場合 入力パッド205 で発生する静電放電には四種類のモード
があり、それぞれプラスまたはマイナスの静電電圧がVD
D とVSS に対して放電される。放電モードはPD,ND,PS及
びＮＳモードに分れている。本発明中では、この四種類
の放電モードはすべて一対一で以下のように防護されて
いる： ＰＤモード＜-->PTLSCR1(ＰＴＬＳＣＲ1 ´) ＮＤモード＜-->PTLSCR2(ＰＴＬＳＣＲ2 ´) ＰＳモード＜-->NTLSCR1(ＮＴＬＳＣＲ1 ´) ＮＳモード＜-->NTLSCR2(ＮＴＬＳＣＲ2 ´) この内ＰＴＬＳＣＲ1 、ＰＴＬＳＣＲ2 、ＮＴＬＳＣＲ
1 及びＮＴＬＳＣＲ2は図１に示す通り本発明をＮ型領
域／Ｐ型基板ＣＭＯＳ製造工程技術中に実現したもので
あり、ＰＴＬＳＣＲ1 ´、ＰＴＬＳＣＲ2 ´、ＮＴＬＳ
ＣＲ1 ´及びＮＴＬＳＣＲ2 ´は図８に示す通り本発明
をＰ型領域／Ｎ型基板ＣＭＯＳ製造工程技術中に実現し
たものである。
【００５１】本節では図１に基づき本発明の回路作動原
理について説明する。図８の回路作動原理は図１に示し
たものと類似しているため、ここでは重複して説明はし
ない。 2.a.ＰＳモード：ＮＴＬＳＣＲ1 が防護 図１に示す通り、ＰＳモードの静電放電が発生する場合
には、プラスの静電電圧がＮＴＬＳＣＲ1 の陽極530 に
加わり、その後プラスに導通したＰ型のキャリア濃度の
高い領域722 とN 型ウエル724 の接合面を経由して、Ｎ
ＭＯＳデバイスＮａのドレイン734 に伝達される。この
Ｎａデバイスはまず最初にプラスの静電電圧がそのドレ
イン734 にかかるため、スナップバック降伏が発生す
る。そしてこのＮａデバイスのスナップバック降伏が初
歩的に入力パッド205 上のプラス電圧のしきい値を13〜
15V 前後に固定する。
理について説明する。図８の回路作動原理は図１に示し
たものと類似しているため、ここでは重複して説明はし
ない。 2.a.ＰＳモード：ＮＴＬＳＣＲ1 が防護 図１に示す通り、ＰＳモードの静電放電が発生する場合
には、プラスの静電電圧がＮＴＬＳＣＲ1 の陽極530 に
加わり、その後プラスに導通したＰ型のキャリア濃度の
高い領域722 とN 型ウエル724 の接合面を経由して、Ｎ
ＭＯＳデバイスＮａのドレイン734 に伝達される。この
Ｎａデバイスはまず最初にプラスの静電電圧がそのドレ
イン734 にかかるため、スナップバック降伏が発生す
る。そしてこのＮａデバイスのスナップバック降伏が初
歩的に入力パッド205 上のプラス電圧のしきい値を13〜
15V 前後に固定する。
【００５２】Ｎａデバイスのドレイン734 でスナップバ
ック降伏が発生後、静電放電電流はＮａデバイスにより
Ｎ型ウエル724(Q3のベース724)からＮａデバイスのドレ
イン734 を経由してＰ型基板726(Ｑ３ｂのベース730)に
流れる。そしてこの静電電流は隣合うＮ型ウエル728 内
のＮ型のキャリア濃度の高い領域736 に流れ込み、再度
VSS ピンを経由して集積回路の外に流れ出す。
ック降伏が発生後、静電放電電流はＮａデバイスにより
Ｎ型ウエル724(Q3のベース724)からＮａデバイスのドレ
イン734 を経由してＰ型基板726(Ｑ３ｂのベース730)に
流れる。そしてこの静電電流は隣合うＮ型ウエル728 内
のＮ型のキャリア濃度の高い領域736 に流れ込み、再度
VSS ピンを経由して集積回路の外に流れ出す。
【００５３】この静電放電電流はＮ型ウエル724 からＰ
型基板726 に流れ、ＮＴＬＳＣＲ1デバイス内のラテラ
ルＳＣＲの正のフィードバック・ラッチアップ現象を引
起こすため、ＮＴＬＳＣＲ1 デバイスを導通状態にさせ
る。ＮＴＬＳＣＲ1 デバイスが一旦導通すると、入力パ
ッド205 からVSS に抵抗が極めて小さな導通経路が開か
れ、静電放電電流はこの経路を経由して早急にバイパス
に流れ去る。その上入力パッド205 上の電圧はＮＴＬＳ
ＣＲ1 デバイスの保持電圧によって約1V前後に固定され
ているため、入力パッド205 に接続されている入力装置
210 は効果的かつ早急に保護される。
型基板726 に流れ、ＮＴＬＳＣＲ1デバイス内のラテラ
ルＳＣＲの正のフィードバック・ラッチアップ現象を引
起こすため、ＮＴＬＳＣＲ1 デバイスを導通状態にさせ
る。ＮＴＬＳＣＲ1 デバイスが一旦導通すると、入力パ
ッド205 からVSS に抵抗が極めて小さな導通経路が開か
れ、静電放電電流はこの経路を経由して早急にバイパス
に流れ去る。その上入力パッド205 上の電圧はＮＴＬＳ
ＣＲ1 デバイスの保持電圧によって約1V前後に固定され
ているため、入力パッド205 に接続されている入力装置
210 は効果的かつ早急に保護される。
【００５４】ＳＣＲは良好な電気エネルギー（パワー）
伝達特性を持っているため、ＮＴＬＳＣＲ1 デバイスは
比較的小さな占有面積で相対的に大きな静電放電電流を
受容できる。 2.b.ＮＳモード：ＮＴＬＳＣＲ2 が防護 ＮＳモードの静電放電が発生する場合には、マイナスの
静電電圧がＮＴＬＳＣＲ2 デバイスの陰極545 に加わ
り、その後再びＮＭＯＳデバイスＮｂのソース766 に伝
達される。この場合、Ｎｂデバイスのドレイン764 とゲ
ート電極768 は相対接地しているVSS に接続している。
従ってＮｂデバイスはVgs 電圧がそのVthn臨界電圧を上
回るため、まずプラスに導通する。そしてこの導通した
Ｎｂデバイスは初歩的に入力パッド205 上のマイナスの
静電電圧を固定する。
伝達特性を持っているため、ＮＴＬＳＣＲ1 デバイスは
比較的小さな占有面積で相対的に大きな静電放電電流を
受容できる。 2.b.ＮＳモード：ＮＴＬＳＣＲ2 が防護 ＮＳモードの静電放電が発生する場合には、マイナスの
静電電圧がＮＴＬＳＣＲ2 デバイスの陰極545 に加わ
り、その後再びＮＭＯＳデバイスＮｂのソース766 に伝
達される。この場合、Ｎｂデバイスのドレイン764 とゲ
ート電極768 は相対接地しているVSS に接続している。
従ってＮｂデバイスはVgs 電圧がそのVthn臨界電圧を上
回るため、まずプラスに導通する。そしてこの導通した
Ｎｂデバイスは初歩的に入力パッド205 上のマイナスの
静電電圧を固定する。
【００５５】導通したＮｂデバイスは静電放電電流をＮ
型ウエル754 からＰ型基板726 に流し、ＮＴＬＳＣＲ2
デバイス内のラテラルＳＣＲの正のフィードバック・ラ
ッチアップ現象を引起こす。そしてＮＴＬＳＣＲ2 デバ
イスは導通し、併せてVSS から入力パッド205 間に抵抗
が極めて小さな導通経路が開かれ、静電放電電流をバイ
パスに流す。従って静電放電電流は主に、ＮＴＬＳＣＲ
2 デバイスを経由してVSS までバイパスを流れ、入力パ
ッド205 上のマイナス電圧はＮＴＬＳＣＲ2 デバイスに
よってその保持電圧のしきい値、約-1V 前後に固定され
る。 2.c.ＰＤモード：ＰＴＬＳＣＲ1 が防護 ＰＤモードの静電放電が発生する場合には、まずプラス
の静電電圧がＰＴＬＳＣＲ1 デバイスの陽極510 に加わ
る。この時VDD ピンは相対接地しており、VSSピンは浮
いている。このプラスの静電電圧はＰＭＯＳデバイスＰ
ａのソース566とバルク570 にも伝達される。Ｐａデバ
イスのドレイン564 とゲート電極568 はこの時相対接地
している。従ってＰａデバイスはVgs 電圧がそのVthn臨
界電圧（Vthnはマイナス電圧）を下回るため、まずプラ
スに導通する。そしてこの導通したＰａデバイスが初歩
的に入力パッド205 上のプラスの静電電圧を固定する。
型ウエル754 からＰ型基板726 に流し、ＮＴＬＳＣＲ2
デバイス内のラテラルＳＣＲの正のフィードバック・ラ
ッチアップ現象を引起こす。そしてＮＴＬＳＣＲ2 デバ
イスは導通し、併せてVSS から入力パッド205 間に抵抗
が極めて小さな導通経路が開かれ、静電放電電流をバイ
パスに流す。従って静電放電電流は主に、ＮＴＬＳＣＲ
2 デバイスを経由してVSS までバイパスを流れ、入力パ
ッド205 上のマイナス電圧はＮＴＬＳＣＲ2 デバイスに
よってその保持電圧のしきい値、約-1V 前後に固定され
る。 2.c.ＰＤモード：ＰＴＬＳＣＲ1 が防護 ＰＤモードの静電放電が発生する場合には、まずプラス
の静電電圧がＰＴＬＳＣＲ1 デバイスの陽極510 に加わ
る。この時VDD ピンは相対接地しており、VSSピンは浮
いている。このプラスの静電電圧はＰＭＯＳデバイスＰ
ａのソース566とバルク570 にも伝達される。Ｐａデバ
イスのドレイン564 とゲート電極568 はこの時相対接地
している。従ってＰａデバイスはVgs 電圧がそのVthn臨
界電圧（Vthnはマイナス電圧）を下回るため、まずプラ
スに導通する。そしてこの導通したＰａデバイスが初歩
的に入力パッド205 上のプラスの静電電圧を固定する。
【００５６】この導通したＰａデバイスもＰＴＬＳＣＲ
1 内のＳＣＲをトリガーして導通させ、静電放電電圧を
バイパスに流す。ＰＴＬＳＣＲ1 デバイスの導通後、入
力パッド205 からVDD に抵抗が極めて小さな導通経路が
開かれ、大部分の静電放電電流はこの経路を通じてVDD
まで流れ、集積回路の外に流れ去ってゆく。入力パッド
205 上のプラスの静電放電電圧はＰＴＬＳＣＲ1 デバイ
スによってその保持電圧が約1V前後に固定されるため、
この入力パッド205 に接続されている入力装置210 は効
果的かつ早急に保護される。 2.d.ＮＤモード：ＰＴＬＳＣＲ2 が防護 ＮＤモードの静電放電が発生する場合には、まずマイナ
スの静電電圧がＰＴＬＳＣＲ2 デバイスの陰極525 に加
わる。この時VDD は相対接地しており、VSS は浮いてい
る。このマイナスの静電電圧はプラスに導通したN 型ウ
エル578 とＰ型基板556 の接合面を経由してＰＭＯＳデ
バイスＰｂのドレイン584 に伝達される。
1 内のＳＣＲをトリガーして導通させ、静電放電電圧を
バイパスに流す。ＰＴＬＳＣＲ1 デバイスの導通後、入
力パッド205 からVDD に抵抗が極めて小さな導通経路が
開かれ、大部分の静電放電電流はこの経路を通じてVDD
まで流れ、集積回路の外に流れ去ってゆく。入力パッド
205 上のプラスの静電放電電圧はＰＴＬＳＣＲ1 デバイ
スによってその保持電圧が約1V前後に固定されるため、
この入力パッド205 に接続されている入力装置210 は効
果的かつ早急に保護される。 2.d.ＮＤモード：ＰＴＬＳＣＲ2 が防護 ＮＤモードの静電放電が発生する場合には、まずマイナ
スの静電電圧がＰＴＬＳＣＲ2 デバイスの陰極525 に加
わる。この時VDD は相対接地しており、VSS は浮いてい
る。このマイナスの静電電圧はプラスに導通したN 型ウ
エル578 とＰ型基板556 の接合面を経由してＰＭＯＳデ
バイスＰｂのドレイン584 に伝達される。
【００５７】ＰＴＬＳＣＲ2 デバイス内のＰｂデバイス
はまずマイナスの静電電圧が原因し、そのドレインでス
ナップバック降伏が発生する。このスナップバック降伏
したＰｂデバイスは入力パッド205 上のマイナスの静電
放電電圧をそのスナップバック降伏電圧のしきい値前後
に固定する。スナップバック降伏電圧は約-13 〜-15Vで
ある。
はまずマイナスの静電電圧が原因し、そのドレインでス
ナップバック降伏が発生する。このスナップバック降伏
したＰｂデバイスは入力パッド205 上のマイナスの静電
放電電圧をそのスナップバック降伏電圧のしきい値前後
に固定する。スナップバック降伏電圧は約-13 〜-15Vで
ある。
【００５８】静電放電された電流はスナップバック降伏
したＰｂデバイスを経由してＮ型ウエル574 からＰ型基
板556 に流れ、ＰＴＬＳＣＲ2 デバイス内のラテラルＳ
ＣＲをトリガーして導通させる。ＰＴＬＳＣＲ2 デバイ
スが導通した後、VDD から入力パッド205 に抵抗が極め
て小さな導通経路が開かれ、大部分の静電放電電流はこ
の経路を通じてVDD ピンまでバイパスを流れ、集積回路
の外に流れ去ってゆく。入力パッド205 上のマイナスの
静電放電電圧はＰＴＬＳＣＲ2 デバイスによってその保
持電圧、約-1V 前後に固定されるため、この入力パッド
205 に接続されている入力装置210 は効果的かつ早急に
保護される。まとめて言えば、本発明は四個の低電圧ト
リガーＳＣＲを利用して静電放電防護回路を形成し、入
力ピンでの静電放電の四種類のモードを、すべて一対一
で対応する形でこの四個の低電圧トリガーＳＣＲで防護
する。ＳＣＲは電気エネルギーの電導特性が優れている
ため、本発明では比較的小さな占有面積で（旧来の静電
放電防護回路と比較）全方位的かつ耐圧能力の高い静電
放電防護回路を提供できるのである。
したＰｂデバイスを経由してＮ型ウエル574 からＰ型基
板556 に流れ、ＰＴＬＳＣＲ2 デバイス内のラテラルＳ
ＣＲをトリガーして導通させる。ＰＴＬＳＣＲ2 デバイ
スが導通した後、VDD から入力パッド205 に抵抗が極め
て小さな導通経路が開かれ、大部分の静電放電電流はこ
の経路を通じてVDD ピンまでバイパスを流れ、集積回路
の外に流れ去ってゆく。入力パッド205 上のマイナスの
静電放電電圧はＰＴＬＳＣＲ2 デバイスによってその保
持電圧、約-1V 前後に固定されるため、この入力パッド
205 に接続されている入力装置210 は効果的かつ早急に
保護される。まとめて言えば、本発明は四個の低電圧ト
リガーＳＣＲを利用して静電放電防護回路を形成し、入
力ピンでの静電放電の四種類のモードを、すべて一対一
で対応する形でこの四個の低電圧トリガーＳＣＲで防護
する。ＳＣＲは電気エネルギーの電導特性が優れている
ため、本発明では比較的小さな占有面積で（旧来の静電
放電防護回路と比較）全方位的かつ耐圧能力の高い静電
放電防護回路を提供できるのである。
【００５９】例を挙げると、本発明の回路は88×177 ミ
クロンの占有面積で5000V 前後に達する人体放電モード
の静電放電防護能力を提供することが可能である。この
占有面積内にはVDD からVSS へのラッチアップ現象を防
止するための内外の防護ループもその中に含んでいる。
また本発明では静電放電防護措置を提供するばかりでは
なく、ＣＭＯＳ集積回路が正常に作動している場合の入
力信号電圧のしきい値固定作用も提供している。この固
定作用は外部からの低すぎるかまたは高すぎる電圧の集
積回路に対する干渉をフィルタにかけることができるた
め、その雑音信号に対する免疫力は比較的優れている。
クロンの占有面積で5000V 前後に達する人体放電モード
の静電放電防護能力を提供することが可能である。この
占有面積内にはVDD からVSS へのラッチアップ現象を防
止するための内外の防護ループもその中に含んでいる。
また本発明では静電放電防護措置を提供するばかりでは
なく、ＣＭＯＳ集積回路が正常に作動している場合の入
力信号電圧のしきい値固定作用も提供している。この固
定作用は外部からの低すぎるかまたは高すぎる電圧の集
積回路に対する干渉をフィルタにかけることができるた
め、その雑音信号に対する免疫力は比較的優れている。
【００６０】本発明では、ラテラルＳＣＲはその中に組
入れた短チャネル薄酸化膜ＰＭＯＳデバイスまたはＮＭ
ＯＳデバイスによりトリガーされ導通するのであり、容
量結合作用によりトリガーされ導通するのではない。本
発明はデバイスの直流特性を利用し、静電放電防護回路
を導通させるのであり、一時的な容量結合効果を利用す
るのではないのである。従って本発明に基づくと各種の
異なったサブミクロン製造工程技術中で、非常に簡単か
つ正確に設計及び制御することができるのである。
入れた短チャネル薄酸化膜ＰＭＯＳデバイスまたはＮＭ
ＯＳデバイスによりトリガーされ導通するのであり、容
量結合作用によりトリガーされ導通するのではない。本
発明はデバイスの直流特性を利用し、静電放電防護回路
を導通させるのであり、一時的な容量結合効果を利用す
るのではないのである。従って本発明に基づくと各種の
異なったサブミクロン製造工程技術中で、非常に簡単か
つ正確に設計及び制御することができるのである。
【００６１】5VのＣＭＯＳ集積回路中で、本発明による
回路はVDD からVSS へのラッチアップ現象の発生からも
免れている。本発明は比較的小さな占有面積で相対的に
高い静電放電防護能力を提供できるため、本発明は各種
の最先端のサブミクロンＣＭＯＳ集積回路の高密度及び
高速度方面への応用にも非常に適している。また本発明
はどのようなＣＭＯＳまたはバイポーラＣＭＯＳ製造工
程技術中でも実現可能である。これにはＮ型ウエル／Ｐ
型基板、Ｐ型ウエル／Ｎ型基板または双領域の製造工程
が含まれている。
回路はVDD からVSS へのラッチアップ現象の発生からも
免れている。本発明は比較的小さな占有面積で相対的に
高い静電放電防護能力を提供できるため、本発明は各種
の最先端のサブミクロンＣＭＯＳ集積回路の高密度及び
高速度方面への応用にも非常に適している。また本発明
はどのようなＣＭＯＳまたはバイポーラＣＭＯＳ製造工
程技術中でも実現可能である。これにはＮ型ウエル／Ｐ
型基板、Ｐ型ウエル／Ｎ型基板または双領域の製造工程
が含まれている。
【図１】本発明をＮ型ウエル／Ｐ型基板のＣＭＯＳ技術
に適用したＮＴＬＳＣＲ1 、ＮＴＬＳＣＲ2 、ＰＴＬＳ
ＣＲ1 及びＰＴＬＳＣＲ2 デバイスを含む回路図であ
る。
に適用したＮＴＬＳＣＲ1 、ＮＴＬＳＣＲ2 、ＰＴＬＳ
ＣＲ1 及びＰＴＬＳＣＲ2 デバイスを含む回路図であ
る。
【図２】図１のＰＴＬＳＣＲ1 及びＰＴＬＳＣＲ2 デバ
イスをＮ型ウエル／Ｐ型基板のＣＭＯＳ構造中に制作し
た断面図である。
イスをＮ型ウエル／Ｐ型基板のＣＭＯＳ構造中に制作し
た断面図である。
【図３】図２のＰＴＬＳＣＲ1 及びＰＴＬＳＣＲ2 デバ
イスを一つに統合した断面図である。
イスを一つに統合した断面図である。
【図４】図１のＮＴＬＳＣＲ1 及びＮＴＬＳＣＲ2 エレ
メントをＮ型ウエル／Ｐ型基板のＣＭＯＳ構造中に制作
した断面図である。
メントをＮ型ウエル／Ｐ型基板のＣＭＯＳ構造中に制作
した断面図である。
【図５】図４のＮＴＬＳＣＲ1 及びＮＴＬＳＣＲ2 デバ
イスを一つに統合した断面図である。
イスを一つに統合した断面図である。
【図６】図３のＰＴＬＳＣＲ1 及びＰＴＬＳＣＲ2 デバ
イスのレイアウトの平面図で、Ａ−Ａ´の横断線は図３
に示した断面に対応する図である。
イスのレイアウトの平面図で、Ａ−Ａ´の横断線は図３
に示した断面に対応する図である。
【図７】図５のＮＴＬＳＣＲ1 及びＮＴＬＳＣＲ2 デバ
イスのレイアウトの平面図で、内Ｂ−Ｂ´の横断線は図
５に示した断面に対応する図である。
イスのレイアウトの平面図で、内Ｂ−Ｂ´の横断線は図
５に示した断面に対応する図である。
【図８】本発明をＰ型ウエル／Ｎ型基板のＣＭＯＳ技術
に適用した回路図で、ＰＴＬＳＣＲ1 、ＰＴＬＳＣＲ2
、ＮＴＬＳＣＲ1 及びＮＴＬＳＣＲ2 デバイスが含ま
れている図である。
に適用した回路図で、ＰＴＬＳＣＲ1 、ＰＴＬＳＣＲ2
、ＮＴＬＳＣＲ1 及びＮＴＬＳＣＲ2 デバイスが含ま
れている図である。
【図９】図８のＰＴＬＳＣＲ1 及びＰＴＬＳＣＲ2 デバ
イスをＰ型ウエル／Ｎ型基板のＣＭＯＳ構造中に設けた
断面図である。
イスをＰ型ウエル／Ｎ型基板のＣＭＯＳ構造中に設けた
断面図である。
【図１０】図９のＰＴＬＳＣＲ1 及びＰＴＬＳＣＲ2 デ
バイスを一つに統合した断面図である。
バイスを一つに統合した断面図である。
【図１１】図８のＮＴＬＳＣＲ1 及びＮＴＬＳＣＲ2 デ
バイスをＰ型ウエル／Ｎ型基板のＣＭＯＳ構造中に設け
た断面図である。
バイスをＰ型ウエル／Ｎ型基板のＣＭＯＳ構造中に設け
た断面図である。
【図１２】図１１のＮＴＬＳＣＲ1 及びＮＴＬＳＣＲ2
デバイスを一つに統合した断面図である。
デバイスを一つに統合した断面図である。
【図１３】Ｐ型ウエル／Ｎ型基板のＣＭＯＳ構造で形成
された図１２に示されたＰＴＬＳＣＲ1 、ＰＴＬＳＣＲ
2デバイスの断面図である。
された図１２に示されたＰＴＬＳＣＲ1 、ＰＴＬＳＣＲ
2デバイスの断面図である。
【図１４】図１３に示されたＰＴＬＳＣＲ1，ＰＴＬＳ
ＣＲ2を統合した構造を示す図である。
ＣＲ2を統合した構造を示す図である。
【図１５】Ｐ型ウエル／Ｎ型基板のＣＭＯＳ構造で形成
された図１２に示されたＮＴＬＳＣＲ1 及びＮＴＬＳＣ
Ｒ2デバイスの断面図である。
された図１２に示されたＮＴＬＳＣＲ1 及びＮＴＬＳＣ
Ｒ2デバイスの断面図である。
【図１６】図１５に示されたＮＴＬＳＣＲ1，ＮＴＬＳ
ＣＲ2を統合した構造を示す図である。
ＣＲ2を統合した構造を示す図である。
500 回路 205 入力パッド 210 入力装置 ＰＴＬＳＣＲ1 、ＰＴＬＳＣＲ2 、ＮＴＬＳＣＲ1 、Ｎ
ＴＬＳＣＲ2 ＰＴＬＳＣＲ1 、ＰＴＬＳＣＲ2 、ＮＴ
ＬＳＣＲ1 、ＮＴＬＳＣＲ2 シリコン制御整流器 355, 420 端子 510,1210 陽極 520,1220 陰極 Ｑ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂ、Ｑ３ａ、Ｑ３ｂ、Ｑ
４ａ、Ｑ４ｂ、Ｑ１ａ’、Ｑ１ｂ’、Ｑ２ａ’、Ｑ２
ｂ' 、Ｑ３ａ' 、Ｑ３ｂ' 、Ｑ４ａ' 、Ｑ４ｂ'トラン
ジスタ Ｐａ, Ｐｂ ＰＭＯＳデバイス Ｎａ, Ｎｂ ＮＭＯＳデバイス
ＴＬＳＣＲ2 ＰＴＬＳＣＲ1 、ＰＴＬＳＣＲ2 、ＮＴ
ＬＳＣＲ1 、ＮＴＬＳＣＲ2 シリコン制御整流器 355, 420 端子 510,1210 陽極 520,1220 陰極 Ｑ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂ、Ｑ３ａ、Ｑ３ｂ、Ｑ
４ａ、Ｑ４ｂ、Ｑ１ａ’、Ｑ１ｂ’、Ｑ２ａ’、Ｑ２
ｂ' 、Ｑ３ａ' 、Ｑ３ｂ' 、Ｑ４ａ' 、Ｑ４ｂ'トラン
ジスタ Ｐａ, Ｐｂ ＰＭＯＳデバイス Ｎａ, Ｎｂ ＮＭＯＳデバイス
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 29/74 Ｎ 29/74 Ｈ０３Ｋ 19/094 Ｂ Ｈ０３Ｋ 19/003 19/0948 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/092 H01L 27/04
Claims (6)
- 【請求項１】第一の電源に接続された陰極とパッドに接
続された陽極と第一の薄層酸化物ＰＭＯＳデバイスとを
有し、第一の薄酸化膜ＰＭＯＳデバイスのオン電圧で該
第一のＰＭＯＳデバイスがトリガーする第一のラテラル
シリコン制御整流器と、 第一の電源に接続された陽極とパッドに接続された陰極
と第二の薄層酸化物ＰＭＯＳデバイスとを有し、第二の
薄酸化膜ＰＭＯＳデバイスのスナップバック降伏電圧で
該第二のＰＭＯＳデバイスがトリガーする第二のラテラ
ルシリコン制御整流器と、 第二の電源に接続された陰極とパッドに接続された陽極
と第一の薄層酸化物ＮＭＯＳデバイスとを有し、第一の
薄酸化膜ＮＭＯＳデバイスのスナップバック降伏電圧で
該第一のＮＭＯＳデバイスがトリガーする第三のラテラ
ルシリコン制御整流器と、 第二の電源に接続された陽極とパッドに接続された陰極
と第二の薄層酸化物ＮＭＯＳデバイスとを有し、第二の
薄酸化膜ＮＭＯＳデバイスのオン電圧で第二の該ＮＭＯ
Ｓデバイスがトリガーする第四のラテラルシリコン制御
整流器とからなる ＣＭＯＳ静電放電防護回路。 - 【請求項２】 Ｎ型ウエル／Ｐ型基板構造である請求項
１記載のＣＭＯＳ静電放電防護回路。 - 【請求項３】 Ｐ型ウエル／Ｎ型基板構造である請求項
１記載のＣＭＯＳ静電放電防護回路。 - 【請求項４】 該第一のラテラルシリコン制御整流器の
該陰極はＰ型基板内のＮ型ウエルに形成されたＮ ＋ 領域
からなる請求項１記載のＣＭＯＳ静電放電防護回路。 - 【請求項５】 該第一のラテラルシリコン制御整流器は
更に該第一のラテラルシリコン制御整流器の該アノード
であるエミッタを有し、該第一の薄酸化膜ＰＭＯＳデバ
イスに接続された第一のバイポーラ型トランジスタと、
該第一の薄酸化膜ＰＭＯＳデバイスのドレインに接続さ
れたベースを有する第二のバイポーラ型トランジスタと
からなり、該第一のバイポーラトランジスタのベースは
該第二 のバイポーラトランジスタのコレクタに接続され
る請求項１記載のＣＭＯＳ静電放電防護回路。 - 【請求項６】 ＶＤＤとパッドとの間に接続された第一
の低電圧トリガーシリコン制御整流デバイスと、ＶＤＤ
とパッドとの間に接続された第二の低電圧トリガーシリ
コン制御整流デバイスと、パッドとＶＳＳとの間に接続
された第三の低電圧トリガーシリコン制御整流デバイス
と、パッドとＶＳＳとの間に接続された第四の低電圧ト
リガーシリコン制御整流デバイスとからなり、 第一の低電圧トリガーシリコン制御整流デバイスはＶＤ
Ｄと接続された陰極とパッドと接続された陽極とを有す
る第一のラテラルシリコン制御整流と、第一の薄酸化膜
ＰＭＯＳデバイスのオン電圧で第一のラテラルシリコン
制御整流をトリガーするよう配置される第一の薄酸化膜
ＰＭＯＳデバイスとからなり、 第二の低電圧トリガーシリコン制御整流デバイスはＶＤ
Ｄと接続された陽極とパッドと接続された陰極とを有す
る第二のラテラルシリコン制御整流器と、第二の薄酸化
膜ＰＭＯＳデバイスのオン電圧で第二のラテラルシリコ
ン制御整流器をトリガーするよう配置される第二の薄酸
化膜ＰＭＯＳデバイスとからなり、 第三の低電圧トリガーシリコン制御整流デバイスはＶＳ
Ｓと接続された陰極とパッドと接続された陽極とを有す
る第三のラテラルシリコン制御整流器と、第三の薄酸化
膜ＮＭＯＳデバイスのスナップバック降伏電圧で第三の
ラテラルシリコン制御整流器をトリガーするよう配置さ
れる第三の薄酸化膜ＮＭＯＳデバイスとからなり、 第四の低電圧トリガーシリコン制御整流デバイスはＶＳ
Ｓと接続された陽極とパッドと接続された陰極とを有す
る第四のラテラルシリコン制御整流器と、第四の薄酸化
膜ＮＭＯＳデバイスのスナップバック降伏電圧で第四の
ラテラルシリコン制御整流器をトリガーするよう配置さ
れる第四の薄酸化膜ＮＭＯＳデバイスとからなる ＣＭＯ
Ｓ静電放電防護回路。
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