JP2007012864A - 静電放電保護回路 - Google Patents
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Abstract
【解決手段】PNPバイポーラトランジスタ部分のエミッタとベースが、それぞれ、入出力端子12と電源端子13に接続し、NPNバイポーラトランジスタ部分のエミッタが接地端子14に接続する第一のサイリスタ10と、PNPバイポーラトランジスタ部分のエミッタが電源端子13に接続し、NPNバイポーラトランジスタ部分のエミッタとベースが、それぞれ、入出力端子12と接地端子14に接続する第二のサイリスタ11と、電源端子13と接地端子14との間に接続された電源線間保護回路15とを具備する静電放電保護回路を構成する。
【選択図】 図1
Description
入出力端子、電源端子および接地端子を持つ半導体集積回路の前記各端子間に入る、静電放電の誘起要因となるサージから内部回路を保護する静電放電保護回路において、PNPバイポーラトランジスタ部分のエミッタであるアノードが前記入出力端子に接続し、NPNバイポーラトランジスタ部分のエミッタであるカソードが前記接地端子に接続し、前記PNPバイポーラトランジスタ部分のベースが前記電源端子に接続する第一のサイリスタと、PNPバイポーラトランジスタ部分のエミッタであるアノードが前記電源端子に接続し、NPNバイポーラトランジスタ部分のエミッタであるカソードが前記入出力端子に接続し、該NPNバイポーラトランジスタ部分のベースが前記接地端子に接続する第二のサイリスタと、前記電源端子と前記接地端子との間に接続された電源線間保護回路とを具備することを特徴とする静電放電保護回路を構成する。
請求項1に記載の静電放電保護回路において、前記第一のサイリスタのNPNバイポーラトランジスタ部分のベースが前記接地端子に接続しないかあるいは抵抗を介して接続し、前記第二のサイリスタのPNPバイポーラトランジスタ部分のベースが前記電源端子に接続しないかあるいは抵抗を介して接続することを特徴とする静電放電保護回路を構成する。
請求項1または2に記載の静電放電保護回路において、前記第一のサイリスタの構成要素であるディープ−N−ウェルと、前記第二のサイリスタの構成要素であるディープ−N−ウェルとをP−基板で分離したことを特徴とする静電放電保護回路を構成する。
請求項1乃至3のいずれかに記載の静電放電保護回路において、前記入出力端子に接続される、前記第一のサイリスタのアノードおよび前記第二のサイリスタのカソードの拡散層領域の面積が、各々20μm2以下であることを特徴とする静電放電保護回路を構成する。
本発明に係る静電放電保護回路は、アナログ・デジタル混載用CMOSプロセス等で一般的に用いられるトリプルウェル構造を利用し、入出力端子と接地端子との間および入出力端子と電源端子との間に、それぞれ、サイリスタ(SCR)を具備し、入出力端子と接地端子との間のSCRのNゲート(NG)を電源端子に、入出力端子と電源端子との間のSCRのPゲート(PG)を接地端子に接続し、かつ、電源端子と接地端子との間に保護回路を入れる構造にすることで、低寄生容量で、あらゆる極性、端子間においてサージ経路を確保したことが、従来にない特徴である。
図1を用いて、本発明第1の実施の形態例を説明する。図1の(a)に回路図、図1の(b)に、アナログ・デジタル混載用CMOSプロセスで一般的に用いられるトリプルウェル構造の断面図を模式的に示した。
SCR−1のPNPバイポーラトランジスタ部分のエミッタ−ベース間のPN接合を通して入力端子12(I/O)から電源端子13(VDD)へ電流が流れる。電源端子13(VDD)の電位が上がり、内部回路2と電源線間保護回路15を通して電流が流れてベース電流を接地端子14に流す。この機構によりSCR−1は、入出力端子12(I/O)が比較的低い電圧でもオン状態となる。このことにより、SCR−1にサージ電流が流れ、内部回路2を保護する。
SCR−2のNPNバイポーラトランジスタ部分のベース−エミッタ間のPN接合を通して接地端子14(VSS)から入出力端子12(I/O)へ電流が流れる。この経路がサージ電流パスとなり、内部回路2を保護する。
SCR−1のPNPバイポーラトランジスタ部分のエミッタ−ベース間のPN接合を通して入出力端子12(I/O)から電源端子13(VDD)へ電流が流れる。この経路がサージ電流パスとなり、内部回路2を保護する。
SCR−2のNPNバイポーラトランジスタ部分のベース−エミッタ間のPN接合を通して接地端子14(VSS)から入出力端子12(I/O)へ電流が流れる。電源端子13(VDD)に対する接地端子14(VSS)の電位が下がり、内部回路2と電源線間保護回路15を通して電流が流れてベース電流を入出力端子12(I/O)に流す。この機構によりSCR−2は、入出力端子12(I/O)が比較的(マイナス側に)低い電圧でもオン状態となる。このことにより、SCR−2にサージ電流が流れ、内部回路2を保護する。
図2は、本発明第2の実施の形態例を示す図である。
図3は、本発明第3の実施の形態例を示す図である。
Claims (4)
- 入出力端子、電源端子および接地端子を持つ半導体集積回路の前記各端子間に入る、静電放電の誘起要因となるサージから内部回路を保護する静電放電保護回路において、
PNPバイポーラトランジスタ部分のエミッタであるアノードが前記入出力端子に接続し、NPNバイポーラトランジスタ部分のエミッタであるカソードが前記接地端子に接続し、前記PNPバイポーラトランジスタ部分のベースが前記電源端子に接続する第一のサイリスタと、
PNPバイポーラトランジスタ部分のエミッタであるアノードが前記電源端子に接続し、NPNバイポーラトランジスタ部分のエミッタであるカソードが前記入出力端子に接続し、該NPNバイポーラトランジスタ部分のベースが前記接地端子に接続する第二のサイリスタと、
前記電源端子と前記接地端子との間に接続された電源線間保護回路とを具備することを特徴とする静電放電保護回路。 - 請求項1に記載の静電放電保護回路において、
前記第一のサイリスタのNPNバイポーラトランジスタ部分のベースが前記接地端子に接続しないかあるいは抵抗を介して接続し、
前記第二のサイリスタのPNPバイポーラトランジスタ部分のベースが前記電源端子に接続しないかあるいは抵抗を介して接続することを特徴とする静電放電保護回路。 - 請求項1または2に記載の静電放電保護回路において、
前記第一のサイリスタの構成要素であるディープ−N−ウェルと、前記第二のサイリスタの構成要素であるディープ−N−ウェルとをP−基板で分離したことを特徴とする静電放電保護回路。 - 請求項1乃至3のいずれかに記載の静電放電保護回路において、
前記入出力端子に接続される、前記第一のサイリスタのアノードおよび前記第二のサイリスタのカソードの拡散層領域の面積が、各々20μm2以下であることを特徴とする静電放電保護回路。
Priority Applications (1)
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JP2005191586A JP2007012864A (ja) | 2005-06-30 | 2005-06-30 | 静電放電保護回路 |
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Application Number | Priority Date | Filing Date | Title |
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Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009066524A1 (ja) * | 2007-11-21 | 2009-05-28 | Sharp Kabushiki Kaisha | 静電気放電保護装置及びこれを備えた半導体集積回路 |
US8477124B2 (en) | 2009-12-22 | 2013-07-02 | Renesas Electronics Corporation | Semiconductor device |
JP2014123717A (ja) * | 2012-12-19 | 2014-07-03 | Analog Devices Inc | 統合された供給クランプを有するインターフェース保護装置およびそれを形成する方法 |
US9831233B2 (en) | 2016-04-29 | 2017-11-28 | Analog Devices Global | Apparatuses for communication systems transceiver interfaces |
US10008490B2 (en) | 2015-04-07 | 2018-06-26 | Analog Devices, Inc. | High speed interface protection apparatus |
US10249609B2 (en) | 2017-08-10 | 2019-04-02 | Analog Devices, Inc. | Apparatuses for communication systems transceiver interfaces |
US10700056B2 (en) | 2018-09-07 | 2020-06-30 | Analog Devices, Inc. | Apparatus for automotive and communication systems transceiver interfaces |
WO2020262199A1 (ja) * | 2019-06-26 | 2020-12-30 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置および撮像装置 |
WO2021090569A1 (ja) * | 2019-11-06 | 2021-05-14 | ソニーセミコンダクタソリューションズ株式会社 | 受光装置および測距装置 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09134997A (ja) * | 1995-10-30 | 1997-05-20 | Motorola Inc | 半導体素子における静電放電保護装置 |
JPH10294425A (ja) * | 1997-04-17 | 1998-11-04 | Denso Corp | 集積回路用保護装置 |
JP2005123533A (ja) * | 2003-10-20 | 2005-05-12 | Nippon Telegr & Teleph Corp <Ntt> | 静電放電保護回路 |
-
2005
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09134997A (ja) * | 1995-10-30 | 1997-05-20 | Motorola Inc | 半導体素子における静電放電保護装置 |
JPH10294425A (ja) * | 1997-04-17 | 1998-11-04 | Denso Corp | 集積回路用保護装置 |
JP2005123533A (ja) * | 2003-10-20 | 2005-05-12 | Nippon Telegr & Teleph Corp <Ntt> | 静電放電保護回路 |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009066524A1 (ja) * | 2007-11-21 | 2009-05-28 | Sharp Kabushiki Kaisha | 静電気放電保護装置及びこれを備えた半導体集積回路 |
TWI382525B (zh) * | 2007-11-21 | 2013-01-11 | Sharp Kk | Electrostatic discharge protection device and its semiconductor integrated circuit |
US8477124B2 (en) | 2009-12-22 | 2013-07-02 | Renesas Electronics Corporation | Semiconductor device |
JP2014123717A (ja) * | 2012-12-19 | 2014-07-03 | Analog Devices Inc | 統合された供給クランプを有するインターフェース保護装置およびそれを形成する方法 |
US10008490B2 (en) | 2015-04-07 | 2018-06-26 | Analog Devices, Inc. | High speed interface protection apparatus |
US9831233B2 (en) | 2016-04-29 | 2017-11-28 | Analog Devices Global | Apparatuses for communication systems transceiver interfaces |
TWI661655B (zh) * | 2016-04-29 | 2019-06-01 | 愛爾蘭商亞德諾半導體環球公司 | 用於通訊系統收發器介面之裝置 |
US10249609B2 (en) | 2017-08-10 | 2019-04-02 | Analog Devices, Inc. | Apparatuses for communication systems transceiver interfaces |
TWI693692B (zh) * | 2017-08-10 | 2020-05-11 | 美商美國亞德諾半導體公司 | 積體電路裝置 |
US10700056B2 (en) | 2018-09-07 | 2020-06-30 | Analog Devices, Inc. | Apparatus for automotive and communication systems transceiver interfaces |
WO2020262199A1 (ja) * | 2019-06-26 | 2020-12-30 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置および撮像装置 |
WO2021090569A1 (ja) * | 2019-11-06 | 2021-05-14 | ソニーセミコンダクタソリューションズ株式会社 | 受光装置および測距装置 |
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