TWI661655B - 用於通訊系統收發器介面之裝置 - Google Patents

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賈維爾 A. 薩爾賽多
大衛 J. 克拉克
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愛爾蘭商亞德諾半導體環球公司
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Abstract

於此所揭露係一種用於保護電路免受暫態放電事件影響之積體電路裝置。一積體電路裝置包括一半導體基板，一雙向半導體整流器(semiconductor rectifier，SCR)形成於該半導體基板上，該雙向半導體整流器具有電連接至一第一端子之一陰極/陽極與電連接至一第二端子之一陰極/陽極。該積體電路裝置進一步包括複數個金屬化層，其形成於半導體基板上方。該積體電路裝置進一步包括一觸發裝置，其形成於第一側上之該半導體基板中並與該雙向半導體整流器相鄰。該觸發裝置包括至少一雙極型接面電晶體(bipolar junction transistor，BJT)或一突崩PN二極體(avalanche PN diode)，其中該觸發裝置之一第一裝置端子與該陰極/陽極(K/A)共同連接至該第一端子(T1)，且該觸發裝置之一第二裝置端子透過該至少一金屬化層電連接至該雙向半導體整流器之一中央區域。

Description

用於通訊系統收發器介面之裝置
於此所揭露之技術係關於電子學領域，更進一步係關於用於通訊系統收發器介面之保護裝置，用於提供保護，免受暫態放電事件，如電力過載/靜電放電之影響。
某些電子系統可能暴露於持續時間相對較短並具電壓與/或電流快速變化之暫態放電事件。暫態放電事件可包括如靜電放電(electrostatic discharge，ESD)或電荷由物體或人員突然釋放至一電子系統中所造成之電磁干擾事件。
暫態放電事件可能會損壞一電子系統內之積體電路(integrated circuits，ICs)，其原因在於，該積體電路內相對較小區域內產生過電壓狀態與/或高功率耗散。此種功率急遽且高耗散之情形可能潛在地導致例如因閘極氧化物穿透，架橋損壞，金屬損壞與表面電荷積累與其他損害現象間所造成對於核心電路之損害。此外，暫態放電事件可能引起閂鎖效應(latch-up)(亦即無意中產生一低阻抗路徑)，而因此破壞該積體電路之功能與造成積體電路永久性損壞。
於某些實施例中，一積體電路裝置包括一半導體基板，一雙向半導體整流器(semiconductor rectifier，SCR)形成於該半導體基板上，該雙向半導體整流器具有電連接至一第一端子(T1)之一陰極/陽極(K/A)與電連接至一第二端子(T2)之一陽極/陰極(A/K)。該積體電路裝置進一步包括複數個金屬化層，其等形成於該半導體基板上。該積體電路裝置進一步包括一觸發裝置，其形成於該半導體基板中之一第一側並與該雙向半導體整流器相鄰。該觸發裝置包括至少一雙極型接面電晶體(bipolar junction transistor，BJT)或一突崩PN二極體(avalanche PN diode)，其中該觸發裝置之一第一裝置端子與該陰極/陽極(K/A)共同連接至該第一端子(T1)，且該觸發裝置之一第二裝置端子透過該至少一金屬化層電連接至該雙向半導體整流器之一中央區域。
於某些其他實施例中，一積體電路裝置包括一半導體基板，一NPNPN雙向半導體整流器形成於該半導體基板上，該NPNPN雙向半導體整流器具有電連接至一第一端子(T1)之一陰極/陽極(K/A)與電連接至一第二端子(T2)之一陽極/陰極(A/K)。該積體電路裝置進一步包括複數個金屬化層，其形成於該半導體基板上。該積體電路裝置進一步包括一觸發裝置，其形成於該半導體基板中該NPNPN雙向半導體整流器之一第一側上。該觸發裝置包括至少一雙極型接面電晶體或一突崩二極體，其中該觸發裝置之一第一裝置端子係透過該積體電路裝置之至少一金屬化層電連接至該雙向半導體整流器之一中央N型區域。
於某些其他實施例中，一積體電路裝置包括一半導體基板，一NPNPN雙向半導體整流器形成於該半導體基板上，該NPNPN雙向半導體整流 器具有電連接至一第一端子(T1)之一陰極/陽極(K/A)與電連接至一第二端子(T2)之一陽極/陰極(A/K)。該積體電路裝置進一步包括至少二觸發裝置，其等形成於該半導體基板中並與該NPNPN雙向半導體整流器相鄰。該至少二觸發裝置之第一裝置端子係電連接至該雙向半導體整流器之一中央N型區域，並透過形成於該半導體基板上之該積體電路裝置之至少一金屬化層彼此互相電連接。
1‧‧‧第一接腳
2‧‧‧第二接腳
100‧‧‧系統單晶片/系統級封裝
150‧‧‧收發器積體電路
152‧‧‧核心電路
154‧‧‧收發器介面電路
156‧‧‧雙向保護裝置
158‧‧‧收發器
160‧‧‧系統級封裝
162‧‧‧第一系統單晶片
164‧‧‧第二系統單晶片
168‧‧‧黏合層
172‧‧‧外部接觸引線
180‧‧‧系統級封裝
184‧‧‧第一系統單晶片
186a‧‧‧雙向保護裝置
186b‧‧‧雙向保護裝置
186c‧‧‧雙向保護裝置
188‧‧‧第二系統單晶片
200‧‧‧收發器介面
202a‧‧‧第一箝制裝置
202b‧‧‧第二箝制裝置
204‧‧‧功率箝制電路
208a‧‧‧第一電路驅動器控制單元
208b‧‧‧第二電路驅動器控制單元
208c‧‧‧第三電路驅動器控制單元
208d‧‧‧第四電路驅動器控制單元
212a‧‧‧第一P型金屬氧化物半導體電晶體
212b‧‧‧第二P型金屬氧化物半導體電晶體
212c‧‧‧第三P型金屬氧化物半導體電晶體
212d‧‧‧第四P型金屬氧化物半導體電晶體
216a‧‧‧第一N型金屬氧化物半導體電晶體
216b‧‧‧第二N型金屬氧化物半導體電晶體
216c‧‧‧第三N型金屬氧化物半導體電晶體
216d‧‧‧第四N型金屬氧化物半導體電晶體
216e‧‧‧第五N型金屬氧化物半導體電晶體
216f‧‧‧第六N型金屬氧化物半導體電晶體
250‧‧‧收發器介面
253‧‧‧收發器電路
257a‧‧‧第一箝制裝置
257b‧‧‧第二箝制裝置
258a‧‧‧第一N型金屬氧化物半導體電晶體
258b‧‧‧第二N型金屬氧化物半導體電晶體
259a‧‧‧第一P型金屬氧化物半導體電晶體
259b‧‧‧第二P型金屬氧化物半導體電晶體
260a‧‧‧第一電阻器
260b‧‧‧第二電阻器
260c‧‧‧第三電阻器
260d‧‧‧第四電阻器
261a‧‧‧第一二極體結構
261b‧‧‧第二二極體結構
267a‧‧‧寄生基板雙極電晶體
267b‧‧‧寄生基板雙極電晶體
268a‧‧‧寄生基板二極體
268b‧‧‧寄生基板二極體
268c‧‧‧寄生基板二極體
268d‧‧‧寄生基板二極體
268e‧‧‧寄生基板二極體
268f‧‧‧寄生基板二極體
300‧‧‧圖表
304‧‧‧曲線
304a‧‧‧阻擋區域
304b‧‧‧負電阻區域
304c‧‧‧正電阻區域
308a‧‧‧阻擋區域
308b‧‧‧負電阻區域
308c‧‧‧正電阻區域
308‧‧‧曲線
314‧‧‧曲線
314a‧‧‧阻擋區域
314b‧‧‧負電阻區域
314a‧‧‧正電阻區域
318‧‧‧曲線
318a‧‧‧阻擋區域
318b‧‧‧負電阻區域
318c‧‧‧正電阻區域
320‧‧‧圖表
400‧‧‧雙向保護裝置
402‧‧‧觸發裝置
404‧‧‧雙向半導體整流器
406‧‧‧雙極型接面電晶體
408‧‧‧二極體
410‧‧‧雙極型接面電晶體
412‧‧‧第一NPN雙極型接面電晶體
414‧‧‧PNP雙向雙極型接面電晶體
416‧‧‧第二NPN雙極型接面電晶體
420‧‧‧雙向保護裝置
422‧‧‧觸發裝置
440‧‧‧雙向保護裝置
460‧‧‧雙向保護裝置
462‧‧‧觸發裝置
500‧‧‧雙向保護裝置
504‧‧‧雙向半導體整流器
506a‧‧‧第一PNP觸發雙極型接面電晶體
506b‧‧‧第二PNP觸發雙極型接面電晶體
512‧‧‧第一NPN雙極型接面電晶體
514‧‧‧PNP雙向雙極型接面電晶體
516‧‧‧第二NPN雙極型接面電晶體
522‧‧‧觸發裝置
530‧‧‧寄生電路
534‧‧‧第一寄生PNP雙極型接面電晶體
538‧‧‧第二寄生PNP雙極型接面電晶體
542‧‧‧第一寄生NPN雙極型接面電晶體
546‧‧‧寄生半導體整流器
548‧‧‧後閘極式二極體
550‧‧‧隔離區域
554‧‧‧基板區域
600‧‧‧雙向保護裝置
602‧‧‧基板
604‧‧‧深N型井
606a‧‧‧第一觸發PNP雙極型接面電晶體
606b‧‧‧第二觸發PNP雙極型接面電晶體
608‧‧‧第一P型井
610‧‧‧第二P型井
612‧‧‧第一NPN雙極型接面電晶體
614‧‧‧第一PNP雙向雙極型接面電晶體
616‧‧‧第二NPN雙極型接面電晶體
618‧‧‧第一N型井
620a‧‧‧第一N+區域
620b‧‧‧第二N+區域
620c‧‧‧第三N+區域
620d‧‧‧第四N+區域
620f‧‧‧第六N+區域
624‧‧‧第二N型井
628a‧‧‧第一P+區域
628b‧‧‧第二P+區域
628c‧‧‧第三P+區域
628d‧‧‧第四P+區域
628e‧‧‧第五P+區域
628f‧‧‧第六P+區域
628g‧‧‧第七P+區域
632a‧‧‧第一電浮金屬層
632b‧‧‧第二電浮金屬層
632c‧‧‧第三電浮金屬層
632d‧‧‧第四電浮金屬層
632e‧‧‧第五電浮金屬層
632f‧‧‧第六電浮金屬層
636a‧‧‧第一介電隔離區域
636b‧‧‧第二介電隔離區域
636c‧‧‧第三介電隔離區域
636d‧‧‧第四介電隔離區域
636e‧‧‧第五介電隔離區域
636f‧‧‧第六介電隔離區域
636g‧‧‧第七介電隔離區域
636h‧‧‧第八介電隔離區域
640‧‧‧第三N型井
644‧‧‧第四N型井
648‧‧‧第三P型井
652‧‧‧金屬化層
652a‧‧‧金屬條帶
652b‧‧‧金屬條帶
700a‧‧‧雙向保護裝置
700b‧‧‧雙向保護裝置
700c‧‧‧雙向保護裝置
700d‧‧‧雙向保護裝置
700e‧‧‧雙向保護裝置
700f‧‧‧雙向保護裝置
700g‧‧‧雙向保護裝置
700h‧‧‧雙向保護裝置
700i‧‧‧雙向保護裝置
700j‧‧‧雙向保護裝置
700k‧‧‧雙向保護裝置
700l‧‧‧雙向保護裝置
706a‧‧‧第一觸發NPN雙極型接面電晶體
706b‧‧‧第二觸發NPN雙極型接面電晶體
708a‧‧‧第一觸發PNP雙極型接面電晶體
708b‧‧‧第二觸發PNP雙極型接面電晶體
720a‧‧‧第一N+區域
720b‧‧‧第四N+區域
720c‧‧‧第五N+區域
728a‧‧‧第一P+區域
728c‧‧‧第三P+區域
736a‧‧‧第九隔離區域
736b‧‧‧第十隔離區域
736c‧‧‧第十一隔離區域
900a‧‧‧圖表
900b‧‧‧圖表
904a‧‧‧雙向保護裝置/裝置響應曲線
904b‧‧‧雙向保護裝置/裝置響應曲線
904c‧‧‧雙向保護裝置/裝置響應曲線
904d‧‧‧雙向保護裝置/裝置響應曲線
1000a‧‧‧鄰接N+與P+區域
1000b‧‧‧鄰接N+與P+區域
1000c‧‧‧鄰接N+與P+區域
1000d‧‧‧鄰接N+與P+區域
1000e‧‧‧鄰接N+與P+區域
1000f‧‧‧鄰接N+與P+區域
1000g‧‧‧鄰接N+與P+區域
1000h‧‧‧鄰接N+與P+區域
1000i‧‧‧鄰接N+與P+區域
1004‧‧‧P+區域
1008‧‧‧N+區域
1012‧‧‧假性閘極/場氧化區域
1016‧‧‧互動型場氧化區域
1020‧‧‧接點
1100‧‧‧圖表
1104a‧‧‧雙向保護裝置/裝置響應曲線
1104b‧‧‧雙向保護裝置/裝置響應曲線
1104c‧‧‧雙向保護裝置/裝置響應曲線
1104d‧‧‧雙向保護裝置/裝置響應曲線
1232a‧‧‧第六電浮金屬層
1136a‧‧‧第一隔離區域
1136b‧‧‧第二隔離區域
1136c‧‧‧第三隔離區域
1136d‧‧‧第四隔離區域
1136e‧‧‧第五隔離區域
1136f‧‧‧第六隔離區域
1204‧‧‧圖表
1204a‧‧‧曲線
1204b‧‧‧曲線
1204c‧‧‧曲線
1204d‧‧‧曲線
1204e‧‧‧曲線
R1‧‧‧第一電阻器
R1’‧‧‧第一電阻器
R2‧‧‧第二電阻器
R2’‧‧‧第二電阻器
R3‧‧‧第三電阻器
R3’‧‧‧第三電阻器
R3”‧‧‧第三電阻器
R4‧‧‧第四電阻器
R4’‧‧‧第四電阻器
R4”‧‧‧第四電阻器
R5‧‧‧第五電阻器
R6‧‧‧第六電阻器
R7‧‧‧第七電阻器
R8‧‧‧第八電阻器
T1‧‧‧第一端子
T2‧‧‧第二端子
t1‧‧‧第一裝置端子
t2‧‧‧第二裝置端子
d1‧‧‧長度
d2‧‧‧長度
d3‧‧‧長度
VH‧‧‧第一端子
VL‧‧‧第二端子
VSUB‧‧‧基板電壓
圖1A係根據本發明實施例系統單晶片或一系統級封裝之一示意圖，其具有至少一系統層級雙向保護裝置。
圖1B係根據本發明實施例一收發器積體電路示意圖，其具有一雙向保護裝置。
圖1C係根據本發明實施例系統級封裝之一側面示意圖，其係以一堆疊設置所排列並具有一雙向保護裝置整合於其中。
圖1D係根據本發明實施例一系統級封裝一平面示意圖，其係以一橫向相鄰設置所排列並具有一雙向保護裝置整合於其中。
圖2A與圖2B係根據本發明實施例具有一雙向保護裝置之範例收發器介面之電路圖。
圖3A係根據本發明實施例一雙向保護裝置之一電路圖，其具有一觸發裝置與一增益控制雙向半導體整流器。
圖3B係顯示根據本發明實施例一觸發裝置與一增益控制雙向半導體整流器之準靜態電流對電壓曲線示意圖。
圖3C係顯示根據本發明實施例該觸發裝置與該增益控制雙向半導體整流器之電壓-時間曲線示意圖，其係分別相對應一觸發裝置與一增益控制雙向半導體整流器。
圖4A係顯示根據本發明實施例一雙向保護裝置之一電路圖，其具有一PNP雙極型街面電晶體觸發裝置與一增益控制雙向半導體整流器。
圖4B係顯示根據本發明實施例一雙向保護裝置之一電路圖，其具有一突崩二極體觸發裝置與一增益控制雙向半導體整流器。
圖4C係根據本發明實施例一雙向保護裝置之一電路圖，其具有一NPN雙極型接面電晶體觸發裝置與一增益控制雙向半導體整流器。
圖5係顯示根據本發明實施例一雙向保護裝置之一電路圖，其具有複數個PNP雙極型接面電晶體與一增益控制雙向半導體整流器。
圖6A與圖6B係分別顯示根據本發明實施例一雙向保護裝置之一橫剖視圖與一俯視圖，其具有一觸發裝置與一增益控制雙向半導體整流器。
圖7A至圖7L係顯示根據本發明實施例該雙向保護裝置之橫截面視圖，其具有各種最佳化之一觸發裝置與一增益控制雙向半導體整流器。
圖8A與圖8B係根據本發明於圖9A至9D所示實施例其根據該雙向保護裝置之模擬所呈現脈衝電壓對時間曲線之圖表。
圖9A至圖9D示意性地顯示具有一觸發裝置與一增益控制雙向半導體整流器之一雙向保護裝置之各種實施例，其對應圖8A至圖8B中所示之脈衝電壓對時間之曲線。
圖10A至圖10I示意性地顯示根據本發明實施例具有一觸發裝置與一增益控制雙向半導體整流器之雙向保護裝置之各種實施例中，連接至端子之相鄰重摻雜區域由上而下之佈局示意圖。
圖11A係根據本發明於圖11B至圖11E中所示實施例根據該雙向保護裝置之模擬所呈現之脈衝電壓對時間曲線之圖表，其具有一觸發裝置與一增益控制雙向半導體整流器。
圖11B至圖11E示意性地顯示具有一觸發裝置與一增益控制雙向半導體整流器之雙向保護裝置之各種實施例，其對應圖11A中所示之脈衝電流對電壓時間曲線。
圖12A示意性地顯示於不同設置下具有一觸發裝置與一增益控制雙向半導體整流器之一雙向保護裝置之一實施例，其對應圖12B中所示脈衝電流對電壓時間曲線。
圖12B係根據圖12A中所示實施例根據該雙向保護裝置之模擬所呈現之準靜態電流對電壓曲線之一圖表。
以下將對本發明之特定實施例進行各種詳細實施例說明。然而，本發明可由申請專利範圍所定義與涵蓋之多種其他方式所實施。於此詳細說明中，於圖式中相同之數字符號標記可表示相同或功能相似之元件。
如上述、以下等於此所使用之用語係指圖式中所示之一裝置，並應相應地解釋。其亦應當理解為，由於一半導體裝置(如一電晶體)內之區域係透過摻雜具有不同雜質(impurities)或不同濃度雜質之一半導體材料之不同 部分所限定，不同區域間之離散(discrete)物理邊界可能非實際存在於該已完成之設備中，但該等區域可由一個區域過渡至另一區域。附圖中所示某些邊界係以此種形式與非連貫結構所呈現，其僅係用以輔助讀者之用。於以下所述之實施例中，P型區域可包括如硼(boron)之一P型半導體材料作為一摻雜劑(dopant)。進一步，N型區域可包括如磷(phosphorous)之一N型半導體材料作為一摻雜劑。所屬技術領域之人員可理解以下所述區域中各種濃度之摻雜劑。
用於使用低電壓互補金屬氧化物半導體(CMOS)工藝所製造包括汽車與消費性電子產品之各種應用之新興積體電路(IC)，其係愈來愈常使用於一相對較高雙向電壓下操作之輸入/輸出(I/O)介面接腳(pins)。該些積體電路通常操作於相對嚴苛之環境中，且應符合合適之靜電放電(electrostatic discharge，ESD)與電磁干擾(electromagnetic interference，EMI)抗擾性(immunity)之規範。因該等積體電路可承受超過一般操作條件之一大範圍高電壓暫態放電事件，穩健之靜電放電與電磁干擾抗擾性係令人期望的。
該暫態放電事件可如為一快速變化高能量訊號，如一靜電放電事件。該暫態放電事件可能與由使用者接觸所引起之一過電壓事件相關聯。於其他情況下，製造商可產生該暫態放電事件以於一限定之應力條件下測試該收發器積體電路之穩健性，該應力條件可為由各種組織，如聯合電子裝置工程委員會(Joint Electronic Device Engineering Council，JEDEC)、國際電工委員會(International Electrotechnical Commission，IEC)與汽車工程委員會(Automotive Engineering Council，AEC)所制定之標準。
可採用各種技術以保護該等積體電路之一核心或一主電路系統免受該些有害之暫態放電事件影響。某些系統係採用外部外接晶片(off-chip) 保護裝置以確保該核心電子系統不會因暫態放電與電磁干擾事件而受損害。然而，由於性能、成本與空間考量，對於與主電路系統，即需被保護之電路系統以單片整合之保護裝置需求日益增加。
透過對一積體電路之接腳或焊盤提供保護裝置，係增強電子電路之可靠性。當該暫態電氣事件之電壓達到一觸發電壓時，該保護裝置可透過將一高阻抗狀態轉變成一低阻抗狀態維持該焊盤處之電壓位準於一預定義之安全範圍內。此後，於一暫態放電事件之電壓達到一正或負故障電壓，進而可能導致積體電路損壞之最常見原因之一前，該保護裝置可分流與暫態放電事件相關之電流之至少一部分。保護裝置可經配置以，例如保護一內部電路免受超過該積體電路高功率與低功率(如接地)電壓供應位準之暫態訊號影響。於此係期望該保護裝置可針對不同電流對電壓(I-V)阻擋特性進行配置，並能於正常操作電壓條件下具有快速操作性能與低靜態功率消耗(power dissipation)，以提供保護免受正負暫態放電事件之影響。
使用一系統單晶片(system on chip，SOC)或一系統級封裝(system in package，SIP)技術之技術領域，對於電壓處理能力與速度取得平衡之保護要求漸趨複雜。
圖1A係根據本發明所揭露之實施例一雙向保護裝置集成於其中之一系統單晶片/一系統級封裝100之一示意圖。該系統單晶片/系統級封裝100包含一訊號處理平台，其集成各種元件用於各種應用上，包括消費性通訊系統、醫療照護生理訊號處理、機器人與任務導向產業、儀器設備、航太與汽車平台等其他應用。該系統單晶片/系統級封裝100包括至少一雙向保護裝置(如虛線所圈之元件)，其可為系統級保護裝置，位於收發器介面處，如用於保護各種元 件之一多通道收發器介面(RXA、RXB,、TXA、TXB等)。該系統單晶片/系統級封裝100通常包括至少一主中央數位訊號處理控制器，如一微處理器與記憶單元，其可通訊耦合至用於模擬數據採樣和數據轉換的數據採集功能件，用於遠程的無線收發器控制，用於交替地感測關鍵參數的傳感器組，例如溫度，壓力，強度，氣體濃度，位置，光強度或化學成分；功率管理和能量收集系統，用於調節系統中的功率狀況，其他功能件。具有該些與其他功能件之一系統級封裝或非均勻整合系統單晶片可於至少一半導體工藝技術中所實施，並整合於雙向保護裝置中，以於有關不同終端應用之不同可變環境狀態下能進行可靠操作。
圖1B係為本發明一收發器積體電路150之實施例示意圖，其具有一雙向保護裝置156整合於其中。該收發器積體電路150包括一收發器介面電路154，其耦合至一核心電路152，如一多用途數據處理控制電路，其可被使用於包括消費者通訊系統中之數據取樣與雙工通訊應用、醫療保健生理訊號處理、關鍵任務導向產業、儀器設備、航太與汽車平台等其他各種應用上。該收發器介面電路154係被配置以耦合至一收發器158，以於其間接收與/或傳輸訊號。當耦合至該收發器158時，該收發器介面電路154係同時直接電連接至該雙向保護裝置156以保護該收發器介面電路154。該核心電路152係被配置以產生用於該收發器介面電路154之控制訊號，用以控制其訊號之操作。
同樣參閱圖1B，該雙向保護裝置156係電連接於該收發器158與一功率低電壓V1之間，其可例如一低阻抗功率低供給，如接地面。當該收發器158例如透過介面接腳接收一暫態放電事件時，該雙向保護裝置156可將與該暫態放電事件相關之電流轉向或分流至該功率低電壓V1，例如接地(GND)系統，藉以防止電連接至該介面接腳之內部電路元件受損。
該收發器介面電路154可於具多種廣泛之共模電壓(common-mode voltage)範圍之輸入訊號下操作。於各種操作環境下過電壓條件之範圍，包括如由ISO-7637與ISO-16750標準所定義之範圍。為了於該些環境下響應，係可期望將該保護裝置156設計以可變雙向阻斷電壓進行操作，以快速響應(如，於2ns內)並處理大量應力電流，藉以安全地防止系統於如IEC 61000-4-2或ISO 10605標準所定義之應力條件期間受損。此外，於某些應用中，亦可期望使該保護裝置156具有可變與/或非對稱觸發電壓，與可變與/或非對稱吸持電壓(holding voltages)。
圖1C係根據本發明實施例該系統級封裝160之一示意側視圖，其係以堆疊設置方式所排列並具有一雙向保護裝置整合於其中。該系統級封裝160包括複數個系統單晶片，其包括第一系統單晶片162與一第二系統單晶片164，其係彼此通訊地耦合並使用一黏合層168以一堆疊設置方式物理性附接。根據本發明之實施例，該第一系統單晶片162可為如於一第一半導體處理技術中所實施之一高性能訊號處理、感測與通訊系統單晶片，而該第二系統單晶片164可包括於一第二半導體處理技術中所實施之一雙向保護裝置。該第二系統單晶片164係設置以透過該整合雙向保護裝置耦合至一外部接觸引線172，藉以對該系統級封裝160提供保護避免受暫態放電事件影響。
圖1D係根據本發明實施例一系統級封裝180之一平面示意圖，其係以橫向相鄰設置方式排列並具有一雙向保護裝置整合於其中。該系統級封裝180包括複數個系統單晶片，其包括一第一系統單晶片184與一第二系統單晶片188，其係彼此通訊地耦合並橫向相鄰。該第二系統單晶片188可為如於複數個專用半導體處理技術中所實施之一高性能訊號處理器、感測器或通訊系統單晶 片。根據本發明之實施例，該第一系統單晶片184可包括實施於不同半導體處理技術中之複數個雙向保護裝置186a-186c。該第二系統單晶片184係設置以透過整合於其中之雙向保護裝置耦合至複數個外部接觸引線，藉以對該系統級封裝180提供保護避免受暫態放電事件影響。位於該系統單晶片內之不同晶粒間或位於該等晶粒與該等封裝引腳間之複數連接結構，係可於本發明所揭露之技術範圍內適當地形成。
圖2A與2B係分別顯示本發明實施例以該雙向保護裝置所實施之收發器介面200與250之電路圖。該收發器介面200、205可為，如一介面積體電路，如一半雙工或全雙工通訊收發器積體電路，於其中該等端子或接腳係直接暴露於一使用者，例如於一正常操作環境中連接至汽車電纜或一工業機械硬度結構。該收發器介面200、250可被使用於透過該介面傳送數據，例如藉由使用低電壓差分訊號(low voltage differential signaling)。
參考圖2A，該收發器介面200包括第一與第二端子(左與右Tx_Rx)、一功率箝制電路(power clamp)204、第一至第四電路驅動器控制單元208a至208d、一第一箝制裝置(clamp device)202a、一第二箝制裝置202b、第一至第六N型金屬氧化物半導體(n-type metal oxide semiconductor，NMOS)電晶體216a至216f、第一至第四P型金屬氧化物半導體(p-type metal oxide semiconductor，PMOS)電晶體212a至212d、一第一電阻器R1以及一第二電阻器R2。
該等N型金屬氧化物半導體電晶體216a至216f與該等P型金屬氧化物半導體電晶體212a至212d可被使用以透過該等端子Tx-Rx電傳輸訊號。例如，該等電路驅動器控制單元208a至208d可被用以控制該等N型金屬氧化物半導 體電晶體216a至216f與該等P型金屬氧化物半導體電晶體212a至212d之閘極電壓，以控制該等端子Tx-Rx間之一差分電壓。該電壓可具有正或負極性。
該第一箝制裝置202a包括電連接至該第一端子Tx-Rx(左)之一第一端子，與電連接至一功率低電壓、一基板電壓VSUB之一第二端子。相似地，該第二箝制裝置202b包括電連接至該第二端子Tx-RX(右)之一第一端子，與電連接至一基板電壓VSUB之一第二端子。該等第一與第二箝制裝置202a、202b可被使用以保護該收發器介面200免受靜電放電與/或電磁干擾事件影響。該等第一與第二箝制裝置202a、202b可保護該收發器介面200之組件，包括例如與該等元件相關之寄生基板裝置。
圖2B顯示根據本發明實施例另一收發器介面250之一電路圖，其可包括至少一於此所述之雙極性過電壓箝制裝置。該收發器介面250包括第一接腳1、一第二接腳2、一收發器電路(Tx/Rx)253、一第一箝制裝置257a、一第二箝制裝置257b、一第一N型金屬氧化物半導體電晶體258a、一第二N型金屬氧化物半導體電晶體258b、一第一p-型金屬氧化物半導體電晶體259a、一第二p-型金屬氧化物半導體電晶體259b、一第一電阻器260a、一第二電阻器260b、一第三電阻器260c、一第四電阻器260d、一第一二極體結構261a以及一第二二極體結構261b。
該等N型金屬氧化物半導體電晶體258a、258b與該等P型金屬氧化物半導體電晶體259a、259b可被用以透過該第一接腳1與第二接腳2電傳輸訊號。例如，該收發器電路253可被用以控制該等N型金屬氧化物半導體電晶體258a、258b與該等p-型金屬氧化物半導體電晶體259a、259b之閘極電壓，以控制該第一接腳1與第二接腳2間之一差分電壓。該電壓可具有正或負極性。
同樣參閱圖2B，該收發器介面250可接收來自一功率高電源電壓V2與一功率低電源電壓V1之功率。該收發器介面250之某些組件，如該等N型金屬氧化物半導體電晶體258a、258b、該等P型金屬氧化物半導體電晶體259a、259b、該等二極體結構261a、261b以及該等箝制裝置257a、257b，可被組裝於使用一基板電壓VSUB所偏壓之一基板中。
各種寄生基板裝置可存在於該收發器介面250中。該寄生基板裝置可包括電連接至該基板電壓VSUB之端子。於缺少保護情況下，該寄生基板裝置可能會於靜電放電與/或電磁干擾期間受到損害。
於該所示之設置中，該等N型金屬氧化物半導體電晶體258a、258b分別包括寄生基板雙極電晶體267a、267b。此外，該等P型金屬氧化物半導體電晶體259a、259b包括寄生基板二極體268a-268d。此外，該等二極體結構261a、261b分別包括寄生基板二極體268e、268f。雖然圖2B中係顯示一特定寄生基板裝置，但仍可能有該寄生基板裝置之其他設置。
該第一箝制裝置257a包括一第一端子VH，其係電連接至該第一接腳1；一第二端子VL，其係電連接至該功率低電壓V1；以及一基板端子，其係電連接至該基板電壓VSUB。此外，該第二箝制裝置257b包括一第一端子VH，其係電連接至該第二接腳2；一第二端子VL，其係電連接至該功率低電壓V1；以及一基板端子，其係電連接至該基板電壓VSUB。該等第一與第二箝制裝置257a、257b可被使用以保護該收發器介面免受靜電放電與/或電磁干擾事件影響。該等箝制裝置257a、257b可保護該收發器介面250之組件，包括例如與該組件相關之寄生基板裝置。
圖2A與圖2B之該收發器介面200、250分別顯示該收發器介面可以於此所述之該雙向保護裝置所實施。然而，該收發器介面可以其他發方式所實施以滿足通訊協議要求。
此外，雖然於上下文中係已顯示該箝制裝置於該收發器介面中，但於此所述之箝制裝置可被使用於各種廣泛之積體電路與其他電子裝置，包括如工業控制系統、介面系統、電力管理系統、微機電系統(microelectromechanical system，MEMS)、感測器系統、汽車系統、無線基礎建設系統與/或數位訊號處理(digital signal processing，DSP)系統。此外，雖然該收發器介面20係已顯示包括兩個訊號接腳與兩個箝制裝置，但其可包括更多或更少箝制裝置與接腳以滿足系統規格。進一步，該箝制裝置可透過其他方式連接。例如，該箝制裝置之端子可透過其他方式連接，如連接至其他節點與/或電壓。
圖3A係顯示本發明實施例一雙向保護裝置400之一電路圖，其具有一觸發裝置與一增益控制雙向半導體整流器。參考圖3A，該雙向保護裝置400包括一第一端子T1與一第二端子T2，其係設置用以於其間接收一暫態放電訊號，如超過該雙向保護裝置400之一觸發電壓之一暫態正或負電壓訊號。例如，該第一端子T1或第二端子T2之其中一者可為一積體電路之一訊號接腳或焊盤，而該第一端子T1或第二端子T2之其中另一者可為一功率低接腳或焊盤，如與該功率低電壓電源相關之一焊盤，如VSS或接地面。
圖3A之該雙向保護裝置400包括一觸發裝置402，其係設置用以提供一第一電路分流路徑；以及一雙向半導體整流器404，其係設置用以提供一第二電路分流路徑。該觸發裝置402與該雙向半導體整流器404係彼此電耦合，並被配置使該觸發裝置402到達閾值或觸發時，釋放或接收第一電流或釋放一電荷 載體(即，電子或電洞)，其中至少部分導致該雙向半導體整流器404觸發以釋放一第二電流。
該雙向保護裝置400之該觸發裝置402包括至少一NPN雙極型接面電晶體(bipolar junction transistor，BJT)410、一PNP雙極型接面電晶體406或一突崩(avalanche)PN二極體408。已下將詳細說明具有多種裝置之該觸發裝置402之範例。圖4A係顯示具有一NPN雙極型接面電晶體之一實施例，圖4B係顯示具有一突崩PN二極體之一實施例範例，以及圖4C係顯示具有PNP雙極型接面電晶體之一實施例。該觸發裝置402具有一第一裝置端子t1與一第二裝置端子t2，各該端子可為該觸發裝置402之電晶體端子中之一者或該二極體端子中之一者。該觸發裝置402之該第一裝置端子t1係電連接，如直接電連接至該雙極保護裝置402之該第一端子T1，而該觸發裝置402之該第二裝置端子t2係電連接，如透過一第三電阻器R3連接至該雙向半導體整流器404，並被設置為向其提供電流或自其接收電流(即，以提供一電荷載體)。於各種實施例中，該觸發裝置402之該第二裝置端子t2可連接至該雙向半導體整流器404之一中央區域，如一NPNPN雙向半導體整流器之中央N型區域。
雖然未顯示於圖3A中，於此應理解可存在具有一第三裝置端子(t3，於此未顯示)之一附加觸發裝置，該第三裝置端子t3係電連接，如直接電連接至該雙向保護裝置400之該第二端子T2，並透過該第三電阻器R3共同連接至該雙向半導體整流器404。於圖5中將詳細描述該具有附加觸發裝置之實施例。
該雙向半導體整流器404包括一第一NPN雙極型接面電晶體412、一PNP雙向雙極型接面電晶體414以及一第二NPN雙極型接面電晶體416。該第一NPN雙極型接面電晶體412之射極(emitter)係透過一第一電阻器R1電連 接至第一端子T1，而該第一NPN雙極型接面電晶體412之基極(base)係共同電連接至第一端子T1，使該第一NPN雙極型接面電晶體416之集極(collector)與基極透過該第一電阻器R1彼此互相電連接。該第一NPN雙極型接面電晶體412之基極係電連接至該PNP雙向雙極型接面電晶體414之集極/射極，而該第一NPN雙極型接面電晶體412之集極係電連接至該PNP雙向雙極型接面電晶體414之基極。同功地，該第二NPN雙極型接面電晶體416之射極係透過一第二電阻器R2電連接至該第二端子T2，而該第二NPN雙極型接面電晶體416之基極係共同電連接至該第二端子T2，使該第二NPN雙極型接面電晶體416之集極與基極係透過該電阻器R2彼此互相電連接。該第二NPN雙極型接面電晶體416之基極係電連接至該PNP雙向雙極型接面電晶體414之射極/集極，而該第二NPN雙極型接面電晶體416之集極係電連接至該PNP雙向雙極型接面電晶體414之基極。
現參閱圖3A中所示之該觸發裝置402與該雙向半導體整流器404間之電連接，該觸發裝置402之該第一裝置端子t1係透過該第一電阻器R1電連接至該第一NPN雙極型接面電晶體412之射極。意即，該第一NPN雙極型接面電晶體412之射極與該觸發裝置402之該第一裝置端子t1係共同電連接至該第一端子T1以接收一暫態放電訊號。此外，該觸發裝置402之該第二裝置端子t2係透過該第三電阻器R3電連接至該PNP雙向雙極型接面電晶體414之基極，使其一旦被激發，該觸發裝置402係被設置以對該雙向半導體整流器404提供觸發電流ITR或由該雙向半導體整流器404接收觸發電流ITR，以至少部分導致該雙向半導體整流器404之激發，以下將進一步詳細地說明。於該所示實施例中，該觸發裝置402係被設置對該PNP雙向雙極型接面電晶體414之基極區域提供電子。於以下描述 中，係描述該雙向半導體整流器404之操作原理，接著係該觸發裝置402之操作原理以及該觸發裝置402電耦合至該雙向半導體整流器404。
於一說明方面，該雙向半導體整流器404可被描述為包括該PNP雙向雙極型接面電晶體414與該第一NPN雙極型接面電晶體412，其係被配置作為響應於相對該第一端子T1之該第二端子T2處所接收之一正電壓(或相對該第一端子T1之該第二端子T2處所接收之一負電壓)而被激發之一第一NPNP半導體整流器。該雙向半導體整流器404可被描述為包括該PNP雙向雙極型接面電晶體414與該第二NPN雙極型接面電晶體416，其係被配置作為響應於相對該第二端子T2之該第一端子T1處所接收之一正電壓(或相對該第二端子T2之該第一端子T1處所接收之一負電壓)而被激發之一第二NPNP半導體整流器。以此種方式，該雙向半導體整流器404可被該第一端子T1與該第二端子T2間之其中一電壓極性所觸發。
該第一NPNP半導體整流器包含：一第一N型區域，其包含該第一NPN雙極型接面電晶體412之射極；一第一P型區域，其包含該PNP雙向雙極型接面電晶體414之集極/射極，其可相同於或連接至該第一NPN雙極型接面電晶體412之基極；一第二N型區域，其包含該PNP雙向雙極型接面電晶體414之基極，其可相同於或連接至該第一NPN雙極型接面電晶體412之集極；以及一第二P型區域，其包含該PNP雙向雙極型接面電晶體414之射極/集極。如於此所述，該第一N型區域、該第二N型區域以及該第二P型區域有時可被分別稱為該第一NPNP半導體整流器之一「陰極」、一「閘極」以及一「陽極」。
相似地，該第二NPNP半導體整流器包含：一第一N型區域，其包含該第二NPN雙極型接面電晶體416之射極；一第一P型區域，其包含該PNP雙向 雙極型接面電晶體414之射極/集極，其可相同於或連接至該第二NPN雙極型接面電晶體416之基極；一第二N型區域，其包含該PNP雙向雙極型接面電晶體414之基極，其可相同於或連接至該第二NPN雙極型接面電晶體416之集極；以及一第二P型區域，其包含該PNP雙向雙極型接面電晶體414之集極/射極。如於此所述，該第一N型區域、該第二N型區域以及該第二P型區域有時可被分別稱為該第二NPNP半導體整流器之一「陰極」、一「閘極」以及一「陽極」。
於不受任何理論所拘束情況下，其應當理解，各該第一與第二NPNP半導體整流器可由不同方式所激發。一種激發模式係與該第一或第二NPNP半導體整流器之陰極與陽極間之所應用之電壓有關。該模式有時被稱為電壓觸發，其係發生於當一正向電壓(如正電壓)超過位於一NPNP半導體整流器之陰極與陽極間之一閾值時。於一正向電壓低於該第一NPNP半導體整流器之閾值情況下，位於該第一N型區域與該第一P型區域間之該第一NP接面與位於該第二N型區域與該第二P型區域間之該第二NP接面係受正向偏壓，而位於該第一P型區域與該第二N型區域間之該中間PN接面最初係受反向偏壓。起初，因僅有少許載流子穿過中間PN接面，所以僅有少量電流通過該PNPN半導體整流器。然而，當位於或超過一正向電壓，其係超過該第一NPNP半導體整流器之第一閾值，由於位於該中間PN接面中之載流子之突崩倍增(avalanche multiplication)，該第一NPNP半導體整流器開始部分地傳導。一但該崩潰(breakdown)開始，該第一P型區域與該第二N型區域中之多數載流子增加驅動該中間PN接面受正向偏壓，導致該第一NPNP半導體整流器之所有接面變為正向偏壓之一低阻抗狀態發生。當超過一閾值之一正向電壓位於該第二NPNP之陰極與一陽極之間時，一同功條件可觸發該第二NPNP半導體整流器呈一低阻抗狀態。
於電壓觸發模式下，當一暫態放電事件於相對該第二端子T2之該第一端子T1上誘發其絕對值超過一第一觸發電壓VTR1之一負電壓，或於相對該第一端子T1之該第一端子T2上誘發其絕對值超過一第二觸發電壓VTR2之一負電壓時，該第一與第二NPNP半導體整流器皆可被閾值化(thresholded)，使該雙向半導體整流器404被激發。作為關於圖3A之雙向半導體整流器404之事件序列之一說明性範例，響應於超過該第一觸發電壓VTR1位於相對該第二端子T2之該第一端子T1上之一負電壓，該第一NPN雙極型接面電晶體412可開始傳導，導致其集極之電位下降，此亦降低該PNP雙向雙極型接面電晶體414之基極電位。此並造成該中間NP接面之接面崩潰，使該PNP雙向雙極型接面電晶體414進行傳導。當該PNP雙向雙極型接面電晶體414開始傳導時，其集極之電位上升，此亦提高該第二NPN雙極型接面電晶體416之基極電位。或者，響應於超過該第二觸發電壓VTR2位於相對該第一端子T1之該第二端子T2上之一負電壓，一類似之事件序列可導致該雙極性半導體整流器404之觸發呈一導電狀態(conductive state)。一旦以此種方式觸發該雙向半導體整流器404，則其會進入一低阻抗模式，於其中一低阻抗可透過形成於如上所述該第一NPN雙極型接面電晶體412與該第二NPN雙極型接面電晶體416中之一者與該PNP雙向雙極型接面電晶體414間之一反饋迴路所維持，即使該第一端子T1與該第二端子T2之絕對電壓依序低於該第一觸發電壓VTR1與該第二觸發電壓VTR2時亦同。
除了上述激發之該電壓觸發模式外，當多數載流子係被提供至上述該第一與第二NPNP半導體整流器之閘極時，亦即圖3A中該PNP雙向雙極型接面電晶體414之基極，該雙極性半導體整流器404之激發可由另一種激發模式所引起。此第二模式，有時被稱為閘極觸發，其係於當電荷載體(如，電子)係 被提供至該閘極時(如，該第一或第二NPNP半導體整流器之該PNP雙向雙極型接面電晶體414)，與上述該第一或第二NPNP半導體整流器間之正向電壓組合結合。提供至該等NPNP半導體整流器之閘極之電荷載體，透過對該閘極區域提供多數載流子可加速該低阻抗狀態，使該中間PN接面之正向偏壓可加速進行。於圖3A之雙向半導體整流器404中，該觸發裝置402係被設置為將該電荷載體提供至該等第一與第二NPNP半導體整流器之閘極。
於操作中，當該第一裝置端子t1與該第二裝置端子t2間之電壓超過該閾值或該觸發裝置402之電壓時，該觸發裝置402可被激發。當被激發時，該觸發裝置402可產生該觸發電流ITR，其至少一部分地使該雙向半導體整流器404被激發。以下圖4A至圖4C係描述該觸發裝置402之範例實施例。
圖3B係顯示一觸發裝置與一增益控制雙向半導體整流器之電流-電壓(IV)曲線示意圖300，若該觸發裝置未被連接以引起該雙向半導體整流器之觸發，則將分別獲得兩者之曲線。具體而言，該圖表304示意性地描繪出該雙向半導體整流器404對該第一端子T1與該第二端子T2間所接收之一電壓訊號之一準靜態(quasistatic)響應，而該圖表308示意性地描繪該觸發裝置402對該第一裝置端子t1與該第二裝置端子t2間所接收之一電壓訊號之一準靜態響應。該X軸與該Y軸分別表示該準靜態電壓與該相應電流。該IV曲線304與308IV具有各自之阻擋區域(OFF區域)304a與308a，其特徵在於該原始與相對應之崩潰電壓VBD1與VBD2間具有極高之阻抗。VBD1可對應於該半導體整流器之一觸發電壓(VTR)，而VBD2可對應於一該觸發裝置之一雙極型接面電晶體或一突崩二極體之一閾值電壓(VTH)。當該第一端子T1與該第二端子T2間之電壓達到VBD1且該第一裝置端子t1與該第二裝置端子t2間之電壓達到VBD2時，dV/dI變為零，並 發生該雙向半導體整流器404與該觸發裝置402之切換。該阻擋區域304a與308a之後分別為VBD1與一第一保持電壓VH1間，與VBD2與一第二保持電壓VH2間之負電組區域304b與308b(亦被稱為突返區域)，接著係各自之正電阻區域(ON區域)304c與308c。於該保持電壓VH1與VH2中，該相應之保持電流值分別為IH1和IH2，其可表示可維持各自裝置之ON狀態之最小電流位準。根據本發明實施例，該雙向半導體整流器404與該觸發裝置402係經後，使其等於準靜態條件下或響應於具有較長持續時間(例如，大於100ns或大於1μs)之電壓訊號，該雙向半導體整流器404之該崩潰電壓VBD1低於該觸發裝置402之崩潰電壓VBD2。例如，於一準靜態條件下，該雙向半導體整流器404可被設置以具有介於5V至25V間或介於10V至20V間之一崩潰電壓VBD1，例如為15V，而該觸發裝置402可被設置以具有一崩潰電壓VBD2介於10V至40V之間、介於15V至35V之間或介於20V至30V之間，例如為25V。
僅用以說明目的，圖3C係個別地表示(即，彼此並未相連接)，相似於圖3A中所述之一觸發裝置與一增益控制雙向半導體可控制整流器之電壓對時間(V-t)曲線示意圖表320。具體而言，該圖表314示意性地顯示該雙向半導體整流器404對該第一端子T1與該第二端子T2間所接收一相對短脈衝(如短於1μm或100ns)電壓訊號之一響應，而該圖表318示意性地顯示該觸發裝置402對該第一裝置端子t1與該第二裝置端子t2間所接收一相對短脈衝電壓訊號之一響應。該圖表320之該X軸與該Y軸分別表示時間與該傳輸線脈衝(transmission line pulsed，TLP)電壓。該V-t曲線314與318具有各自之阻擋區域(OFF區域)314a與318a，其特徵在於該原始與相對應之崩潰時間tBD1與tBD2間具有極高之阻抗，其分別對應於該雙向半導體整流器404與該觸發裝置402。 於該崩潰時間tBD1與tBD2，dV/dt變為零並發生該觸發裝置402之切換，接著發生該雙向半導體整流器404之切換。該阻擋區域314a與318a之後分別為崩潰時間tBD1與一第一保持時間tH1間，與崩潰時間tBD2與第二保持時間tH2間之相應負電組區域314b與318b，接著係各自之正電阻區域(ON區域)314c與318c。於該保持時間tH1與tH2，該相應之電流值分別為IH1和IH2。不同於圖3B所述之各個裝置對準靜態電壓訊號響應，該雙向半導體整流器404與該觸發裝置402係經配置後，使其等響應一相對短持續時間，如響應於於該第一端子T1與該第二端子T2間，與於該第一裝置端子t1與該第二裝置端子t2間所接收之一傳輸線脈衝，該雙向半導體整流器404之崩潰電壓VBD1實質上高於該觸發裝置402之崩潰電壓VBD2。例如，該雙向半導體整流器404可被配置後，以於具有一極短暫態電壓持續時間之一傳輸線脈衝條件下，具有介於100ps至10ns間之一上升時間，如為600ps，與/或具有介於5ns至500ns間之一脈衝寬度，如為100ns，介於50V至150V間，與介於75V至125V間之崩潰電壓VBD1，如為100V，而該觸發裝置402可被配置以具有實質上低於介於10V至50V間，與介於20V至40V間之一崩潰電壓VBD2，如為30V。
如圖3B與3C所示，各該雙向半導體整流器404與該觸發裝置402中之電壓可根據由各該裝置所接收之該激發訊號之持續時間，如時間寬度(temporal width)被激發至低阻抗狀態。相反地，各該雙向半導體整流器404與該觸發裝置402中之速度，可根據由各該裝置所接收之該激發訊號之電壓被激發至低阻抗狀態。於不受任何理論拘束情況下，此種減少有時被稱為dV/dt效應，該效應之大小取決於其他因素，如反向偏壓接面之電容(capacitances)。根據該效應，發明人已理解到，如圖3C中所示，該雙向保護裝置400可被如此配置， 使與該雙向半導體整流器404與該觸發裝置402之激發相關之V-t曲線318與314，可被客製化，如，使其重疊或分離。於該所示範例中，該雙向半導體整流器404與該觸發裝置402之V-t曲線之峰值可被調整位於一特定時窗(time window)內，如以避免該觸發裝置402受到物理性損壞，該觸發裝置402可能未被設置以處理與該雙向半導體404所處理之相同電流量。例如，於各種實施例中，對於具有如上述圖3B所述之崩潰電壓VBD1與崩潰電壓VBD2值之該雙向半導體整流器404與該觸發裝置402，對於具有介於100ps與10ns間之一上升時間，例如為600ps的暫態電壓訊號，與/或具有介於5ns至500ns間之一脈衝寬度，如為100ns，該V-t曲線314與318之峰值間之差(tBD1-tBD2)可為例如介於200ps至10ns間，或介於150ps與介於5.5ns間，例如為3ns。
仍參閱圖3B與圖3C，其應理解為，於某些情況下，如當該暫態電壓訊號之該電壓係介於崩潰電壓VBD1與崩潰電壓VBD2之間，或當該暫態電壓訊號之持續時間係介於崩潰時間tBD1與崩潰時間tBD2之間，一暫態電壓訊號可激發該觸發裝置，但不激發該雙向半導體整流器。
再參照圖3C，對於某些應用而言，具有該雙向半導體整流器之一相對高之保持電壓(VH)，以避免一被動組件受損，如可與該雙向保護裝置串聯之一電阻器。再參照圖3A，於此所述之各種實施例中，可透過降低該等第一與/或第二NPN雙極型接面電晶體412、416之射極注入效率與電流增益以增加該保持電壓VH，此亦可透過將該第一NPN雙極型接面電晶體412之射極區域連接至一第一電阻器R1，與將該第二NPN雙極型接面電晶體412之射極區域連接至一第二電阻器R2所達成。於各種實施例中，透過調整各該第一電阻器R1與該第二電阻器R2，使其具有一電阻值介於0.001歐姆至20歐姆之間、介於0.5歐姆至2歐姆 之間或介於2歐姆至10歐姆之間，該雙向半導體整流器404之該保持電壓VH可被相對應地調整以分別具有一數值介於3V至15V之間、介於4V至5V之間或介於5V之8V之間。
圖4A至圖4C係根據本發明各種實施例具有不同觸發裝置之雙向保護裝置之電路圖。相似於圖3A中所述之該雙向保護裝置400，圖4A至圖4C各個實施例係分別顯示包括一雙向半導體整流器404與一觸發裝置之，其中該觸發裝置與該雙向半導體整流器404係彼此電耦合，使該觸發裝置一旦被激發，可使例如電子之載流子流進或流出該雙向半導體整流器404，該載流子至少某種程度上可使該雙向半導體整流器404被激發。
圖4A係顯示根據本發明實施例之一雙向保護裝置420，於其中該觸發裝置422包括一PNP觸發雙極型接面電晶體406。該PNP觸發雙極型接面電晶體406包括一集極，其係電連接至該第一NPN雙極型接面電晶體412之基極與該第一端子T1，且進一步包括一基極，其係透過一第五電阻器R5電連接至該PNP雙向雙極型接面電晶體414與該雙向半導體整流器404之基極。該PNP觸發雙極型接面電晶體406進一步包括一射極，其係透過一第三電阻器R3電連接至該等第一與第二NPN雙極型接面電晶體412、416與該PNP雙向半導體整流器414之集極。當該雙向保護裝置420接收位於相對該第二端子T2之該第一端子T1處之一負暫態放電訊號時，該PNP觸發雙極型接面電晶體406係被激發，藉此透過該PNP雙向半導體整流器414之基極提供電子至該雙向半導體整流器404，此亦促使該雙向半導體整流器404之激發為一低阻抗狀態，如結合圖3A所述。
圖4B係顯示根據本發明實施例之一雙向保護裝置440，於其中該觸發裝置442包括一突崩觸發二極體408。該突崩觸發二極體408包括一p型陽 極，其係電連接至該第一NPN雙極型接面電晶體412之基極與該第一端子T1。該突崩觸發二極體408進一步包括一n型陰極，其係透過一第三電阻器R3電連接至該PNP雙向半導體整流器414與該雙向半導體整流器404之基極。當該雙向保護裝置440接收位於相對該第二端子T2之該第一端子處之一負暫態放電訊號時，該突崩觸發二極體408係被激發，藉此透過該PNP雙向半導體整流器414之基極提供電子至該雙向半導體整流器404，此亦促使該雙向半導體整流器404之激發為一低阻抗狀態，如結合圖3A所述。
圖4C係顯示根據本發明實施例之一雙向保護裝置460，於其中該觸發裝置462包括一NPN觸發雙極型接面電晶體410。該NPN觸發雙極型接面電晶體410包括一基極，其係透過一第六電阻器R6電連接至該第一NPN雙極型接面電晶體412之基極與該第一端子T1，並進一步包括一射極，其係透過一第一電阻器R1電連接至該第一NPN雙極型接面電晶體412之射極與該第一端子T1。該NPN觸發雙極型接面電晶體410進一步包括一集極，其係透過一第三電阻器R3電連接至該PNP雙向雙極型接面電晶體414與該雙向半導體整流器404之基極。當該雙向保護裝置460接收位於相對該第二端子T2之該第一端子T1處之一負暫態放電訊號時，該NPN觸發雙極型接面電晶體410係被激發，藉此透過該PNP雙向半導體整流器414之基極提供電子至該雙向半導體整流器404，此亦促使該雙向半導體整流器404之激發為一低阻抗狀態，如結合圖3A所述。
圖5係顯示根據本發明某些實施例一雙向保護裝置500之電路圖，其具有複數個PNP雙極型接面電晶體觸發裝置與一增益控制雙向觸發裝置。圖5顯示，除該保護裝置電路系統外，於某些實施例中可存在周圍電路系統。
該雙向保護裝置500包括相似於圖4A之該雙向半導體整流器404之一雙向半導體整流器504、一第一NPN雙極型接面電晶體512、一PNP雙向雙極型接面電晶體514以及一第二NPN雙極型接面電晶體516。該雙向半導體整流器504係以相似於圖4A之該雙向半導體整流器404之方式，電連接至該第一電阻器R1、該第二電阻器R2、該第一端子T1以及該第二端子T2，與此省略相似電連接之說明。
亦相似於圖4A之該雙向保護裝置420，根據本發明實施例該雙向保護裝置500包括一觸發裝置522，其包括一第一PNP觸發雙極型接面電晶體506a。該第一PNP觸發雙極型接面電晶體506a係以相似於圖4A之該觸發裝置422之方式，電連接至該第一NPN雙極型接面電晶體512、該第一端子T1、該第五電阻器R5、該雙向雙極型接面電晶體514以及該第三電阻器R3，與此省略相似電連接之說明。除該第一PNP觸發雙極型接面電晶體506a之外，該雙向保護裝置500進一步包括一第二PNP觸發雙極型接面電晶體506b。該第二PNP觸發雙極型接面電晶體506b包括一集極，其係電連接至該第二NPN雙極型接面電晶體516之基極與該第二端子T2，並進一步包括一基極，其係透過該第五電阻器R5電連接至該PNP雙向雙極型接面電晶體514與該雙向半導體整流器504之基極。該第二PNP觸發雙極型接面電晶體506b之射極係透過一第四電阻器R4電連接至該雙向半導體整流器514。
於操作中，當該雙向保護裝置500接受位於該第一端子T1與該第二端子T2間超過一特定數值之一負暫態放電訊號，該第一PNP觸發雙極型接面電晶體506a可被激發，並透過該雙向雙極型接面電晶體514之基極對該雙向半導體整流器504提供電子，其至少某種程度上使該雙向半導體整流器504之激發為 一低阻抗狀態，如關於圖3A中所述。相似地，當該雙向保護裝置520接受位於該第一端子T1與該第二端子T2間超過一特定數值之一正暫態放電訊號，該第二PNP觸發雙極型接面電晶體506b可被激發，並透過該雙向雙極型接面電晶體514之基極對該雙向半導體整流器504提供電子，其至少某種程度上使該雙向半導體整流器504經激發為一低阻抗狀態。於某些實施例中，該第一PNP雙極型接面電晶體506a、該第二PNP雙極型接面電晶體506b與該雙向半導體整流器514可經設置以使足以激發該雙向保護裝置520之絕對電壓於相反之極性上為相似或相同，於其他實施例中，其等可經設置以使足以激發該雙向保護裝置520之絕對電壓可於相反之極性上相異，取決於應用上。
現參閱該雙向保護裝置500之周圍電路系統，可存在一寄生電路530，其係電連接至該雙向半導體整流器504。該寄生電路530包括一第一寄生PNP雙極型接面電晶體534以及一第二寄生PNP雙極型接面電晶體538，其等均具有共同連接至該PNP雙向雙極型接面電晶體514之基極之一基極。此外，該等第一與第二PNP雙極型接面電晶體534、538分別具有連接至該雙向雙極型接面電晶體514之集極/射極(C/E)與射極/集極(E/C)之射極。該第一寄生PNP雙極型接面電晶體534可連接至一基板區域554，如於該結構中之一護圈(guard-ring)結構。該等第一與第二寄生雙極型接面電晶體534、538之基極係共同連接至一第一NPN寄生雙極型接面電晶體542，其射極可連接至如一隔離區域550，如一原有埋層(buried layer)或一深N型井(deep N well)。
可理解的是，於該寄生電路530中，該第一NPN寄生雙極型接面電晶體542之集極與該第二PNP寄生雙極型接面電晶體538之基極將彼此互相連接，而該第二PNP寄生雙極型接面電晶體538之集極與該第一NPN寄生雙極型接 面電晶體542之基極係彼此互相連接，使該第一NPN寄生雙極型接面電晶體542與該第二PNP寄生雙極型接面電晶體538形成一交聯耦合寄生PNPN半導體整流器546。該寄生半導體整流器546可由如隔離結構(如，一原有摻雜埋層或深N型井)與基板區域之結構所產生，且可為非理想者。依此，產生該寄生PNPN半導體整流器546之結構可被設置為使其於操作中不被激發。同樣照圖5，該雙向保護裝置500可具有一後閘極式(back-gate)二極體548，其可電連接至該基板區域554與該第一端子T1。
圖6A與6B係分別顯示本發明實施例具有一積體觸發裝置之一雙向保護裝置600之一橫截面視圖與俯視圖。該所示實施例係一環形裝置，於其中，各種區域係形成於圍繞該環形裝置之一中心區域之該基板中，其中圖6A顯示沿截取該環形裝置一半之線段所呈現之一橫截面視圖。
於圖6A中，為便於理解關於該雙向保護裝置600操作之各種結構特徵，係將各種結構區域以一等效電路圖疊合。於以下描述中，將先對各種結構特徵進行描述，再描述該相對應之等效電路圖。該雙向保護裝置600包括一半導體基板602，如一P型半導體基板，於其中形成一插入於該第一P型井(PW)608與一第二P型井610間之一第一N型井(NW)618。該第一P型井608，於其中形成一第一重摻雜N型(N+)區域620a，其係電連接至一第一端子T1，而該第二P型井610，於其中形成一第二N+型區域620b，其係電連接至一第二端子T2，使一雙向半導體整流器得以形成，其中該雙向半導體整流器具有作為一陰極/陽極(K/A)之該第一N+區域，以及作為一陽極/陰極(A/K)之該第二N+區域。
如此份說明書中所述，其可理解為該半導體基板602可以各種方式所實施，包括但不限於，一摻雜半導體基板或一矽絕緣體(silicon on insulator， SOI)基板，其包括一矽-絕緣體-矽結構，其中上述各種結構透過使用如一所埋入之二氧化矽(SiO2)層之一絕緣體層由一支持基板所隔離。此外，其可理解為如上所述之各種結構，可至少部分地形成於一外延層中或形成至一表面區域處或其附近。
於該所示之實施例中，該第一P型井608係透過一間隙與該第一N型井618相分離，而該第二P型井610係與該第一N型井618相接觸，以於其間形成一接面。然而，根據所期望之裝置特性，仍可能有其他實施例，該第一P型井608可與該第一N型井618彼此相接觸以於其間形成一接面，與/或該第二P型井610係與該第一N型井618相分離，以下將詳細描述。
如於此所使用，一接面或一接面區域係指當兩種不同類型之半導體材料形成一介面時所形成之一區域，且可包括該介面附近之區域，於其中因內建電場關係該電子帶(如，導電帶與價帶)係被彎折。因此，一接面區域之尺寸可取決於各種因素，如形成該接面之不同類型之半導體材料其摻雜濃度與摻雜分佈。
仍參閱圖6，該雙向保護裝置600包括一深N型井604設至於其下方，如位於該第一N型井618、該第一P型井608與該第二P型井610中之至少一者之底端或與其相接觸。於某些實施例中，該深N型井604與該第一與第二P型井608、610於Y方向上垂直形成接面區域，同時自該第一N型井618形成一垂直延伸之N型區域。於實施例中，該第一P型井608與該第一N型井618係彼此橫向分離，與/或該第二P型井610與該第一N型井618係彼此橫向分離，該深N型井604可填充形成於分離區域間之各個間隙。例如於圖6A中，該第一P型井608與該第 一N型井618係透過該深N型井604所分離，使該深N型井604亦可自該第一N型井618形成一橫向延伸區域。
仍參照圖6A，該第一N+型區域620a、該第一P型井608、該第一N型井618、該第二P型井610以及該第二N+型區域620b皆係電連接，使一NPNPN雙向半導體整流器得以形成。該雙向半導體整流器包括一第一PNP雙向雙極型接面電晶體614、一第一NPN雙極型接面電晶體612以及一第二NPN雙極型接面電晶體616，其等均以相似上述圖5之該PNP雙向雙極型接面電晶體514、該第一NPN雙極型接面電晶體512以及該第二NPN雙極型接面電晶體516之方式電連接。
仍參閱圖6A，該雙向保護裝置600進一步包含相鄰該第一P型井608之一第二N型井624。該第二N型井624具有一第一重摻雜P型區域(以下將以第一P+區域表示)628a形成於其中。該第一P+區域628a、該第二N型井624以及該第一P型井608係被設置作為一第一觸發PNP雙極型接面電晶體606a之一射極、一基極以及一集極。一第二P+區域628b形成於該第一P型井608中，該第一觸發PNP雙極型接面電晶體606a之集極係透過該第二P+區域628b電連接至該第一端子T1，使該第一觸發PNP雙極型接面電晶體606a之集極與被設置作為該雙向保護裝置600之雙向半導體整流器之陰極/陽極(K/A)之該第一N+型區域620a共同電連接至該第一端子T1。
該雙向保護裝置600係經設置以使該第二P型井610插入於該一第一側上之該第一N型井618與一第二側上之該深N型井604之間，並與其等互相接觸。該第三P+區域628c、該深N型井604以及該第二P型井618係被設置作為一第二觸發PNP雙極型接面電晶體606b之一射極、一基極以及一集極。一第四P+區域628d係形成於該第二P型井610中，該第二觸發PNP雙極型接面電晶體606b之 集極係透過該第四重摻雜P型區域628d電連接至該第二端子T1，使該第二觸發PNP雙極型接面電晶體606b之集極與被設置作為該雙向保護裝置600之雙向半導體整流器之陽極/陰極(A/K)之該第二重摻雜N型區域620b共同電連接至該第一端子T2。
於該雙向保護裝置600中，當該第二P+型區域628b係直接電連接至該第一端子T1時，該第一N+區域620a係透過一第一電阻器R1電連接至該第一端子T1。相似地，當該第四P+型區域628d係直接電連接至該第二端子T2時，該第二N+區域620b係透過一第二電阻器直接電連接至該第二端子T2。該第一電阻器R1與該第二電阻器R2具有分別連接至該第一NPN雙極型接面電晶體612與該第二NPN雙極型接面電晶體616之射極之電阻值，各該等雙極型接面電晶體之射極注入效率與相對應之增益可被控制地減少，藉以增加該NPNPN雙向半導體整流器之吸持電壓，如上圖3C中所述。該第一電阻器R1與該第二電阻器R2形成於該雙向保護裝置600之上方，其等係透過至少一金屬化層，如第一(M1)至第n(nth)金屬化層，其中n可為2至10。各該第一電阻器R1與第二電阻器R2可由至少一圖案化多晶矽層或圖案化薄膜金屬層所形成。
該第一觸發PNP雙極型接面電晶體606a與該第二觸發雙極型接面電晶體606b進一步經設置，使各該對應之射極透過形成於該雙向保護裝置600上方之至少一金屬化層電連接至該第一N型井618。於該所示實施例中，該第一P+區域628a係透過形成於該至少一金屬化層652之一第三電阻器R3電連接至形成於該第一N型井618中之一第三N+區域620c，該第一N型井618係可設置於該NPNPN雙向半導體整流器之一中央區域處。相似地，該第三P+區域628c可透過形成於該至少一金屬化層652之一第四電阻器R4電連接至形成於該第一N型井 618中之該第三N+區域620c。於各種實施例中，各該電阻器R3與該電阻器R4具有一電阻值介於0.01歐姆至2000歐姆之間，例如為0.05歐姆。各該第三電阻器R3與該第四電阻器R4可形成於至少一圖案化多晶矽層或圖案化薄膜金屬層上。
因此，該雙向保護裝置600包括：一NPNPN雙向半導體整流器，其包括該第一N+區域620a、該第一P型井608、該第一N型井618、該第二P型井610以及該第二N+區域620b；一第一觸發裝置包含該第一觸發PNP雙極型接面電晶體606a，其包括該第一P+型區域628a、該第二N型井624以及該第一P型井608；以及一第二觸發裝置包含該第二觸發PNP雙極型接面電晶體606b，其包括該第三P+區域628c、該深N型井604以及該第二P型井610。透過使該等第一與第二觸發雙極型接面電晶體606a、606b之射極經由該第一N型井618電連接至該NPNPN雙向半導體整流器，以於受到激發時向其提供電子，該NPNPN雙向半導體整流器與該第一與第二觸發裝置係類似於圖5中所述該雙向半導體整流器504與該觸發裝置522所操作。
現參閱圖6B並結合圖6A進行說明，於此所述係該雙向保護裝置600之環形設置結構。該雙向保護裝置600具有一第三N型井640，其設置於該環形設置結構之中心，以及一第六N+區域620f形成於其中。該第三N型井640係依序由該第二P型井610、該第一N型井618、該第一P型井608、該第二N型井624、一第四N型井644以及一第三P型井648所環繞，其中，一第四N+區域620d形成於該第四N型井644中，一第七P+區域628g形成於該第三P型井中。該第七P+區域628g可以基板電壓VSUB，例如以凱文連接法(Kelvin-connected)電連接至該主電路系統之基板，該基板電壓VSUB可為接地面。
其可理解為，該第三N型井640、該深N型井604以及該第四N型井644形成橫向且垂直地包圍該第一P型井608、該第二P型井610、該第一N型井618以及該第二N型井624之一槽型隔離區域。於某些實施例中，該槽型隔離區域可為電浮。
如上所述，該第一與第二觸發PNP雙極型接面電晶體606a與606b係透過形成於至少一金屬化層652上之該第三電阻器R3與該第四電阻器R4電連接至該第一N型井618。該雙向保護裝置600之金屬化處理架構包括複數個金屬化層，如第一(M1)至第n(Mn)金屬化層，其中n可為2至10。於此所使用，一金屬化層包括由導電材料，如銅、鋁、鎢，例如金屬線所形成之橫向延伸導電結構，其可使用微影遮罩(lithography mask)進行圖案化，並包括由導電材料如銅、鋁、鎢，例如通孔或觸點所形成之垂直延伸導電材料，其恰好位於該橫向延伸導電結構下方。因此，該第一金屬化層404包括該基板602上方之最低金屬線以及通向位於一P型井或一N型井內之N+區域或P+區域(如，自對準矽化物或自我對準矽化物觸點)之通孔或觸點。相似地，第二金屬化層M2包括位於該第一金屬化層M1上方之次高金屬線以及通向該第一金屬化層M1之通孔或觸點。第三金屬化層M3至第N金屬化層如前述所定義，包括位於其等下方之橫向線與垂直連接。
於圖6B之俯視圖中所示，圖6A之至少一金屬化層652係由複數個金屬條帶652a/b所形成，該複數個金屬條帶652a/b係徑向延伸並透過該第一P+區域628a電連接至該第二N型井624，透過該第三N+區域620c電連接至該第一N型井618以及透過第三P+區域628c電連接至深N型井604，如圖6A與圖6B中所示。於某些實施例中，該金屬條帶652a/b較有利地形成於該第三金屬化層M3之 下方，如金屬化層M1與/或M2，以最小化所獲得之淨電容同時針對上述該第三電阻器R3與該第四電阻器R4之電阻值，使該RC延遲被最小化以傳遞該觸發載流子至該第一N型井618。例如，該相鄰金屬條帶652a/652b間之尺寸與間隔可被設計使一淨電容低於100fF，低於50fF或低於30fF。例如，圖6B係顯示28個金屬條帶652a(每邊各7個)以及4個金屬條帶652b，但仍有其他可能之排列方式，如更多或更少數量之該金屬條帶652a/b，使該第三電阻器R3與該第四電阻器R4之淨電容值介於0.001歐姆至20歐姆間，例如為0.05歐姆。
繼續參閱圖6A，該雙向保護裝置600包括複數個電浮金屬層，其係於X軸方向橫向延伸並分離部分相鄰之N+與P+區域：一第一電浮金屬層632a，其形成於該第一P型井608之一表面上，且位於該第二P+型區域628b與該第一N+區域620a之間；一第二電浮金屬層623b，其形成於該第一P型井608之該表面上，且位於該第一N+區域620a與一第五P+區域628e之間；一第三電浮金屬層632c，其形成於位於該第一N型井618與該深N型井604間之一接面區域之一表面，以及形成於該第五P+區域628e與該第三N+區域620c間之一接面區域之一表面；一第四電浮金屬層632d，其形成於位於該第一N型井618之該表面上，且位於該第三N+區域620c與一第六P+區域628f之間；一第五電浮金屬層632e，其形成於位於該第二P型井610之一表面上，且位於該第六P+區域628f與該第二N+區域620b之間；以及一第六電浮金屬層632f，其形成於該第二P型井610之該表面上，且位於該第二N+區域620b與該第四P+區域628d之間。該等電浮金屬層係為電浮，因該等電浮金屬層非電連接至其他結構，並透過一薄介電層與其等所形成於其上之表面所分離。於不受任何理論拘束下情況下，可理解為該等電浮金屬層可允許相反摻雜之相鄰N+與P+區域設置於橫向極度鄰近處，以使由N+與/ 或P+區域所形成之裝置之高電流(如大於1x105A/cm2)於其等間具有改良之崩潰特性，例如，由於衝穿(punch through)與帶間穿遂(band-to-band tunneling)效應所造成者。此亦允許該雙向半導體整流器之各種雙極型接面電晶體之最佳化，以達到相對較高之電流與高速能力，如使該第一NPN雙極型接面電晶體612、該第二NPN雙極型接面電晶體616與該雙向PNP雙極型接面電晶體614之較短基極區域能達到最佳電晶體效率。
有利地，於使用電連接至該雙向保護裝置600之裝置(如一核心電路)中之其他位置形成n-FETS(未顯示)或p-FETs(未顯示)之閘極堆疊之方法步驟期間可同時形成該等第一至第六電浮金屬層632a至632f。因此，於此所述之各種實施例中，該電浮金屬層係形成於該薄介電層(如二氧化矽、氮氧化矽或高介電材料)下，該薄介電層係沉澱或生長以形成該積體電路中其他位置之該n-FETs與/或p-FETs之閘極堆疊(未顯示)。因此，雖為簡明表示而未於圖式中顯示，但該浮動金屬層並未直接接觸其等所形成於其上之該等井之下表面，而係透過一薄介電層垂直插入。此外，雖為簡明表示而未於圖式中顯示，可於該等浮動金屬層之側壁上形成側壁間隔物(如，氮化矽間隔物)，以使該等浮動金屬層與所接處相鄰之N+區與P+區域相絕緣。該下閘極介電層與該側壁間隔物可避免相鄰之N+區域與P+區域間形成直接電性短路。該薄介電層可避免該電浮金屬層與該下井之表面間形成矽化物(silicide)，並可用以電絕緣該等浮動金屬層，其等係不與任何其它結構電連接。
當該等金屬層係由該n-FETs之閘極所形成時，可使用之材料包括N摻雜半導體，如N摻雜多晶矽或一合適N型金屬，其具有一工作函數(work function，Φm,N)介於4.1eV至4.65之間、介於4.1eV至4.4eV之間或介於4.4eV至 4.65eV之間。當該等金屬層係由該p-FETs之閘極所形成時，可使用之材料包括P摻雜半導體，如P摻雜多晶矽或一合適P型金屬，其具有一工作函數(work function，Φm,P)介於4.65eV至5.2eV之間、介於4.65eV至4.9eV之間或介於4.9eV至5.2eV之間。
於如此所述之各種實施例中，用於圖6A中該等電浮金屬層632a至632f之合適金屬包括，僅列舉如鋁、鎢、鈦、鉭、鉬、銣、TiN、TaN、TaCN以及TaSiXNy。
其可理解為，各該等電浮金屬層632a至632f之橫向尺寸係小於1微米、小於0.5微米、小於0.2微米、介於0.1微米至0.3微米之間、或介於0.06微米至0.2微米之間，例如為0.16微米。
非由一電浮金屬層所分離之該雙向保護裝置600之其他相鄰重摻雜(P+與N+)區域，可由第一至第八介電隔離區域632a至636h中之一者所分離，其等可為淺溝隔離區域。相似於浮動金屬層，該介電隔離區域可允許將相鄰相反摻雜之N+與P+區域放置於相對接近之側向處以獲得高電流能力。然而，與該浮動金屬層相比較，該介電隔離區域可允許該雙向半導體整流器裝置之各種雙極型接面電晶體之最佳化以用於相對較低速度，如透過於該相鄰N+與P+區域間實施一較長之路徑長度，如某些雙極型接面電晶體之該基極區域之一更長路徑長度。
除了電介質隔離之外，仍有某些其他相鄰之重摻雜(N+，P+)區域被電浮置金屬層分開，以在較長載流子漂移路徑的代價下提供相鄰結之間的附加擊穿電壓。例如，該第五P+區域628e與該第三N+區域620c係由該第三電浮金屬層632c與一第五介電隔離區域636e所分離。於該所示實施中，該第五介電 隔離區域636e增加位於該深N型井604與該第一N型井618間之該接面之崩潰電壓，同時增加該PNP雙向雙極型接面電晶體614之有效基極長度，使該雙向半導體整流器於相對該第二端子T2之正偏壓該第一端子T1之觸發電壓係可增加，以換取較慢速度。
於此所揭露之各種P+型區域與N+區域可具有一峰值摻雜濃度，其係超過1 x 1019cm-3、超過1 x 1020cm-3、或介於1 x 1020cm-3至8 x 1020cm-3之範圍間，例如為2 x 1020cm-3。此外，各種P型井、N型井以及深N型井可具有一峰值摻雜濃度，其係介於1.5 x 1016cm-3至7.5 x 1016cm-3之範圍間，例如為5.0 x 1016cm-3。
透過使用各種裝置間之介電隔離區域、電浮金屬層與最佳化橫向尺寸之組合，該觸發裝置與該雙向保護裝置600之該雙向半導體整流器可被最佳化以操作如上圖4A與圖5中所述。例如，該第四介電隔離區域636d於X軸方向上具有一橫向長度d1與該第六介電隔離區域636f於X軸方向上具有一橫向長度d2，其等尺寸可被調整以最佳化該第一觸發PNP雙極型接面電晶體606a與第二觸發PNP雙極型接面電晶體與606b，使其等相對短於該NPNPN雙向半導體整流器之該橫向長度d3，其係為介於該第一N+區域620a與該第二N+區域620b間之距離，使該等第一與第二觸發PNP雙極型接面電接體606a與606b係被配置於該雙向半導體整流器之激發前被激發，如上關於圖4A與圖5所述。於各種實施例中，各該長度d1與長度d2皆係介於1微米至5微米之間、介於2微米至4微米之間，例如為3微米，而長度d3係介於10微米至30微米之間、15微米至25微米之間，例如為20微米。於某些實施例中，各該比率d3/d1與比率d3/d2係介於3：1至7：1之間、介於4：1至6：1之間，例如為5：1。
圖7A至圖7L係如下所述其該雙向保護裝置之各種實施例之剖面示意圖，其係針對該雙向保護裝置中各個區域之速度、電流與/或吸持電壓等其他參數進行最佳化。
各該雙向保護裝置7a至7l可為一環型裝置，形成於該基板中之各個區域圍繞該環形裝置之一中央區域，相似於如上圖6B所述之該環形結構，使各該圖7A至7L顯示沿截取該環形裝置一半之線段所呈現之一橫截面。
參照圖7A至圖7L，各該關於圖7A至圖7L之雙向保護裝置具有某些特徵與如上圖6A與6B所述之實施例相似。例如，各該雙向保護裝置7a至7l包括：一半導體基板602，具有一第一N型井618形成於其中，該第一N型井係插入於一第一P型井608與一第二P型井610之間；一第三N型井640，其形成於該第二P型井接近該裝置中央之一側，並具有一第六N+區域620f形成於其中；一第四N型井，其形成於該第一P型井612遠離該裝置中央之一側，並具有一第四N+區域620d形成於其中；一深N型井604，其係排列成橫向地與垂直地包圍該第一P型井608、該第二P型井610、該第一N型井618以及該第二N型井624之一槽型隔離區域；以及一第三P型井648，其形成於該第四N型井644遠離該裝置中央之一側，並具有一第七P+區域628g形成於其中。相似於關於上述圖6A/圖6B之實施例，各該雙向保護裝置7a至7l具有一第五P+區域628e，其形成於位於該第一P型井608與該深N型井604間之一交界區域，與一第六P+區域628f，其形成於位於該第一N型井618與該第二P型井610間之一交界區域。各該雙向保護裝置7a至7l亦相似地具有第一至第八介電隔離區域636a至636h。
參照圖7A之該雙向保護裝置700a，相似於圖6A/圖6B之實施例，於該第一P型井608中，一第一重摻雜N型區域620a係透過所形成之一第一電阻器 R1電連接至一第一端子T1，以及於該第二P型井610中，一第二N+區域620b係透過所形成之一第二電阻器R2電連接至一第二端子T2，使該第一N+區域620a、該第一P型井608、該第一N型井618、該第二P型井610與該第二N+區域620b相電連接以形成一NPNPN雙向半導體整流器。該雙向半導體整流器包括以如圖6A/圖6B之該雙向保護裝置600一相似方法電連接之一第一PNP雙向雙極型接面電晶體614、一第一NPN雙極型接面電晶體612與一第二NPN雙極型接面電晶體616。
於該所示之實施例中，該第一P型井608係透過一間隙與該第一N型井618橫向分離，而該第二P型井610與該第一N型井618接觸以形成一接面於其等間。然而，仍可能有其他實施例，如該第一P型井608可與該第一N型井618相接觸以形成一接面於其等間，與/或該第二P型井610與該第一N型井618係為分離。
同樣參照圖7A，該深N型井604、該第一P型井608與該第一重摻雜N型區域620a係分別被設置作為一第一觸發NPN雙極型接面電晶體706a之一集極、一基極與一射極。一第一P+區域728a與一第二P+區域628b係分別形成於該第一P型井608之各側上並共同連接至該第一端子T1，使該第一觸發NPN雙極型接面電晶體706之該基極與該第一NPN雙極型接面電晶體612之該基極共同電連接至該第一端子T1。此外，該第一觸發NPN雙極型接面電晶體706a之該射極與該第一NPN雙極型接面電晶體612之該射極皆各自透過該第一P型井608之一第七電阻器R7與該第一電阻器R1連接至該第二端子T2。雖非為必要，於該所示實施例中，該第一N+區域620a於其各側分別接觸該第一P+區域728a與該第二P+區域628b。
該雙向保護裝置700a係經設置以使該第二P型井610插入於一第一側上之該第一N型井618與一第二側上之該深N型井604之間並與其等相接觸。該第二N+區域620b、該第二P型井618與該深N型井604係被設置分別作為一第二觸發NPN雙極型接面電晶體706b之一射極、一基極與一集極。一第三P+區域728c形成於該第二P型井610中，並與該第二N+區域620b共同電連接至該第二端子T2，使該第二觸發NPN雙極型接面電晶體706b之該基極係電連接至該第二端子T2。此外，該第二觸發NPN雙極型接面電晶體706b之射極與該第二NPN雙極型接面電晶體616之該射極各自透過該第二P型井610之一第八電阻器R8與該第二電阻器R2連接至該第二端子T2。雖非為必要，於該所示實施例中，該第二重摻雜N型區域620b係接觸該第三P+區域728c。
相似於圖6A/圖6B之實施例，於該雙向保護裝置700a中，該第一電阻器R1與該第二電阻器R2具有電阻值，使其等當連接至該第一NPN雙極型接面電晶體612與該第二雙極型接面電晶體616之射極時，各該雙極型接面電晶體之增益係可控制地減少，藉此增加該NPNPN雙向半導體整流器之該吸持電壓。該第一電阻器R1與該第二電阻器R2之物理結構與電阻值係相似於如上圖6A/圖6B中所述。
該第一觸發NPN雙極型接面電晶體706a與該第二觸發NPN雙極型接面電晶體706b進一步被設置使由該深N型井604中相對應之N+區域所形成之各個集極區域，透過形成於該雙向保護裝置600上方之至少一金屬化層電連接至該第一N型井618。於該所示實施例中，形成於該深N型井604中之一第四N+區域720b與一第五N+區域720c係分別透過形成於至少一該金屬化層652上之一第三電阻器R3與一第四電阻器R4電連接至形成於該第一N型井618中之該第三+ 區域620c。於各種實施例中，各該第三電阻器R3與該第四電阻器R4具有相似如上圖6A/圖6B中所述之一結構與一電阻值。
除了第一隔離區域636a至第八隔離區域636h之外，該雙向保護裝置700a進一步包括一第九隔離區域736a，其係位於該第一P+區域728a與該第五P+區域628e之間，與一第十隔離區域736b，其係位於該第六P+/PLDD區域628f與該第二N+區域620b之間。當存在時，該第九隔離區域736a與該第十隔離區域736b可具有分別增加該第一NPN雙極型接面電晶體612與該第二NPN雙極型接面電晶體610之基極長度之效果，使其等之增益係可控制地減少。
因此，該雙向保護裝置700a包括：一NPNPN雙向半導體整流器，其包括該第一N+區域620a、該第一P型井608、該第一N型井618、該第二P型井610與該第二N+區域620b；一第一觸發裝置包含由該深N型井604所形成之該第一觸發NPN雙極型接面電晶體706a、該第一P型井612與該第一N+區域720a；以及一第二觸發裝置包含由該第二N+區域620b所形成之該第二觸發NPN雙極型接面電晶體706b、該第二P型井610與該深N型井604。透過使該第一觸發NPN雙極型接面電晶體706a與該第二觸發NPN雙極型接面電晶體706b之射極經由該第一N型井618電連接至該NPNPN雙向半導體整流器，使其等被激發時可對該NPNPN雙向半導體整流器提供電子，每對該NPNPN雙向半導體整流器與該第一觸發裝置與該第二觸發裝置係類似於如上圖4C所述之該雙向半導體整流器404與該觸發裝置462進行操作。
同樣參照圖7A，於某些配置下，形成該第一觸發NPN雙極型接面電晶體706a之區域與/或形成該第二觸發NPN雙極型接面電晶體706b之區域具有使所得之該第一與/或第二觸發裝置實質上表現如突崩二極體之物理特性。特別 地，當位於該第四N+區域720b與該第二P+區域628b間之一電流路徑長度，如透過該第四介電隔離區域636d之寬度所測量時，如小於5微米、小於3.5微米或小於2微米，該所得之觸發裝置係被設置使當該第一端子T1相對於該第二端子T2受負偏壓時，該第四N+區域720b、該深N型井、該第一P型井608與該第二P+區域628b係被設置以對一N+P突崩二極體706a作用。相似地，當位於該第五N+區域720c與該第三P+區域728c間之一電流路徑長度，如少於5微米、少於3.5微米或少於2微米時，該所得之觸發裝置係被設置以使當該第二端子T2係相對於該第一端子T1受負偏壓時，該第五N+區域720c、該深N型井、該第二P型井612與該第三P+區域728c係被設置以對一N+P突崩二極體706b作用。
於下列描述中，關於圖7B至圖7L係描述替代實施例，於其中省略與關於圖7A中所述該些多個相似特徵之描述。
參照圖7B，除了將形成於該深N型井604中之該第四N+區域720b以一第一P+區域628a所取代外，該雙向保護裝置700b係相似於該雙向保護裝置700a所排列。因此，一第一觸發裝置包含一第一觸發PNP雙極型接面電晶體708a形成於其中，該第一觸發PNP雙極型接面電晶體708a中之該第一P+區域628a、該深N型井604與該第一P型井608係被設置分別作為一射極、一基極與一集極。相似地，將形成於該深N型井604中之該第五N+區域720c以一第三P+區域628c所取代，使一第二觸發裝置包含一第二觸發PNP雙極型接面電晶體708b形成於其中，該第二觸發PNP雙極型接面電晶體708b中之該第三P+區域628c、該深N型井604與該第二P型井610係被設置分別作為一射極、一基極與一集極。透過具有該第一觸發PNP雙極型接面電晶體708a與該第二觸發PNP雙極型接面電晶體708b之射極，其等經由該第一N型井618電連接至該NPNPN雙向半導體整流器，使其等 被於受激發時可對該NPNPN雙向半導體整流器提供電子，每對該NPNPN雙向半導體整流器與該第一觸發裝置與該第二觸發裝置係同功於如上圖4A所述之該雙向半導體整流器422與該觸發裝置404進行操作。
參照圖7C，除了將該第十隔離區域736b以一第五電浮金屬層632e所取代外，該雙向保護裝置700c係相似於圖7A之該雙向保護裝置700a所排列。如上所述，當以一電浮金屬層取代一介電隔離區域時，可對相鄰之高摻雜區域達成相當之衝穿(punch through)與帶間穿遂(band-to-band tunneling)效應，而不會發生由該介電隔離區域之物理尺寸所引起一載流子路徑長度增加之情形。因此，與圖7A之該雙向保護裝置700a中相比較，該雙向保護裝置700c之該第二觸發NPN雙極型接面電晶體706b可具有相對較高之增益與/或更快之速度。
參照圖7D，除了將該第十隔離區域736b以一第五電浮金屬層632e所取代外，該雙向保護裝置700d係相似於圖7B之該雙向保護裝置700b所排列。如上所述，當以一電浮金屬層取代一介電隔離區域時，可對相鄰之高摻雜區域達成相當之衝穿與帶間穿遂效應，而不會發生由該介電隔離區域之物理尺寸所引起一載流子路徑長度增加之情形。因此，與圖7B之該雙向保護裝置700b中相比較，該雙向保護裝置700c之該第二觸發NPN雙極型接面電晶體708b可具有相對較高之增益與/或更快之速度。
參照圖7E至圖7H，於各該裝置700e至該裝置700g中，除了位於該第三N+區域620c與該第五P+區域628f間之該第四電浮層632d外，更包含一第十一介電隔離區域736c形成於其中，除此之外，該等雙向保護裝置700e、雙向保護裝置700f、雙向保護裝置700g與雙向保護裝置700h係分別相似於圖7A之該雙向保護裝置700a、圖7B之該雙向保護裝置700b、圖7C之該雙向保護裝置700c與圖 7D之該雙向保護裝置700d。當進行實施時，由於該雙向PNP雙極型接面電晶體614之該有效基極長度增加，該第十一介電隔離區域736c可具有一增益減少與/或速度降低之效果，使該雙向半導體整流器之該觸發電壓於相對該第一端子T1之一正偏壓第二端子T2下可被增加，以換取較慢速度。或者，如上關於圖7A至圖7D所述，該第十一介電隔離區域736c可由一電浮金屬層所取代以允許更快電導調變(conductivity modulation)與更快之應力激發。
參照圖7I至圖7L，除了於該各裝置700i至該裝置700l中省略該第一P+區域728a外，該等雙向保護裝置700i、雙向保護裝置700j、雙向保護裝置700k與雙向保護裝置700l係分別相似於圖7A之該雙向保護裝置700a、圖7B之該雙向保護裝置700b、圖7C之該雙向保護裝置700c與圖7D之該雙向保護裝置700d。此外，所形成之一第一N+區域720a係寬於該第一N+區域620a(圖7A至圖7D)，如為2倍、3倍或4倍。當進行實施時，該較寬之第一N+區域720a可增加該第一NPN雙極型接面電晶體612之該射極注入面積，以增加該電流處理容量。
圖8A係顯示根據本發明實施例之各種雙向保護裝置之模擬裝置響應曲線(標記相對應之雙向保護裝置904a至904d)之一圖表900a。該響應曲線係通過根據一電場感應元件充電模式(field-induced charged device model，FICDM)模擬晶片上應力所獲得，其係習知用以提供可用最快上升時間之一，例如於sub-600 ps方法中。圖8B之該圖表900b係圖8A之圖表900a之放大視圖，其放大以顯示介於零與2奈秒(nanoseconds)間之一時間範圍。該裝置響應曲線904a、該裝置響應曲線904b、該裝置響應曲線904c與該裝置響應曲線904d分別對應圖9A、圖9B、圖9C與圖9D中所示之該雙向保護裝置904a、該雙向保護裝置904b、該雙向保護裝置904c與該雙向保護裝置904d。因此，於以下所述中，將 對圖8A/圖8B中所繪製之該等裝置響應曲線與該等相對應雙向保護裝置904a、904b、904c與904d一同進行討論。於圖8A/圖8B中，X軸表示時間，Y軸表示該等雙向保護裝置之各種實施例之模擬電壓響應。
可注意到的是，該等雙向保護裝置904a至904d分別表示如圖8A/圖8B中該相對應之裝置響應曲線所示之速度與/或電壓響應之一的連續改進。意即，以904a至904d所標記之該裝置響應曲線分別顯示與該等雙向保護裝置904a至904d之相對應結構改進相關之連續改進。因此，於以下描述中，首先對該等裝置響應曲線904a至904d之共同特徵進行描述，接著係為其等之連續差異。其可理解為，一較低之第一峰值電壓可由一相對應之快速放電所引起，因此圖8A/圖8B之一裝置響應曲線中之一相對較低之第一峰值電壓可對應於一相對較快之響應。
參照圖9A至圖9D，各該雙向保護裝置900a至900d包括相似於如上所述之各種實施例之特徵，如圖6A/圖6B與圖7A。例如，各該雙向保護裝置900a至900d包括：一半導體基板602，一第一N型井618形成於該半導體基板602中，該第一N型井618插入於一第一P型井608與一第二P型井610之間；一第三N型井640，其形成於該第二P型井接近該裝置中央之一側，並具有一第六N+區域620f形成於其中；一第四N型井644，其形成於該第一P型井612遠離該裝置中央之一側，並具有一第四N+區域620d型成於其中；一深N型井604，其係排列為一槽型隔離區域；以及一第三P型井648，其形成於該第四N型井遠離該裝置中央之一側，並具有一第七P+區域628g型成於其中。各該雙向保護裝置900a至900d具有一第五P+區域628e，其形成於位於該第一P型井608與該深N型井604間之一交界區域，與一第六P+/PLDD區域628f，其形成於該第一N型井618與該第二P型井610 間之一交界區域。各該雙向保護裝置900a至900d亦相似地具有第一介電隔離區域636a至第八介電隔離區域636h與該第三電浮金屬層632c及該第四電浮金屬層632d。
參照圖9A，不同於圖6A/圖6B之實施例，一觸發裝置，連接至該第一N+區域620a之一電阻器(如，圖6A中之該第一電阻器R1)與連接至該第二N+區域620b之一電阻器(如，圖6A中之該第二電阻器R2)於該雙向保護裝置中900a省略。此外，該第一N型井618與該第二P型井610係由該深N型井604所形成之一間隙所分離。此外，不同於圖7B之實施例，該雙向保護裝置900a進一步取代該電浮金屬層之一第九介電隔離區域736a與一第十介電隔離區域736b。如圖8A/圖8B之圖表900a所示，該相對應之裝置響應曲線900a呈現一相對較高之峰值電壓(超過80V)。
除了該雙向保護裝置900b包括一第二電浮金屬層632b與一第五電浮金屬層632e，其係分別取代該第九介電隔離區域736a與該第十介電隔離區域736b之外，圖9B之該雙向保護裝置900b係相似於圖9A之該雙向保護裝置900a。如上所述，以一電浮金屬層取代一介電隔離區域可使位於相鄰重摻雜區域間之相同橫向間隔獲得一增進之速度，至少部分係因一物理載流路徑長度減少。例如，位於該第一NPN電晶體612之該基極與該雙向PNP雙極型接面電晶體614之集極/射極(C/E)間之電流路徑，與位於該第二NPN電晶體616之該基極與該雙向PNP雙極型接面電晶體614之射極/集極(E/C)間之電流路徑相對圖9A之該雙向保護裝置904a之該相對應之電流路徑被縮短。如圖8A/圖8B之該圖表900a所示，與該裝置響應曲線904a相比，該相對應之裝置響應曲線904b呈現一較低之峰值電壓(約至65V)。
圖9C之該雙向保護裝置904c與圖9D之該雙向保護裝置904d及其相對應之裝置響應曲線，相對於圖9A之保護裝置900a與圖9B之保護裝置900b分別顯示於裝置峰值電壓中進一步增進，透過包括一第一觸發裝置，其包含一第一PNP雙極型接面電晶體708a，與一第二觸發裝置，其包含一第二PNP雙極型接面電晶體708b，以加速該雙向半導體整流器之激發。各該雙向保護裝置904c與該雙向保護裝置904d係相似於圖7L之該雙向保護裝置700l，且彼此相似。因此，將省略各種組件之詳細描述。然而，各該保護裝置904c與該保護裝置904d分別具有第一至第四電阻器(圖9C中之R1'至R4'與圖9D中之R1'至R2'，R3"至R4")之特定數值，使其等之裝置響應曲線可被最佳化，如下所述。
該雙向保護裝置900c具有一第一電阻器R1'與一第二電阻器R2，其等係透過至少一金屬化層形成於該基板上方，各該電阻器R1'、R2'具有一電阻值，其係介於0.005歐姆至0.05歐姆之間或介於0.01歐姆至0.10歐姆之間，一標準電阻值為0.05歐姆。此外，該雙向保護裝置900c具有一第三電阻器R3'與一第四電阻器R3，其等係透過至少一該金屬化層652形成於該基板上方，各該第三電阻器R3'與該第四電阻器R4'具有一電阻值，其係介於1歐姆至100歐姆之間，或介於5歐姆至50歐姆之間，一標準電阻值為10歐姆。如圖8A/圖8B之該圖表900a中所示，與該等裝置響應曲線900a與900b相比，該相對應之裝置響應曲線904c呈現一較低之峰值電壓(約至55V)。
該雙向保護裝置900d係相同於該雙向保護裝置900c，除了該雙向保護裝置904d中各該第三電阻器R3"與該第四電阻器R4"具有一電阻值，其係介於0.001歐姆至0.1歐姆之間或介於0.005歐姆至0.05歐姆之間，一標準電阻值為 0.01歐姆。如圖8A/圖8B之圖表900a所示，與該等裝置響應曲線900a至900c相比，該相對應之裝置響應曲線904d呈現一較低之峰值電壓(約至40V)。
圖10A至10I顯示於上述各種實施例中連接至該第一端子T1與/或該第二端子T2之鄰接重摻雜(N+與P+)區域1000a至1000i之各種平面佈局示意圖，包括圖6A至圖6B之該雙向保護裝置600、圖7A至7L之該等雙向保護裝置700a至700l與圖9A至圖9D之該等雙向保護裝置904a至904d。
特別地，各該鄰接之N+與P+區域1000a至1000i具有至少一P+區域1004，其具有至少一接點1020形成於其上，與至少一個P+區域1008，其具有至少一接點1020形成於其上。根據該雙向保護裝置，如上所述，該等鄰接之N+與P+區域1000a至1000i可包括至少一假性閘極(dummy gate)/場氧化區域1012與一互動型場氧化區域1016。
該等鄰接之N+與P+區域1000a至1000i之特定設置取決於所最佳化之裝置參數。例如，於該第一NPN雙極型接面電晶體612與/或第二NPN雙極型接面電晶體616需要一相對較高射極注入之情況下，可能需要一相對較大之N+區域。相反地，若一PNP觸發雙極型接面電晶體需要一相對較高之集極電流或一NPN觸發雙極型接面電晶體需要一相對高之基極電流，則可能需要一相對較大之P+區域。
此外，形成於該N+區域1008上之該接點區域1020之數量與尺寸可直接影響該第一電阻器R1與/或該第二電阻器R2之電阻值。如上所述，該第一電阻器R1與該第二電阻器R2之電阻值可直接影響於此所揭露之該雙向保護裝置之各種實施例之吸持電壓。
圖11A係顯示使用電場感應元件充電模式之各種實施例之模擬裝置響應曲線之一圖表1100，其係與圖8之圖表900a相似。特別地，該等裝置響應曲線1104a至1104d分別對應於圖11B至圖11E中所示之該等雙向保護裝置1104a至1104d。於圖11A中，X軸表示時間，Y軸表示該模擬裝置之電壓。以1104a至1104d所標記之該等裝置響應曲線分別顯示與該等雙向保護裝置1104a至1104d之相對應結構改進所相關之連續改進。因此，於以下描述中，首先對該等雙向保護裝置1104a至1104d之共同特徵進行，接著係為連續差異。其可理解為，雖各該等雙向保護裝置1104a至1104d並未顯示一觸發裝置，如上所述其係連接至一相應之雙向半導體整流器，但於此所描述之特徵不一定需要一觸發裝置才能實施。
參照圖11B至圖11D，各該雙向保護裝置1104a至1104d具有一半導體基板(未顯示)，其具有一N型井618形成於其中，該N型井618插入於一第一P型井608與一第二P型井610之間。一深N型井604係被排列為橫向地與垂直地包圍該第一P型井608、該第二P型井610與該N型井618之一槽型隔離區域。該第一P型井608具有一第一N+區域620a與一第二P+區域628b形成於其中，該第一N+區域620a與第二P+區域628b係個別連接至該第一端子T1，一第一隔離區域1136a係插入於該第一N+區域620a與第二P+區域628b之間。該第二P型井610具有一第二N+區域620b與一第四P+區域628d形成於其中，該第二N+區域620b與該第四P+區域628d係個別連接至該第二端子T2，以及一第六隔離區域1136f係插入於該第二N+區域620b與該第四P+區域628d之間。該N型井618具有一第三N+區域620c形成於其中。各該等雙向保護裝置1104a至1104d進一步具有一第五P+/PLDD區 域628e，一第三隔離區域1136c與一第三電浮金屬層632c形成於該第五P+/PLDD區域628e與該第三N+區域620c之間。
參照圖11B，該雙向保護裝置進一步包括一第六P+/PLDD區域628f，其形成於位於該深N型井604與該第二P型井/PF610間之一接面，一第二隔離區域1136b，其形成於該第一N+區域620a與該第五P+/PLDD區域628e之間，一第五隔離區域1136e，其形成於該第二N+區域620b與該第四P+區域628d之間，一第四隔離區域1136d，其形成於該N型井618中，以及一第四電浮金屬層632d，其形成於該第三N+區域620c與該第六P+/PLDD區域628f之間。由圖11A之圖表1100可得知，於一電場感應元件充電模式應力條件下，該相對應之裝置響應曲線1104a呈現相對較高(超過20V)且相對長之持續時間之一峰值電壓，於該峰值電壓下降至該峰值電壓一半前係為20奈秒。
參照圖11C，除了省略位於該第三N+區域620c與該第五P+/PLDD區域628f間之一隔離區域外，該雙向保護裝置1104b係與該雙向保護裝置1104a(圖11B)相同。參照圖11A，與該雙向保護裝置1104a(圖11B)相比較，該相對應之裝置響應曲線1104b呈現相對較高(超過20V)但相對短之持續時間(於該峰值電壓下降至該峰值電壓一半前係為10奈秒)之一峰值電壓。
參照圖11D，除了該第一N+區域620a與該第五P+/PLDD區域628e間之該第二隔離區域1136b係由一第二電浮層632b所取代，該第二N+區域620b與該第六P+/PLDD區域628f間之該第五隔離區域1136e係由一第五電浮層632e所取代外，該雙向保護裝置1104c係與該雙向保護裝置1104b(圖11C)相同。參照圖11A，與圖11B之該雙向保護裝置1104a相比較，該相對應之裝置響應曲線1104c 呈現相對較低(約為18V)且相對短之持續時間(於該峰值電壓下降至該峰值電壓一半前係為10奈秒)之一峰值電壓。
參照圖11E，除了省略該第五P+/PLDD區域628f之外，該雙向保護裝置1104d係與該雙向保護裝置1104c(圖11D)相同。此外，一第六電浮金屬層1232a，係延伸形成於該第三N+區域620c與該第二N+區域620b之間。參照圖11A，與圖11B之該雙向保護裝置1104a相比較，該相對應之裝置響應曲線1104d呈現相對較低(約18V)且相對短之持續時間(於該峰值電壓下降至該峰值電壓一半前係為10奈秒)之一峰值電壓。
圖12A係顯示根據本發明某些實施例之一雙向保護裝置1200，圖12B係為吸持電壓之調變之一圖表1204，其係透過改變如上所述連接至該第一端子T1與該第一N+區域間之該第一電阻器之數值。除了用於顯示目的而移除位於該第一端子T1與該第一N+區域620a間之一第一電阻器R1之外，該雙向保護裝置1200係相似於圖11B之該雙向保護裝置。如上所述，該第一電阻器R1之數值係直接與該雙向保護裝置1200之雙向雙極型接面電晶體之吸持電壓成正比。用於教示目的，對應該雙向保護裝置1200之該雙向雙極型接面電晶體之激發特性之直流電流對電壓(IV)曲線係針對該第一電阻器R1之不同數值。電流電壓曲線1204a至1204e分別對應電阻值為1歐姆、2歐姆、3歐姆、4歐姆與5歐姆之該雙向保護裝置1200中之該第一電阻器R1。如圖所示，雖然該第一電阻器R1之電阻值對該直流觸發電壓(15V)影響相對較小，但對吸持電壓有直接影響。透過將該電阻值由1歐姆增加至5歐姆，該直流吸持電壓由2.5V增加至7V。其可理解為，雖然該雙向保護裝置1200未顯示連接至一相對應雙向半導體整流器如上述之一觸發裝置，但該特徵不一定需要一觸發裝置才能實施。
於此雖已描述本發明之某些實施例，該些實施例係僅已範例方式所呈現，並非用以限定所揭露之範圍。於此所述之該新穎裝置、方法與系統可以其他各種形式所實施；此外，在不脫離本發明所揭露之精神與範圍下，可對該方法與系統之形式進行各種省略、取代與變化。如上所述之元件間任何適當之組合與各種實施例可相互結合以提供其他更一進一步之實施例。任何由申請專利範圍或其均等物所涵蓋之形式或修改方式均落入本發明所揭露之精神與範圍中。

Claims (30)

  1. 一種積體電路裝置，包含：一半導體基板，具有一雙向半導體整流器(bidirectional semiconductor-controlled rectifier，SCR)形成於其中，該雙向半導體整流器具有電連接至一第一端子(T1)之一陰極/陽極(K/A)與電連接至一第二端子(T2)之一陽極/陰極(A/K)，其中該雙向半導體整流器包括一第一雙極電晶體、一第二雙極電晶體、以及一雙向雙極電晶體，其中該雙向雙極電晶體包括一基極，連接到該雙向半導體整流器的中央區域；複數個金屬化層，其形成於該半導體基板外；以及一觸發裝置，其形成於一第一側上之該半導體基板中且與該雙向半導體整流器相鄰，該觸發裝置包含至少一雙極型接面電晶體(bipolar junction transistor，BJT)或一突崩PN二極體(avalanche PN diode)，其中該觸發裝置之一第一裝置端子與該陰極/陽極(K/A)共同連接至該第一端子(T1)；該觸發裝置之一第二裝置端子透過該至少一金屬化層電連接至該雙向半導體整流器之該中央區域。
  2. 如請求項1所述之積體電路裝置，其中該雙向半導體整流器為一NPNPN半導體整流器，其包含一第一N型井(n-type well，NW)，其形成於該中央區域並插入於一第一P型井(p-type well，PW)與一第二P型井之間，其中作為該陰極/陽極(K/A)之一第一重摻雜N型(N+)區域形成於該第一P型井中，以及作為該陽極/陰極(A/K)之一第二重摻雜N型(N+)區域形成於該第二P型井中。
  3. 如請求項2所述之積體電路裝置，其中該第一重摻雜N型(N+)區域係透過一第一電阻器電連接至該第一端子，該第一電阻器形成於該積體電路裝置之至少一金屬化層上，並由至少一圖案化多晶矽層或圖案化薄膜金屬層所形成，該第一電阻器具有一電阻值介於0.001歐姆至20歐姆之間。
  4. 如請求項2所述之積體電路裝置，其中該觸發裝置之該第二裝置端子係透過形成於該第一N型井中之一第三重摻雜N型(N+)區域電連接至該雙向半導體整流器之中央區域，並進一步透過一第三電阻器電連接至該雙向半導體整流器之中央區域，該第三電阻器形成於至少一該金屬化層上，並由至少一圖案化多晶矽層或圖案化薄膜金屬層所形成，該第一電阻器具有一電阻值介於0.1歐姆至2000歐姆之間。
  5. 如請求項4所述之積體電路裝置，進一步包含相鄰該第一P型井之一第二N型井，並具有一第一重摻雜P型(P+)區域形成於該第二N型井中，其中該觸發裝置包含一PNP雙極型接面電晶體，其具有分別設置作為一射極之該第一重摻雜P型區域、作為一基極之該第二N型井以及作為一集極之該第一P型井，使該PNP雙極型接面電晶體之該集極與該雙向半導體整流器之該陰極/陽極(K/A)共同電連接至該第一端子，並使該PNP雙極型接面電晶體之該射極透過該至少一金屬化層電連接至該第一N型井。
  6. 如請求項5所述之積體電路裝置，其中該第一端子係透過形成於該第一P型井中之一第二重摻雜P型(P+)區域電連接至該第一P型井，其中位於該第一重摻雜N型(N+)區域與該第二重摻雜N型(N+)區域間之一半導體整流器電流路徑長度係比位於該第一重摻雜P型(P+)區域與該第二重摻雜P型(P+)區域間之一觸發組件電流路徑長度長至少四倍，使於一傳輸線脈衝(transmission line-pulsed，TLP)電壓條件下，於其中該第一端子係相對該第二端子負偏壓，該PNP雙極型接面電晶體係被設置以比該雙向半導體整流器更快速度進行觸發。
  7. 如請求項6所述之積體電路裝置，其中該PNP雙極型接面電晶體具有一閾值電壓，其於該傳輸線脈衝電壓條件下係低於該雙向半導體之一觸發電壓，使該PNP雙極型接面電晶體於該雙向半導體整流器之前先受到激發。
  8. 如請求項6所述之積體電路裝置，進一步包含一第三重摻雜P型(P+)區域，其至少一部分形成於該第一P型井中，與一第四重摻雜P型(P+)區域，其至少一部分形成於該第二P型井中。
  9. 如請求項8所述之積體電路裝置，進一步包含一第一金屬氧化堆疊層，其形成於該第三重摻雜P型(P+)區域與該第三重摻雜N型(N+)區域之間，與一第二金屬氧化堆疊層，其形成於該第三N型(N+)重摻雜區域與該第四重摻雜P型(P+)區域之間。
  10. 如請求項9所述之積體電路裝置，進一步包含一第一介電隔離區域，其形成於該半導體基板中並位於至少一該第一與該第二金屬氧化堆疊層之下。
  11. 如請求項4所述之積體電路裝置，其中各該第一P型井、該第二P型井與該第一N型井係形成於一深N型井(deep N well，DNW)中，該深N型井形成包圍各該第一P型井、該第二P型井與該第一N型井之一隔離槽。
  12. 如請求項11所述之積體電路裝置，進一步包含一第一重摻雜P型(P+)區域，其形成於該深N型井中，其中該觸發裝置包含一PNP雙極型接面電晶體，其具有分別設置作為一射極之該第一重摻雜P型(P+)區域、作為一基極之該深N型井，以及作為一集極之該第一P型井，使該PNP雙極型接面電晶體之該集極與該雙向半導體整流器之該陰極/陽極(K/A)共同電連接至該第一端子，並使該PNP雙極型接面電晶體之該射極透過至少一該金屬化層電連接至該第一N型井。
  13. 如請求項11所述之積體電路裝置，其中該觸發裝置包含一NPN雙極型接面電晶體，其具有分別設置作為一射極之該第一重摻雜P型(P+)區域、作為一基極之該第一P型井，以及作為一集極之該深N型井，其中該NPN雙極型接面電晶體之該基極與該雙向半導體整流器之該陰極/陽極共同電連接至該第一端子，且其中該NPN雙極型接面電晶體之該集極透過至少一該金屬化層電連接至該第一N型井。
  14. 如請求項11所述之積體電路裝置，進一步包含一第四重摻雜N型(N+)區域，其形成於該半導體整流器之該第一側上之該深N型井中，與一第一重摻雜P型(P+)區域，其形成於該第一P型井中，其中，該觸發裝置包含一突崩二極體，其具有一電流路徑長度位於該第四重摻雜N型(N+)區域與該第一重摻雜P型區域之間並小於2微米，使當該第一端子相對該第二端子受負偏壓時，該第四重摻雜N型區域、該深N型井與該第一重摻雜P型(P+)區域係被設置以提供一N+P突崩二極體。
  15. 如請求項11所述之積體電路裝置，其中該半導體基板進一步於一第二側上並相鄰該雙向半導體整流器處形成一第二觸發裝置，其包含至少一雙極型接面電晶體或一突崩PN二極體，其中該第二觸發裝置之一第一裝置端子係與該雙向半導體整流器之該陽極/陰極共同電連接至該第二端子，且其中該第二觸發裝置之一第二裝置端子係透過至少一該金屬化層電連接至該雙向半導體整流器之該中央區域。
  16. 一種積體電路裝置，包含：一半導體基板，其具有一NPNPN雙向半導體整流器形成於其中，該NPNPN雙向半導體整流器具有一陰極/陽極，其係電連接至一第一端子，以及一陽極/陰極，其係電連接至一第二端子，其中該NPNPN雙向半導體整流器包括一第一雙極電晶體、一第二雙極電晶體、以及一雙向雙極電晶體，其中該雙向雙極電晶體包括一基極，連接到該雙向半導體整流器的中央區域；複數個金屬化層，其形成於該半導體基板外；以及一觸發裝置，其形成於該NPNPN雙向半導體整流器之一第一側上之該半導體基板中，並包含一雙極型接面電晶體或一突崩二極體，其中該觸發裝置之一第一裝置端子係透過至少一金屬化層電連接至該雙向半導體整流器之一中央N型區域。
  17. 如請求項16所述之積體電路裝置，其中當該第一端子相對該第二端子受負偏壓時，該雙向半導體整流器係被設置使電子由該第一端子流向該第二端子，且該觸發裝置係被設置以對該雙向半導體整流器之該中央N型區域提供電子，使該NPNPN雙向半導體整流器於該觸發裝置未電連接至該中央N型區域下，係以少於該NPNPN雙向半導體整流器之一固有觸發電壓之一觸發電壓被激發。
  18. 如請求項16所述之積體電路裝置，其中該雙向半導體整流器包含一N型井，其係插入於一第一P型井與一第二P型井之間，其中該N型井包含該中央N型區域，其中該第一P型井具有一重摻雜N型(N+)區域形成於其中，該重摻雜N型(N+)區域係作為該陰極/陽極(K/A)並透過一第一電阻器連接至該第一端子。
  19. 如請求項18所述之積體電路裝置，其中該第一P型井具有一重摻雜P型(P+)區域形成於其中，該重摻雜P型(P+)區域係與該重摻雜N型(N+)區域共同連接至該第一端子。
  20. 如請求項19所述之積體電路裝置，其中該重摻雜P型(P+)區域與該重摻雜N型(N+)區域係透過形成於至少一該金屬化層之一電浮金屬層所分離。
  21. 如請求項19所述之積體電路裝置，其中該重摻雜P型(P+)區域與該重摻雜N型(N+)區域係彼此互相接觸。
  22. 如請求項19所述之積體電路裝置，其中該第一P型井具有另一重摻雜P型(P+)區域形成於其中，該另一重摻雜P型(P+)區域係與該重摻雜P型(P+)區域與該重摻雜N型(N+)區域共同連接至該第一端子。
  23. 如請求項19所述之積體電路裝置，其中該重摻雜P型(P+)區域與該重摻雜N型(N+)區域係透過一介電隔離區域所分離。
  24. 一種積體電路裝置，包含：一半導體基板，具有一NPNPN雙向半導體整流器形成於其中，該NPNPN雙向半導體整流器具有電連接至一第一端子之一陰極/陽極(K/A)與電連接至一第二端子之一陽極/陰極(A/K)，其中該NPNPN雙向半導體整流器包括一第一雙極電晶體、一第二雙極電晶體、以及一雙向雙極電晶體，其中該雙向雙極電晶體包括一基極，連接到該雙向半導體整流器的中央區域；以及至少二觸發裝置，其形成於該半導體基板中並與該NPNPN雙向半導體整流器相鄰，其中各該觸發裝置包含至少一雙極型接面電晶體或一突崩二極體，且其中該至少二觸發裝置之該第一裝置端子係電連接至該雙向半導體整流器之一中央N型區域，並透過形成於該半導體積板外之該積體電路裝置之至少一金屬化層彼此互相電連接。
  25. 如請求項24所述之積體電路裝置，其中該NPNPN雙向半導體整流器包含一第一N型井，其插入於一第一P型井與一第二P型井之間，其中該第一N型井包含該中央N型區域，其中第一P型井具有作為該陰極/陽極之一第一重摻雜N(N+)型區域形成於其中，且該第二P型井具有作為該陽極/陰極之一第二重摻雜(N+)區域形成於其中。
  26. 如請求項25所述之積體電路裝置，其中當該第二P型井與該第一N型井相接觸時，該第一P型井係與該第一N型井分離。
  27. 如請求項26所述之積體電路裝置，進一步包含一第一重摻雜P型(P+)區域，其部分形成於該第一P型井中，與一第二重摻雜P型(P+)區域，其部分形成於該第二P型井中。
  28. 如請求項27所述之積體電路裝置，進一步包含一第三重摻雜N型(N+)區域形成於該第一N型井中，其中一第一電浮金屬層係形成於位於該第一重摻雜N型(N+)區域與該第一重摻雜P型(P+)區域間之一第一間隙，且其中一第二電浮金屬層係形成於位於該第二重摻雜N型(N+)區域與該第二重摻雜P型(P+)區域間之一第二間隙。
  29. 如請求項28所述之積體電路裝置，其中一介電隔離區域係形成於該半導體基板中該第一間隙或該第二間隙中之一者處。
  30. 如請求項28所述之積體電路裝置，其中一介電隔離區域隙形成於該半導體基板中各該第一間隙與第二間隙處。
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Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9099523B2 (en) * 2012-11-02 2015-08-04 Texas Instruments Incorporated ESD protection circuit with isolated SCR for negative voltage operation
US10068894B2 (en) 2015-01-12 2018-09-04 Analog Devices, Inc. Low leakage bidirectional clamps and methods of forming the same
US10158029B2 (en) 2016-02-23 2018-12-18 Analog Devices, Inc. Apparatus and methods for robust overstress protection in compound semiconductor circuit applications
US10199369B2 (en) 2016-03-04 2019-02-05 Analog Devices, Inc. Apparatus and methods for actively-controlled transient overstress protection with false condition shutdown
US10177566B2 (en) 2016-06-21 2019-01-08 Analog Devices, Inc. Apparatus and methods for actively-controlled trigger and latch release thyristor
US10002861B2 (en) * 2016-06-23 2018-06-19 Nxp Usa, Inc. ESD protection structure
US10734806B2 (en) 2016-07-21 2020-08-04 Analog Devices, Inc. High voltage clamps with transient activation and activation release control
CN106158850B (zh) * 2016-08-26 2019-06-11 华为技术有限公司 静电放电保护装置及多电源域集成电路
US10861845B2 (en) 2016-12-06 2020-12-08 Analog Devices, Inc. Active interface resistance modulation switch
US10319714B2 (en) 2017-01-24 2019-06-11 Analog Devices, Inc. Drain-extended metal-oxide-semiconductor bipolar switch for electrical overstress protection
US10404059B2 (en) 2017-02-09 2019-09-03 Analog Devices, Inc. Distributed switches to suppress transient electrical overstress-induced latch-up
US10211199B2 (en) 2017-03-31 2019-02-19 Alpha And Omega Semiconductor (Cayman) Ltd. High surge transient voltage suppressor
US10062682B1 (en) * 2017-05-25 2018-08-28 Alpha And Omega Semiconductor (Cayman) Ltd. Low capacitance bidirectional transient voltage suppressor
US10157904B2 (en) 2017-03-31 2018-12-18 Alpha And Omega Semiconductor (Cayman) Ltd. High surge bi-directional transient voltage suppressor
US10249609B2 (en) * 2017-08-10 2019-04-02 Analog Devices, Inc. Apparatuses for communication systems transceiver interfaces
US10366992B2 (en) * 2017-08-30 2019-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including transistors sharing gates
US10608431B2 (en) 2017-10-26 2020-03-31 Analog Devices, Inc. Silicon controlled rectifier dynamic triggering and shutdown via control signal amplification
US10541268B2 (en) 2017-12-28 2020-01-21 Spin Memory, Inc. Three-dimensional magnetic memory devices
US10693056B2 (en) 2017-12-28 2020-06-23 Spin Memory, Inc. Three-dimensional (3D) magnetic memory device comprising a magnetic tunnel junction (MTJ) having a metallic buffer layer
US10403343B2 (en) 2017-12-29 2019-09-03 Spin Memory, Inc. Systems and methods utilizing serial configurations of magnetic memory devices
US10424357B2 (en) 2017-12-29 2019-09-24 Spin Memory, Inc. Magnetic tunnel junction (MTJ) memory device having a composite free magnetic layer
US10803916B2 (en) 2017-12-29 2020-10-13 Spin Memory, Inc. Methods and systems for writing to magnetic memory devices utilizing alternating current
US10347308B1 (en) 2017-12-29 2019-07-09 Spin Memory, Inc. Systems and methods utilizing parallel configurations of magnetic memory devices
US10192788B1 (en) 2018-01-08 2019-01-29 Spin Transfer Technologies Methods of fabricating dual threshold voltage devices with stacked gates
US10192984B1 (en) * 2018-01-08 2019-01-29 Spin Transfer Technologies Dual threshold voltage devices with stacked gates
US10497415B2 (en) 2018-01-08 2019-12-03 Spin Memory, Inc. Dual gate memory devices
US10192787B1 (en) 2018-01-08 2019-01-29 Spin Transfer Technologies Methods of fabricating contacts for cylindrical devices
US10770510B2 (en) 2018-01-08 2020-09-08 Spin Memory, Inc. Dual threshold voltage devices having a first transistor and a second transistor
US10319424B1 (en) 2018-01-08 2019-06-11 Spin Memory, Inc. Adjustable current selectors
US10192789B1 (en) * 2018-01-08 2019-01-29 Spin Transfer Technologies Methods of fabricating dual threshold voltage devices
TWI661530B (zh) * 2018-02-13 2019-06-01 力晶積成電子製造股份有限公司 靜電放電保護元件
US10811497B2 (en) * 2018-04-17 2020-10-20 Silanna Asia Pte Ltd Tiled lateral BJT
US10700187B2 (en) 2018-05-30 2020-06-30 Silanna Asia Pte Ltd Tiled lateral thyristor
US10581423B1 (en) 2018-08-17 2020-03-03 Analog Devices Global Unlimited Company Fault tolerant low leakage switch
US11094688B2 (en) * 2018-08-23 2021-08-17 Analog Devices International Unlimited Company Isolation architecture
US10700056B2 (en) 2018-09-07 2020-06-30 Analog Devices, Inc. Apparatus for automotive and communication systems transceiver interfaces
US10692556B2 (en) 2018-09-28 2020-06-23 Spin Memory, Inc. Defect injection structure and mechanism for magnetic memory
US10878870B2 (en) 2018-09-28 2020-12-29 Spin Memory, Inc. Defect propagation structure and mechanism for magnetic memory
US11387648B2 (en) 2019-01-10 2022-07-12 Analog Devices International Unlimited Company Electrical overstress protection with low leakage current for high voltage tolerant high speed interfaces
US11004849B2 (en) 2019-03-06 2021-05-11 Analog Devices, Inc. Distributed electrical overstress protection for large density and high data rate communication applications
US11145641B2 (en) * 2019-03-21 2021-10-12 Macronix International Co., Ltd. Electrostatic discharge protection device
US11469717B2 (en) 2019-05-03 2022-10-11 Analog Devices International Unlimited Company Microwave amplifiers tolerant to electrical overstress
US11342323B2 (en) * 2019-05-30 2022-05-24 Analog Devices, Inc. High voltage tolerant circuit architecture for applications subject to electrical overstress fault conditions
US11362203B2 (en) 2019-09-26 2022-06-14 Analog Devices, Inc. Electrical overstress protection for electronic systems subject to electromagnetic compatibility fault conditions
US11552190B2 (en) 2019-12-12 2023-01-10 Analog Devices International Unlimited Company High voltage double-diffused metal oxide semiconductor transistor with isolated parasitic bipolar junction transistor region
US11595036B2 (en) 2020-04-30 2023-02-28 Analog Devices, Inc. FinFET thyristors for protecting high-speed communication interfaces
CN111696982B (zh) * 2020-06-09 2023-10-03 深圳能芯半导体有限公司 一种基体分离n型功率管esd电路和设置方法
US11848321B2 (en) * 2021-04-23 2023-12-19 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device for providing spike voltage protection and manufacturing method thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050173727A1 (en) * 2004-02-11 2005-08-11 Chartered Semiconductor Manufacturing Ltd. Triggered silicon controlled rectifier for RF ESD protection
JP2007012864A (ja) * 2005-06-30 2007-01-18 Nippon Telegr & Teleph Corp <Ntt> 静電放電保護回路
WO2012005936A1 (en) * 2010-07-08 2012-01-12 Analog Devices, Inc Apparatus and method for electronic circuit protection
US20130330884A1 (en) * 2011-02-11 2013-12-12 Analog Devices, Inc. Methods for protecting electronic circuits operating under high stress conditions
US20140339601A1 (en) * 2013-05-16 2014-11-20 Analog Devices Technology Dual-tub junction-isolated voltage clamp devices for protecting low voltage circuitry connected between high voltage interface pins and methods of forming the same

Family Cites Families (145)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3436667A (en) 1964-12-08 1969-04-01 Electric Associates Inc Protection circuit for an amplifier system
SE430450B (sv) 1979-04-03 1983-11-14 Asea Ab Tvapoligt overstromsskydd for inkoppling i en stromforande ledning
US4626882A (en) 1984-07-18 1986-12-02 International Business Machines Corporation Twin diode overvoltage protection structure
US4633283A (en) 1985-03-11 1986-12-30 Rca Corporation Circuit and structure for protecting integrated circuits from destructive transient voltages
US5061652A (en) 1990-01-23 1991-10-29 International Business Machines Corporation Method of manufacturing a semiconductor device structure employing a multi-level epitaxial structure
IT1253682B (it) 1991-09-12 1995-08-22 Sgs Thomson Microelectronics Struttura di protezione dalle scariche elettrostatiche
US5182220A (en) 1992-04-02 1993-01-26 United Microelectronics Corporation CMOS on-chip ESD protection circuit and semiconductor structure
US5276582A (en) 1992-08-12 1994-01-04 National Semiconductor Corporation ESD protection using npn bipolar transistor
US5343053A (en) 1993-05-21 1994-08-30 David Sarnoff Research Center Inc. SCR electrostatic discharge protection for integrated circuits
US5369041A (en) 1993-07-14 1994-11-29 Texas Instruments Incorporated Method for forming a silicon controlled rectifier
US5475335A (en) 1994-04-01 1995-12-12 National Semiconductor Corporation High voltage cascaded charge pump
US5600525A (en) 1994-08-17 1997-02-04 David Sarnoff Research Center Inc ESD protection circuit for integrated circuit
US5652689A (en) 1994-08-29 1997-07-29 United Microelectronics Corporation ESD protection circuit located under protected bonding pad
JPH08139528A (ja) 1994-09-14 1996-05-31 Oki Electric Ind Co Ltd トランジスタ保護回路
US5576557A (en) 1995-04-14 1996-11-19 United Microelectronics Corp. Complementary LVTSCR ESD protection circuit for sub-micron CMOS integrated circuits
US5541801A (en) 1995-05-26 1996-07-30 United Microelectronics Corporation Low-voltage gate trigger SCR (LVGTSCR) ESD protection circuit for input and output pads
US5745323A (en) 1995-06-30 1998-04-28 Analog Devices, Inc. Electrostatic discharge protection circuit for protecting CMOS transistors on integrated circuit processes
FR2743938B1 (fr) 1996-01-19 1998-04-10 Sgs Thomson Microelectronics Composant de protection d'interface de lignes telephoniques
TW299495B (en) 1996-05-03 1997-03-01 Winbond Electronics Corp Electrostatic discharge protection circuit
US5663860A (en) 1996-06-28 1997-09-02 Harris Corporation High voltage protection circuits
JP3601252B2 (ja) 1996-09-13 2004-12-15 株式会社デンソー ノックセンサ
KR100240872B1 (ko) 1997-02-17 2000-01-15 윤종용 정전기 방전 보호 회로 및 그것을 구비하는 집적 회로
US5889644A (en) 1997-02-19 1999-03-30 Micron Technology, Inc. Device and method for electrostatic discharge protection of a circuit device
US6057184A (en) 1997-03-21 2000-05-02 International Business Machines Corporation Semiconductor device fabrication method using connecting implants
US6784489B1 (en) 1997-03-28 2004-08-31 Stmicroelectronics, Inc. Method of operating a vertical DMOS transistor with schottky diode body structure
DE19721655C1 (de) 1997-05-23 1998-12-03 Daimler Benz Ag Thyristor mit Selbstschutz
EP0915508A1 (en) 1997-10-10 1999-05-12 STMicroelectronics S.r.l. Integrated circuit with highly efficient junction insulation
US6137140A (en) 1997-11-26 2000-10-24 Texas Instruments Incorporated Integrated SCR-LDMOS power device
US6365924B1 (en) 1998-06-19 2002-04-02 National Semiconductor Corporation Dual direction over-voltage and over-current IC protection device and its cell structure
KR100307554B1 (ko) 1998-06-30 2001-11-15 박종섭 Esd 소자를 구비하는 반도체장치
JP3244057B2 (ja) 1998-07-16 2002-01-07 日本電気株式会社 基準電圧源回路
US6236087B1 (en) 1998-11-02 2001-05-22 Analog Devices, Inc. SCR cell for electrical overstress protection of electronic circuits
US6369427B1 (en) 1998-11-03 2002-04-09 Vlsi, Technology, Inc. Integrated circuitry, interface circuit of an integrated circuit device, and cascode circuitry
US6144542A (en) 1998-12-15 2000-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. ESD bus lines in CMOS IC's for whole-chip ESD protection
US6172403B1 (en) 1998-12-15 2001-01-09 Winbond Electronics Corp. Electrostatic discharge protection circuit triggered by floating-base transistor
GB9907021D0 (en) 1999-03-27 1999-05-19 Koninkl Philips Electronics Nv Switch circuit and semiconductor switch for battery-powered equipment
US6310379B1 (en) 1999-06-03 2001-10-30 Texas Instruments Incorporated NMOS triggered NMOS ESD protection circuit using low voltage NMOS transistors
US6873505B2 (en) 1999-09-14 2005-03-29 United Microelectronics Corp. Electrostatic discharge protective circuitry equipped with a common discharge line
US6512662B1 (en) 1999-11-30 2003-01-28 Illinois Institute Of Technology Single structure all-direction ESD protection for integrated circuits
US6358781B1 (en) 2000-06-30 2002-03-19 Taiwan Semiconductor Manufacturing Company Uniform current distribution SCR device for high voltage ESD protection
US6538266B2 (en) 2000-08-11 2003-03-25 Samsung Electronics Co., Ltd. Protection device with a silicon-controlled rectifier
US6492208B1 (en) 2000-09-28 2002-12-10 Taiwan Semiconductor Manufacturing Company Embedded SCR protection device for output and input pad
US6621126B2 (en) 2000-10-10 2003-09-16 Sarnoff Corporation Multifinger silicon controlled rectifier structure for electrostatic discharge protection
JP4065104B2 (ja) 2000-12-25 2008-03-19 三洋電機株式会社 半導体集積回路装置およびその製造方法
TW483143B (en) 2001-02-05 2002-04-11 Vanguard Int Semiconduct Corp Voltage control device for electrostatic discharge protection and its related circuit
US6498357B2 (en) 2001-02-09 2002-12-24 United Microelectronics Corp. Lateral SCR device for on-chip ESD protection in shallow-trench-isolation CMOS process
US6448123B1 (en) 2001-02-20 2002-09-10 Taiwan Semiconductor Manufacturing Company Low capacitance ESD protection device
TW511269B (en) 2001-03-05 2002-11-21 Taiwan Semiconductor Mfg Silicon-controlled rectifier device having deep well region structure and its application on electrostatic discharge protection circuit
JP4005920B2 (ja) 2001-03-16 2007-11-14 サーノフ コーポレーション ラッチアップ耐性のための高保持電流を有する静電放電保護構造
EP2393177B1 (en) 2001-03-16 2015-12-30 Sofics BVBA Electrostatic discharge protection structures for high speed technologies with mixed and ultra-low voltage supplies
US7548401B2 (en) 2001-03-16 2009-06-16 Sarnoff Corporation Electrostatic discharge protection structures for high speed technologies with mixed and ultra-low voltage supplies
US6403992B1 (en) 2001-06-05 2002-06-11 Integrated Technology Express Inc. Complementary metal-oxide semiconductor device
US7005708B2 (en) 2001-06-14 2006-02-28 Sarnoff Corporation Minimum-dimension, fully-silicided MOS driver and ESD protection design for optimized inter-finger coupling
TW504828B (en) 2001-08-17 2002-10-01 Winbond Electronics Corp Bi-directional electrical overstress and electrostatic discharge protection apparatus
US20030076636A1 (en) 2001-10-23 2003-04-24 Ming-Dou Ker On-chip ESD protection circuit with a substrate-triggered SCR device
WO2003041170A1 (fr) 2001-11-07 2003-05-15 Shindengen Electric Manufacturing Co., Ltd. Dispositif semi-conducteur de protection contre la surtension
US6667870B1 (en) 2001-12-12 2003-12-23 Natiional Semiconductor Corporation Fully distributed slave ESD clamps formed under the bond pads
US6704180B2 (en) 2002-04-25 2004-03-09 Medtronic, Inc. Low input capacitance electrostatic discharge protection circuit utilizing feedback
US6717214B2 (en) 2002-05-21 2004-04-06 Koninklijke Philips Electronics N.V. SOI-LDMOS device with integral voltage sense electrodes
US7179691B1 (en) 2002-07-29 2007-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method for four direction low capacitance ESD protection
US6724603B2 (en) 2002-08-09 2004-04-20 Motorola, Inc. Electrostatic discharge protection circuitry and method of operation
JP4240983B2 (ja) 2002-10-07 2009-03-18 沖電気工業株式会社 入力ピン容量の設定方法
US6960811B2 (en) 2002-11-07 2005-11-01 Taiwan Semiconductor Manufacturing Co., Ltd. Low capacitance ESD protection device, and integrated circuit including the same
US20040190208A1 (en) 2003-03-26 2004-09-30 Maxim Levit Electrostatic discharge protection and methods thereof
US6909149B2 (en) 2003-04-16 2005-06-21 Sarnoff Corporation Low voltage silicon controlled rectifier (SCR) for electrostatic discharge (ESD) protection of silicon-on-insulator technologies
US6756834B1 (en) 2003-04-29 2004-06-29 Pericom Semiconductor Corp. Direct power-to-ground ESD protection with an electrostatic common-discharge line
US7196887B2 (en) 2003-05-28 2007-03-27 Texas Instruments Incorporated PMOS electrostatic discharge (ESD) protection device
US7244992B2 (en) 2003-07-17 2007-07-17 Ming-Dou Ker Turn-on-efficient bipolar structures with deep N-well for on-chip ESD protection
US6960792B1 (en) 2003-09-30 2005-11-01 National Semiconductor Corporation Bi-directional silicon controlled rectifier structure with high holding voltage for latchup prevention
US7582938B2 (en) 2003-10-01 2009-09-01 Lsi Corporation I/O and power ESD protection circuits by enhancing substrate-bias in deep-submicron CMOS process
US6979869B2 (en) 2003-10-01 2005-12-27 Lsi Logic Corporation Substrate-biased I/O and power ESD protection circuits in deep-submicron twin-well process
US6906387B1 (en) 2003-10-15 2005-06-14 Altera Corporation Method for implementing electro-static discharge protection in silicon-on-insulator devices
US20050088794A1 (en) 2003-10-23 2005-04-28 International Business Machines Corporation Removeable ESD for improving I/O pin bandwidth
US7038280B2 (en) 2003-10-28 2006-05-02 Analog Devices, Inc. Integrated circuit bond pad structures and methods of making
US7067883B2 (en) 2003-10-31 2006-06-27 Lattice Semiconductor Corporation Lateral high-voltage junction device
TWI223432B (en) 2003-12-18 2004-11-01 Univ Nat Chiao Tung Double-triggered silicon controller rectifier and relevant circuitry
US7202114B2 (en) 2004-01-13 2007-04-10 Intersil Americas Inc. On-chip structure for electrostatic discharge (ESD) protection
DE102004009981B4 (de) 2004-03-01 2005-12-29 Infineon Technologies Ag ESD-Schutzschaltkreis mit Kollektorstrom-gesteuerter Zündung für eine monolithisch integrierte Schaltung
KR100635874B1 (ko) 2004-04-07 2006-10-18 매그나칩 반도체 유한회사 Ｅｓｄ 보호 회로 및 그 방법
TWI231033B (en) 2004-06-04 2005-04-11 Macronix Int Co Ltd ESD protection circuit
CN100377321C (zh) 2004-06-28 2008-03-26 中芯国际集成电路制造(上海)有限公司 用于高电压操作的金属氧化物半导体器件及其制造方法
US8890248B2 (en) 2004-08-26 2014-11-18 Texas Instruments Incorporation Bi-directional ESD protection circuit
JP4282581B2 (ja) 2004-09-29 2009-06-24 株式会社東芝 静電保護回路
TWI237893B (en) 2004-12-10 2005-08-11 Richtek Technology Corp Booster-type power management chip containing electrostatic discharge protection mechanism of output electrode
KR100627134B1 (ko) 2004-12-14 2006-09-25 한국전자통신연구원 반도체 제어 정류기를 이용한 정전기 방전 보호 회로
KR100638456B1 (ko) 2004-12-30 2006-10-24 매그나칩 반도체 유한회사 이에스디 보호회로 및 그 제조방법
US7285828B2 (en) 2005-01-12 2007-10-23 Intersail Americas Inc. Electrostatic discharge protection device for digital circuits and for applications with input/output bipolar voltage much higher than the core circuit power supply
US7414287B2 (en) 2005-02-21 2008-08-19 Texas Instruments Incorporated System and method for making a LDMOS device with electrostatic discharge protection
DE102005013686A1 (de) 2005-03-18 2006-10-05 Atmel Germany Gmbh ESD-Schutzschaltung mit skalierbarer Stromfestigkeit und Spannungsfestigkeit
US7232711B2 (en) 2005-05-24 2007-06-19 International Business Machines Corporation Method and structure to prevent circuit network charging during fabrication of integrated circuits
US7566914B2 (en) 2005-07-07 2009-07-28 Intersil Americas Inc. Devices with adjustable dual-polarity trigger- and holding-voltage/current for high level of electrostatic discharge protection in sub-micron mixed signal CMOS/BiCMOS integrated circuits
US7372083B2 (en) 2005-08-09 2008-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded silicon-controlled rectifier (SCR) for HVPMOS ESD protection
JP4995455B2 (ja) 2005-11-30 2012-08-08 ルネサスエレクトロニクス株式会社 半導体装置
US7465995B2 (en) 2006-01-10 2008-12-16 Taiwan Semiconductor Manufacturing Co. Resistor structure for ESD protection circuits
US7385793B1 (en) 2006-01-24 2008-06-10 Cypress Semiconductor Corporation Cascode active shunt gate oxide project during electrostatic discharge event
US7345341B2 (en) 2006-02-09 2008-03-18 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage semiconductor devices and methods for fabricating the same
US8218276B2 (en) 2006-05-31 2012-07-10 Alpha and Omega Semiconductor Inc. Transient voltage suppressor (TVS) with improved clamping voltage
US20080029782A1 (en) 2006-08-04 2008-02-07 Texas Instruments, Inc. Integrated ESD protection device
US7626243B2 (en) 2006-08-04 2009-12-01 Advanced Analogic Technologies, Inc. ESD protection for bipolar-CMOS-DMOS integrated circuit devices
US7605431B2 (en) 2006-09-20 2009-10-20 Himax Technologies Limited Electrostatic discharge protection apparatus for semiconductor devices
TWI370515B (en) 2006-09-29 2012-08-11 Megica Corp Circuit component
US8431958B2 (en) 2006-11-16 2013-04-30 Alpha And Omega Semiconductor Ltd Optimized configurations to integrate steering diodes in low capacitance transient voltage suppressor (TVS)
US7701012B2 (en) 2007-02-26 2010-04-20 Freescale Semiconductor, Inc. Complementary zener triggered bipolar ESD protection
TW200905860A (en) 2007-07-31 2009-02-01 Amazing Microelectroing Corp Symmetric type bi-directional silicon control rectifier
US7834378B2 (en) 2007-08-28 2010-11-16 Fairchild Korea Semiconductor Ltd SCR controlled by the power bias
DE102007040875B4 (de) 2007-08-29 2017-11-16 Austriamicrosystems Ag Schaltungsanordnung zum Schutz vor elektrostatischen Entladungen und Verfahren zum Betreiben einer solchen
US7663190B2 (en) 2007-10-08 2010-02-16 Intersil Americas Inc. Tunable voltage isolation ground to ground ESD clamp
JP2009194301A (ja) 2008-02-18 2009-08-27 Sanyo Electric Co Ltd 半導体装置
US7786504B2 (en) 2008-03-20 2010-08-31 Amazing Microelectronic Corp. Bidirectional PNPN silicon-controlled rectifier
KR100976410B1 (ko) 2008-05-28 2010-08-17 주식회사 하이닉스반도체 정전기 방전 장치
US7868387B2 (en) 2008-06-13 2011-01-11 Analog Devices, Inc. Low leakage protection device
KR20100003569A (ko) 2008-07-01 2010-01-11 서경대학교 산학협력단 사이리스터를 이용한 ｅｓｄ 보호 회로
US8198651B2 (en) 2008-10-13 2012-06-12 Infineon Technologies Ag Electro static discharge protection device
JP2010129893A (ja) 2008-11-28 2010-06-10 Sony Corp 半導体集積回路
JP5172654B2 (ja) 2008-12-27 2013-03-27 株式会社東芝 半導体装置
EP2246885A1 (fr) 2009-04-27 2010-11-03 STmicroelectronics SA Structure de protection d'un circuit intégré contre des décharges électrostatiques
US8044457B2 (en) 2009-06-29 2011-10-25 Analog Devices, Inc. Transient over-voltage clamp
US8222698B2 (en) 2009-06-29 2012-07-17 Analog Devices, Inc. Bond pad with integrated transient over-voltage protection
US9520486B2 (en) 2009-11-04 2016-12-13 Analog Devices, Inc. Electrostatic protection device
US8648419B2 (en) 2010-01-20 2014-02-11 Freescale Semiconductor, Inc. ESD protection device and method
US8952456B2 (en) 2010-02-24 2015-02-10 Taiwan Semiconductor Manufacturing Co., Ltd. Electrostatic discharge circuit using inductor-triggered silicon-controlled rectifier
US8665571B2 (en) 2011-05-18 2014-03-04 Analog Devices, Inc. Apparatus and method for integrated circuit protection
US8368116B2 (en) 2010-06-09 2013-02-05 Analog Devices, Inc. Apparatus and method for protecting electronic circuits
US8432651B2 (en) 2010-06-09 2013-04-30 Analog Devices, Inc. Apparatus and method for electronic systems reliability
US8553380B2 (en) 2010-07-08 2013-10-08 Analog Devices, Inc. Apparatus and method for electronic circuit protection
US8217461B1 (en) 2010-07-09 2012-07-10 Altera Corporation ESD protection circuit
US8686470B2 (en) 2011-01-07 2014-04-01 Nxp, B.V. ESD protection circuit
US8466489B2 (en) 2011-02-04 2013-06-18 Analog Devices, Inc. Apparatus and method for transient electrical overstress protection
US8476736B2 (en) 2011-02-18 2013-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Low leakage diodes
US8680620B2 (en) 2011-08-04 2014-03-25 Analog Devices, Inc. Bi-directional blocking voltage protection devices and methods of forming the same
US8947841B2 (en) 2012-02-13 2015-02-03 Analog Devices, Inc. Protection systems for integrated circuits and methods of forming the same
US8829570B2 (en) 2012-03-09 2014-09-09 Analog Devices, Inc. Switching device for heterojunction integrated circuits and methods of forming the same
US8946822B2 (en) 2012-03-19 2015-02-03 Analog Devices, Inc. Apparatus and method for protection of precision mixed-signal electronic circuits
US8610251B1 (en) 2012-06-01 2013-12-17 Analog Devices, Inc. Low voltage protection devices for precision transceivers and methods of forming the same
US8637899B2 (en) 2012-06-08 2014-01-28 Analog Devices, Inc. Method and apparatus for protection and high voltage isolation of low voltage communication interface terminals
US8963200B2 (en) 2012-06-20 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for increased holding voltage in silicon controlled rectifiers for ESD protection
US8796729B2 (en) 2012-11-20 2014-08-05 Analog Devices, Inc. Junction-isolated blocking voltage devices with integrated protection structures and methods of forming the same
US9006781B2 (en) 2012-12-19 2015-04-14 Analog Devices, Inc. Devices for monolithic data conversion interface protection and methods of forming the same
US9123540B2 (en) 2013-01-30 2015-09-01 Analog Devices, Inc. Apparatus for high speed signal processing interface
US8860080B2 (en) 2012-12-19 2014-10-14 Analog Devices, Inc. Interface protection device with integrated supply clamp and method of forming the same
US9171832B2 (en) * 2013-05-24 2015-10-27 Analog Devices, Inc. Analog switch with high bipolar blocking voltage in low voltage CMOS process
US9171833B2 (en) * 2013-07-17 2015-10-27 Intersil Americas LLC Semiconductor structure for enhanced ESD protection
US9478608B2 (en) 2014-11-18 2016-10-25 Analog Devices, Inc. Apparatus and methods for transceiver interface overvoltage clamping
US10068894B2 (en) 2015-01-12 2018-09-04 Analog Devices, Inc. Low leakage bidirectional clamps and methods of forming the same
US9673187B2 (en) * 2015-04-07 2017-06-06 Analog Devices, Inc. High speed interface protection apparatus

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050173727A1 (en) * 2004-02-11 2005-08-11 Chartered Semiconductor Manufacturing Ltd. Triggered silicon controlled rectifier for RF ESD protection
JP2007012864A (ja) * 2005-06-30 2007-01-18 Nippon Telegr & Teleph Corp <Ntt> 静電放電保護回路
WO2012005936A1 (en) * 2010-07-08 2012-01-12 Analog Devices, Inc Apparatus and method for electronic circuit protection
US20130330884A1 (en) * 2011-02-11 2013-12-12 Analog Devices, Inc. Methods for protecting electronic circuits operating under high stress conditions
US20140339601A1 (en) * 2013-05-16 2014-11-20 Analog Devices Technology Dual-tub junction-isolated voltage clamp devices for protecting low voltage circuitry connected between high voltage interface pins and methods of forming the same

Also Published As

Publication number Publication date
DE102017107906B4 (de) 2021-06-17
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US20170317070A1 (en) 2017-11-02
DE102017107906A1 (de) 2017-11-02
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US9831233B2 (en) 2017-11-28

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