CN106684080B - 包括硅可控整流器的静电放电保护装置 - Google Patents

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Abstract

一种包括硅可控整流器的静电放电保护装置。在一个例子中，该硅可控整流器包括位于半导体衬底中的第一n型区。该硅可控整流器还包括在该半导体衬底中与该第一n型区相邻而定位的第一p型区。该硅可控整流器另外包括位于该第一n型区中的n型接触区和p型接触区。该硅可控整流器还包括位于该第一p型区中的n型接触区和p型接触区。该硅可控整流器另外包括电阻率比该第一p型区更高的阻挡区。该阻挡区位于在该第一p型区中的该n型接触区和该p型接触区之间，用于降低该硅可控整流器的触发电压。

Description

包括硅可控整流器的静电放电保护装置
技术领域
本发明涉及包括硅可控整流器的静电放电保护装置。
背景技术
集成电路一般包括用于将在制造过程期间出现的电流(例如，由于带电人体(“人体模型”或“HBM”)的放电)分流的静电放电(ESD)装置。具体地说，在焊盘类ESD设计中，通常将ESD保护局部放置并且连接到输出级MOS的漏极。在ESD事件期间，在ESD装置两端已达到触发电压后出现电流分流。当ESD装置触发时，该ESD装置的电压降至保持电压。因此，ESD装置的触发电压应高于产品的最大工作电压。
关于焊盘类ESD设计的挑战为ESD保护装置通常具有比受保护的驱动器MOS装置的触发电压更高的触发电压。当在ESD事件期间驱动器MOS的栅电压不受控并且未知时，MOS装置的触发可因此比ESD装置的触发更早出现。MOS装置的早触发是不希望的，因为这可能导致立即故障。
硅可控整流器通常用作用于焊盘类ESD保护的ESD保护装置。SCR的每单位面积的电流分流容量通常优于栅极接地的NMOS(ggNMOS)装置。然而，传统的SCR设计通常具有过高以至于不可用于许多设计中的触发电压。
此外，SCR通常具有低保持电压(即，在触发SCR后，电流分流模式在该电压下工作)，这可在测试期间或在测试后当发生ESD事件时导致闩锁。闩锁一般导致装置故障。
在过去已经采用各种方法用于调谐SCR的触发电压和保持电压，这产生了包括中等电压硅可控整流器(MVSCR)和低电压硅可控整流器(LVSCR)的设计。
发明内容
在随附的独立权利要求和从属权利要求中陈述了本发明的各个方面。从属权利要求的特征的组合可以按需要与独立权利要求的特征进行组合，并且不仅仅是按照权利要求书中所明确陈述的那样组合。
根据本发明的一方面，本文提供了包括硅可控整流器的静电放电保护装置，该硅可控整流器包括：
位于半导体衬底中的具有第一导电类型的区域；
在半导体衬底中与具有第一导电类型的区域相邻而定位的具有第二导电类型的区域；
位于具有第一导电类型的区域中的第一导电类型的接触区和第二导电类型的接触区；
位于具有第二导电类型的区域中的第一导电类型的接触区和第二导电类型的接触区，以及
电阻率比具有第二导电类型的区域更高的阻挡区，其中阻挡区位于在具有第二导电类型的区域中的第一导电类型的接触区和第二导电类型的接触区之间，用于降低硅可控整流器的触发电压。
提供电阻率比具有第二导电类型的区域更高的阻挡区可降低硅可控整流器的触发电压。在一些例子中，降低的触发电压可允许硅可控整流器在ESD保护装置旨在保护的装置(例如，输出级MOS)触发之前触发。这可避免在ESD事件期间受保护的装置故障。所以，可通过阻挡区提供的降低的触发电压可允许该装置用于更宽范围的应用(例如，用于需要ESD保护较小输出级MOS装置的应用)。
该装置可包括在半导体衬底中与具有第二导电类型的区域相邻而定位的具有第一导电类型的另外区域。第一导电类型的接触区和第二导电类型的接触区可位于具有第一导电类型的另外区域中。这种布置可允许装置的故障电流(It2)增大。
在ESD事件期间，可连接该装置以提供ESD保护，该ESD保护可将ESD电流从第一节点(该第一节点可为装置的电源轨或I/O焊盘)分流至第二节点(该第二节点可为装置的接地轨)。
在一个例子中，将位于具有第一导电类型的区域中的第一导电类型的接触区和第二导电类型的接触区连接到装置的第一节点。还可将位于具有第一导电类型的另外区域中的第一导电类型的接触区和第二导电类型的接触区连接到第一节点。以这种方式，ESD电流可通过用于将电流分流远离在保护下的装置的硅可控整流器接收。可将位于具有第二导电类型的区域中的第一导电类型的接触区和第二导电类型的接触区连接到装置的第二节点，例如以允许将ESD电流分流到接地。
该装置可包括位于具有第二导电类型的区域中的第一导电类型的另外接触区。位于具有第二导电类型的区域中的第一导电类型的接触区和第一导电类型的另外接触区可在具有第二导电类型的区域内共同地形成双极晶体管(例如，npn)。可提供栅极用于将电位施加至位于第一导电类型的接触区和第一导电类型的另外接触区中间的具有第二导电类型的区域的一部分。可将栅极连接到转换速率检测电路。在另一例子中，可将栅极连接到装置的第二节点。
该装置可包括具有第一导电类型的层，该层在衬底中在具有第二导电类型的区域下方延伸，用于使具有第二导电类型的区域与衬底的底层区域隔离。该层可与具有第一导电类型的一或多个区域接触并且可在这些区域之间提供电流路径。
在一些例子中，可选择阻挡区的某些特性用于调谐硅可控整流器的触发电压和/或保持电压。举例来说，可根据期望的触发电压选择阻挡区的电阻率。可通过选择阻挡区的掺杂程度选择阻挡区的电阻率。举例来说，阻挡区可为未掺杂的和/或其掺杂程度可比具有第二导电类型的区域更低。如下文更详细地描述，阻挡区可通过在衬底中位于该阻挡区下方的具有第一导电类型的层被夹紧/变窄。还可根据期望的触发电压选择阻挡区的形状/尺寸。举例来说，在具有第二导电类型的区域中在第一导电类型的接触区和第二导电类型的接触区之间延伸的阻挡区的尺寸可在1μm≤W≤2μm的范围内。
第一导电类型和第二导电类型为不同的导电类型。所以，第一导电类型可为n型并且第二导电类型可为p型。尽管如此，还据设想第一导电类型可为p型并且第二导电类型可为n型。据设想，衬底可具有第二导电类型。
根据本发明的一方面，本文提供了包括硅可控整流器的静电放电保护装置，该硅可控整流器包括：
位于半导体衬底中的第一n型区；
在半导体衬底中与第一n型区相邻而定位的第一p型区；
位于第一n型区中的n型接触区和p型接触区；
位于第一p型区中的n型接触区和p型接触区，以及
电阻率比第一p型区更高的阻挡区，其中阻挡区位于在第一p型区中的n型接触区和p型接触区之间，用于降低硅可控整流器的触发电压。
根据本发明的另一方面，本文提供了包括上述种类的静电放电保护装置的静电放电保护电路。
根据本发明的另外方面，本文提供了包括上述种类的静电放电保护电路的集成电路。
附图说明
在下文中将仅借助于例子参考附图描述本发明的实施例，在附图中类似附图标记指代类似元件，并且在附图中：
图1示出了根据本发明的实施例的包括硅可控整流器的静电放电保护装置；
图2示出了根据本发明的实施例的包括硅可控整流器的静电放电保护装置；
图3示出了根据本发明的实施例的静电放电保护装置的等效电路；
图4示出了根据本发明的实施例的包括硅可控整流器的静电放电保护装置的布局；
图5A和5B根据本发明的实施例的传输线脉冲数据；
图6示出了根据本发明的实施例的包括静电放电保护装置的电路；
图7示出了根据本发明的实施例的包括静电放电保护装置的电路；
图8示出了根据本发明的实施例的包括静电放电保护装置的电路；
图9示出了根据本发明的实施例的包括静电放电保护装置的电路；
图10示出了根据本发明的实施例的包括静电放电保护装置的电路；
图11示出了根据本发明的实施例的静电放电保护装置的触发电压的调谐，以及
图12示出了根据本发明的实施例的包括静电放电保护装置的电路。
具体实施方式
在下文中参考附图描述本发明的实施例。
本发明的实施例可提供包括硅可控整流器(SCR)的静电放电(ESD)保护装置。该装置可设置在半导体衬底(例如硅衬底)中。
在第一导电类型为n型并且第二导电类型为p型的装置的上下文中描述了以下实施例。尽管如此，如上所述，据设想第一导电类型可为p型并且第二导电类型可为n型。
该装置包括位于衬底中的具有第一导电类型(在下述例子中，第一n型区)的区域。该装置包括具有第二导电类型(在下述例子中，第一p型区)的区域，该区域也位于衬底中。具有第二导电类型的区域可在衬底中与具有第一导电类型的区域相邻而定位。可为每个区域提供第一和第二导电性类型的接触区。该接触区可比该接触区位于的n区域更高度掺杂(n+,p+)。
该装置另外包括阻挡区。该阻挡区可位于在具有第二导电类型的区域中的第一导电类型的接触区和第二导电类型的接触区之间。该阻挡区的电阻率可比具有第二导电类型的周围区域的电阻率更高。如将在下文更详细地解释，在具有第二导电类型的区域中的接触区之间提供阻挡区可降低硅可控整流器的触发电压。降低触发电压可允许ESD保护装置用于大范围的应用，包括举例来说需要比使用常规硅可控整流器可正常实现的触发电压更低的触发电压的那些应用。
图1示出了根据本发明的第一实施例的包括硅可控整流器的ESD保护装置10。图1的装置10的布局在图4中示出。
装置10包括半导体衬底8，该半导体衬底8可为硅衬底并且可为p掺杂的。第一n型区4位于衬底8中。第一p型区6也位于衬底8中。如图1所示，第一p型区6与第一n型区4相邻而定位。第一n型区4和第一p型区6可使用常规半导体制造技术(例如离子注入和扩散)在衬底8中形成。
装置10包括多个接触区。举例来说，n型接触区14和p型接触区12位于第一n型区4中。如在包括硅可控整流器的ESD保护装置的领域中已知，在第一n型区4中的p型接触区12可形成硅可控整流器的阳极。还在第一p型区中提供接触区。如图1所示，这些接触区可包括n型接触区16和p型接触区24。同样，应了解在第一p型区6中的n型接触区24可形成硅可控整流器的阴极。同样，该装置的各种接触区可使用标准技术(例如离子注入和扩散)制造。通常，接触区具有比该接触区位于其内的n型和p型区更高的掺杂程度(n+,p+)。第一p型区6可仅被轻掺杂(p-)。
该装置另外包括阻挡区20。该阻挡区20位于第一p型区6中。更具体地说，该阻挡区20位于在第一p型区6中的n型接触区16和p型接触区24之间。在本实施例中，阻挡区20将第一p型区6划分成两部分，其中的第一部分包含n型接触区16，并且其中的第二部分包含p型接触区24。
阻挡区20的电阻率比该阻挡区20位于其内的第一p型区6更高。阻挡区的较高电阻率可以多种方式实施。举例来说，阻挡区20可具有比第一p型区6的周围p型材料更低的掺杂程度，或实际上可为未掺杂的。与在阻挡区20下方的n型层2的掺杂条件组合(将在下文更详细描述)，在阻挡区中的p型区可在高度上变窄(由于在参与形成n型层2中的工艺步骤，剩余部分轻度n掺杂)。与完全p型的区域相比，在阻挡区20中变窄的p型沟道可具有甚至另外增大的电阻。还据设想，可通过改变阻挡区的宽度(沿在第一p型区6中的n型接触区16和p型接触区24之间延伸的尺寸测量(如由在图1中标记为17的箭头表示))改变阻挡区20的电阻。据设想，阻挡区20的宽度可在1μm≤W≤2μm的范围内。
提供阻挡区20可降低SCR的触发电压，因为在发生雪崩(在SCR激活时)的区和在第一p型区8中的p型接触区24之间的电阻增大。由于通过阻挡区20提供的增大的电阻，对于通过阻挡区20的给定电流(包括在SCR激活期间通过雪崩产生的电荷载流子)，将在阻挡区20两端存在较高电位，从而低于n型接触区24的电位被提高。这可降低SCR的触发电压。
在本例子中，第一n型区4位于第一p型区6的第一侧面处。图1还示出了可设置在第一p型区的第二侧面(与第一侧面相对)上的第二n型区4A。参照图4，可以看出第一n型区4和第二n型区4A可由包围第一p型区6的外围的n型区5的部分组成。
第二n型接触区4A还可包括接触区。在该例子中，第二n型区4A包括n型接触区28和p型接触区26。这种布置可在ESD事件期间提供pnp行为。具体地说，p型接触区26可形成用于pnp行为的发射极，第二n型区4A可提供基极，并且p型区6(以及接触区24)可形成集电极。
在本实施例中，n型层2(该n型层2可举例来说包括深n阱或埋阱)可设置在装置10的第一p型区6的下方。该n型层2(与n型区5组合)可使第一p型区6与底层衬底8隔离。n型层2还可提供通过装置10的电流路径，如以下所解释。如图1所示，阻挡区20可完全延伸通过第一p型区6到达n型层2。以这种方式，穿过发生雪崩的装置10的区域至p型接触区24的电流可被强制流经阻挡区20(并且举例来说，无法通过在阻挡区20下方流动来绕过阻挡区20)。
如图1所示，第一p型区6可另外包括另外的n型接触区30，用于在第一p型区6内形成npn晶体管。具体地说，n型接触区16可形成晶体管的源极，并且该另外的n型接触区30可形成漏极。n型接触区30可设置有硅化物阻挡块32。晶体管可另外包括栅极18，用于将电位施加至位于n型接触区16和另外的n型接触区30中间的第一p型区域6的部分。
图4示出了图1的装置10的布局。如图4所示，第一p型区6与第一n型区4相邻而定位，并且可外围包围并入有第一n型区4的n型区5。图4还示出了各接触区12、14、16、24、26、28、30，并且栅极18可以沿第一n型区4、第二n型区4A和第一p型区6的长度延伸的带形式设置。
图2示出了具有指示装置的寄生双极晶体管的示意性覆层的图1的装置，当装置10已被触发时，该寄生双极晶体管为激活的。图2另外表示在第一n型区4内设置的电阻(由参考标号44表示)，在第二n型区4A内设置的电阻(使用参考标号46表示)和在阻挡区20内设置的电阻(使用参考标号42表示)。在图2中示出的寄生双极晶体管和电阻还在图3的电路中概述，这将在下文更详细解释。
图2另外示出了到装置10的各个接触区的连接。具体地说，接触区12、14、26、28、30可全部连接到装置10的第一节点。例如，第一节点可为I/O焊盘，并且装置10可为集成电路的输出级提供ESD保护。接触区16、24可连接到装置的第二节点，该第二节点可为接地轨或接地引脚。栅极18还可连接到第二节点，或可替换的是可连接到触发电路。据设想，在正常工作期间，第一节点将在比第二节点更高的电位下工作，并且第一节点和第二节点的电位在附图中分别通过电压“V高”和“V低”表示。
因为在此例子中栅极18连接到低电位(V低)，并且接触区30连接到高电位(V高)，在接触区30和栅极18之间可能出现大的电场。因此，在装置10的触发期间，在此具体位置处可能发生雪崩。栅极18的特性(比如栅极18的厚度)可影响电场。以此，可通过改变栅极18的配置来控制雪崩开始(和触发发生)处的电压。
在工作期间，在ESD事件中，装置的SCR可通过靠近栅极18和另外的n型接触区30发生的雪崩触发。雪崩电流随着电场增大而剧烈增大(并且如果栅极电压保持恒定则雪崩电流随着电压而增大)。当靠近n型接触区16的电位提高使得该装置的pn结(即，在n型接触区16和第一p型区6之间的结)开始导电时，可发生装置的触发。为了降低触发电压(假定靠近n型接触区16的相同电位触发)，需要p型接触区24的电阻剧烈增大。根据本发明的实施例，该剧烈增大的电阻经由阻挡区20嵌入结构中。如上文所描述，剧烈增大的电阻可由底层2的“夹紧作用”产生：仅阻挡区20的高度的一部分可为p型。此外，p型掺杂程度可比第一p型区6的掺杂程度更低，这还可提高阻挡区20的电阻率。另外，可通过改变阻挡区20的宽度来改变阻挡区20的电阻。
继续参考图2和3，当装置10的硅可控整流器触发时，在装置内存在三个主要电流路径。形成这三个电流路径的部件通过在图3中标记为92、94、96的虚线方框示意性地表示。
通过硅可控整流器的电流路径由在图3中的虚线方框94内包含的部件表示。该电流路径通过在衬底8中从n型接触区16流入n型层2中，且随后通过第一n型区4(以及第一n型区4的接触区12、14)流至高电位来形成。在这方面，由于第一n型接触区4的电阻(在图2中由参考标号44表示)，因此在第一n型接触区4内的电位降确保pnp双极晶体管(该pnp双极晶体管通过接触区12、第一n型区4和第一p型区6形成)(在图2中，该pnp双极晶体管示意性地表示为与接触区12相邻)也断开，这产生自放大回路，该自放大回路是硅可控整流器的特性。
在装置10内的第二电流路径(在图3中由标记为92的虚线方框表示)通过npn晶体管形成，该npn晶体管通过接触区16、30和栅极18形成。该NMOS装置的存在可确保装置足够迅速地响应非常快速的压力信号(例如CDM放电)。
第三电流路径96(在图3中由标记为96的虚线方框表示)包括第二n型区4A的部件。这些部件形成如上文所解释的嵌入的pnp双极晶体管，该pnp双极晶体管可通过流经第二n型区4A的电阻(在图2中使用参考标号46表示)的电流触发。这可为装置提供附加分流容量。
因此，根据本发明的包括阻挡区20的装置10可在ESD事件期间提供用于电流的多个电流路径。这些多个路径可减少与在任何具体电流路径内的电流相关联的发热，这可随后提高装置10的鲁棒性(通过增大故障电流)。可调谐电阻42、44、46以确定由以上参考图3解释的电流路径中的每个电流路径获取多少电流。电阻42、44、46还可影响装置的保持电压。
如本文中所述，通过在第一p型区6内的阻挡区20提供的电阻(在图2和3中使用参考标号42表示)可更改(通常，降低)10装置的触发电压。据设想，通过调谐阻挡区20的电阻，可因此调谐触发电压。如上文已经提到，阻挡区20的电阻可通过改变阻挡区的掺杂程度来改变。可调谐阻挡区20的电阻的另一种方式为改变阻挡区20的宽度(阻挡区20的宽度意指沿在接触区16、24之间延伸的尺寸的阻挡区20的尺寸——该宽度在图1中由标记为17的箭头示意性地表示)。还如上文提到，与层2相关联的掺杂可引起阻挡区20变窄(“夹紧”)。因此可以另外通过改变层2的掺杂分布来调谐阻挡区20的电阻。窄(在高度上)的(层2的)掺杂分布可导致在阻挡区20中轻度变窄/夹紧行为和相对小的电阻增大，而更展开(在高度上)的掺杂分布可导致更剧烈的变窄/夹紧行为，产生阻挡区20的较高电阻。
一般来说，阻挡区20的较大宽度将导致装置10的降低的触发电压，而阻挡区20的较窄宽度将导致装置10的相对应地较高的触发电压。所以在装置的第一p型区6内提供阻挡区20可方便地允许本文所述的种类的装置的触发电压被调谐用于具体应用。据设想，栅极18的厚度(该厚度将影响装置的雪崩行为)还可影响装置的触发电压。
另外据设想，阻挡区20的宽度还可影响硅可控整流器的保持电压，从而将保持电压调谐至高于用于提供闩锁保护的工作电压的水平。这些包括：
●阻挡区20的有效电阻(例如，有效电阻可通过改变阻挡区20的宽度来调谐)，该有效电阻除了允许控制触发电压之外还可影响装置10的保持电压。
●在接触区16和32之间的栅极18的长度。
●第一n型区4的电阻(使用参考标号44表示)的值，该电阻值可通过改变在接触区12、14之间的距离和/或通过改变在n型层2和第一n型区4之间的重叠量来改变。
●与另外的n型接触区4A相关联的电阻(使用参考标号46表示)的值，该电阻值可以类似上述关于电阻44的方式改变(例如，通过改变在接触区26、28之间的距离和/或通过改变在n型层2和第二n型区4A之间的重叠量)。
●在第一p型区6中的接触区30的宽度。应注意，n型接触区32可部分非硅化，并且在一些实施例中可与第一n型区4重叠。
从上可知，应了解，存在大量用于改变本文所述的种类的装置的触发电压和保持电压两者的参数。此外，通过在本文所述的种类的装置内嵌入多个电流分流路径，其中电流的相对强度通过独立参数(例如上文提到的那些参数)测定，可以允许独立控制根据本发明的实施例的装置的触发电压、保持电压和漏电流。
根据本发明的实施例的装置还可具有相对低的漏电流。用于保护薄栅极氧化物装置的常规ESD解决方案的主要问题中的一个主要问题为高漏电。“标准”解决方案为具有与受保护的MOS装置的薄栅极氧化物相同的栅极氧化物厚度的ESD保护装置。本发明的实施例可允许使用与阻挡层20组合的较厚栅极氧化物，这允许与“标准”薄栅极氧化物保护相当的触发电压。较厚栅极氧化物具有低得多的漏电的优点。
另外据设想，本文所述的装置的漏电流可通过改变参数(例如上文提到那些参数)来调谐。举例来说，装置的漏电可通过增加栅极18的长度来降低。此外，保持电压的变化(通过此栅极长度增加而感应)可通过调谐上文提到的其它参数来消除，该参数例如：
●第一n型区4的电阻(使用参考标号44表示)的值，该电阻值可通过改变在接触区12、14之间的距离和/或通过改变在n型层2和第一n型区4之间的重叠量来改变。
●与另外的n型接触区4A相关联的电阻(使用参考标号46表示)的值，该电阻值可以类似上述关于电阻44的方式改变(例如，通过改变在接触区26、28之间的距离和/或通过改变在n型层2和第二n型区4A之间的重叠量)。
图5A和图5B示出了用于关于图1至4的上述种类的ESD保护装置的传输线脉冲(TLP)数据的结果。在图5A和图5B中示出的漏电流曲线在5.5伏下进行。
在图5A和5B中：
●曲线52对应于包括在图1中示出的任选的p型接触区26的在图1中示出的种类的实施例；
●曲线54对应于类似的装置，该装置不具有该任选的接触区26(尽管第二n型区4A和接触28仍存在)；以及
●为了比较，曲线50对应于具有与用于曲线52和54的ggNMOS装置的p阱阻挡层相同宽度的添加的p阱阻挡层的修改的ggNMOS装置。应注意，ggNMOS不具有在添加的p阱阻挡区下的上述种类的深埋n阱层2。
在图5A和5B中测试的装置中的每个装置具有相同栅极氧化物厚度和嵌入的NMOS(通过接触区30形成)的漏极的相同布局，并且因此可期望每个装置将在栅极处具有可比的雪崩行为。
如在图5A中可以看出，曲线52和54表明与曲线50的修改的ggNMOS相比的充分降低的触发电压。所提出的硅可控整流器的所观察的5.7伏的触发电压低于典型NMOS栅极长度的寄生双极晶体管的保持电压(6.7伏)，并且还高于使用该栅极氧化物的技术的典型最大工作电压(5.5伏)。以这种方式，根据本发明的实施例，可避免受保护的NMOS驱动器的触发，同时还不干扰常规功能操作。
除此之外，在图5B中曲线52和54的比较示出，提供上文关于图1所描述的任选的接触区26可显著增大本文所描述的种类的装置的故障电流(It2)(3.3A对1.9A)。
本发明的实施例可以用于广泛范围的应用。
图6示出了包括上述种类的装置10以保护I/O输出级的电路。在图7的例子中，装置10可连接在I/O焊盘和轨Vss(例如接地轨)之间以用于保护输出级(由也在图6中示出的NMOS/PMOS晶体管的组合表示)。图7示出了在图7中示出的电路的修改，其中使用触发/转换速率检测电路90，该电路可连接到如上文所描述的装置10的栅极18。
根据本发明的实施例的装置还可用作对电力供应线的保护。该保护的例子在图8至10中示出，其中装置10连接在第一轨Vdd(电力供应线)和第二轨Vss(举例来说接地轨)之间，用于在ESD事件期间将ESD电流从第一轨分流至第二轨。
本发明的实施例可通过如上文所描述的触发电压的仔细工程改造，使用单个ESD保护装置来允许单个装置保护IO焊盘和集成电路的电力供应线两者。该保护的例子在图9中示出。图10示出了与在图10中示出的例子类似但具有浮线的例子。
本发明的实施例可允许创建不必包括触发电路的轨钳，该轨钳可充分减小在集成电路上由钳占据的面积。这可通过仔细地工程改造如图11中所示的装置的触发电压实现。在图11中：
●曲线100示出了当NMOS的栅极为高时，在最低可能电压下受保护的NMOS驱动器的触发行为；
●曲线104示出了根据本发明的实施例的装置的触发行为；以及
●曲线102示出了(曲线104的)触发电压和来自二极管(见图9)以及总线电阻的电压降的总和。
通过如本文中所述调谐触发电压，可选择触发电压使得该触发电压高于最大工作电压Vdd(见曲线104)，并且还使得触发电压与来自二极管和总线电阻的电压降的总和(见曲线106)低于受保护的NMOS驱动器的保持电压(见曲线100)。
本发明的实施例可另外用作带电装置型(CDM)钳。该钳的例子在图12中示出。在图12的例子中，装置10在信号线110和接地轨(Vss)之间耦接以允许ESD电流被分流远离NMOS和PMOS装置112。
所以，本文已描述了包括硅可控整流器的静电放电保护装置、包括静电放电保护装置的静电放电保护电路和包括静电放电保护电路的集成电路。在一个例子中，硅可控整流器包括位于半导体衬底中的第一n型区。硅可控整流器还包括在半导体衬底中与第一n型区相邻而定位的第一p型区。硅可控整流器另外包括位于第一n型区中的n型接触区和p型接触区。硅可控整流器还包括位于第一p型区中的n型接触区和p型接触区。硅可控整流器另外包括电阻率比第一p型区更高的阻挡区。阻挡区位于在第一p型区中的n型接触区和p型接触区之间，用于降低硅可控整流器的触发电压。
虽然已经描述了本发明的具体实施例，但是将了解，可以在本发明的范围内作出许多修改/添加和/或替代。

Claims (15)

1.一种静电放电保护装置，其特征在于，包括硅可控整流器，所述硅可控整流器包括：
位于半导体衬底中的具有第一导电类型的区域；
在所述半导体衬底中与所述具有第一导电类型的所述区域相邻的具有第二导电类型的区域；
位于所述具有第一导电类型的区域中的第一导电类型的接触区和第二导电类型的接触区；
位于所述具有第二导电类型的区域中的第一导电类型的接触区和第二导电类型的接触区，以及
电阻率比所述具有第二导电类型的区域更高的阻挡区，其中所述阻挡区位于在所述具有第二导电类型的区域中的所述第一导电类型的接触区和所述第二导电类型的接触区之间，及将所述具有第二导电类型的区域划分成两部分，其中所述两部分中的第一部分包括所述具有第二导电类型的区域中的所述第一导电类型的接触区，以及所述两部分中的第二部分包括所述具有第二导电类型的区域中的所述第二导电类型的接触区，用于通过增大所述具有第二导电类型的区域的所述两部分中的所述第一部分中硅可控整流器激活时发生雪崩的区和包括在所述具有第二导电类型的区域的所述两部分中的所述第二部分中的所述第二导电类型的接触区之间的电阻，来降低所述硅可控整流器的触发电压。
2.根据权利要求1所述的静电放电保护装置，其特征在于，进一步包括：
在所述半导体衬底中与所述具有第二导电类型的区域相邻的具有第一导电类型的另外区域；以及
位于所述具有第一导电类型的另外区域中的第一导电类型的接触区和第二导电类型的接触区。
3.根据权利要求2所述的静电放电保护装置，其特征在于：
位于所述具有第一导电类型的区域中的所述第一导电类型的接触区和所述第二导电类型的接触区连接到所述装置的第一节点，并且
位于所述具有第一导电类型的另外区域中的所述第一导电类型的接触区和所述第二导电类型的接触区也连接到所述第一节点。
4.根据权利要求3所述的静电放电保护装置，其特征在于，所述第一节点包括所述装置的电源轨或I/O焊盘。
5.根据在前的任一项权利要求所述的静电放电保护装置，其特征在于，位于所述具有第二导电类型的区域中的所述第一导电类型的接触区和所述第二导电类型的接触区连接到所述装置的第二节点。
6.根据权利要求5所述的静电放电保护装置，其特征在于，所述第二节点为所述装置的接地轨。
7.根据权利要求6所述的静电放电保护装置，其特征在于，包括位于所述具有第二导电类型的区域中的所述第一导电类型的另外接触区，其中位于所述具有第二导电类型的区域中的所述第一导电类型的接触区和所述第一导电类型的另外接触区在所述具有第二导电类型的区域内形成双极晶体管。
8.根据权利要求7所述的静电放电保护装置，其特征在于，进一步包括用于将电位施加至所述具有第二导电类型的区域的一部分的栅极，所述具有第二导电类型的区域的所述部分位于所述第一导电类型的接触区和所述第一导电类型的另外接触区中间。
9.根据权利要求8所述的静电放电保护装置，其特征在于，所述栅极连接到转换速率检测电路。
10.根据权利要求8所述的静电放电保护装置，其特征在于，所述栅极连接到所述装置的所述第二节点。
11.根据权利要求1所述的静电放电保护装置，其特征在于，包括具有第一导电类型的层，所述层在所述衬底中在所述具有第二导电类型的区域下方延伸，用于使所述具有第二导电类型的区域与所述衬底的底层区域隔离。
12.根据权利要求1所述的静电放电保护装置，其特征在于，所述阻挡区未掺杂或其掺杂程度比所述具有第二导电类型的区域更低。
13.根据权利要求1所述的静电放电保护装置，其特征在于，在所述具有第二导电类型的区域中，在所述第一导电类型的接触区和所述第二导电类型的接触区之间延伸的所述阻挡区的尺寸在1μm≤W≤2μm的范围内。
14.一种静电放电保护电路，其特征在于，包括根据在前的任一项权利要求所述的静电放电保护装置。
15.一种集成电路，其特征在于，包括根据权利要求14所述的静电放电保护电路。
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