JP2002524878A - Ｅｓｄ保護のための低いトリガ電圧及び低い保持電圧のｓｃｒ装置 - Google Patents

Ｅｓｄ保護のための低いトリガ電圧及び低い保持電圧のｓｃｒ装置

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JP2002524878A
JP2002524878A JP2000569449A JP2000569449A JP2002524878A JP 2002524878 A JP2002524878 A JP 2002524878A JP 2000569449 A JP2000569449 A JP 2000569449A JP 2000569449 A JP2000569449 A JP 2000569449A JP 2002524878 A JP2002524878 A JP 2002524878A
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Abstract

(57)【要約】 ESDに対する集積回路の保護のために、ウェルの周囲にゲートダイオード又はMOSトランジスタが設けられたシリコン制御整流器（SCR）を用い、低いトリガ電圧を得ることは既知である。本発明においては、前記SCRのアノード及びカソードの間に位置される前記ゲートダイオード又はMOSトランジスタが前記SCRの周囲の一部に沿ってしか設けられず、斯くして、前記SCRの一部には前記ゲートダイオードが無い。この構造の結果として、前記SCRの保持電圧はかなり低減され、前記ESD事象の間の放散の重要な減少をもたらす。

Description

【発明の詳細な説明】
【０００１】
【技術分野】
本発明は、静電放電(ESD)に対する保護のための保護手段を含む集積回路を表
面上に有する半導体基体を持つ半導体装置であり、前記手段はSCRとゲートダイ
オード（gated diode）との合成素子であり、前記保護手段は第一導電形の表面
領域に設けられ、該表面領域は第一導電形と反対の第二導電形のウェルを持ち、
SCR素子のアノード区域及びカソード区域の一方を形成する第一導電形の表面区
域が前記表面領域に形成され、前記表面領域は、更に第一区域として示され、前
記ウェルから離れて位置され、前記SCR素子のアノード区域及びカソード区域の
他方を形成する第二導電形の表面区域を持ち、前記ゲートダイオードは、前記半
導体基体の前記表面から絶縁されたゲート、及び更に第二区域として示され、こ
のゲートに位置合わせされる強くドープされた第二導電形の表面区域を含み、該
位置合わせされた表面区域が第二導電形の前記ウェルに部分的に重畳する半導体
装置に関する。
【０００２】 斯様な装置は、例えばIEEE Electron Device Letters, vol.12, no.1, Januar
y 1991, 21及び22頁において公開されたA.Chatterjee等による文献「A Low-Volt
age Triggering SCR for On-Chip ESD Protection at Output and Input Pads」
から既知である。
【０００３】
【背景技術】
SCR素子（Silicon-Controlled Rectifier）は外側のn層及びp層に接続部を備
える４層のnpnp構造である。既知であるように、斯様な素子の抵抗は一方の状態
において非常に高く、故に全く又は実質的に電流は当該素子を介して流れない。
そして、他方の状態においては前記抵抗は非常に低く、故に前記素子は大電流を
伝えることが出来る。前記素子は、一方の、非導電状態から前記接続部間の電圧
がある電圧、所謂トリガ電圧に達する他方の状態に変化する。I-V特性のこのポ
イントを超えると、前記結線間の電圧は低い値、所謂保持電圧に落ち、I-V曲線
は非常に急峻になる。ESD損傷に対するCMOS回路又はBICMOS回路の保護としてSCR
素子を利用する場合、トリガ電圧が、前記回路において損傷が発生するかもしれ
ないI/Oパッド上の最低電圧より低いことが重要である。一般的には、トリガ電
圧はpn遷移の降伏電圧により決定される。標準的なCMOSプロセスにおいて、pn接
合の降伏電圧は、nウェルとp形表面領域との間で４０V付近になり、これはESD保
護に対してあまりにも高すぎる。nチャネルMOSトランジスタのソース／ドレイン
区域のpn接合の降伏電圧は約１０Vである。例えば、MOSトランジスタの形態にお
いてウェルの縁に沿ってゲートダイオードを設けることにより、所望の値のトリ
ガ電圧が得られるかもしれない。前記ウェルと重畳する前記トランジスタのソー
ス区域又はドレイン区域は、SCR素子をトリガするゲートダイオードを形成し、
該トランジスタの他の区域は既知の装置においてSCR素子のカソードを形成する
。
【０００４】 一般的に保持電圧は供給電圧より大きくなるべきである。前記保護における放
散を出来る限り低く維持するため、低い保持電圧が望まれる。実際には、最も標
準的なプロセスにおいて保持電圧は６Vを越えていることが判明している。しか
しながら、とりわけ供給電圧が３．３V以下である低出力アプリケーションにお
いて、しばしばより低い保持電圧が望まれる。
【０００５】
【発明の開示】
従って、本発明の目的は、低いトリガ電圧だけでなく低い保持電圧も持つESD
保護を提供することにある。更に、本発明は、例えば、既知の装置においてウェ
ルに重畳するトランジスタ区域は、カソードにより注入される負荷キャリヤから
アノードを保護するという認識に基づいている。本発明は更に、アノードとカソ
ードとの間の距離が増大する場合一般的に増大する保持電圧は、アノード及びカ
ソードの間のトランジスタの存在により不利に影響を及ぼされないという認識に
基づいている。
【０００６】 従って、本発明による、冒頭の段落に記載される種の半導体装置は、第二区域
が、前記ウェルの周囲の一部分に沿ってのみ延びているのに対し、第一区域が、
前記第二区域の無い、前記ウェルのこの周囲の少なくとも他の一部分に沿って設
けられることを特徴とする。この構造は、実際上アノード及びカソードがゲート
ダイオードによりお互いから保護されず、故に、カソードにより注入される負荷
キャリヤがより容易にアノードに到達することができ、既知の装置におけるより
も著しく低い保持電圧をもたらすということを実現する。
【０００７】 本発明による好ましい実施例は、前記ゲートダイオードのゲートは実質的に、
第二導電形の前記第二区域も延びている前記ウェルの周囲の部分に沿ってのみ延
びていることを特徴とする。この実施例は、例えば、限定されたゲート長の結果
として漏れ電流がかなり小さいという点において有利である。本発明による装置
の更なる実施例は、前記ゲートダイオードは、第一導電形の表面領域に堆積され
る、第二導電形の他の表面区域を持つMOSトランジスタの形態で配設され、前記
第二区域は該トランジスタのソース区域及びドレイン区域の一方を形成し、前記
他の表面区域は該トランジスタのソース区域及びドレイン区域の他方を形成し、
第二導電形の前記第一区域は、前記ウェルに設けられる第一導電形の前記表面区
域から前記他の表面区域よりも横方向に短い距離のところに位置されていること
を特徴とする。実際には、前記保持電圧は、アノードからカソードへの距離と共
に多かれ少なかれ線形に変化するということが判明している。この実施例におい
ては、本発明による装置においてこの距離を非常に小さくさせる、即ち、前記ト
ランジスタのアノードとカソードとの間の距離より本質的に小さくさせるオプシ
ョンが用いられる。
【０００８】 本発明のこれらの及び他の特徴を、下記の実施例を参照して明らかに説明する
。
【０００９】
【本発明を実施するための最良の形態】
図１は、ワイヤボンディング（図示せず）により通例のエンベロープ（図示せ
ず）の入力ピンに接続される入力パス２を持つ集積回路１の入力部分を図示して
いる。入力パス２は、導体３により当該回路の入力ポート４に接続される。該入
力ポートは、例えば、ｐチャネルトランジスタ５及びｎチャネルトランジスタ６
を有し、これらトランジスタのゲートが導体３に接続されている。導体３におけ
る抵抗の広がりが抵抗７により図示されている。例えば、前記エンベロープの入
力ピンと人体との間の接触によりもたらされる、静電放電（ESD）に起因する損
傷に対して前記回路を保護するため保護素子９が挿入されている。保護素子９の
一方の側は導体３に接続され、他方の側は基準電圧、例えばグランドに接続され
る。簡単にするためにダイオードとして図１において示されている素子９は、SC
R（Silicon-Controlled Recitifer）としばしば呼ばれる導電形が交互になって
いる、故に、pnpn構造の４層構造により形成されている。この電流／電圧特性は
０ボルトとVtrボルトとの間で第一領域（図３参照）を示す。該第一領域におい
てSCR素子は全く又は実質的に電流を伝導しない。これは、前記素子が通常のコ
ンディション下にある状態である。トリガ電圧Vtrの場合には、前記素子は導電
状態を変更し、該状態において前記電圧は低い値Vh、保持電圧に降下し、SCR素
子の抵抗は非常に低くなる。ESDに対して回路を効果的に保護するためには、Vtr を損傷が発生する電圧より低くすることが必要である。これは、現行のCMOSプロ
セスにとってVtrが１０ボルトに等しいか実質的に等しくなるべきであることを
意味する。ESDの場合における急速な放電のため、及び当該保護自体における熱
の発生を出来る限り低く維持するため、（供給電圧より高いとしても）出来る限
り低いVhが望まれる。シリコン技術において一層寸法を減少させるために供給電
圧が一層値を低減する傾向を示していることから、低いVhを備えるSCR保護がよ
り一層望まれる。
【００１０】 図２は、本発明による保護素子９の断面図を示している。該素子は適切なトリ
ガ電圧がある場合に低い保持電圧Vhも持つ。例えばシリコンの半導体基体から始
めると、図２の半導体基体は、保護素子９を含む表面領域１０しか示していない
。特にここに記載される実施例において表面領域はp形である。しかしながら、
様々な領域及び区域において逆導電形を持つ実施例も可能であることは当業者に
とって明白であろう。例えば、前記半導体基体において他の場所のｐチャネルト
ランジスタに対してｎウェル打ち込みをする間、表面領域１０にｎ形ウェル１１
が設けられる。ウェル１１には、SCR素子９のアノードを形成し、導体３を介し
て入力パス２に接続されるｐ形表面区域１２がある。図２に概略的にしか示され
ていないコンタクト１３、及び強くドープされたコンタクト区域１２により、ア
ノード８もウェル１１に接続される。ｐ形表面領域１０は更に、ウェル１１から
離れて位置し、SCR素子のカソードを形成するｎ形表面区域１４を含む。概略的
に示されている導体１５により、カソード１４は基準電圧、例えばグランドに接
続される。この例においては、ｐ形表面領域１０も、導体１５及び強くドープさ
れたｐ形表面区域１６によりグランドに接続される。十分に低いトリガ電圧を得
るために、当該装置は、p形表面領域１０に設けられる強くドープされたｎ形表
面区域１７、及び区域１７に対して位置あわせされる表面領域１０から電気的に
絶縁されるゲート１８を有するゲートダイオード構造を持つ。区域１７をウェル
１１に隣接させることにより、又は図示されているように区域１７をウェル１１
に重畳させることにより区域１７はウェル１１に電気的に接続される。図２に示
される実施例においてゲート１８は導体１５により基板１０及び低い基準電圧に
接続される。他の例においてはゲート１８が抵抗を介してグランドに、及びダイ
オード又はコンデンサを介して区域１７に結合される。この構成は、当該保護の
トリガ電圧が、ウェル１１と表面領域１０との間のpn遷移における（高い）降伏
電圧によらず、ゲートダイオード１７及び１８により決定されることを提供する
。ゲートダイオードは前記回路のｎチャネルトランジスタと同時に製造されても
良く、故に、現在の標準CMOSプロセスでは、１０Vに等しいか実質的に等しい降
伏電圧を達成することができる。
【００１１】 原則的には、区域１７及びゲート１８を持つゲートダイオードは十分である。
図示された例においては、ゲート１８の区域１７と反対の側に、更に強くドープ
されたｎ形区域１９がp形表面領域１０に設けられ、故に、ゲートダイオードはM
OSトランジスタの構造を持つ。区域１９は、低い基準電圧に及び基板１０にも接
続され、結果として、n形区域１４よりそれ程効率的ではないがSCR素子のカソー
ドとしても動作する。
【００１２】 図４は、先の例と比較して他のレイアウトを持つ本発明によるESD保護の平面
図を示している。V-V線に沿った前記装置の断面図及びVI-VI線に沿った前記装置
の断面図が、各々図５及び図６に表わされている。n形ウェル１８が、前記図の
左側及び右側に２つの端部を持つ長手区域の形状において配設されている。アノ
ード８は、ｎウェル１１における長手ｐ形区域により形成される。該ウェルはそ
の中央に開口を持ち、該開口の位置においてウェル１１に対するコンタクトエリ
アを形成する強くドープされたn形区域１２が設けられる。ゲートダイオードは
、右端に単独で設けられ、絶縁ゲート１８及び部分的にウェル１１と重畳する強
くドープされたn形区域１７を有する。この例においては、前記ゲートダイオー
ドは、他のn形区域１９を持つMOSトランジスタとしても配設される。強くドープ
されたn形区域１４により形成されるSCRのカソードが、アノード８からあまり離
れずにゲート１８が無いウェル１１の周辺部に沿って設けられている。前記周辺
部のこれら２つの部分の間の比は、状況に依存してかなり大きな自由度をもって
選択されるであろう。図４は、ゲートダイオードがSCRの周辺部のかなり小さな
部分しか占有せず、斯くして、保持電圧Vh及びSCRの電流伝達力に殆ど影響を及
ぼさない実施例を示している。コンタクト２０の位置において、ゲート１８は、
p形基板１０、及び他の区域１９と共にコヒーレントな領域を形成するn形カソー
ド１４に接続される。述べるまでもなく、そう望むなら、前記ゲートは、他の適
切な電圧に対する前記回路における接合部に接続されても良い。
【００１３】 本発明は、上記の例に限定されるものではなく、当業者にとっては本発明の範
囲内において非常に多くの変形が可能であることは明らかであろう。例えば、図
４に示されるような複数の平行に配設されたSCR素子は、電流伝達力を増大させ
るために用いられても良い。上記の例において、導電形は逆でも良く、述べるま
でもなく印加されるべき電圧は適合されるべきであり、アノード及びカソードの
機能は交換される。当該保護素子は、図１に示された回路と異なる保護回路にお
いて使用されても良い。
【図面の簡単な説明】
【図１】 静電放電に対する入力保護を持つ集積回路の一部を示している。
【図２】 本発明によるESD保護の断面図を示している。
【図３】 図２のESD保護の電流／電圧特性を示している。
【図４】 本発明によるESD保護の第二実施例のレイアウトを示している。
【図５】 V-V線に沿ったこの第二実施例の断面図を示している。
【図６】 図４におけるVI-VI線に沿ったこの実施例の断面図を示している
。
【符号の説明】
８ SCR素子のアノード １１ ウェル １６ SCR素子のカソード １８ ゲート
───────────────────────────────────────────────────── フロントページの続き (71)出願人 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １， 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈ ｅ Ｎｅｔｈｅｒｌａｎｄｓ Ｆターム(参考） 5F005 AA02 AB02 CA02 5F038 BH01 BH07 BH13 EZ20

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 静電放電(ESD)に対する保護のための保護手段を含む集積回
    路を表面上に有する半導体基体を持つ半導体装置であり、前記手段はSCRとゲー
    トダイオードとの合成素子であり、前記保護手段は第一導電形の表面領域に設け
    られ、該表面領域は第一導電形と反対の第二導電形のウェルを持ち、SCR素子の
    アノード区域又はカソード区域の一方を形成する第一導電形の表面区域が前記表
    面領域に形成され、前記表面領域は、更に第一区域として示され、前記ウェルか
    ら離れて位置され、前記SCR素子のアノード区域又はカソード区域の他方を形成
    する第二導電形の表面区域を持ち、前記ゲートダイオードは、前記半導体基体の
    前記表面から絶縁されたゲート、及び更に第二区域として示され、このゲートに
    位置合わせされる強くドープされた第二導電形の表面区域を含み、該位置合わせ
    された表面区域が第二導電形の前記ウェルに部分的に重畳する半導体装置であっ
    て、前記第二区域は、前記ウェルの周囲の一部分に沿ってのみ延びているのに対
    し、前記第一区域は、前記第二区域が無い、前記ウェルのこの周囲の少なくとも
    他の一部分に沿って設けられることを特徴とする半導体装置。
  2. 【請求項２】 前記ゲートダイオードの前記ゲートは実質的に、第二導電形
    の前記第二区域も延びている前記ウェルの周囲の部分に沿ってのみ延びているこ
    とを特徴とする請求項１に記載の半導体装置。
  3. 【請求項３】 前記ゲートダイオードは、第一導電形の前記表面領域に堆積
    される、第二導電形の他の表面区域を持つMOSトランジスタの形態で配設され、
    前記第二区域は該トランジスタのソース区域及びドレイン区域の一方を形成し、
    前記他の表面区域は該トランジスタのソース区域及びドレイン区域の他方を形成
    し、第二導電形の前記第一区域は、前記ウェルに設けられる第一導電形の前記表
    面区域から前記他の表面区域よりも横方向に短い距離のところに位置されている
    ことを特徴とする請求項２に記載の半導体装置。
  4. 【請求項４】 第二導電形の前記他の区域及び第二導電形の前記第一区域は
    第二導電形のコヒーレントな区域を形成することを特徴とする請求項３に記載の
    半導体装置。
  5. 【請求項５】 第一導電形及び第二導電形は各々ｐ導電形及びｎ導電形であ
    り、前記第一区域は前記SCR素子のカソードを形成し、前記ウェル内に配設され
    る前記第一導電形の区域は該SCR素子のアノードを形成することを特徴とする請
    求項１乃至４の何れか一項に記載の半導体装置。
JP2000569449A 1998-09-03 1999-08-26 Ｅｓｄ保護のための低いトリガ電圧及び低い保持電圧のｓｃｒ装置 Pending JP2002524878A (ja)

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EP98202948 1998-09-03
EP98202948.0 1998-09-03
PCT/EP1999/006275 WO2000014803A1 (en) 1998-09-03 1999-08-26 Low trigger and holding voltage scr device for esd protection

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EP (1) EP1048076B1 (ja)
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