JPH09326472A - パッド保護ダイオード構成体 - Google Patents

パッド保護ダイオード構成体

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JPH09326472A
JPH09326472A JP9045617A JP4561797A JPH09326472A JP H09326472 A JPH09326472 A JP H09326472A JP 9045617 A JP9045617 A JP 9045617A JP 4561797 A JP4561797 A JP 4561797A JP H09326472 A JPH09326472 A JP H09326472A
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JP
Japan
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region
pad
substrate
diode
epitaxial
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JP9045617A
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A Blanchard Richard
エイ． ブランチャード リチャード
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STMicroelectronics lnc USA
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SGS Thomson Microelectronics Inc
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    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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Abstract

(57)【要約】 【課題】 第一供給電圧を受取る第二パッドを具備する
集積回路の第一パッドを保護するための保護構成体及び
その製造方法を提供する。 【解決手段】 本発明の保護構成体は、第一パッド（１
０８）へ結合している第一導電型（Ｎ）の第一領域（２
８−２９）と、第二パッド（１０７）へ結合している第
二導電型（Ｐ）の第二領域（３０−３１）と、第一及び
第二領域へ接触している第二導電型の基板（４９）と、
第一導電型のエピタキシャル層（３７）とを有してい
る。該エピタキシャル層は、第一及び第二領域と接触す
るエピタキシャル領域（３９）を有している。第一パッ
ドと第二パッドとの間において、第一領域、第二領域、
エピタキシャル領域のうちの少なくとも２つによって基
板の外側に第一ダイオード（Ｄ３）を形成することが可
能である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、静電放電に対する
集積回路パッドの保護技術に関するものである。
【０００２】
【従来の技術】集積回路（ＩＣ）の内部コンポーネント
は、従来、集積回路パッドへ接続しており、該パッドは
ピンへ接続されており、従って該内部コンポーネントを
外部回路へ電気的に結合させることが可能である。ＩＣ
の内部コンポーネントはピンにおいて発生する静電的過
剰電圧（即ち、ＩＣの意図されている動作範囲を超える
電圧）に対して敏感である。特に、過剰電圧はＩＣの内
部コンポーネントを誤動作させる場合がある。更に、充
分に高い場合には、過剰電圧はＩＣを損傷する場合があ
る。過剰電圧による誤動作及び損傷を防止するために、
ＩＣは、典型的に、集積回路パッドへ電気的に結合され
ている静電放電保護回路を有している。このような保護
回路の一例を図１に示してある。
【０００３】パッドは、集積回路コンポーネントの種々
のタイプの入力又は出力へ接続させることが可能であ
る。図１は、入力ゲートを集積回路パッド１８へ結合さ
せたＭＯＳトランジスタを有するＩＣの一例を概略的に
示している。このＩＣはパワーパッドＶＤＤ及びＶＳＳ
へ結合されており、それらのパッドは、夫々、パワーが
ＩＣへ印加された場合に高供給電圧ＶDD及び低供給電圧
ＶSS（例えば、接地）へ夫々結合される。パッド１８
は、夫々、ダイオードＤ１及びＤ２を介してパワーパッ
ドＶＤＤ及びＶＳＳの両方へ結合している。パッド１８
が低供給電圧ＶSS（−ダイオードＤ１を横断しての電圧
降下）よりも一層負となると、過剰電圧がダイオードＤ
１を介して通過し且つ低供給電圧によって吸収される。
パッド１８が高供給電圧ＶDD（＋ダイオードＤ２を横断
しての電圧降下）よりも一層正となると、過剰電圧はダ
イオードＤ２を介して通過し且つ高供給電圧によって吸
収される。両方の場合において、パッド１８及びそれに
接続されている内部ＩＣコンポーネント（例えば、図１
に示したＭＯＳトランジスタ）は過剰電圧から保護され
る。
【０００４】バイポーラ及びＭＯＳの両方のコンポーネ
ントを持ったＩＣ（ＢｉＭＯＳ ＩＣ）を含む従来のＩ
Ｃは、典型的に、一方の導電型（即ち、Ｎ型又はＰ型）
の基板を有しており、該基板は他方の導電型のエピタキ
シャル層でコーティングされている。内部ＩＣコンポー
ネント及び保護構成体は該基板及びエピタキシャル層内
に形成されている。Ｐ型基板１と、Ｎ型エピタキシャル
層２と、図１の保護構成体とを有するこのような従来の
ＩＣの一例を図２及び３に示してあり、それらは、夫
々、従来の保護ダイオード構成体Ｄ１及びＤ２を示して
いる。これらのダイオード構成体を介しての電流の流れ
経路をこれらの図中において点線で示してある。
【０００５】図２の断面図において、Ｐ型ポケット３内
に形成されるものとしてダイオードＤ１が示されてお
り、それは、埋込Ｐ+ 型層４及びその上側に拡散させた
Ｐ型拡散層５を有している。ポケット３の表面から、Ｎ
+ 型領域６及び領域６を取囲む環状のＰ+ 型領域７が形
成される。環状領域７は低電圧パッドＶＳＳへ接続して
いるメタリゼーション１０１と接触しており、且つ領域
６はパッド１８へ接続しているメタリゼーション１００
と接触している。ダイオードＤ１が、図２に示したよう
に、Ｐ型ポケット３とＮ型領域６との間の接合に形成さ
れている。
【０００６】図２の構成において、Ｎ+ 型埋込層８及び
Ｎ+ 型深拡散層９によって、Ｎ+ 型リング８−９がポケ
ット３の外側に形成されている。拡散層９の上表面が高
電圧パッドＶＤＤへ接続しているメタリゼーション１０
２と接触している。Ｎ+ 型リング８−９は、該リングと
Ｐ型ポケット３との間に配設されているＮ- 型エピタキ
シャル層の一部１０を分極し、且つエミッタ・ベース接
合がダイオードＤ１に対応しているＮＰＮトランジスタ
のコレクタを構成している。従って、リング８−９は、
ダイオードＤ１が導通状態にある場合に、電荷を回収す
る。
【０００７】図３の断面図に示したように、パッド１８
と高供給電圧ＶDDとの間のダイオードＤ２は、エピタキ
シャル層のＮ- 型部分１１と、該エピタキシャル層の部
分１１の下側に形成されているＮ+ 型埋込層１２と、埋
込層１２と接触しており且つ部分１１を取囲んでそれを
ＩＣの他の領域から分離しているＮ+ 型拡散リング１３
とによって形成されている。リング１３の上表面は高電
圧パッドＶＤＤへ接続しているメタリゼーション１０５
と接触している。Ｐ+ 型領域１４はエピタキシャル層の
部分１１内に拡散されており且つパッド１８へ接続して
いるメタリゼーション１０３と接触している。従って、
ダイオードＤ２は、Ｐ+ 型領域１４とエピタキシャル層
のＮ- 型部分１１との間の接合において形成されてい
る。
【０００８】図３に示した構成は、更に、基板分極コン
タクトを有しており、それは、Ｐ+型埋込層１５と、そ
の上側に配設したＰ- 型拡散層１６と、Ｐ- 型拡散層１
６内に配設されており且つ低電圧パッドＶＳＳへ接続し
ているメタリゼーション１０４と接触しているＰ+ 型拡
散領域１７とを有している。該基板分極コンタクトは、
そのエミッタ・ベース接合がダイオードＤ２と対応する
ＰＮＰトランジスタのコレクタを形成している。従っ
て、該コンタクトは、ダイオードＤ２が導通状態にある
場合に、電荷を回収する。
【０００９】ダイオードＤ１及びＤ２の実現例を図２及
び３に別々に示してあるが、それらは、図１に示したよ
うに単一のパッドを保護するために１個のＩＣ内におい
て共に使用することが可能であることを理解すべきであ
る。従って、夫々ダイオードＤ１及びＤ２へ結合してい
るメタリゼーション１００及び１０３は、両方とも、パ
ッド１８へ接続している。一緒に使用される場合には、
ダイオード構成体Ｄ１及びＤ２は、従来、ＩＣ内におい
て互いに隣接して配設され、従って上述した基板コンタ
クト１５−１７はダイオード構成体Ｄ１及びＤ２の両方
を取囲み、それらをＩＣのその他の内部コンポーネント
から分離する。従って、ＩＣの隣りのコンポーネントに
関する保護構成体の動作の影響が減少される。何故なら
ば、該基板コンタンクトが、キャリアがその他の隣接し
たコンポーネントへ向かって迷走することを防止するか
らである。然しながら、該基板コンタクトが迷走キャリ
アが隣接するコンポーネントと干渉することを防止する
場合があるかもしれないが、該基板コンタンクトは、ダ
イオード構成体から隣接するコンポーネントへ熱が散逸
することを防止するものではなく、そのような熱が隣接
するコンポーネントを誤動作させる場合がある。
【００１０】高供給電圧ＶDD及び低供給電圧ＶSSがパッ
ドＶＤＤ及びパッドＶＳＳへ夫々印加されると、図２及
び３に示した構成は結合的に作用して、パッド１８へ印
加された電圧が著しく高供給電圧ＶDDを超えることを防
止し、又著しく低供給電圧ＶSSより降下することを防止
する。特に、パッド１８へ印加された電圧がダイオード
Ｄ２のブレークダウン電圧だけ高供給電圧ＶDDを超える
場合には、ダイオードＤ２が活性化して（即ち、Ｐ型ポ
ケット３及びＮ型領域６によって形成されているＰＮ接
合を横断してのキャリアの流れ、図２参照）、実効的に
該パッドを高供給電圧ＶDDへ短絡させ、その際にパッド
１８上の電圧を減少させる。同様に、パッド１８へ印加
された電圧がダイオードＤ１のブレークダウン電圧だけ
低供給電圧ＶSSより降下すると、ダイオードＤ１が活性
化し（即ち、キャリアが、エピタキシャル層のＮ- 型部
分１１とＰ+ 型領域１４とによって形成されているＰＮ
接合を横断して流れる、図３参照）、実効的に該パッド
を低供給電圧ＶSSへ短絡させ、その際にパッド１８上の
電圧を増加させる。従って、パッド１８及びパッド１８
へ結合している内部コンポーネントは過剰電圧から保護
される。
【００１１】別の従来のダイオード保護構成体を図４に
示してある。この構成体も、Ｐ- 型基板１及びＮ- 型エ
ピタキシャル層２内に形成されている保護ダイオードＤ
１及びＤ２を有している。この構成体は、断面が対称的
であり、且つ平面図において環状である。この構成体
は、Ｐ+ 型埋込層２４とその上側に拡散したＰ- 型拡散
層２２から形成したＰ型ポケット２３を有している。ポ
ケット２３において、環状のＰ+ 型拡散領域２７及びＮ
+ 型拡散領域３５がＰ- 型拡散層２２の表面に形成され
ており、且つ、夫々、メタリゼーション１０６及び１０
８を介してパッド１８及びＶＤＤへ結合されている。
【００１２】Ｎ- 型領域がポケット２３を完全に取囲ん
でおり、該領域は、エピタキシャル層の一部２６を有す
ると共に、ポケット２３を基板１から分離しているＮ-
型埋込層２５を有している。Ｎ- 型領域２５−２６の周
辺部にはＮ+ 型環状リングが設けられており、該リング
は、Ｎ+ 型埋込層２９及びＮ+ 型埋込層２９とパッド１
８へ接続しているメタリゼーション１０６の両方へ接触
しているＮ+ 型深拡散領域２８によって形成されてい
る。Ｎ+ 型環状リング２８−２９を取囲んでいるものは
基板を分極させるための環状のＰ型基板コンタクト用ウ
エルであり、Ｐ+型埋込層３０と、Ｐ- 型深拡散層３１
と、Ｐ+ 型コンタクト領域３２とを有している。このＰ
型基板コンタクト用ウエルは、メタリゼーション１０７
を介して低電圧パッドＶＳＳへ接続している。
【００１３】図４に概略的に示したように、ダイオード
Ｄ１がＰ- 型基板１とＮ+ 型リング２８−２９との間の
接合において形成されており、且つダイオードＤ２がＰ
- 型拡散層２２とＮ+ 型領域３５との間の接合において
形成されている。Ｐ型基板コンタクト用ウエルがダイオ
ードＤ１の一部を形成しており、且つ保護構成体をＩＣ
のその他のコンポーネントから分離している。特に、Ｐ
型基板コンタクト用ウエルは、保護構成体からその他の
隣接するコンポーネントへ向かってキャリアが迷走する
ことを防止している。
【００１４】図４に示した構成は、図１の保護回路を実
現したものであり、且つ図２及び３の構成と同様の態様
で動作する。特に、パワーが該保護構成体へ接続される
と、ダイオードＤ１及びＤ２が、過剰電圧条件期間中
に、パッド１８における電圧を調節するためにＰＮ接合
を横断してのキャリアの流れを与えるべく活性化するこ
とにより、パッド１８へ印加される電圧が高供給電圧Ｖ
DDよりも実質的に増加するか又は低供給電圧ＶSSよりも
実質的に減少することを防止する。
【００１５】基板１のドーピング濃度は、典型的に、エ
ピタキシャル層２のドーピング濃度よりも一層高い。従
って、ダイオードＤ１が活性化されると、ブレークダウ
ンは、エピタキシャル層２のＰ+ 型領域３０−３１とＮ
-型部分２０との間ではなく、Ｐ- 型基板１とＮ+ 型領
域２９との間において発生する。特に、キャリアの流れ
は、Ｐ+ 型領域３０からＮ+ 型領域２９へそれらの間に
配設されている基板１の部分を介して発生する。
【００１６】理解すべきことであるが、上述した構成に
おいて、半導体物質の導電型及び印加極性は、これらの
図に示したものと反対のものとすることが可能であり、
且つ従来のバイポーラ及びＭＯＳ製造技術を使用して形
成することが可能である。埋込層及び拡散層は別個の製
造ステップ期間中に形成される。特に、埋込層は、典型
的に、エピタキシャル層を形成する前に基板上に形成さ
れる。基板上にエピタキシャル層を形成した後に、種々
の拡散層及び領域をその中に形成する。環状であるとし
て上述した種々の領域及びリングは矩形状とすることも
可能である。
【００１７】図４の保護構成体は、所望通りに動作する
ことが判明している。然しながら、その配列のために、
この構成体は、ラッチアップ条件を経験する可能性があ
り、該構成体の誤動作及びＩＣの内部的コンポーネント
及びそれに接続されている外部装置の損傷を発生する場
合がある。
【００１８】ラッチアップ条件は、意図しない態様で装
置内の全ＰＮＰＮ又はＮＰＮＰ構成を介して端から端ま
でキャリアが流れる場合に発生する。典型的に、ＰＮＰ
Ｎ又はＮＰＮＰ構造の別個の部分が単一トランジスタ又
はダイオードとして個別的に動作することが意図されて
おり、即ち、それらの部分は一端部から他端部へ単一の
電流経路を与えるべく一緒に動作することが意図されて
いるものではない。然しながら、ＰＮＰＮ又はＮＰＮＰ
構造の臨界的な区域内にキャリアが蓄積すると、各ＰＮ
接合を横断してブレークダウンが発生し全構成体を介し
て不所望のキャリアの流れが発生する場合がある。
【００１９】例えば、図５は、ダイオードＤ１及びＤ２
の概略表示がない図４の保護装置を示している。この保
護装置は、垂直方向に指向されたＰＮＰＮ構成体、即ち
Ｐ-型基板１、Ｎ- 型領域２５、Ｐ- 型ポケット２３、
Ｎ+ 型領域３５からなる構造を有している。上述したよ
うに、Ｐ- 型基板１とＮ+ 型領域２９との間（ダイオー
ドＤ１）、及びＰ- 型ポケット２３とＮ+ 型領域３５と
の間（ダイオードＤ２）においてブレークダウンが別々
に発生することが意図されている。Ｐ- 型基板１とＮ-
型領域２５との間、又はＰ- 型ポケット２３とＮ- 型領
域２５との間のいずれにおいてもブレークダウンが発生
することは意図されていない。然しながら、低度にドー
プした領域はキャリアを蓄積する傾向があるので、キャ
リアはＰ- 型基板１内に蓄積する場合がある。その蓄積
が実質的なものである場合には、キャリアはＰ- 型基板
１から、Ｎ- 型領域２５を横断してＰ- 型ポケット２３
内へ流れる場合があり、その場合に、キャリアがＰＮＰ
Ｎ構造の各ＰＮ接合を横断して流れるラッチアップ条件
が発生する場合がある。ラッチアップ条件が発生する
と、低電圧パッドＶＳＳは図５において点線で概略的に
示したように、高電圧パッドＶＤＤへ電気的に接続され
る。この低電圧パッドと高電圧パッドとの短絡は、Ｉ
Ｃ、及び電圧ＶDD及びＶSSを供給する外部電源に損傷を
与える場合がある。
【００２０】更に、図４の保護構成体の隣りに位置され
ているＩＣのその他の集積化されたコンポーネントも該
保護構成体の動作によって影響を受ける場合がある。特
に、保護ダイオードのうちの１つが活性化することによ
って発生される熱が近くに位置されている敏感な又は臨
界的なコンポーネントを誤動作させる場合がある。
【００２１】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、改良したパッド保護ダイオード構成体及び
その製造方法を提供することを目的とする。
【００２２】
【課題を解決するための手段】本発明の一実施形態は集
積回路の第一パッドを保護する保護構成体に関するもの
であって、その場合に、該集積回路は第一供給電圧を受
取るための第二パッドを有している。該保護構成体は、
第一パッドへ結合されている第一導電型の第一領域と、
第二パッドへ結合されている第二導電型の第二領域と、
第一領域及び第二領域と接触する第二導電型の基板と、
第一導電型のエピタキシャル層とを有している。該エピ
タキシャル層は、第一領域及び第二領域と接触するエピ
タキシャル領域を有している。第一ダイオードは、第一
領域、第二領域、エピタキシャル領域のうちの少なくと
も２つによって、第一パッドと第二パッドとの間で基板
の外側に形成されている。
【００２３】本発明の別の実施形態は、第一パワーパッ
ドと、第二パワーパッドと、信号を受取る第三パッド
と、第三パッドを保護する保護構成体とを有する集積回
路に関するものである。該保護構成体は、第二パワーパ
ッドと第三パッドとの間にダイオードを有しており、且
つダイオードからのキャリアの流れが第一パワーパッド
と第二パワーパッドとの間でラッチアップ条件を発生さ
せることを防止する防止手段を有している。
【００２４】本発明の別の実施形態は、集積回路の第一
パッドであって信号を受取るべく適合されている第一パ
ッドを保護する方法に関するものである。該集積回路
は、第一供給基準電圧を受取るための第二パワーパッド
と、第二供給基準電圧を受取るための第三パワーパッド
とを有している。本方法は、第一パッドと第二パワーパ
ッドとの間において集積回路内にダイオードを形成する
ステップを有している。該ダイオードは、該ダイオード
が活性化された場合に、該ダイオードからのキャリアの
流れが第二パワーパッドと第三パワーパッドとの間にラ
ッチアップ条件を発生させることが不可能であるように
配設されている。
【００２５】本発明の別の実施形態は、信号を受取るた
めの第一パッドと、供給基準電圧を受取るための第二パ
ワーパッドと、コンポーネントと、第一パッドと第二パ
ワーパッドとの間に結合されており第一パッドを保護す
る保護構成体とを有する集積回路に関するものである。
該保護構成体は、該コンポーネントに隣接する第一部分
及び第二部分を有している。該第一部分は、第一電圧ス
レッシュホールドを具備する第一ブレークダウン接合を
有している。該第二部分は、第二電圧スレッシュホール
ドを具備する第二ブレークダウン電圧を有している。こ
れらの第一及び第二電圧スレッシュホールドは異なるも
のである。
【００２６】本発明の別の実施形態は、第一供給電圧を
受取るための第二パッドを具備する集積回路の第一パッ
ドを保護する保護構成体に関するものである。該保護構
成体は、第一パッドへ結合されている第一導電型の第一
領域と第二パッド及び低度にドープした区域へ結合して
いる第一の高度にドープした区域を具備する第二導電型
の第二領域と、第一領域及び第二領域と接触する第一導
電型の基板を有している。第二領域の低度にドープした
区域は、第二領域の第一の高度にドープした区域と基板
との間に配設されている。第一領域と第二領域との間の
基板の外側にダイオードが形成されている。
【００２７】
【発明の実施の形態】本発明は、改良したパッド保護ダ
イオード構成体に関するものである。理解すべきことで
あるが、以下に説明する本発明の実施例及び上述した従
来技術の構成に関連する例を示すために使用した図は縮
尺通りに描いたものではない。更に、幾つかの層の端部
は簡単化のために直角に示してある。然しながら、理解
すべきことであるが、このような構成体を製造するため
に使用される製造ステップ（例えば、拡散又はイオン注
入）は、典型的に、丸みの付けた端部を形成する。
【００２８】本発明に基づくパッド保護ダイオード構成
体の例示的な実施例を図６乃至１２に示してある。図１
及び４に示した構成要素と同様なこれらの実施例の構成
要素には同一の参照番号を付してある。
【００２９】本発明は、静電放電に対してパッドを保護
する保護構成体に関するものである。特に、本発明の実
施例は、静電的過剰電圧に対してパッドを保護するダイ
オードを提供している。これらの実施例は図４に断面で
示しており且つ図１に模式的に示してある保護構成体に
類似したものである。例えば、本発明の各実施例は、基
板及び内部に領域を形成したエピタキシャル層を有する
保護構成体に関するものである。本発明の各実施例は、
オプションとして、ダイオードＤ２を提供することが可
能であり、それは図４に示した従来の保護構成体のダイ
オードＤ２と類似した態様で実現され且つ同一の機能を
達成する。然しながら、基板１によってダイオードＤ１
を与える図４の保護構成体と対比して、本発明の各保護
構成体は、基板以外の領域によって形成した保護ダイオ
ードＤ３を与えている。
【００３０】図６に示した本発明の一実施例においては
保護構成体は、エピタキシャル層の一部３９によって形
成したダイオードＤ３を有している。この保護構成体
は、パッド１８を過剰電圧に対して保護すべく配列され
ており、且つＰ- 型基板４９及びＮ- 型エピタキシャル
層３７を持った集積回路内に形成されているダイオード
Ｄ２及びＤ３を有している。ダイオードＤ２は図４に関
連して上述した態様で機能し、Ｐ- 型ポケット２３とＮ
+ 型領域３５との間の接合においてブレークダウンが発
生する。然しながら、ダイオードＤ３はダイオードＤ１
とは異なった動作をし、パワーパッドＶＳＳとパッド１
８との間の電圧がダイオードＤ３を横断しての電圧降下
を超える場合に、パワーパッドＶＳＳからパッド１８へ
のキャリアの流れを可能とさせることによってパッド１
８が負に過剰に充電されることから保護する。
【００３１】図６の実施例によれば、パワーパッドＶＳ
Ｓが基板分極コンタクト（即ち、Ｐ型領域３０−３２）
へ結合しており、パッド１８がＮ+ 型領域２８−２９へ
結合しており、且つエピタキシャル層の一部３９がそれ
らの間に配設されている。ダイオードＤ３がターンオン
されると、エピタキシャル層３７のＰ型領域３０−３１
とＮ- 型部分３９との間においてブレークダウンが発生
する。このブレークダウンがＰ- 型基板４９とＮ+ 型領
域２９との間ではなくここで発生する理由は、エピタキ
シャル層の部分３９のドーピング濃度がＰ- 型基板４９
のドーピング濃度よりも一層高いからである。従って、
エピタキシャル層の部分３９における不純物の比較的に
高い濃度はより大きな導電性を発生し、従ってダイオー
ドＤ３は基板４９ではなくエピタキシャル層によって形
成される。従って、図４の構成体と対比して、ダイオー
ドＤ３がターンオンすると、Ｐ型領域３０−３１からＮ
+型領域２８−２９へのキャリアの流れはそれらの間に
配設されているエピタキシャル層のＮ- 型部分３９を介
して通過する。
【００３２】図６の実施例は、多数の理由により、図４
の従来技術の構成体よりもラッチアップ（即ち、パッド
ＶＳＳからパッドＶＤＤへのキャリアの流れ）を発生す
る可能性は低い。第一に、Ｐ型基板４９内でのキャリア
の蓄積が発生する蓋然性はない。何故ならば、キャリア
の流れは基板を介してではなくエピタキシャル層のＮ-
型部分３９を介して発生するからである。第二に、エピ
タキシャル層のＮ- 型部分３９内でのキャリアの蓄積
は、Ｎ+ 型領域２８−２９によって容易に吸収される。
何故ならば、高度にドープした領域は低度にドープした
領域よりも一層迅速にキャリアを吸収するからである。
特に、キャリアがエピタキシャル層のＮ-型部分３９か
ら迷走する場合には、それらはブレークダウン領域に対
するＮ+ 型領域２８−２９の近接性及びエピタキシャル
層の部分３９とポケット２３との間のＮ+ 型領域２８−
２９の位置決めのために、Ｎ型ポケット２３へ到達する
前にＮ+ 型領域２８−２９によって吸収される蓋然性が
あるからである。従って、図６の実施例はラッチアップ
を発生する可能性は低い。
【００３３】ダイオードＤ３のブレークダウン領域がＮ
型エピタキシャル層の部分３９とＰ型領域３０−３２と
の接合において発生することを確保するために従来の製
造技術を使用することが可能である。埋込及び拡散層を
図４の保護構成体におけるものと同一の態様で形成する
ことが可能である。然しながら、エピタキシャル層の部
分３９のドーピング濃度が基板４９のドーピング濃度よ
りも一層高いものであるようにドーピング濃度が制御さ
れる。このことは、多数の方法で行なうことが可能であ
る。本発明の一実施例においては、エピタキシャル層３
７の部分３９のドーピング濃度は基板４９のドーピング
濃度の２倍である。
【００３４】本発明による製造方法の１つによれば、基
板４９及びエピタキシャル層３７のドーピング濃度は、
初期的に、図４の従来の構成体において使用されている
もののような従来のレベルに設定される。次いで、エピ
タキシャル層の部分３９のドーピング濃度が別個に増加
され（例えば、拡散により）、従ってＰ型領域３０−３
２とＮ+ 型領域２８−２９との間のエピタキシャル層の
部分３９のドーピング濃度のみが基板４９のドーピング
濃度よりも一層高くなる。本発明の一実施例において
は、エピタキシャル層の部分３９と基板４９のドーピン
グ濃度は、夫々、ほぼ２×１０14／ｃｍ3 乃至２×１０
16／ｃｍ3 及び１×１０14／ｃｍ3 乃至１×１０16／ｃ
ｍ3 である。
【００３５】一方、部分３９を含む全エピタキシャル層
３７のドーピング濃度は、基板４９のドーピング濃度よ
りも一層高い一定のレベルに設定することが可能であ
る。本発明の一実施例においては、全エピタキシャル層
３７及び基板４９のドーピング濃度は、夫々、ほぼ５×
１０13／ｃｍ3 乃至５×１０15／ｃｍ3 及び２×１０13
／ｃｍ3 乃至２×１０15／ｃｍ3 の範囲である。別の実
施例においては、全エピタキシャル層３７及び基板４９
のドーピング濃度は、夫々、約２×１０14／ｃｍ3 乃至
２×１０16／ｃｍ3 及び１×１０14／ｃｍ3 乃至１×１
０16／ｃｍ3 の範囲内である。
【００３６】図６の保護構成体が基板に対しては従来の
ドーピング濃度レベルであり且つエピタキシャル層に対
しては一層高いレベルを使用して形成する場合には、エ
ピタキシャルは従来の構成体におけるよりも一層低い固
有抵抗（即ち、より低いΩ・ｃｍ特性）を有している。
固有抵抗を低下させることは、集積化した装置のある電
気的特性に関してより良好な制御を行なうことを可能と
する。特に、エピタキシャル層の固有抵抗を低下させる
と、ダイオードＤ３のブレークダウン電圧の精度及び一
貫性を改善する。
【００３７】上述したように、図６の実施例はパッド１
８を保護する場合に図４に示した従来の構成体のものと
同様の態様で動作する。然しながら、図４の構成体にお
ける場合と異なり、図６の実施例におけるキャリアの流
れは、ダイオードＤ３が活性化された場合にエピタキシ
ャル層を介して発生し、その際にラッチアップ条件が発
生する蓋然性を減少させている。
【００３８】ダイオードＤ３はダイオードＤ２をも含む
保護構成体の一部を形成するものとして図６に示してあ
るが、本発明はこのような構成に限定されるべきもので
はなく、ダイオードＤ３は別途単独で設けることが可能
であり（即ち、例えばＤ２等の別のダイオードを設ける
ことなしに）、又はパッド１８を保護するために異なる
ダイオード構成体と結合して設けることも可能である。
更に、図６に示した保護構成体は対称的なものである
が、その他の構成とすることも可能であり、且つその構
成体は、上から見た場合に、従来の環状又は矩形形状か
又は何等かのその他の形状を有することが可能であるこ
とを理解すべきである。
【００３９】本発明の別の実施例においては、保護構成
体を介してキャリアの流れが発生する場合に干渉を発生
することなしに敏感なコンポーネントに隣接して配設す
ることが可能であるように保護構成体を構成し且つ配列
させている。この実施例によれば、保護構成体は、図６
の実施例に類似した断面形状を具備する第一部分を有す
ると共に、図７に示した構成体に類似する第二部分を有
している。特に、この保護構成体は矩形状であり、且つ
図８に平面図で示したような構成を有している。この保
護構成体の３つの側部は、図６に類似した断面形状を有
しており、且つ第一ブレークダウン電圧を持った保護構
成体の第一部分を形成している。他の側部は図７に示し
たような断面形状を有しており、且つ第二ブレークダウ
ン電圧を持った第二部分を形成している。パッド１８を
特定の正の過剰電圧値に対して保護するために、第一ブ
レークダウン電圧は該過剰電圧値より高く設定され、且
つ第二ブレークダウン電圧は該過剰電圧値より低く設定
される。従って、該特定の正の過剰電圧値がパッド１８
へ印加されると、パッド１８を保護するために該第二部
分を介してキャリアの流れが発生するが第一部分を介し
ては発生しない。
【００４０】図７−８の実施例においては、パワーパッ
ドＶＳＳが、メタリゼーション１０７を介して、矩形状
の保護構成体の３つの側部上では基板分極コンタクト３
０，３２の一部を形成するＰ+ 型領域３２（図６）へ接
続しており、且つ他の側部においては、Ｐ- 型領域３１
を介してパッド１８へ向かって延在する延長させたＰ+
型領域４１へ接続されている。ダイオードＤ３は、延長
させたＰ+ 型領域４１、Ｎ+ 型領域２８、及びそれらの
間に配設したエピタキシャル層の一部４０によってパワ
ーパッドＶＳＳとパッド１８との間に形成されている。
【００４１】図７−８の実施例においては、エピタキシ
ャル層の部分４０は基板４９よりも一層高いドーピング
濃度を有している。その結果、ブレークダウンは、Ｐ-
型基板４９とＮ+ 型領域２８−２９との間ではなく、エ
ピタキシャル層の部分４０と延長させたＰ+ 型領域４１
との間において発生する。更に、キャリアの流れは基板
４９を介してではなくエピタキシャル層の部分４０を介
して通過し、その際にラッチアップの発生する蓋然性を
減少させている。
【００４２】本発明の一実施例においては、エピタキシ
ャル層の部分４０及びＰ- 型基板４９のドーピング濃度
は、夫々、約５×１０13／ｃｍ3 乃至５×１０15／ｃｍ
3 及び２×１０13／ｃｍ3 乃至２×１０15／ｃｍ3 の範
囲内にある。別の実施例においては、エピタキシャル層
の部分４０及びＰ- 型基板４９のドーピング濃度は、夫
々、約２×１０14／ｃｍ3 乃至２×１０16／ｃｍ3 及び
１×１０14／ｃｍ3 乃至１×１０16／ｃｍ3 の範囲内で
ある。
【００４３】図７−８の実施例は、保護構成体がＩＣの
残りのコンポーネントに与える影響を最小とするように
精密に位置させることを可能としている。特に、低い方
の所要のブレークダウン電圧は、延長させたＰ+ 型領域
４１とエピタキシャル層３７の部分４０との間において
最も低いので、ブレークダウンは、延長させたＰ+ 型領
域４１とそれとＮ+ 型領域２８−２９との間のエピタキ
シャル層の部分４０との間においてのみ発生し、即ちブ
レークダウンは保護構成体のその他の側部上で発生する
ことはない。従って、保護構成体をＩＣ内の臨界的又は
敏感なコンポーネント６５に隣接して配置させる場合に
は、該コンポーネントから最も離れた保護構成体の側部
上に延長させたＰ+ 型領域４１を配置させることは、保
護構成体の該コンポーネントに与える影響を最小のもの
とさせる。特に、キャリアの流れ及びダイオードＤ３に
おける熱蓄積は敏感なコンポーネントに隣接して位置さ
れておらず、その際にダイオードＤ３の活性化が該コン
ポーネントを誤動作させるか又はそれを損傷することの
蓋然性を減少させている。
【００４４】延長させたＰ+ 型領域４１は図８における
保護構成体の一側部においてのみパッドへ向かって延在
して示してあるが、延長させた領域４１は該構成体の１
つを超えた側部においてパッド１８へ向かって延在させ
ることが可能であることを理解すべきである。例えば、
延長させたＰ+ 型領域４１は、３つの側部上に形成する
ことが可能であり、ブレークダウンが発生することのな
いＰ+ 型領域３２を臨界的又は敏感なコンポーネントに
最も近い側部上にのみ形成することが可能である。更
に、保護構成体は従来の矩形状又は環状の形状にのみ制
限されることはなく、その他の形状とすることも可能で
あることも理解すべきである。上述したように、延長さ
せたＰ+ 型領域４１は、集積化した装置の臨界的又は敏
感な区域から最も離れた位置において構成体内に効果的
に配設させることが可能である。ダイオードＤ３を保護
構成体に配置させることは、該構成体内における所望の
位置において種々の層及び領域を与えるために製造期間
中に使用されるマスクを所定の形状とさせることによっ
て制御される。所望の形状を与えるためにマスクを調整
したのちに、それらを従来の態様で使用して本発明の保
護構成体の種々の層及び領域を製造する。
【００４５】図７−８の実施例によれば、保護構成体が
第一部分と第二部分とを有しており、各部分が異なる断
面形状を有していることを理解すべきである。第一部分
及び第二部分は、異なるスレッシュホールド電圧を有し
ており、従ってダイオードＤ３は保護構成体の第二部分
内にのみ形成される。第一及び第二スレッシュホールド
電圧は、第一及び第二スレッシュホールド電圧の間の値
を持った電圧がパッド１８へ印加される場合に、キャリ
アの流れが第一部分ではなく第二部分を介してパッド１
８とＶＳＳとの間で発生するように設定される。
【００４６】図９に示した本発明の別の実施例において
は、ダイオードＤ３が、基板分極コンタクトと、Ｎ+ 型
領域２８−２９と、それらの間に配設されているエピタ
キシャル層の部分とを有しているという点において、図
６の実施例と多くの点において同様な断面形状を有して
いる。然しながら、この基板分極コンタクトは、Ｐ+型
領域３２とＰ+ 型領域３０との間に配設されている幅狭
のＰ- 型領域４３を有している。その結果、Ｐ+ 型領域
３２はＮ+ 型エピタキシャル層の部分４４と接触してい
る。エピタキシャル層の部分４４のドーピング濃度は基
板４９のドーピング濃度よりも一層高い。従って、ブレ
ークダウンは、図９において模式的に示したように、基
板４９とＮ+ 型領域２９との間ではなく、Ｐ+ 型領域３
２とエピタキシャル層の部分４４との間に形成したブレ
ークダウン接合１９において発生する。従って、基板４
９を介してのキャリアの流れが回避され、且つラッチア
ップ条件が発生する蓋然性が低下されている。
【００４７】本発明の一実施例においては、エピタキシ
ャル層の部分４４及びＰ- 型基板４９のドーピング濃度
は、夫々、約５×１０13／ｃｍ3 乃至５×１０15／ｃｍ
3 及び２×１０13／ｃｍ3 乃至２×１０15／ｃｍ3 の範
囲内である。別の実施例においては、エピタキシャル層
の部分４４及びＰ- 型基板４９のドーピング濃度は、夫
々、約２×１０14／ｃｍ3 乃至２×１０16／ｃｍ3 及び
１×１０14／ｃｍ3 乃至１×１０16／ｃｍ3 の範囲内で
ある。基板４９及びエピタキシャル層の部分４４のドー
ピング濃度は、図６の実施例に関連して上述した技術の
いずれかを使用して設定することが可能である。
【００４８】図９の実施例によれば、ダイオード保護構
成体は、図９に示したような断面形状及び図６に示した
ような断面形状を持った部分を有することが可能であ
る。キャリアの流れは、図９に示したような断面形状を
持った部分において発生する。何故ならば、ブレークダ
ウンが発生するのに必要な電圧はこの部分において一層
低いからである。図７−８の実施例の場合のように、キ
ャリアの流れ及びダイオードＤ３の活性化期間中の熱の
蓄積の影響を減少させるために、ダイオードＤ３をいず
れかの臨界的又は敏感なＩＣコンポーネントから離れて
保護構成体内に位置させるように夫々の部分の配列をカ
スタム化させることが可能である。
【００４９】図６の実施例の場合のように、図９の実施
例の基板コンタクトは、キャリアが保護構成体からその
他の隣接するコンポーネントへ向かって迷走することを
防止する。図９の実施例の基板コンタクトのＰ+ 型領域
３０は、ブレークダウン接合１９と基板４９との間に配
設されている。その結果、Ｐ+ 型領域３０は、エピタキ
シャル層の部分４４内に蓄積する迷走キャリアが基板４
９に到達する前に、それらを吸収する。
【００５０】図１０及び１１に示した本発明の別の実施
例においては、パワーパッドＶＳＳ及びパッド１８へ夫
々結合しているＰ型及びＮ型領域は、それらが互いに直
接接触してエピタキシャル層の部分４６によって基板４
９から分離されているブレークダウン接合１９を形成す
るように配列されている。キャリアの流れは基板４９を
介して発生するものではなく、且つ部分４６がブレーク
ダウン接合１９と基板４９とを分離しているので基板内
にキャリアが蓄積する可能性は低いので、ラッチアップ
の発生可能性は減少されている。
【００５１】エピタキシャル層の部分４６は外側端部６
０と内側端部６１とを有しており、且つブレークダウン
接合１９は端部６０及び端部６１の間の部分４６に沿っ
たいずれかに位置させることが可能である。図１０に示
した特定の構成においては、ブレークダウン接合１９は
エピタキシャル層の部分４６の内側端部６１に隣接して
配設されている。Ｐ- 型領域４５及びＮ+ 型領域２８
は、夫々、パワーパッドＶＳＳ及びパッド１８へ結合し
ており、且つ互いに接触してダイオードＤ３のブレーク
ダウン接合１９を形成している。本発明の一実施例にお
いては、コンタクト用Ｐ- 型領域４５及びＮ+ 型領域２
８のドーピング濃度は、夫々、約５×１０17／ｃｍ3 乃
至５×１０19／ｃｍ3 及び１×１０18／ｃｍ3 乃至１×
１０20／ｃｍ3 の範囲内であり、エピタキシャル層の部
分４６及び基板４９の各々のドーピング濃度は約５×１
０17／ｃｍ3 未満である。
【００５２】図１１に示した構成においては、ブレーク
ダウン接合１９は部分４６の外側端部６０に隣接して配
設されている。Ｐ- 型領域３１及びＮ+ 型領域４７は、
夫々、パワーパッドＳＳ及びパッド１８へ結合してお
り、且つ互いに接触してダイオードＤ３のブレークダウ
ン接合１９を形成している。本発明の一実施例において
は、コンタクト用Ｐ- 型領域３１及びＮ+ 型領域４７の
ドーピング濃度は、夫々、約５×１０17／ｃｍ3 乃至５
×１０19／ｃｍ3 及び１×１０18／ｃｍ3 乃至１×１０
20／ｃｍ3 の範囲内であり、エピタキシャル層の部分４
６及び基板４９の各々のドーピング濃度は約５×１０17
／ｃｍ3 未満である。ブレークダウン接合１９はエピタ
キシャル層の部分４６の端部に示してあるが、ブレーク
ダウン接合はこれらの端部の間のどこかに形成すること
が可能であることを理解すべきである。
【００５３】本発明の別の実施例においては、保護構成
体が図６の実施例と同様な断面形状を持った部分を有す
ると共に、図１０及び１１の実施例と同様な断面形状を
持った別の部分を有している。ダイオードＤ３は、図１
０及び１１の断面形状を持った部分内にのみ形成されて
いる。何故ならば、この部分は、より低いブレークダウ
ン電圧を有しているからである。従って、ダイオードＤ
３は、オプションとして、図７−９の実施例に関連して
上述したように、ダイオードＤ３の活性化期間中におけ
るキャリアの流れ及び熱の蓄積の影響を緩和させるため
に、臨界的又は敏感なＩＣコンポーネントから離れた保
護構成体内に位置させることが可能である。
【００５４】図１２に示した本発明の別の実施例におい
ては、低度にドープしたＮ- 型埋込層５３が、図４の従
来の構成体におけるＮ- 型層２５と同様に、Ｐ型ポケッ
ト２３の下側に設けてある。然しながら、Ｎ- 型埋込層
５３は、完全に、Ｎ+ 型領域２９及びＮ+ 型領域２８−
２９とＰ型領域３０−３２との間のエピタキシャル層の
部分３９の下側に存在すべく更に延在する部分４８を有
している。Ｎ- 型埋込層５３の部分４８は、更に、内側
端部５５及び底部表面５７の両方に沿ってＰ型領域３０
−３２、コンタクト用領域３０−３２の少なくとも一部
の下側に存在している。
【００５５】Ｎ- 型埋込層５３の部分４８及びエピタキ
シャル層の部分３９のドーピング濃度は、図６に関連し
て上述した技術のいずれかを使用して、基板４９のドー
ピング濃度よりも一層高く設定される。従って、キャリ
アの流れは、基板４９を介してではなく、エピタキシャ
ル層の部分３９及びＮ- 型埋込層５３の部分４８内にお
いて発生する。図１２に示したように、キャリアの流れ
は、特に、エピタキシャル層の部分３９とＮ- 型埋込層
５３の部分４８との間の境界５９のすぐ下側のＮ- 型埋
込層５３の部分４８内において発生する。キャリアの流
れが境界５９に沿って発生するのは、そこがドーピング
濃度が最も高いからである。特に、基板内にＮ- 型埋込
層５３を形成した後に、埋込層の上側にＮ- 型エピタキ
シャル層の部分３９を形成すると、境界５９のすぐ下側
のＮ- 型埋込層５３のドーピング濃度を僅かに増加させ
る。従って、この区域はキャリアの流れに対して最も抵
抗の低い経路を提供する。キャリアの流れが境界５９に
沿って発生するので、基板４９内へのキャリアの流れが
防止され、その際にラッチアップの発生の蓋然性を減少
させている。
【００５６】拡散層を形成するために使用したマスクを
適合させることによって形成した先に説明した実施例と
対比して、図１２の実施例は、基板４９内の埋込層を形
成するために使用したマスクを適合させることによって
形成する。従って、ダイオードＤ３は、図１２の実施例
においては、基板内においてより深く形成される。
【００５７】当業者にとって公知のことであるが、小さ
な曲率半径を持った拡散領域間に形成される浅いＰＮ接
合は、典型的に、活性化のために小さなバイアス電圧を
必要とする。逆に、より大きな曲率半径を持ったより深
い領域によって形成されるＰＮ接合は、活性化のために
より高いバイアス電圧を必要とする。従って、図１２の
実施例は、高バイアス電圧を必要とする回路にとって有
利である場合がある。何故ならば、ダイオードＤ３は、
先に説明した実施例よりも基板の表面からより遠くに設
けられているからである。
【００５８】上述した実施例の各々において、ダイオー
ドＤ３は、基板の外側でパッド１８とＶＳＳとの間に形
成されており、即ち、ダイオードＤ３は基板以外の領域
内に形成されている。特に、図６，７，９の実施例にお
いては、キャリアの流れは、パッド１８へ結合されてい
るＰ型領域とパッドＶＳＳへ結合されているＮ型領域と
の間において、それらの間に配設されているエピタキシ
ャル層の部分を介して発生する。一方、図１０及び１１
の実施例においては、Ｐ型領域及びＮ型領域は互いに直
接接触し、従ってキャリアの流れは、Ｐ型領域からＮ型
領域へ直接的に発生する。図１２の実施例においては、
エピタキシャル層の部分３９とＮ型埋込層４８との間に
境界が形成され、Ｐ型領域とＮ型領域との間に導通経路
を形成している。従って、上述した実施例の各々におい
ては、活性化された場合に、ダイオードＤ３からのキャ
リアの流れは、基板を介して通過することが実質的に禁
止される。キャリアの流れは基板から離れる方向とされ
且つその他の領域を介して通過する。その結果、ダイオ
ードＤ３からのキャリアの流れは、パッド１８とＶＤＤ
との間にラッチアップ条件を発生することが防止され
る。
【００５９】本発明のいずれかを組込んだＩＣは、ヒー
トシンクを有することが可能である。一方、そのＩＣ
は、その表面の幾何学的形状が集積化した装置の過熱を
防止するのに充分な表面積を有するように構成すること
が可能であり、そのことは、あるヒートシークのメカニ
ズムでは、保護構成体が活性化された場合に、損傷の発
生を回避するのに充分速く熱を散逸するものではないの
で、そのことは有益的である。
【００６０】理解すべきことであるが、上述した説明に
おける導電型は単に例示的なものであって、導電型及び
印加電圧の極性は本発明の各実施例において逆にするこ
とが可能である。更に、上述した説明においては、保護
構成体が特定の技術（例えば、バイポーラ、ＭＯＳ、Ｂ
ｉＭＯＳ）の一部として説明したが、本発明は、その他
の半導体技術に対しても適用可能であることは勿論であ
る。
【００６１】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 保護ダイオードＤ１及びＤ２を有する静電放
電保護回路を示した概略図。
【図２】 保護ダイオードＤ１の従来例を示した概略断
面図。
【図３】 保護ダイオードＤ２の従来例を示した概略断
面図。
【図４】 保護ダイオードＤ１及びＤ２の両方を含む図
１の保護回路の別の従来例を示した概略断面図。
【図５】 ラッチアップ条件が発生した場合のキャリア
の流れを示した図４の従来例を示した概略断面図。
【図６】 一対の保護ダイオードを有しており、それら
のうちの１つがエピタキシャル層によって形成した場合
の本発明の一実施例に基づいて構成した保護構成体を示
した概略断面図。
【図７】 保護ダイオードのうちの１つがエピタキシャ
ル層と供給電圧端子へ結合されている延長させたＰ+ 型
領域との間の接合において形成されている場合の本発明
の別の実施例に基づく保護構成体を示した概略断面図。
【図８】 図７の実施例の概略平面図。
【図９】 保護ダイオードのうちの１つがエピタキシャ
ル層と供給電圧端子へ結合しているＰ+ 型領域との間の
接合において形成されている場合の本発明の更に別の実
施例に基づく保護構成体の概略断面図。
【図１０】 保護ダイオードのうちの１つが延長させた
Ｐ- 型領域とパッドへ結合しているＮ+ 型領域との間の
接合に形成されている場合の本発明の更に別の実施例に
基づく保護構成体を示した概略断面図。
【図１１】 保護ダイオードのうちの１つがＰ- 型領域
とパッドへ結合している延長させたＮ+ 型領域との間の
接合に形成されている場合の本発明の更に別の実施例に
基づく保護構成体の概略断面図。
【図１２】 保護ダイオードのうちの１つがＰ+ 型領域
とエピタキシャル層及びＮ- 型領域埋込層を含む延長さ
せたＮ- 型領域との間の接合に形成されている場合の本
発明の更に別の実施例に基づく保護構成体を示した概略
断面図。
【符号の説明】
１８ パッド １９ ブレークダウン接合 ２２ Ｐ- 型拡散層 ２３ Ｐ型ポケット ２４ Ｐ+ 型埋込層 ２５ Ｎ- 型埋込層 ２９ Ｎ+ 型領域 ３０−３１ Ｐ型領域 ３０，３２ Ｐ+ 型領域 ３５ Ｎ+ 型領域 ３７ Ｎ- 型エピタキシャル層 ３９ エピタキシャル層の一部 ４０ エピタキシャル層の一部 ４１ 延長させたＰ+ 型領域 ４３ 幅狭Ｐ- 型領域 ４５ Ｐ- 型領域 ４６ エピタキシャル層の一部 ４８ Ｎ- 型埋込層５３の一部 ４９ Ｐ- 型基板 ５３ 低度にドープしたＮ- 型埋込層 ６０ 部分４６の外側端部 ６１ 部分４６の内側端部 １０７ メタリゼーション Ｄ１，Ｄ２，Ｄ３ ダイオード ＶＳＳ，ＶＤＤ パッド

Claims (29)

    【特許請求の範囲】
  1. 【請求項１】 第一供給電圧を受取る第二パッドを具備
    する集積回路の第一パッドを保護する保護構成体におい
    て、 前記第一パッドへ結合している第一導電型の第一領域、 前記第二パッドへ結合している第二導電型の第二領域、 前記第一領域及び第二領域へ接触している第二導電型の
    基板、 前記第一導電型のエピタキシャル層、を有しており、前
    記エピタキシャル層は前記第一領域及び第二領域と接触
    するエピタキシャル領域を有しており、前記第一パッド
    と第二パッドとの間で前記基板の外側において前記第一
    領域、第二領域、エピタキシャル領域のうちの少なくと
    も２つによって第一ダイオードが形成されていることを
    特徴とする保護構成体。
  2. 【請求項２】 請求項１において、前記エピタキシャル
    領域が前記第一領域と第二領域との間に配設されてお
    り、前記基板が第一ドーピング濃度を有しており、且つ
    前記エピタキシャル領域が前記第一ドーピング濃度より
    も一層高い第二ドーピング濃度を有しており、従って前
    記第一ダイオードが前記エピタキシャル領域によって形
    成されていることを特徴とする保護構成体。
  3. 【請求項３】 請求項２において、前記エピタキシャル
    領域が更に前記基板へ接触していることを特徴とする保
    護構成体。
  4. 【請求項４】 請求項３において、前記第二領域が前記
    第二パッドへ結合している第一の高度にドープされた区
    域と、前記第一の高度にドープした区域と前記基板との
    間に配設されている低くドープした区域とを有している
    ことを特徴とする保護構成体。
  5. 【請求項５】 請求項４において、前記第二領域が、更
    に、前記低くドープした区域と前記基板との間に配設さ
    れている第二の高度にドープした区域を有しており、且
    つ前記第二の高度にドープした区域が前記エピタキシャ
    ル領域と接触して前記第一ダイオードのブレークダウン
    接合を形成していることを特徴とする保護構成体。
  6. 【請求項６】 請求項４において、前記第一の高度にド
    ープした区域が前記エピタキシャル領域と接触し、前記
    第一ダイオードのブレークダウン接合を形成しているこ
    とを特徴とする保護構成体。
  7. 【請求項７】 請求項１において、前記第一領域が前記
    第二領域と接触して、前記第一ダイオードのブレークダ
    ウン接合を形成しており、従って前記第一ダイオードは
    前記エピタキシャル領域によって形成されるものではな
    いことを特徴とする保護構成体。
  8. 【請求項８】 請求項７において、前記エピタキシャル
    領域が前記ブレークダウン接合と前記基板との間に配設
    されていることを特徴とする保護構成体。
  9. 【請求項９】 請求項１において、前記第二領域が前記
    基板と接触している高度にドープした埋込層を有してい
    ることを特徴とする保護構成体。
  10. 【請求項１０】 請求項９において、更に、第一導電型
    の低度にドープした領域が前記エピタキシャル領域と前
    記基板との間に配設されておりそれらの間に境界を形成
    していることを特徴とする保護構成体。
  11. 【請求項１１】 請求項１０において、前記エピタキシ
    ャル領域及び前記低度にドープした領域の各々が、前記
    境界に沿って最も高いドーピング濃度を有していること
    を特徴とする保護構成体。
  12. 【請求項１２】 請求項１において、前記集積回路が、
    更に、第二供給電圧を受取るための第三パッドを有して
    おり、本保護構成体が、更に、前記第一パッドと第三パ
    ッドとの間に結合されている第二ダイオードを有してい
    ることを特徴とする保護構成体。
  13. 【請求項１３】 請求項１において、前記集積回路が、
    更に、前記保護構成体に隣接して配設されているコンポ
    ーネントを有しており、本保護構成体は、第一電圧スレ
    ッシュホールドを具備する第一ブレークダウン接合を持
    った第一部分と、第二電圧スレッシュホールドを具備す
    る第二ブレークダウン接合を持った第二部分とを有して
    おり、前記第一及び第二電圧スレッシュホールドが異な
    るものであることを特徴とする保護構成体。
  14. 【請求項１４】 請求項１３において、本保護構成体
    は、前記第一スレッシュホールドと第二スレッシュホー
    ルドとの間の値を持った電圧が前記第一パッドへ印加さ
    れた場合に前記第二部分においてのみキャリアの流れが
    発生するように配設されていることを特徴とする保護構
    成体。
  15. 【請求項１５】 請求項１３において、前記第一スレッ
    シュホールドと第二スレッシュホールドとの間の値を持
    った電圧が前記第一パッドへ印加された場合に前記第一
    部分においてキャリアの流れが発生しないように配設さ
    れていることを特徴とする保護構成体。
  16. 【請求項１６】 請求項１において、前記第二領域が前
    記エピタキシャル領域と接触してブレークダウン接合を
    形成しており、且つ前記エピタキシャル領域の少なくと
    も一部が前記ブレークダウン接合と前記基板との間に配
    設されていることを特徴とする保護構成体。
  17. 【請求項１７】 集積回路において、 第一パワーパッド、 第二パワーパッド、 信号を受取るための第三パッド、 前記第三パッドを保護する保護構成体、を有しており、
    前記保護構成体が、前記第二パワーパッドと前記第三パ
    ッドとの間に配設されているダイオードを有しており、
    前記保護構成体は、更に、前記ダイオードからのキャリ
    アの流れが前記第一パワーパッドと前記第二パワーパッ
    ドとの間においてラッチアップ条件を発生させることを
    防止する防止手段を有している、ことを特徴とする集積
    回路。
  18. 【請求項１８】 請求項１７において、更に、基板が設
    けられており、且つ前記保護手段が、前記ダイオードか
    らのキャリアの流れが前記基板を介して通過することを
    禁止する禁止手段を有していることを特徴とする集積回
    路。
  19. 【請求項１９】 請求項１８において、更に、前記基板
    と接触するエピタキシャル層を有しており、且つ前記禁
    止手段が、前記キャリアの流れが前記基板を介して通過
    することがないように前記エピタキシャル層の一部を介
    して前記ダイオードからのキャリアの流れを指向させる
    手段を有していることを特徴とする集積回路。
  20. 【請求項２０】 第一供給基準電圧を受取る第一パワー
    パッド、第二供給基準電圧を受取る第二パワーパッドと
    を有する集積回路の信号を受取るべく適合されている信
    号パッドを保護する方法において、前記信号パッドと前
    記第一パワーパッドとの間において前記集積回路内にダ
    イオードを形成するステップを有しており、前記ダイオ
    ードは、前記ダイオードが活性化された場合に、前記ダ
    イオードからのキャリアの流れが前記第一パワーパッド
    と前記第二パワーパッドとの間でラッチアップ条件を発
    生させることが不可能であるように配設されることを特
    徴とする方法。
  21. 【請求項２１】 請求項２０において、前記集積回路
    は、更に、第一ドーピング濃度を持った基板を有してお
    り、前記ダイオードを形成するステップが、前記基板と
    接触するエピタキシャル層のエピタキシャル領域を設け
    るステップを有しており、前記エピタキシャル領域は前
    記第一ドーピング濃度よりも一層高い第二ドーピング濃
    度を有しており、従って前記ダイオードの導通経路が前
    記エピタキシャル領域を介し且つ前記基板の外側に形成
    されることを特徴とする方法。
  22. 【請求項２２】 請求項２０において、前記集積回路
    は、更に、基板を有しており、且つ前記ダイオードを形
    成するステップが、前記ダイオードのブレークダウン接
    合と前記基板との間にエピタキシャル層の少なくとも一
    部を設けるステップを有していることを特徴とする方
    法。
  23. 【請求項２３】 請求項２０において、前記集積回路
    が、更に、基板を有しており、且つ前記ダイオードを形
    成するステップが、前記基板と接触する埋込層及び前記
    埋込層と接触するエピタキシャル層のエピタキシャル領
    域を設けるステップを有しており、従って、前記埋込層
    が前記エピタキシャル領域と前記基板との間に配設され
    て、前記エピタキシャル領域と前記埋込層との間の境界
    を介し且つ前記基板の外側において前記ダイオードの導
    通経路を形成することを特徴とする方法。
  24. 【請求項２４】 集積回路において、 信号を受取るための第一パッド、 供給基準電圧を受取るための第二パワーパッド、 コンポーネント、 前記第一パッドと第二パワーパッドとの間に結合されて
    おり前記第一パッドを保護する保護構成体、を有してお
    り、前記保護構成体は、前記コンポーネントに隣接した
    第一部分を有すると共に第二部分を有しており、前記第
    一部分は第一電圧スレッシュホールドを具備する第一ブ
    レークダウン接合を持っており、前記第二部分は第二電
    圧スレッシュホールドを具備する第二ブレークダウン接
    合を持っており、且つ前記第一及び第二電圧スレッシュ
    ホールドが異なるものであることを特徴とする集積回
    路。
  25. 【請求項２５】 請求項２４において、前記保護構成体
    は、前記第一及び第二スレッシュホールドの間の値を持
    った電圧が前記第一パッドへ印加された場合に前記保護
    構成体を介してのキャリアの流れが前記第二部分を介し
    てのみ発生するように配設されていることを特徴とする
    集積回路。
  26. 【請求項２６】 請求項２４において、前記第一及び第
    二スレッシュホールドの間の値を持った電圧が前記第一
    パッドへ印加された場合に前記保護構成体の前記第一部
    分を介してキャリアの流れが発生しないように前記保護
    構成体が配設されていることを特徴とする集積回路。
  27. 【請求項２７】 供給電圧を受取るための第二パッドを
    有する集積回路の第一パッドを保護する保護構成体にお
    いて、 前記第一パッドへ結合している第一導電型の第一領域、 前記第二パッドへ結合している第一の高度にドープした
    区域及び低度にドープした区域を具備する第二導電型の
    第二領域、 前記第一領域及び第二領域と接触している第一導電型の
    基板、を有しており、前記第二領域の低度にドープした
    区域が前記第二領域の第一の高度にドープした区域と前
    記基板との間に配設されており、且つ前記第一領域と第
    二領域との間で前記基板の外側にダイオードが形成され
    ていることを特徴とする保護構成体。
  28. 【請求項２８】 請求項２７において、前記第二領域
    が、更に、前記低度にドープした区域と前記基板との間
    に配設されている第二の高度にドープした区域を有して
    いることを特徴とする保護構成体。
  29. 【請求項２９】 請求項２８において、前記第一の高度
    にドープした区域及び前記低度にドープした区域の両方
    が拡散区域であり、且つ前記第二の高度にドープした区
    域が埋込区域であることを特徴とする保護構成体。
JP9045617A 1996-02-29 1997-02-28 パッド保護ダイオード構成体 Pending JPH09326472A (ja)

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