JPS59134863A - 静電破壊防止回路 - Google Patents

静電破壊防止回路

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JPS59134863A
JPS59134863A JP22761282A JP22761282A JPS59134863A JP S59134863 A JPS59134863 A JP S59134863A JP 22761282 A JP22761282 A JP 22761282A JP 22761282 A JP22761282 A JP 22761282A JP S59134863 A JPS59134863 A JP S59134863A
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JP
Japan
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fuses
terminal
electrostatic damage
diode
circuit
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Application number
JP22761282A
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English (en)
Inventor
Shinji Emori
江森　伸二
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明は、集積回路（ＩＣ）等の静電破壊防止回路に関
し、特にＩＣの実装後回路からの切り離しが可能である
静−破壊防止回路に関する。
（２）技術の背景 近年、ＩＣの高速化、高集積化が進められており、それ
にともない、ＩＣのパターンがファイン化され、捷た浅
い拡牧が用いられる傾向にある。
ところで、このようなパターンのファイン化および浅い
拡欣ハ、ｉＣの静′亀破壊に対する耐圧を低下させるう
従って、このようなＩＣに対して静電破壊防止対策が必
要になる。
（３１従来技術と問題点 従来、ＩＣを靜１破壊から守るために、種々の静電破壊
防止素子、回路が提案されているが、特に高速を特徴と
するＩＣに静置破壊防止手段を講じることは、スピード
低下を生じやすい。すなわち、一般に静電破壊防止素子
の効果は、パターンが犬である程大であるが、素子パタ
ーンが大である程高速性には不適である。
ところで、静戒気によるＩＣの破壊が起こる主な工程は
、チップのバラケージング工程、テスト工程、輸送工程
およびプリント板等への実装工程であり、プリント板へ
の実装後には、静電破壊はほとんど生じない。従って、
ＩＣの実装後は、静電破壊防止回路は不要である。
（４）発明の目的 本発明の目的は、ＩＣの実装後にチップ上でＩＣの回路
から切）離すことができ、ＩＣの高速性に悪影響を与え
ることがない静颯破壊防止回路を提供することにある。
（５）発明の構成 本発明に丸・いては、集積回路の外部端子と蹴源捷たは
接地との間にヒーーズ素子と静電破壊防止素子とが直列
に接続されてなシ、該本積回路の実装時に該ヒーーズ素
子を切断するようにしたことを特徴とする静電破壊防止
回路が提供される。
（６）発明の実姉例 本発明の一実施例としてのｎ電破壊防止回路が第１図に
示される。第１図の静電破壊防止回路は、ＩＣの入力ま
たは出力端子ＰからＩＣの内部回路へ接続される配線上
に設けられており、’ｐＨ，ｔＸＶｃｃと端子Ｐの間に
直列に接続されるダイオードＤ１およびヒーーズＦ１．
および、端子Ｐと接地側Ｖ■の間に直列に接続されるヒ
ーーズＦ２およびダイオードＤ２により構成される。ダ
イオードＤ１およびＤ２は、Ｉ　Ｃノ端子−４圧Ｖｐカ
ｖＦ、、　＜　Ｖｐ＜Ｖｃｃを満す場合に双方共に逆バ
イアスされＩＣの試験には悪影響を与えないが、端子Ｐ
に靜亀気によるサージ磁圧が印加された場合には静電圧
破壊防止素子として働らく。しかしながら、ダイオード
ＤＩ　、　Ｄ２　　は静電容量としても働らくためＩＣ
の動作速度の低下を生じる。これを防止するために、Ｉ
Ｃの実装後に端子Ｐと電源ＶｃｃｉたはＶＩＥの間にＤ
ｌ　ｉたけＤ２の順方向電圧よりわずかに大であるｄ圧
をかけることによりヒーーズＦ１　、　Ｆ２　　を溶断
することによりＤＩ、Ｄ２　　をＩＣの回路から切り離
すことができる。従って、ダイオードＤＩ、Ｄ２として
静電破壊耐量の大きな素子を使用することができる。
第２図には、第１図の静電破壊防止回路をＩＣの半導体
基板上に形成した平面パターンの一例が示される。
第２図において、１はＶｃｃ−電源配線パターン、２は
Ｖｃｃ電γ原用コンタクト窓、３はダイオードＤ１の形
成領域、４は端子Ｐの配線パターン、５はダイオードＤ
１のためのＰ　拡散パターン、６ばＤ１用のコンタクト
窓、７はヒユーズＦ１用の表面保護膜開口部、８は端子
Ｐ用の表面保護膜開口部、９は、端子Ｐ用パッド形成領
域、１０はヒーーズＦ２用ｐ　’＋（Ｎ保護膜開口部、
１１はコンタクト窓、１２１ｄダイオードＤ２用Ｐ　拡
散パターン、１３はコンタクト窓、１４はＤ２の形成領
域、１５　ｉｄ　Ｗｅｅ　離７原配線パターンである。
第２図のＡ−Ａ部の１街面が哨３図に示される。第２図
において、ヒーーズＦ１．Ｆ２は、細い配線パターンと
して形成される。
なお、第１図の静電破壊防止回路を設けたＩＣに対して
はダイオードＤＩ、Ｄ２のためにチップのスイッチング
特性をテストすることはできないカ、同一ウエノ・上の
他のチップのヒーーズを溶断してテストすることにより
ロフト保証する等の方法が考えられる。
（７）発明の効果 本発明によれ（／ｆ５実装後にＩＣの回路から切り離す
ことによりＩＣの高速性に影響を与えることがない静電
破壊防止回路が提供され得る。
【図面の簡単な説明】
第１図は、不発明の一実施例としての静電破壊防止回路
の回路図、 第２図は、第１図の回路を半導体基板上に形成した平面
パターン図、 第３図は、＄２図の部分断面図である。 （符号の説明） １．４．１ｓＨ配線パターン、 ２．６，１１，１３：コンタクト窓、 ３．９，１４：形成領域、 ５．１２：Ｐ＋拡散パターン、 ７．８，１０：表面保護膜開口部。 特許出願人 富士通株式会社 特許出願代理人 弁理士青水　朗 弁理士西舘和之 弁理士　内　１）幸　男 弁理士　山　口　昭　之 手　　続　　補　　正　　書 昭和５９年３月２日 特許庁長官　若　杉　和　夫　殿 １、事件の衣示 昭和５７年特許願第２２７６１２号 ２、発明の名称 集積回路（新名称） ３、補正をする者 事件との関係　特許出願人 名称　（５２２）富士通株式会社 ４、代理人 住所　〒１０５東京都港区虎ノ門−丁目８番１０号５、
補正の対象 ６、補正の内容 １）■明細書の「発明の名称」の欄を「集積回路」に補
正します。 ■明細書の「特許請求の範囲」「発明の詳細な説明」「
図面の簡単な説明」の各欄を別紙のとおり補正します。 ２）図面（第１図）を別紙のとおり補正します。 ７、添付書類の目録 全文補正明細書　　　　１通 補正図面（第１図）　　　　１通 全文補正明細書 ■１発明の名称 集積回路 ２、特許請求の範囲 １、外部端子と電源または接地との間にヒユーズ素子と
静電破壊防止手段とが直列に接続されてなり、該ヒユー
ズ素子は該外部端子と静電破壊防止手段との間に接続さ
れることを特徴とする集積回路６ ３、発明の詳細な説明 （１）発明の技術分野 本発明は、集積回路（ＩＣ）に関し、特に実装後に内部
回路からの切り離しが可能である集積回路に関する。 （２）技術の背景 近年、ＩＣの高速化、高集積化が進められており、それ
にともない、ＩＣのパターンがファイン化され、また浅
い拡散が用いられる傾向にある。 ところで、このようなノやターンのファイン化および浅
い拡散は、ＩＣの静電破壊に対する耐圧を低下させる。 従って、このようなＩＣに対して静電破壊防止対策が必
秩になる。 （３）従来技術と問題点 従来、ＩＣを静電破壊から守るために、種々の静電破壊
防止素子、回路が提案されているが、特に尚速を特徴と
するＩＣに静電破壊防止手段を講じることは、スピード
低下を生じゃすい。すなわち、一般に静電破壊防止素子
の効果は、パターンが犬である程犬であるが、素子パタ
ーンが犬である程高速性には不適である。 ところで、静電気によるＩＣの破壊が起こる主な工程は
、チップの７４　ｙケージング工程、テスト工程、輸送
工程およびプリント板等への実装工程であり、プリント
板への実装後には、静電破壊はほとんど生じない。従っ
て、ＩＣの実装後は、静電破壊防止素子は不要である。 （４）発明の目的 本発明の目的は、実装後にチップ上で内部回路から切り
離すことができ、高速性に悪影響を与えることがない集
積回路を提供することにある。 （５）発明の構成 本発明においては、外部端子と電源または接地との１ｉ
ｊＪ　Ｋヒユーズ素子と静電破壊防止手段とが直列に接
続されてなり、該ヒユーズ素子は該外部端子と静電破壊
防止手段との間に接続されることを特徴とする集積回路
が提供てれる。 （６）発明の実施例 本発明の一実施例としての集積回路が第１図に示される
。第１図の集積回路は、入力捷たけ出力端子Ｐから内部
回路へ接続される配線上に設けられており、電源Ｖｃｃ
と端子Ｐの間に直列に接続されるダイオードＤ１および
ヒユーズＦｌ、および、端子Ｐと接地側Ｖゆの間に直列
に接続されるヒユーズＦ２およびダ、イオードＤ２によ
り構成される。 ダイオードＤＩおよびＤ２は、ＩＣの端子電圧ＶＰがｖ
ｏ＜Ｖ、〈ｖｃ、を満す場合に双方共に逆バイアスされ
ＩＣの試験には悪影響を与えないが、端子Ｐに静電気に
よるサージ電圧が印加された場合には静電破壊防止素子
として働らく。しかしながら、ダイオードＤＩ、Ｄ２は
静電容量としても働らくためＩＣの動作速度の低下を生
じる。これを防止するために、ＩＣの実装後に端子Ｐと
電源ｖｃｃまたはＶＦ、Ｅの間にＤｌまたはＤ２の順方
向電圧よりわずかに犬である電圧をかけることによりヒ
ユーズＦｌ、Ｆ２を溶断することによｐＤｌ　、Ｄ２を
ＩＣの内部回路から切り離すことができる。従って、ダ
イオードＤＩ、Ｄ２として静電破壊耐量の大きな素子を
使用することができる。 第２図には、第１図の集積回路を半導体基板上に形成し
た平面ノやターンの一例が示される。 第２図において、ｌはｖｃｃ電源配線ノ４クーン、２は
Ｖｃｅ電の用コンタクト窓、３はダイオードＤ１の形成
領域、４は端子Ｐの配線ノ４ターン、５はダイオードＤ
１のためのＰ拡散パターン、６はＤｌ用のコンタクト窓
、７はヒユーズ素子用の弐面保護膜開口部、８は端子Ｐ
用の六面保護膜開口部、９は端子Ｐ用パッド形成領域、
１０はとユーズＦ２用表面保獲膜開口部、１１はコンタ
クト窓、１２はダイオードＤ２用Ｐ拡散ハターン、１３
はコンタクト窓、１４はＤ２の形成領域、１５はＶや電
源配線パターンである。第２図のＡ−Ａ部の曲面が第３
図に示される。第２図において、ヒユーズＦｌ、Ｆ２は
、細い配線ノ’？ターンとして形成される。 なお、第１図の集積回路に対してはダイオードＤＩ、Ｄ
２のためにチップのスイッチング特性をテストすること
はできないが、同一ウエノ・上の池のチップのヒユーズ
を溶断してテストすることにまりロット保証する等の方
法が考えられる。 （７）発明の効果 本発明によれば、実装後に内部回路から切り離すことに
より高速性に影響を与えることがない集積回路が提供さ
れ得る。 ４、図面の簡単な説明 第１図は、本発明の一実施例としての集積回路の回路図
、 第２図は、第１図の回路を半導体基板上に形成した平面
パターン図、 第３図は、第２図の部分断面図である。 （符号の説明） １．４，１５：配線パターン、２，６，１１゜１３：コ
ンタクト窓、３，９．１４：形成領域、５．１２．Ｐ拡
散パターン、　７，８．１０：表面保護膜開口部。 特許出願人 富士通株式会社 特許出願代理人 弁理士　　青　木　　　朗 弁理士　西舘和之 弁理士　　内　１）幸　男 弁理士　　山　口　昭　之

Claims (1)

    【特許請求の範囲】
  1. １、　　：’Ａ積回路の外部端子と電源または接地との
    間にヒユーズ素子と静心破壊防止素子とが直列に接続さ
    れてなり、該集積回路の実装時に該ヒユーズ素子を切断
    するようにしたことを特徴とする静電破壊防止回路。
JP22761282A 1982-12-28 1982-12-28 静電破壊防止回路 Pending JPS59134863A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP22761282A JPS59134863A (ja) 1982-12-28 1982-12-28 静電破壊防止回路
EP83307627A EP0115143A3 (en) 1982-12-28 1983-12-15 Integrated circuit with electrostatic breakdown prevention circuits

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP22761282A JPS59134863A (ja) 1982-12-28 1982-12-28 静電破壊防止回路

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JPS59134863A true JPS59134863A (ja) 1984-08-02

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ID=16863659

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JP22761282A Pending JPS59134863A (ja) 1982-12-28 1982-12-28 静電破壊防止回路

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JP (1) JPS59134863A (ja)

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EP0115143A3 (en) 1986-01-08
EP0115143A2 (en) 1984-08-08

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