JP3226152B2 - チップ間静電放電防止マルチチップ半導体構造およびその製造方法 - Google Patents
チップ間静電放電防止マルチチップ半導体構造およびその製造方法Info
- Publication number
- JP3226152B2 JP3226152B2 JP03153796A JP3153796A JP3226152B2 JP 3226152 B2 JP3226152 B2 JP 3226152B2 JP 03153796 A JP03153796 A JP 03153796A JP 3153796 A JP3153796 A JP 3153796A JP 3226152 B2 JP3226152 B2 JP 3226152B2
- Authority
- JP
- Japan
- Prior art keywords
- chip
- semiconductor device
- discharge
- power plane
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06551—Conductive connections on the side of the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Description
【０００１】
【発明の属する技術分野】本発明は、全般的に三次元マ
ルチチップ・パッケージ内の集積回路チップの保護に関
するものであり、さらに詳細には、三次元マルチチップ
・パッケージの製造中、またはその後の取り扱いおよび
試験中に生じる静電放電、またはその他損傷を与える可
能性のある破壊電圧過渡から集積回路チップを保護する
ためのチップ間放電抑制ネットワークに関するものであ
る。
ルチチップ・パッケージ内の集積回路チップの保護に関
するものであり、さらに詳細には、三次元マルチチップ
・パッケージの製造中、またはその後の取り扱いおよび
試験中に生じる静電放電、またはその他損傷を与える可
能性のある破壊電圧過渡から集積回路チップを保護する
ためのチップ間放電抑制ネットワークに関するものであ
る。
【０００２】
【従来の技術】チップの三次元アレイを含む半導体構造
が、重要なパッケージングの手段として使用されてい
る。典型的な三次元電子構造は、平坦な主表面が互いに
接着されてモノリシック構造（「スタック」または「キ
ューブ」と呼ばれる）を形成する、複数の集積回路チッ
プで構成される。チップを相互接続し、スタックを外部
回路に電気的に接続するために、メタライゼーション・
パターンを、マルチチップ・スタックの１つまたは複数
の縁部表面に直接設けることが多い。この露出したメタ
ライゼーション・パターンは、個別の電気接続点をも、
母線で接続された電気接続点をも含むことができる。
が、重要なパッケージングの手段として使用されてい
る。典型的な三次元電子構造は、平坦な主表面が互いに
接着されてモノリシック構造（「スタック」または「キ
ューブ」と呼ばれる）を形成する、複数の集積回路チッ
プで構成される。チップを相互接続し、スタックを外部
回路に電気的に接続するために、メタライゼーション・
パターンを、マルチチップ・スタックの１つまたは複数
の縁部表面に直接設けることが多い。この露出したメタ
ライゼーション・パターンは、個別の電気接続点をも、
母線で接続された電気接続点をも含むことができる。
【０００３】静電放電（ＥＳＤ）は、個別電子部品を劣
化または破壊する現象として知られている。特に、加工
技術の向上にともなって、回路フィーチャが小型化して
いくと、現在の集積回路の多くが、静電気により破壊さ
れ、またはかなりの障害を受けることがある。摩擦電荷
は、２つの表面が分離するとき常に生じ、１つまたは複
数の表面が非導電性であると、静電荷が発生する。これ
は自然現象であり、静電荷が放電するか、電荷を集積回
路中に誘導する場合のみ、問題となる。このようなＥＳ
Ｄの事象は、数千ボルトにも達することがある。放電は
極めて急速に起こり、通常の故障や劣化は、装置内の金
属が気化し、気化した金属が微細な放電経路に沿って堆
積することによって生じる。
化または破壊する現象として知られている。特に、加工
技術の向上にともなって、回路フィーチャが小型化して
いくと、現在の集積回路の多くが、静電気により破壊さ
れ、またはかなりの障害を受けることがある。摩擦電荷
は、２つの表面が分離するとき常に生じ、１つまたは複
数の表面が非導電性であると、静電荷が発生する。これ
は自然現象であり、静電荷が放電するか、電荷を集積回
路中に誘導する場合のみ、問題となる。このようなＥＳ
Ｄの事象は、数千ボルトにも達することがある。放電は
極めて急速に起こり、通常の故障や劣化は、装置内の金
属が気化し、気化した金属が微細な放電経路に沿って堆
積することによって生じる。
【０００４】静電放電によって生じる損傷は、瞬時にし
て破壊的なこともある。しかし、集積回路全体が破損す
るのではなく、最終的には故障をもたらす潜在的な欠陥
を有しながら、作動可能なことが多い。静電放電はま
た、集積回路の動作特性を変化させ、不満足な、時には
予測不能な動作をすることもある。半導体装置チップの
入出力接続点間での静電放電は、たとえば個別の集積回
路チップの人による取り扱い、自動回路試験、またはパ
ッケージング中に生じることがある。
て破壊的なこともある。しかし、集積回路全体が破損す
るのではなく、最終的には故障をもたらす潜在的な欠陥
を有しながら、作動可能なことが多い。静電放電はま
た、集積回路の動作特性を変化させ、不満足な、時には
予測不能な動作をすることもある。半導体装置チップの
入出力接続点間での静電放電は、たとえば個別の集積回
路チップの人による取り扱い、自動回路試験、またはパ
ッケージング中に生じることがある。
【０００５】三次元マルチチップの製造中に、たとえば
キューブの側面の加工中に隣接する２個のチップの間に
電位差が生じると、チップ間でＥＳＤによる故障が発生
することが知られている。これにより、チップの切換金
属ピンから基板または隣接するチップの切換金属ピンへ
のアーク放電が生じ、静電放電の原因となる。ＥＳＤは
また、マルチチップ半導体スタックの試験中に、試験機
と構造内のスタックのメタライゼーション、または集積
回路チップの基板との間で発生し、チップ間のＥＳＤ現
象の原因となることもある。
キューブの側面の加工中に隣接する２個のチップの間に
電位差が生じると、チップ間でＥＳＤによる故障が発生
することが知られている。これにより、チップの切換金
属ピンから基板または隣接するチップの切換金属ピンへ
のアーク放電が生じ、静電放電の原因となる。ＥＳＤは
また、マルチチップ半導体スタックの試験中に、試験機
と構造内のスタックのメタライゼーション、または集積
回路チップの基板との間で発生し、チップ間のＥＳＤ現
象の原因となることもある。
【０００６】すべてではないにしても、ほとんどの既知
の静電放電保護ネットワークは、単一の半導体装置チッ
プに関して作動する。しかし、静電放電は三次元マルチ
チップ・パッケージの製造中に発生することが多いこと
が判明したため、三次元マルチチップ・パッケージの加
工およびその後の取り扱い中に使用することができる、
チップ間静電放電保護ネットワークの必要性が生じた。
本明細書に示す概念、回路および方法は、この必要性を
満たすものである。
の静電放電保護ネットワークは、単一の半導体装置チッ
プに関して作動する。しかし、静電放電は三次元マルチ
チップ・パッケージの製造中に発生することが多いこと
が判明したため、三次元マルチチップ・パッケージの加
工およびその後の取り扱い中に使用することができる、
チップ間静電放電保護ネットワークの必要性が生じた。
本明細書に示す概念、回路および方法は、この必要性を
満たすものである。
【０００７】
【発明が解決しようとする課題】本願は、三次元マルチ
チップ・パッケージの製造またはその後の取り扱いおよ
び試験中に発生する、静電放電またはその他損傷を与え
る可能性のある電圧過渡から保護する、チップ間放電保
護ネットワークを有するマルチチップ半導体構造を開示
することを目的とする。
チップ・パッケージの製造またはその後の取り扱いおよ
び試験中に発生する、静電放電またはその他損傷を与え
る可能性のある電圧過渡から保護する、チップ間放電保
護ネットワークを有するマルチチップ半導体構造を開示
することを目的とする。
【０００８】
【課題を解決するための手段】本発明の第１の態様は、
第１の半導体装置チップと第２の半導体装置チップを、
第１の半導体装置チップの第１の平坦な主表面と第２の
半導体装置チップの第２の平坦な主表面とが平行になる
ように積層した、マルチチップ半導体のマルチチップ構
造を備える。さらに、第１の半導体装置チップと第２の
半導体装置チップの間で発生する放電を抑制するため
に、両チップを電気的に結合する放電抑制手段が設けら
れている。
第１の半導体装置チップと第２の半導体装置チップを、
第１の半導体装置チップの第１の平坦な主表面と第２の
半導体装置チップの第２の平坦な主表面とが平行になる
ように積層した、マルチチップ半導体のマルチチップ構
造を備える。さらに、第１の半導体装置チップと第２の
半導体装置チップの間で発生する放電を抑制するため
に、両チップを電気的に結合する放電抑制手段が設けら
れている。
【０００９】本発明の他の態様は、少なくとも部分的に
第１の所定の回路機能を与える第１の回路を有する第１
の半導体装置チップと、この第１の半導体装置チップに
電気的かつ機械的に結合された第２の半導体装置チップ
とを有する半導体構造である。第２の半導体装置チップ
は、上記第１の半導体装置チップに少なくとも部分的に
「透過性の機能」を与える第２の回路を有する。一実施
例では、透過性の機能はチップ間放電抑制機能である。
あるいは、透過性の機能は、回路試験機能など、第１の
回路の通常の動作には不要などのような機能でもよい。
第１の所定の回路機能を与える第１の回路を有する第１
の半導体装置チップと、この第１の半導体装置チップに
電気的かつ機械的に結合された第２の半導体装置チップ
とを有する半導体構造である。第２の半導体装置チップ
は、上記第１の半導体装置チップに少なくとも部分的に
「透過性の機能」を与える第２の回路を有する。一実施
例では、透過性の機能はチップ間放電抑制機能である。
あるいは、透過性の機能は、回路試験機能など、第１の
回路の通常の動作には不要などのような機能でもよい。
【００１０】本発明のさらに他の態様は、第１の半導体
装置チップと第２の半導体装置チップを具備するマルチ
チップ半導体スタックである。第１の半導体装置チップ
は、第１の基板と、第１のＶｃｃ電源と、第１のＶｓｓ
電源と、第１の入出力接続点とを有する。第１の半導体
装置チップはさらに、第１の入出力接続点と第１のＶｃ
ｃ電源との間、および第１の入出力接続点と第１のＶｓ
ｓ電源との間に電気的に結合された第１のチップ間静電
放電保護回路を有する。第２の半導体装置チップは、第
２の基板と、第２のＶｃｃ電源と、第２のＶｓｓ電源
と、第２の入出力接続点とを有する。第２の半導体装置
チップはさらに、第２の入出力接続点と第２のＶｃｃ電
源との間、および第２の入出力接続点と第２のＶｓｓ電
源との間に電気的に結合された第２のチップ間静電放電
保護回路を有する。半導体装置スタックはさらに、第１
のＶｃｃ電源が第２のＶｃｃ電源に電気的に結合され、
第１のＶｓｓ電源が第２のＶｓｓ電源に電気的に結合さ
れ、第１のＶｃｃ電源が第２のＶｓｓ電源に電気的に結
合され、第１のＶｓｓ電源が第２のＶｃｃ電源に電気的
に結合されるように、第１の半導体装置チップと第２の
半導体装置チップとを相互接続する、チップ間静電放電
保護ネットワークを具備する。
装置チップと第２の半導体装置チップを具備するマルチ
チップ半導体スタックである。第１の半導体装置チップ
は、第１の基板と、第１のＶｃｃ電源と、第１のＶｓｓ
電源と、第１の入出力接続点とを有する。第１の半導体
装置チップはさらに、第１の入出力接続点と第１のＶｃ
ｃ電源との間、および第１の入出力接続点と第１のＶｓ
ｓ電源との間に電気的に結合された第１のチップ間静電
放電保護回路を有する。第２の半導体装置チップは、第
２の基板と、第２のＶｃｃ電源と、第２のＶｓｓ電源
と、第２の入出力接続点とを有する。第２の半導体装置
チップはさらに、第２の入出力接続点と第２のＶｃｃ電
源との間、および第２の入出力接続点と第２のＶｓｓ電
源との間に電気的に結合された第２のチップ間静電放電
保護回路を有する。半導体装置スタックはさらに、第１
のＶｃｃ電源が第２のＶｃｃ電源に電気的に結合され、
第１のＶｓｓ電源が第２のＶｓｓ電源に電気的に結合さ
れ、第１のＶｃｃ電源が第２のＶｓｓ電源に電気的に結
合され、第１のＶｓｓ電源が第２のＶｃｃ電源に電気的
に結合されるように、第１の半導体装置チップと第２の
半導体装置チップとを相互接続する、チップ間静電放電
保護ネットワークを具備する。
【００１１】本発明のさらに他の態様は、第１の平坦な
主表面を有する第１の半導体装置のチップと、第２の平
坦な主表面を有する第２の半導体装置チップとを、第１
の平坦な主表面が第２の平坦な主表面と実質的に平行に
なるように積層してマルチチップ・スタックを形成する
工程と、第１の半導体装置チップの基板が第２の半導体
装置チップの基板に電気的に接続されるように、マルチ
チップ・スタックの第１の縁部表面をメタライズする工
程と、それに続いて、半導体構造の第２の縁部の表面
に、少なくとも１個の第１の半導体装置チップの外部接
続点と、少なくとも１個の第２の半導体装置チップの外
部接続点とを有するメタライゼーション・パターンを形
成する工程を含む、半導体装置の製造方法である。
主表面を有する第１の半導体装置のチップと、第２の平
坦な主表面を有する第２の半導体装置チップとを、第１
の平坦な主表面が第２の平坦な主表面と実質的に平行に
なるように積層してマルチチップ・スタックを形成する
工程と、第１の半導体装置チップの基板が第２の半導体
装置チップの基板に電気的に接続されるように、マルチ
チップ・スタックの第１の縁部表面をメタライズする工
程と、それに続いて、半導体構造の第２の縁部の表面
に、少なくとも１個の第１の半導体装置チップの外部接
続点と、少なくとも１個の第２の半導体装置チップの外
部接続点とを有するメタライゼーション・パターンを形
成する工程を含む、半導体装置の製造方法である。
【００１２】要約すると、チップ間放電抑制手段は、ス
タック中の半導体装置チップの電力面を電気的に結合す
る。これは、各半導体チップの外部接続点をそのチップ
の電力面に結合するチップ間放電抑制ネットワークとと
もに、マルチチップ半導体構造中の２個の半導体装置チ
ップの配線間に発生する放電を抑制するのに必要な電気
的結合を形成する。
タック中の半導体装置チップの電力面を電気的に結合す
る。これは、各半導体チップの外部接続点をそのチップ
の電力面に結合するチップ間放電抑制ネットワークとと
もに、マルチチップ半導体構造中の２個の半導体装置チ
ップの配線間に発生する放電を抑制するのに必要な電気
的結合を形成する。
【００１３】本発明によるチップ間およびチップ内抑制
ネットワークによれば、マルチチップ・スタック中の半
導体装置チップ間に発生する、電源面から電源面、外部
接続点から電源面、および外部接続点から外部接続点へ
の放電が抑制される。この抑制ネットワークは双方向性
で、正および負の放電を抑制するが、対称にする必要は
ない。
ネットワークによれば、マルチチップ・スタック中の半
導体装置チップ間に発生する、電源面から電源面、外部
接続点から電源面、および外部接続点から外部接続点へ
の放電が抑制される。この抑制ネットワークは双方向性
で、正および負の放電を抑制するが、対称にする必要は
ない。
【００１４】半導体スタック中の末端のチップまたは末
端の層に抑制ネットワークを設けると、本明細書に示す
ような、いくつかの製造上の利点が得られる。さらに、
汎用の抑制ネットワーク・チップ、または特別設計の抑
制ネットワーク・チップを、スタック中の末端チップと
して使用することができる。縁部表面のバス間に正また
は負の方向に電流を流すものであれば、どのような抑制
ネットワークでも使用することができる。取り扱いおよ
びその後の試験中にチップ間のＥＳＤ保護を行うことに
加えて、スタックの組立直後のチップの保護も行える。
すべての実施例で、本発明はマルチチップ半導体スタッ
ク内に含まれる集積回路チップの種類には無関係であ
る。
端の層に抑制ネットワークを設けると、本明細書に示す
ような、いくつかの製造上の利点が得られる。さらに、
汎用の抑制ネットワーク・チップ、または特別設計の抑
制ネットワーク・チップを、スタック中の末端チップと
して使用することができる。縁部表面のバス間に正また
は負の方向に電流を流すものであれば、どのような抑制
ネットワークでも使用することができる。取り扱いおよ
びその後の試験中にチップ間のＥＳＤ保護を行うことに
加えて、スタックの組立直後のチップの保護も行える。
すべての実施例で、本発明はマルチチップ半導体スタッ
ク内に含まれる集積回路チップの種類には無関係であ
る。
【００１５】
【発明の実施の形態】本明細書では、本発明によるチッ
プ間放電抑制接続、すなわちネットワークを含む、業界
では一般にマルチチップ「スタック」または「キュー
ブ」と呼ばれる各種のマルチチップ半導体構造を記載す
る。開示する放電抑制手段は、主としてマルチチップ・
スタック中の半導体装置チップ間に発生する静電放電
（ＥＳＤ）を抑制するためのものであるが、スタック中
のチップ間に発生するあらゆる放電を抑制する。すなわ
ちこの現象はチップ間抑制手段の設計パラメータである
と想定している。「チップ」の用語は、従来の半導体装
置構造のほか、ヒートシンク構造や接地／支持構造な
ど、半導体ではない構造も含むものとする。
プ間放電抑制接続、すなわちネットワークを含む、業界
では一般にマルチチップ「スタック」または「キュー
ブ」と呼ばれる各種のマルチチップ半導体構造を記載す
る。開示する放電抑制手段は、主としてマルチチップ・
スタック中の半導体装置チップ間に発生する静電放電
（ＥＳＤ）を抑制するためのものであるが、スタック中
のチップ間に発生するあらゆる放電を抑制する。すなわ
ちこの現象はチップ間抑制手段の設計パラメータである
と想定している。「チップ」の用語は、従来の半導体装
置構造のほか、ヒートシンク構造や接地／支持構造な
ど、半導体ではない構造も含むものとする。
【００１６】チップ間抑制ネットワークおよび従来のチ
ップ内抑制ネットワークは、いずれも本発明で使用され
る。具体的に言うと、半導体スタックは、スタック中の
半導体装置チップの電力面同士を電気的に相互結合する
チップ間放電抑制ネットワークを備える。さらに、各半
導体装置チップは、その外部接続点と電力面（たとえば
電圧Ｖｃｃや接地電圧Ｖｓｓを供給する）とを結合する
チップ内放電抑制ネットワークを備える。このように、
各半導体装置チップの外部接続点は、チップのチップ内
抑制ネットワークを介して電力面に、またこれらの電力
面からチップ間放電抑制ネットワークを介してマルチチ
ップ・スタック中の他の半導体装置チップの電力面に電
気的に結合される。
ップ内抑制ネットワークは、いずれも本発明で使用され
る。具体的に言うと、半導体スタックは、スタック中の
半導体装置チップの電力面同士を電気的に相互結合する
チップ間放電抑制ネットワークを備える。さらに、各半
導体装置チップは、その外部接続点と電力面（たとえば
電圧Ｖｃｃや接地電圧Ｖｓｓを供給する）とを結合する
チップ内放電抑制ネットワークを備える。このように、
各半導体装置チップの外部接続点は、チップのチップ内
抑制ネットワークを介して電力面に、またこれらの電力
面からチップ間放電抑制ネットワークを介してマルチチ
ップ・スタック中の他の半導体装置チップの電力面に電
気的に結合される。
【００１７】本明細書に示すチップ間およびチップ内抑
制ネットワークにより、マルチチップ・スタック中の半
導体装置チップ間で発生する、電源面と電源面、外部接
続点と電源面、および外部接続点と外部接続点の間のＥ
ＳＤ現象が抑制される。下記の説明および周知の技術に
より、当業者は、所期のチップ間放電抑制仕様を満足す
るのに必要な、チップ間およびチップ内放電抑制ネット
ワークを容易に作成することができる。
制ネットワークにより、マルチチップ・スタック中の半
導体装置チップ間で発生する、電源面と電源面、外部接
続点と電源面、および外部接続点と外部接続点の間のＥ
ＳＤ現象が抑制される。下記の説明および周知の技術に
より、当業者は、所期のチップ間放電抑制仕様を満足す
るのに必要な、チップ間およびチップ内放電抑制ネット
ワークを容易に作成することができる。
【００１８】本発明による構造および方法を、図１ない
し図１４を参照して詳細に説明する。図では、同一また
は類似の構成要素を示すのに、同一または類似の符号を
使用する。図１ないし図６に、本発明によるチップ間お
よびチップ内放電抑制ネットワークを示す。図で、チッ
プ「ｋ」およびチップ「ｌ」は、マルチチップ・スタッ
ク中の任意の２個の半導体装置チップと想定する。スタ
ックは、２個以上の半導体装置チップを有するものとす
る。また、スタック中で半導体装置チップが隣接するチ
ップを有する必要はなく、チップ内にどんな集積回路が
含まれるかは、本明細書に記載する抑制ネットワーク以
外は重要ではない。
し図１４を参照して詳細に説明する。図では、同一また
は類似の構成要素を示すのに、同一または類似の符号を
使用する。図１ないし図６に、本発明によるチップ間お
よびチップ内放電抑制ネットワークを示す。図で、チッ
プ「ｋ」およびチップ「ｌ」は、マルチチップ・スタッ
ク中の任意の２個の半導体装置チップと想定する。スタ
ックは、２個以上の半導体装置チップを有するものとす
る。また、スタック中で半導体装置チップが隣接するチ
ップを有する必要はなく、チップ内にどんな集積回路が
含まれるかは、本明細書に記載する抑制ネットワーク以
外は重要ではない。
【００１９】図１で、チップ「ｋ」の第１の電力面１０
は、チップ間放電抑制ネットワーク「Ｓii」を介して、
チップ「ｌ」の第２の電力面１２に電気的に結合されて
いる。電力面１０および１２は、各半導体装置チップ
「ｋ」および「ｌ」に同一の電圧Ｖiを供給する。たと
えば、電圧Ｖiはチップ電圧Ｖｃｃでよい。チップ
「ｋ」の第３の電力面１４は、第２のチップ間放電抑制
ネットワーク「Ｓjj」を介して、チップ「ｌ」の第４の
電力面１６に電気的に結合されている。抑制ネットワー
クＳiiと同様に、ネットワークＳjjに電気的に結合され
た電力面１４および１６は同様の電圧、ここではＶjを
供給する。たとえば、Ｖjは半導体装置チップの接地電
位Ｖｓｓでよい。
は、チップ間放電抑制ネットワーク「Ｓii」を介して、
チップ「ｌ」の第２の電力面１２に電気的に結合されて
いる。電力面１０および１２は、各半導体装置チップ
「ｋ」および「ｌ」に同一の電圧Ｖiを供給する。たと
えば、電圧Ｖiはチップ電圧Ｖｃｃでよい。チップ
「ｋ」の第３の電力面１４は、第２のチップ間放電抑制
ネットワーク「Ｓjj」を介して、チップ「ｌ」の第４の
電力面１６に電気的に結合されている。抑制ネットワー
クＳiiと同様に、ネットワークＳjjに電気的に結合され
た電力面１４および１６は同様の電圧、ここではＶjを
供給する。たとえば、Ｖjは半導体装置チップの接地電
位Ｖｓｓでよい。
【００２０】チップ間放電抑制ネットワークＳiiおよび
Ｓjjに加えて、チップ内放電抑制ネットワーク２０も示
されている。各チップ内放電抑制ネットワーク「Ｓij」
は、それぞれ当該のチップの電力面間に、すなわちチッ
プ「ｋ」の抑制ネットワーク２０は電力面１０と１４の
間に、一方チップ「ｌ」の抑制ネットワーク２０は電力
面１２と１６の間に結合される。各チップ内放電抑制ネ
ットワーク２０は、従来のどのようなチップ内ＥＳＤ抑
制ネットワークでもよく、デュアル・ダイオード回路や
その変形など、その多くは既存のものである。
Ｓjjに加えて、チップ内放電抑制ネットワーク２０も示
されている。各チップ内放電抑制ネットワーク「Ｓij」
は、それぞれ当該のチップの電力面間に、すなわちチッ
プ「ｋ」の抑制ネットワーク２０は電力面１０と１４の
間に、一方チップ「ｌ」の抑制ネットワーク２０は電力
面１２と１６の間に結合される。各チップ内放電抑制ネ
ットワーク２０は、従来のどのようなチップ内ＥＳＤ抑
制ネットワークでもよく、デュアル・ダイオード回路や
その変形など、その多くは既存のものである。
【００２１】図２にも、チップ間放電抑制ネットワーク
により電気的に相互接続された、チップ「ｋ」の電力面
１０および１４ならびにチップ「ｌ」の電力面１２およ
び１６が示されている。ただし、「Ｓij」および
「Ｓji」で示されたこれら２個の抑制ネットワークは、
異種の電力面を結合する。すなわち電圧Ｖiを供給する
チップ「ｋ」の電力面１０が、電圧Ｖjを供給するチッ
プ「ｌ」の電力面１６に電気的に結合され、電圧Ｖjを
供給するチップ「ｋ」の電力面１４が、電圧Ｖiを供給
するチップ「ｌ」の電力面１２に電気的に結合されてい
る。図１および図２の抑制ネットワークＳii、Ｓjj、Ｓ
ij、Ｓjiにより、これらのどの２個の電源面の間に発生
するチップ間ＥＳＤ現象（いずれの方向も）も抑制でき
る、電力面間のＥＳＤ抑制結合が達成される。なお、本
明細書に示す各種の抑制ネットワークは、正および負の
放電現象の抑制に対して、双方向性であることに留意さ
れたい。
により電気的に相互接続された、チップ「ｋ」の電力面
１０および１４ならびにチップ「ｌ」の電力面１２およ
び１６が示されている。ただし、「Ｓij」および
「Ｓji」で示されたこれら２個の抑制ネットワークは、
異種の電力面を結合する。すなわち電圧Ｖiを供給する
チップ「ｋ」の電力面１０が、電圧Ｖjを供給するチッ
プ「ｌ」の電力面１６に電気的に結合され、電圧Ｖjを
供給するチップ「ｋ」の電力面１４が、電圧Ｖiを供給
するチップ「ｌ」の電力面１２に電気的に結合されてい
る。図１および図２の抑制ネットワークＳii、Ｓjj、Ｓ
ij、Ｓjiにより、これらのどの２個の電源面の間に発生
するチップ間ＥＳＤ現象（いずれの方向も）も抑制でき
る、電力面間のＥＳＤ抑制結合が達成される。なお、本
明細書に示す各種の抑制ネットワークは、正および負の
放電現象の抑制に対して、双方向性であることに留意さ
れたい。
【００２２】図３は、図１および図２に関して述べたチ
ップ間放電抑制ネットワークＳii、Ｓjj、Ｓij、Ｓ
jiを、チップ「ｌ」の第２の電力面１２と第４の電力面
１６の間に結合されたチップ間放電抑制ネットワーク２
０のさらに詳細な実施例２０'とともに示したものであ
る。このチップ間放電抑制ネットワークは、外部接続ピ
ン（ＰＩＮxで示す）を、ネットワークの第１の回路Ｐx
Ｖiを介して電力面１２に、またネットワークの第２の
回路ＰxＶjを介して電力面１６に電気的に接続する。
ップ間放電抑制ネットワークＳii、Ｓjj、Ｓij、Ｓ
jiを、チップ「ｌ」の第２の電力面１２と第４の電力面
１６の間に結合されたチップ間放電抑制ネットワーク２
０のさらに詳細な実施例２０'とともに示したものであ
る。このチップ間放電抑制ネットワークは、外部接続ピ
ン（ＰＩＮxで示す）を、ネットワークの第１の回路Ｐx
Ｖiを介して電力面１２に、またネットワークの第２の
回路ＰxＶjを介して電力面１６に電気的に接続する。
【００２３】たとえば、チップ間放電抑制ネットワーク
２０、２０'は、第１ダイオード（ＰxＶi）が、外部接
続ピンＰＩＮxを供給電圧Ｖiに接続し、第２ダイオード
（ＰxＶj）が、外部接続ピンＰＩＮxを供給電圧Ｖjに接
続する、従来のデュアル・ダイオードＥＳＤ抑制ネット
ワークを含むことができる。単純なデュアル・ダイオー
ド・ネットワークの代りに、周知のチップ間ＥＳＤ抑制
ネットワークを使用することもできる。その多くはデュ
アル・ダイオードの変形である。その一例は、米国特許
出願第０８／３６３１３５号明細書に記載されている。
２０、２０'は、第１ダイオード（ＰxＶi）が、外部接
続ピンＰＩＮxを供給電圧Ｖiに接続し、第２ダイオード
（ＰxＶj）が、外部接続ピンＰＩＮxを供給電圧Ｖjに接
続する、従来のデュアル・ダイオードＥＳＤ抑制ネット
ワークを含むことができる。単純なデュアル・ダイオー
ド・ネットワークの代りに、周知のチップ間ＥＳＤ抑制
ネットワークを使用することもできる。その多くはデュ
アル・ダイオードの変形である。その一例は、米国特許
出願第０８／３６３１３５号明細書に記載されている。
【００２４】さらに、当業者なら、同種の電源面１０と
１２、および１４と１６を結合するため、ならびに異種
の電源面１０と１６および１４と１２を結合するため
の、適切なチップ間放電抑制ネットワークを選択するこ
とができるであろう。たとえば、同種の電源面を結合す
る抑制ネットワークはダイオードや抵抗を含むことがで
き、電圧Ｖｓｓを供給する同種の電力面の接続の場合
は、電気的短絡を含むことができる。図４に示すよう
に、異種の電源面を結合するチップ間放電抑制ネットワ
ークＳij、Ｓjiは、金属酸化物シリコン電界効果トラン
ジスタ（ＭＯＳＦＥＴ）３０を含むことができる。この
例では、各ＭＯＳＦＥＴ３０は「オフ」モードを維持す
るためにゲート「Ｇ」とソース「Ｓ」が互いに結合され
た、ｎ−チャネル電界効果トランジスタである。このよ
うな装置が「過電圧状態」に近付くと、ＮＦＥＴの「ス
ナップバック」と呼ばれる低電流状態に入り、その結
果、トランジスタに接続された平面を横切って発生する
ＥＳＤが放散する。このような抑制ネットワークには、
多数の修正態様が可能である。たとえば、ＭＯＳＦＥＴ
３０は、厚膜または薄膜酸化物電界効果トランジスタで
よい。薄膜電界効果トランジスタを使用する場合は、抵
抗をこれと直列に接続することができる。他の例とし
て、抑制ネットワーク３０は、シリコン制御の整流器を
主体とする装置を含むこともできる。
１２、および１４と１６を結合するため、ならびに異種
の電源面１０と１６および１４と１２を結合するため
の、適切なチップ間放電抑制ネットワークを選択するこ
とができるであろう。たとえば、同種の電源面を結合す
る抑制ネットワークはダイオードや抵抗を含むことがで
き、電圧Ｖｓｓを供給する同種の電力面の接続の場合
は、電気的短絡を含むことができる。図４に示すよう
に、異種の電源面を結合するチップ間放電抑制ネットワ
ークＳij、Ｓjiは、金属酸化物シリコン電界効果トラン
ジスタ（ＭＯＳＦＥＴ）３０を含むことができる。この
例では、各ＭＯＳＦＥＴ３０は「オフ」モードを維持す
るためにゲート「Ｇ」とソース「Ｓ」が互いに結合され
た、ｎ−チャネル電界効果トランジスタである。このよ
うな装置が「過電圧状態」に近付くと、ＮＦＥＴの「ス
ナップバック」と呼ばれる低電流状態に入り、その結
果、トランジスタに接続された平面を横切って発生する
ＥＳＤが放散する。このような抑制ネットワークには、
多数の修正態様が可能である。たとえば、ＭＯＳＦＥＴ
３０は、厚膜または薄膜酸化物電界効果トランジスタで
よい。薄膜電界効果トランジスタを使用する場合は、抵
抗をこれと直列に接続することができる。他の例とし
て、抑制ネットワーク３０は、シリコン制御の整流器を
主体とする装置を含むこともできる。
【００２５】図５に、チップ「ｋ」の外部接続ピンＰＩ
Ｎxを第１の電力面１０および第３の電力面１４に、チ
ップ「ｌ」の外部接続ピンＰＩＮxを第２の電力面１２
および第４の電力面１６に結合する同一のチップ間放電
抑制ネットワーク２０'を示す。この図の外部接続点
は、それぞれチップ「ｋ」および「ｌ」からの同種の入
出力ワイヤ・アウトを含むものとする。たとえば、ＰＩ
Ｎxは、２個の同一のダイナミック・ランダム・アクセ
ス・メモリ・チップ（ＤＲＡＭ）「ｋ」および「ｌ」に
１本のアドレス・ピンまたは制御ピンを含むことができ
る。図５のチップ間およびチップ内放電抑制ネットワー
クによって、半導体装置チップ「ｋ」および「ｌ」の電
源間、ＰＩＮxと電源の間、およびＰＩＮx間でワイヤ・
アウト上に完全なＥＳＤ抑制保護が得られることに注目
されたい。この議論での一つの仮定は、電源面（すなわ
ち電力面）が、外部接続点、たとえばＰＩＮxと共にマ
ルチチップ・スタックの端部表面で露出していることで
ある。このことについてはさらに詳述する。
Ｎxを第１の電力面１０および第３の電力面１４に、チ
ップ「ｌ」の外部接続ピンＰＩＮxを第２の電力面１２
および第４の電力面１６に結合する同一のチップ間放電
抑制ネットワーク２０'を示す。この図の外部接続点
は、それぞれチップ「ｋ」および「ｌ」からの同種の入
出力ワイヤ・アウトを含むものとする。たとえば、ＰＩ
Ｎxは、２個の同一のダイナミック・ランダム・アクセ
ス・メモリ・チップ（ＤＲＡＭ）「ｋ」および「ｌ」に
１本のアドレス・ピンまたは制御ピンを含むことができ
る。図５のチップ間およびチップ内放電抑制ネットワー
クによって、半導体装置チップ「ｋ」および「ｌ」の電
源間、ＰＩＮxと電源の間、およびＰＩＮx間でワイヤ・
アウト上に完全なＥＳＤ抑制保護が得られることに注目
されたい。この議論での一つの仮定は、電源面（すなわ
ち電力面）が、外部接続点、たとえばＰＩＮxと共にマ
ルチチップ・スタックの端部表面で露出していることで
ある。このことについてはさらに詳述する。
【００２６】図６は図５と類似の図であり、チップ間放
電抑制ネットワーク２０'および２０"を示す。これらの
ネットワークは、異種の外部接続点ＰＩＮyとＰＩＮxの
間に発生する静電放電の抑制を容易にする。使用する外
部接続点に応じて、ネットワーク２０"はチップ間放電
抑制ネットワーク２０'と同一でも同一でなくてもよ
い。外部接続点ＰＩＮyは、ネットワーク２０"の第１の
回路ＰyＶiを介して第１の電力面１０に、ネットワーク
２０"の第２の回路ＰyＶjを介して第３の電力面１４に
結合されている。図６のチップ間およびチップ内放電抑
制ネットワークにより、半導体装置チップ「ｋ」および
「ｌ」の電源間、ＰＩＮyと電源の間、ＰＩＮxと電源の
間、およびＰＩＮyとＰＩＮxの間で完全なＥＳＤ抑制保
護が得られることに留意されたい。
電抑制ネットワーク２０'および２０"を示す。これらの
ネットワークは、異種の外部接続点ＰＩＮyとＰＩＮxの
間に発生する静電放電の抑制を容易にする。使用する外
部接続点に応じて、ネットワーク２０"はチップ間放電
抑制ネットワーク２０'と同一でも同一でなくてもよ
い。外部接続点ＰＩＮyは、ネットワーク２０"の第１の
回路ＰyＶiを介して第１の電力面１０に、ネットワーク
２０"の第２の回路ＰyＶjを介して第３の電力面１４に
結合されている。図６のチップ間およびチップ内放電抑
制ネットワークにより、半導体装置チップ「ｋ」および
「ｌ」の電源間、ＰＩＮyと電源の間、ＰＩＮxと電源の
間、およびＰＩＮyとＰＩＮxの間で完全なＥＳＤ抑制保
護が得られることに留意されたい。
【００２７】ある種のマルチチップ・スタック設計で
は、その縁部表面に、複数の外部接続点またはスタック
内の複数のチップの電力面を相互接続する、１個または
複数のバスを含む。例えば、図７は、スタック内の複数
の半導体装置チップの共通縁部で画定される縁部表面４
２を有する、マルチチップ・スタック４０を示したもの
である。個々のチップからの切換配線は、外部接続点４
４として露出している。バス４６は、半導体装置チップ
「ｌ」上の指定した外部接続点を、半導体装置チップ
「ｋ」の選択した接続点と電気的に接続している。この
端部表面のメタライゼーションにより、スタック中の半
導体装置チップ「ｋ」と「ｌ」とを結合するチップ間放
電抑制ネットワークが、チップのいずれか一方または両
方の上に形成される。一例として、チップ間放電抑制ネ
ットワークＳiiおよびＳjjを、半導体装置チップ「ｋ」
の上、半導体装置チップ「ｌ」の上、または半導体装置
チップ「ｋ」と半導体装置チップ「ｌ」の間に形成する
ことができる。
は、その縁部表面に、複数の外部接続点またはスタック
内の複数のチップの電力面を相互接続する、１個または
複数のバスを含む。例えば、図７は、スタック内の複数
の半導体装置チップの共通縁部で画定される縁部表面４
２を有する、マルチチップ・スタック４０を示したもの
である。個々のチップからの切換配線は、外部接続点４
４として露出している。バス４６は、半導体装置チップ
「ｌ」上の指定した外部接続点を、半導体装置チップ
「ｋ」の選択した接続点と電気的に接続している。この
端部表面のメタライゼーションにより、スタック中の半
導体装置チップ「ｋ」と「ｌ」とを結合するチップ間放
電抑制ネットワークが、チップのいずれか一方または両
方の上に形成される。一例として、チップ間放電抑制ネ
ットワークＳiiおよびＳjjを、半導体装置チップ「ｋ」
の上、半導体装置チップ「ｌ」の上、または半導体装置
チップ「ｋ」と半導体装置チップ「ｌ」の間に形成する
ことができる。
【００２８】本発明のもう一つの重要な特徴は、チップ
間放電抑制ネットワークをマルチチップ・スタック５０
の末端層、または末端半導体装置チップ５２に置くこと
ができることである（図８参照）。図に示すように、複
数の縁部表面メタライゼーションまたはバス５４は、上
に置かれた接点パッド５６と接続するため、末端層５２
上に形成することが多い。（縁部表面のバス５４を末端
表面の接点パッド５６と接続するには各種の方法があ
り、その一例は米国特許出願第０８／０００８２６号明
細書に記載されている。）
間放電抑制ネットワークをマルチチップ・スタック５０
の末端層、または末端半導体装置チップ５２に置くこと
ができることである（図８参照）。図に示すように、複
数の縁部表面メタライゼーションまたはバス５４は、上
に置かれた接点パッド５６と接続するため、末端層５２
上に形成することが多い。（縁部表面のバス５４を末端
表面の接点パッド５６と接続するには各種の方法があ
り、その一例は米国特許出願第０８／０００８２６号明
細書に記載されている。）
【００２９】チップ間放電抑制ＥＳＤネットワークは、
各種の方法を利用して、スタック中の末端層で使用する
ことができる。たとえば、図８に示すように、ワイヤ・
アウトの表面としてマルチチップ・スタックと融合する
ように、シリコンの末端チップを構成することができ
る。既存の技術によりシリコンで製作した末端チップ
は、本明細書に記載するように、所期のＥＳＤ保護回路
５８を含むことができる。これらのＥＳＤネットワーク
は、バス間の静電放電保護のため、バス５４に配線され
る。バスは、スタック中の複数のチップ用の電力レール
または外部接点レールを含むことができる。
各種の方法を利用して、スタック中の末端層で使用する
ことができる。たとえば、図８に示すように、ワイヤ・
アウトの表面としてマルチチップ・スタックと融合する
ように、シリコンの末端チップを構成することができ
る。既存の技術によりシリコンで製作した末端チップ
は、本明細書に記載するように、所期のＥＳＤ保護回路
５８を含むことができる。これらのＥＳＤネットワーク
は、バス間の静電放電保護のため、バス５４に配線され
る。バスは、スタック中の複数のチップ用の電力レール
または外部接点レールを含むことができる。
【００３０】もうひとつの代替方法は、各種のマルチチ
ップ半導体スタックに使用できる、各種の放電抑制ネッ
トワークを含む汎用末端半導体装置チップを製作するこ
とである。このようなチップは、製作者がカスタマイズ
して特定のマルチチップ・スタックに使用することがで
きる。たとえば、ＣＭＯＳ、ＢｉＣＭＯＳ、ＮＭＯＳ、
ＰＭＯＳ、または他の用途のための抑制ネットワークが
すべて、単一の汎用末端チップ内に形成できる。その後
にスタックの要件に応じて指定のＥＳＤネットワークを
配線するために、金属層を加工する。
ップ半導体スタックに使用できる、各種の放電抑制ネッ
トワークを含む汎用末端半導体装置チップを製作するこ
とである。このようなチップは、製作者がカスタマイズ
して特定のマルチチップ・スタックに使用することがで
きる。たとえば、ＣＭＯＳ、ＢｉＣＭＯＳ、ＮＭＯＳ、
ＰＭＯＳ、または他の用途のための抑制ネットワークが
すべて、単一の汎用末端チップ内に形成できる。その後
にスタックの要件に応じて指定のＥＳＤネットワークを
配線するために、金属層を加工する。
【００３１】さらに他の実施例では、末端半導体装置チ
ップは、従来のチップ間放電抑制回路を含む「デッド」
チップまたはその他の使用しないチップとすることもで
きる。これらのチップ間放電抑制回路は、当業者が電気
接続を配線変更することにより、本明細書に記載のチッ
プ間放電抑制回路として機能するように変換することが
できる。
ップは、従来のチップ間放電抑制回路を含む「デッド」
チップまたはその他の使用しないチップとすることもで
きる。これらのチップ間放電抑制回路は、当業者が電気
接続を配線変更することにより、本明細書に記載のチッ
プ間放電抑制回路として機能するように変換することが
できる。
【００３２】図９に、マルチチップ・スタック６４の末
端層またはチップの、第１の抑制ネットワーク６０およ
び第２の抑制ネットワーク６２を示す。図に示すよう
に、スタック６４は、外部接続ピンＰiを相互接続する
第１のバスと、電力面接続点Ｖiを相互接続する第２の
バスを含む。ネットワーク６０は、（適当な配線を介し
てスタック６４の縁部表面に取り付けられた）同種の電
力面Ｖiを、マルチチップ半導体スタックの末端の表面
上の電力面供給電圧ＶjおよびＶiに結合する、ＥＳＤ抑
制ネットワークである。抑制ネットワーク６０内の各抑
制回路Ｓj、Ｓi、Ｓijは、図１ないし図６に関して説明
した上記の適当な双方向ＥＳＤ抑制回路であると仮定す
る。
端層またはチップの、第１の抑制ネットワーク６０およ
び第２の抑制ネットワーク６２を示す。図に示すよう
に、スタック６４は、外部接続ピンＰiを相互接続する
第１のバスと、電力面接続点Ｖiを相互接続する第２の
バスを含む。ネットワーク６０は、（適当な配線を介し
てスタック６４の縁部表面に取り付けられた）同種の電
力面Ｖiを、マルチチップ半導体スタックの末端の表面
上の電力面供給電圧ＶjおよびＶiに結合する、ＥＳＤ抑
制ネットワークである。抑制ネットワーク６０内の各抑
制回路Ｓj、Ｓi、Ｓijは、図１ないし図６に関して説明
した上記の適当な双方向ＥＳＤ抑制回路であると仮定す
る。
【００３３】同様に、ネットワーク６２は、マルチチッ
プ半導体スタックの末端の層またはチップにあることが
好ましい。このネットワークは、第１のバスを、第１の
回路ＰiＶjを介して電力面供給電圧Ｖjに、また第２の
回路ＰiＶiを介して電力面供給電圧Ｖiに結合する。し
たがって、それぞれ第１のバスおよび第２のバスによっ
て電気的に接続された外部接続点Ｐiと電力面Ｖiでは、
共通のＥＳＤ抑制ネットワークがスタック内に設けられ
る。
プ半導体スタックの末端の層またはチップにあることが
好ましい。このネットワークは、第１のバスを、第１の
回路ＰiＶjを介して電力面供給電圧Ｖjに、また第２の
回路ＰiＶiを介して電力面供給電圧Ｖiに結合する。し
たがって、それぞれ第１のバスおよび第２のバスによっ
て電気的に接続された外部接続点Ｐiと電力面Ｖiでは、
共通のＥＳＤ抑制ネットワークがスタック内に設けられ
る。
【００３４】最初に述べたように、静電放電は、マルチ
チップ半導体スタックの製造中、特にその縁部表面上に
メタライゼーション・パターンを形成する前に発生す
る。複数の半導体装置チップを組み立ててスタック構成
にした後、通常縁部表面を研磨して、個々のチップから
配線を露出させる。この工程の間に、スタック中の半導
体装置チップ間に電位差が発生することが知られてい
る。これが発生すると、２個のチップの間に電荷が蓄積
され、たとえば１個のチップの金属ピンから隣接するチ
ップの基板へのアークが生じる。この静電放電現象は、
低抵抗シャントを介してキャパシタが放電する型式の充
電器の性質をもつ。アーク有効放電抵抗は約１〜１０Ω
であり、これは半導体装置チップ内に故障を発生させる
のに十分な値である。下記に、具体的にこの問題を解決
することを目的とする本発明の他の態様を示す。
チップ半導体スタックの製造中、特にその縁部表面上に
メタライゼーション・パターンを形成する前に発生す
る。複数の半導体装置チップを組み立ててスタック構成
にした後、通常縁部表面を研磨して、個々のチップから
配線を露出させる。この工程の間に、スタック中の半導
体装置チップ間に電位差が発生することが知られてい
る。これが発生すると、２個のチップの間に電荷が蓄積
され、たとえば１個のチップの金属ピンから隣接するチ
ップの基板へのアークが生じる。この静電放電現象は、
低抵抗シャントを介してキャパシタが放電する型式の充
電器の性質をもつ。アーク有効放電抵抗は約１〜１０Ω
であり、これは半導体装置チップ内に故障を発生させる
のに十分な値である。下記に、具体的にこの問題を解決
することを目的とする本発明の他の態様を示す。
【００３５】図１０に、スタックまたはキューブ構成に
積層した複数の半導体装置チップ７２を含む半導体装置
構造７０を示す。複数の接続点７４または配線がスタッ
ク７０の縁部表面上に露出する。スタック７０の他の少
なくとも１つの縁部表面に、チップ７２の基板を電気的
に結合する導電材料７６が設けられる。この構造および
機能を達成するために、各種の方法が可能である。
積層した複数の半導体装置チップ７２を含む半導体装置
構造７０を示す。複数の接続点７４または配線がスタッ
ク７０の縁部表面上に露出する。スタック７０の他の少
なくとも１つの縁部表面に、チップ７２の基板を電気的
に結合する導電材料７６が設けられる。この構造および
機能を達成するために、各種の方法が可能である。
【００３６】たとえば、材料７６を受けるスタックの縁
部を平滑に機械研磨してチップの基板を露出させた後、
スタックに標準の半導体処理を施して、導電性の高い金
属、たとえばアルミニウム、銅、銀、または導電性の重
合体、たとえばポリアニリンなどの層を形成することが
できる。必要ならば、配線を含まないすべてのスタック
の縁部表面上にこのような層を形成してもよい。この場
合も、導電性材料７６の機能は、スタック７０中の各種
の半導体装置チップ７２のシリコン基板を電気的に接続
することである。代替方法として、導電塗料を使用し
て、導電層を１つまたは複数のスタックの縁部表面に塗
布しても、スタック中の複数のチップの基板を電気的に
接続する金属バスをその上に形成してもよい。
部を平滑に機械研磨してチップの基板を露出させた後、
スタックに標準の半導体処理を施して、導電性の高い金
属、たとえばアルミニウム、銅、銀、または導電性の重
合体、たとえばポリアニリンなどの層を形成することが
できる。必要ならば、配線を含まないすべてのスタック
の縁部表面上にこのような層を形成してもよい。この場
合も、導電性材料７６の機能は、スタック７０中の各種
の半導体装置チップ７２のシリコン基板を電気的に接続
することである。代替方法として、導電塗料を使用し
て、導電層を１つまたは複数のスタックの縁部表面に塗
布しても、スタック中の複数のチップの基板を電気的に
接続する金属バスをその上に形成してもよい。
【００３７】チップの基板を電気的に相互接続するため
の他の方法を図１１に示す。この図には、マルチチップ
半導体スタック８０の、２個の隣接する半導体装置チッ
プ８２および８４の一部が示されている。チップ８２の
基板８３とチップ８４の基板８５との電気的接続は、従
来の基板リング８６と、基板８３と基板リング８６との
間に置かれた金属スタッド８８とによって行われる。金
属配線９０も、参考のために示してある。この「内部接
続」方法により、可能な複数の縁部表面のワイヤ・アウ
ト用に、スタックの縁部表面が確保される。図１１の構
造は、スタックの組立ての前に、複数のスルーホールを
基板リング８６までエッチングすることにより形成する
ことができる。これらのスルーホールは、例えば半導体
装置チップの４隅に形成することができる。その後、ア
ルミニウムを化学的気相付着（ＣＶＤ）し、チップの上
面をエッチングにより除去して、スタックを組み立てた
ときに、付着したスルーホールが隣接する半導体装置チ
ップの基板をそのチップの基板リングに電気的に短絡さ
せるようにする。
の他の方法を図１１に示す。この図には、マルチチップ
半導体スタック８０の、２個の隣接する半導体装置チッ
プ８２および８４の一部が示されている。チップ８２の
基板８３とチップ８４の基板８５との電気的接続は、従
来の基板リング８６と、基板８３と基板リング８６との
間に置かれた金属スタッド８８とによって行われる。金
属配線９０も、参考のために示してある。この「内部接
続」方法により、可能な複数の縁部表面のワイヤ・アウ
ト用に、スタックの縁部表面が確保される。図１１の構
造は、スタックの組立ての前に、複数のスルーホールを
基板リング８６までエッチングすることにより形成する
ことができる。これらのスルーホールは、例えば半導体
装置チップの４隅に形成することができる。その後、ア
ルミニウムを化学的気相付着（ＣＶＤ）し、チップの上
面をエッチングにより除去して、スタックを組み立てた
ときに、付着したスルーホールが隣接する半導体装置チ
ップの基板をそのチップの基板リングに電気的に短絡さ
せるようにする。
【００３８】基板を電気的に接続する他の方法を図１２
に示す。この図には、マルチチップ半導体スタック１０
０の、２個の隣接する半導体装置チップ１０２および１
０４の一部が示されている。この実施例では、チップ１
０２の基板１０１が、チップ１０４の接地面Ｖｓｓ１０
６に達するメタライズされたスルーホール１０８を介し
て、チップ１０４の基板１０３に電気的に接続されてい
る。接地面１０６は、標準の金属レベル１１０により、
基板１０３に電気的に接続されているものとする。この
方法、および図１１に示した方法は、隣接する半導体装
置チップの接地面間または基板間を短絡させる場合にの
み適用できることに留意されたい。
に示す。この図には、マルチチップ半導体スタック１０
０の、２個の隣接する半導体装置チップ１０２および１
０４の一部が示されている。この実施例では、チップ１
０２の基板１０１が、チップ１０４の接地面Ｖｓｓ１０
６に達するメタライズされたスルーホール１０８を介し
て、チップ１０４の基板１０３に電気的に接続されてい
る。接地面１０６は、標準の金属レベル１１０により、
基板１０３に電気的に接続されているものとする。この
方法、および図１１に示した方法は、隣接する半導体装
置チップの接地面間または基板間を短絡させる場合にの
み適用できることに留意されたい。
【００３９】図１３は、抑制ネットワークを介して、隣
接する２個のチップを電気的に結合する方法の一つを示
す。この図は、隣接する半導体装置チップ１２４に電圧
Ｖjを供給する電力面１２６に電気的に接続された、マ
ルチチップ半導体スタック１２０中の第１の半導体装置
チップ１２２の基板１２１の一部を示す。電力面１２６
が電圧Ｖｓｓを供給すると仮定すると、電力面１６は金
属スルーホール１２８を介してチップ１２２の基板１２
１に電気的に接続される。半導体装置チップ１２４はま
た、その基板１２３の上に、電圧Ｖiを供給する第２の
電力面１３０を有する。電力面１２６と１３０を、破線
で示す放電抑制ネットワーク１３２が相互接続する。上
述のように、ネットワーク１３２は、マルチチップ半導
体スタック１２０内であればどこに置いてもよい。たと
えば、ネットワーク１３２は、チップ１２４内にも、末
端層または末端半導体装置チップ（図示せず）内にも置
くことができる。
接する２個のチップを電気的に結合する方法の一つを示
す。この図は、隣接する半導体装置チップ１２４に電圧
Ｖjを供給する電力面１２６に電気的に接続された、マ
ルチチップ半導体スタック１２０中の第１の半導体装置
チップ１２２の基板１２１の一部を示す。電力面１２６
が電圧Ｖｓｓを供給すると仮定すると、電力面１６は金
属スルーホール１２８を介してチップ１２２の基板１２
１に電気的に接続される。半導体装置チップ１２４はま
た、その基板１２３の上に、電圧Ｖiを供給する第２の
電力面１３０を有する。電力面１２６と１３０を、破線
で示す放電抑制ネットワーク１３２が相互接続する。上
述のように、ネットワーク１３２は、マルチチップ半導
体スタック１２０内であればどこに置いてもよい。たと
えば、ネットワーク１３２は、チップ１２４内にも、末
端層または末端半導体装置チップ（図示せず）内にも置
くことができる。
【００４０】半導体装置スタック１４０内にＥＳＤ保護
回路を形成するもう一つの方法を図１４に示す。この実
施例では、第１の半導体装置チップ１４２の基板１４１
が、スタック１４０中の隣接する半導体装置チップ１４
４の基板１４３上の電力面１４６に容量結合されてい
る。電力面１４６と、基板１４１を上に取り付けたポリ
イミド層１５０との間に金属スルーホール１４８が形成
される。この装置では、層１５０が、半導体装置チップ
１４２と１４４との間に犠牲キャパシタを画定し、放電
が発生するとそれが短絡する。
回路を形成するもう一つの方法を図１４に示す。この実
施例では、第１の半導体装置チップ１４２の基板１４１
が、スタック１４０中の隣接する半導体装置チップ１４
４の基板１４３上の電力面１４６に容量結合されてい
る。電力面１４６と、基板１４１を上に取り付けたポリ
イミド層１５０との間に金属スルーホール１４８が形成
される。この装置では、層１５０が、半導体装置チップ
１４２と１４４との間に犠牲キャパシタを画定し、放電
が発生するとそれが短絡する。
【００４１】要約すると、本明細書には、三次元マルチ
チップ・パッケージの製造中、およびその後の取り扱い
中に発生する静電放電、または他の損傷を与える可能性
のある電圧過渡から保護するための、チップ間放電保護
ネットワークを有する、各種のマルチチップ半導体構造
を開示する。チップ間放電抑制ネットワークは、スタッ
ク中の半導体装置チップの電力面を電気的に結合する。
これは、各半導体チップの外部接続点をそのチップの電
力面に結合するチップ内放電抑制ネットワークととも
に、マルチチップ半導体構造中に２個の半導体装置チッ
プの接点間に発生する放電を抑制するのに必要な、電気
的相互接続を形成する。
チップ・パッケージの製造中、およびその後の取り扱い
中に発生する静電放電、または他の損傷を与える可能性
のある電圧過渡から保護するための、チップ間放電保護
ネットワークを有する、各種のマルチチップ半導体構造
を開示する。チップ間放電抑制ネットワークは、スタッ
ク中の半導体装置チップの電力面を電気的に結合する。
これは、各半導体チップの外部接続点をそのチップの電
力面に結合するチップ内放電抑制ネットワークととも
に、マルチチップ半導体構造中に２個の半導体装置チッ
プの接点間に発生する放電を抑制するのに必要な、電気
的相互接続を形成する。
【００４２】具体的には、本発明によるチップ間および
チップ内放電抑制ネットワークによれば、マルチチップ
・スタック中の半導体装置チップ間に発生する、電源面
間、外部接続点と電源面の間、および外部接続点間での
放電が抑制される。この放電抑制ネットワークは、正の
放電も負の放電も抑制する双方向性であるが、対称であ
る必要はない。
チップ内放電抑制ネットワークによれば、マルチチップ
・スタック中の半導体装置チップ間に発生する、電源面
間、外部接続点と電源面の間、および外部接続点間での
放電が抑制される。この放電抑制ネットワークは、正の
放電も負の放電も抑制する双方向性であるが、対称であ
る必要はない。
【００４３】放電抑制ネットワークは、半導体スタック
中の末端チップまたは末端層に設けることが好ましく、
本明細書に記載するようないくつかの製造上の利点をも
たらす。さらに、汎用の放電抑制ネットワーク・チッ
プ、または特別設計の放電抑制ネットワーク・チップ
を、スタック中の末端チップとして使用することができ
る。縁部表面のバスの間に正負いずれかの方向に電流を
流すものであれば、どのような抑制ネットワークでも末
端チップ内で使用することができる。取り扱いおよびそ
の後の試験中にチップ間のＥＳＤ保護を提供する他に、
スタック形成の直後にチップを保護する方法も記述され
ている。
中の末端チップまたは末端層に設けることが好ましく、
本明細書に記載するようないくつかの製造上の利点をも
たらす。さらに、汎用の放電抑制ネットワーク・チッ
プ、または特別設計の放電抑制ネットワーク・チップ
を、スタック中の末端チップとして使用することができ
る。縁部表面のバスの間に正負いずれかの方向に電流を
流すものであれば、どのような抑制ネットワークでも末
端チップ内で使用することができる。取り扱いおよびそ
の後の試験中にチップ間のＥＳＤ保護を提供する他に、
スタック形成の直後にチップを保護する方法も記述され
ている。
【００４４】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００４５】（１）第１の平坦な主表面を有する第１の
チップと、第２の平坦な主表面を有する第２の半導体装
置チップと、上記第１のチップと上記第２の半導体装置
チップを電気的に接続する、チップ間に発生する放電を
抑制するためのチップ間放電抑制手段とを具備し、上記
第１のチップと上記第２の半導体装置チップは、上記第
１のチップの第１の平坦な表面が上記第２の半導体装置
の上記第２の平坦な主表面と平行になるように積層され
ていることを特徴とする、マルチチップ半導体装置構
造。 （２）上記第１のチップが第１の半導体装置チップから
なり、上記第１の半導体装置チップが第１の電力面を有
し、上記第２の半導体装置チップが第２の電力面を有
し、上記チップ間放電抑制手段が、上記第１の電力面と
上記第２の電力面とを電気的に結合することを特徴とす
る、上記（１）に記載の構造。 （３）上記第１の電力面と上記第２の電力面とが、それ
ぞれ第１の供給電圧を上記第１の半導体装置チップと上
記第２の半導体装置チップに供給することを特徴とす
る、上記（２）に記載の構造。 （４）上記第１の供給電圧が接地電圧Ｖｓｓであり、上
記チップ間放電抑制手段が、上記第１の電力面を上記第
２の電力面と短絡させることを特徴とする、上記（３）
に記載の構造。 （５）上記第１の電力面が第１の供給電圧を上記第１の
半導体装置チップに供給し、上記第２の電力面が第２の
供給電圧を上記第２の半導体装置チップに供給し、上記
第１の供給電圧が上記第２の供給電圧と異なることを特
徴とする、上記（２）に記載の構造。 （６）上記第１の半導体装置チップが第３の電力面を有
し、上記第２の半導体装置チップが第４の電力面を有
し、上記第３の電力面が上記第２の供給電圧を上記第１
の半導体装置チップに供給し、上記第４の電力面が上記
第１の供給電圧を上記第２の半導体装置チップに供給
し、上記チップ間放電抑制手段が上記第３の電力面と上
記第４の電力面をも電気的に結合することを特徴とす
る、上記（５）に記載の構造。 （７）上記チップ間放電抑制手段が、上記第１の電力面
を上記第４の電力面に電気的に結合し、上記第３の電力
面を上記第２の電力面に電気的に結合することを特徴と
する、上記（６）に記載の構造。 （８）上記第１の半導体装置チップが少なくとも１個の
外部接続手段を有し、上記第２の半導体装置チップが少
なくとも１個の外部接続手段を有し、上記第１の半導体
装置チップと上記第２の半導体装置チップが、それぞれ
チップ間放電抑制ネットワークを有し、上記第１の半導
体装置チップのチップ間放電抑制ネットワークが、その
少なくとも１個の外部接続手段を上記第１の電力面と上
記第３の電力面とに電気的に結合され、上記第２の半導
体装置チップのチップ間放電抑制ネットワークが、その
少なくとも１個の外部接続手段を上記第２の電力面と上
記第４の電力面とに電気的に結合され、上記第１の半導
体装置チップの少なくとも１個の外部接続手段が、前記
両方のチップ間放電抑制ネットワークおよび上記チップ
間放電抑制手段を介して、上記第２の半導体装置チップ
の少なくとも１個の外部接続手段に電気的に結合され、
その間に発生する放電を抑制することを特徴とする、上
記（７）に記載の構造。 （９）第３の半導体装置チップをさらに具備し、上記チ
ップ間放電抑制手段が上記第３の半導体装置チップ内に
設けられることを特徴とする、上記（１）に記載の構
造。 （１０）上記第３の半導体装置チップが第３の平坦な主
表面を有し、上記第３の半導体装置チップが、上記第１
の半導体装置チップおよび上記第２の半導体装置チップ
とともに積層され、上記第３の平坦な主表面が上記第１
および第２の平坦な主表面に平行であり、上記第３の半
導体装置チップが、上記マルチチップ半導体装置構造中
で末端の半導体装置チップを構成することを特徴とす
る、上記（９）に記載の構造。 （１１）上記末端の半導体装置チップが、複数の異なる
放電抑制ネットワークを具備し、上記チップ間放電抑制
手段が上記複数の異なる放電抑制ネットワークのうちの
１個の放電抑制ネットワークを具備することを特徴とす
る、上記（１０）に記載の構造。 （１２）上記チップ間放電抑制手段が、上記マルチチッ
プ半導体装置のマルチチップ構造の縁部表面上のメタラ
イゼーションを介して、上記第１のチップおよび上記第
２の半導体装置チップに電気的に結合されることを特徴
とする、上記（１１）に記載の構造。 （１３）上記チップ間放電抑制手段が、少なくとも一部
は上記第２の半導体装置チップ内に設けられることを特
徴とする、上記（１）に記載の構造。 （１４）上記チップ間放電抑制手段が双方向性であり、
上記第１のチップと上記第２の半導体装置チップとの間
に発生する正の放電および負の放電を抑制することを特
徴とする、上記（１）に記載の構造。 （１５）少なくとも部分的に第１の所定の回路機能を与
える第１の回路を有する第１の半導体装置チップと、上
記第１の半導体装置チップに電気的、機械的に結合さ
れ、上記第１の半導体装置チップの上記第１の回路に少
なくとも部分的に透過性の機能を与える第２の回路を有
する第２の半導体装置チップとを具備する、マルチチッ
プ半導体構造。 （１６）上記第２の半導体装置チップが上記第１の半導
体装置チップに与える透過性の機能が、静電放電保護機
能であることを特徴とする、上記（１５）に記載の構
造。 （１７）上記第１の半導体装置チップおよび上記第２の
半導体装置チップがマルチチップ半導体スタック内に設
けられ、マルチチップ半導体スタックの縁部表面上のメ
タライゼーションが、上記第１の半導体装置チップの基
板を上記第２の半導体装置チップの基板に電気的に結合
することを特徴とする、上記（１５）に記載の構造。 （１８）上記マルチチップ半導体スタックの縁部表面上
のメタライゼーションが、金属皮膜、導電性重合体、お
よび金属塗料のいずれかからなることを特徴とする、上
記（１７）に記載の構造。 （１９）第１の基板と、第１のＶｃｃ電源と、第１のＶ
ｓｓ電源と、第１の入出力接続点とを有し、さらに上記
第１の入出力接続点と上記第１のＶｃｃ電源との間、お
よび上記第１の入出力接続点と上記第１のＶｓｓ電源と
の間に電気的に結合された第１のチップ間静電放電保護
回路を有する、第１の半導体装置チップと、第２の基板
と、第２のＶｃｃ電源と、第２のＶｓｓ電源と、第２の
入出力接続点とを有し、さらに上記第２の入出力接続点
と上記第２のＶｃｃ電源との間、および上記第２の入出
力接続点と上記第２のＶｓｓ電源との間に電気的に結合
された第２のチップ間静電放電保護回路を有する、第２
の半導体装置チップと、上記第１のＶｃｃ電源が上記第
２のＶｃｃ電源に電気的に結合され、上記第１のＶｓｓ
電源が上記第２のＶｓｓ電源に電気的に結合され、上記
第１のＶｃｃ電源が上記第２のＶｓｓ電源に電気的に結
合され、上記第１のＶｓｓ電源が上記第２のＶｃｃ電源
に電気的に結合されるように、上記第１の半導体装置チ
ップと上記第２の半導体装置チップとを相互接続する、
チップ間静電放電保護ネットワークとを具備する、マル
チチップ半導体スタック。 （２０）上記チップ間静電放電保護ネットワークが、少
なくとも一部は上記第１の半導体装置チップ内に設けら
れることを特徴とする、上記（１９）に記載のマルチチ
ップ半導体スタック。 （２１）上記チップ間静電放電保護ネットワークが、少
なくとも一部は上記半導体装置スタックの末端層内に設
けられることを特徴とする、上記（１９）に記載のマル
チチップ半導体スタック。 （２２）上記末端層が、上記マルチチップ半導体スタッ
クへの外部電気接続用の接点パッドを有することを特徴
とする、上記（２１）に記載のマルチチップ半導体スタ
ック。 （２３）（ａ）第１の平坦な主表面を有する第１の半導
体装置チップと、第２の平坦な主表面を有する第２の半
導体装置チップとを、第１の平坦な主表面が第２の平坦
な主表面と平行になるように積層してマルチチップ・ス
タックを形成する工程と、（ｂ）上記第１の半導体装置
チップの基板が上記第２の半導体装置チップの基板に電
気的に接続されるように上記マルチチップ・スタックの
第１の縁部表面をメタライゼーションする工程と、
（ｃ）上記工程（ｂ）に続いて、上記半導体構造の第２
の縁部の表面に、少なくとも１個の上記第１の半導体装
置チップの外部接続点と、少なくとも１個の上記第２の
半導体装置チップの外部接続点とを有するメタライゼー
ション・パターンを形成する工程とを含む、半導体装置
の製造方法。
チップと、第２の平坦な主表面を有する第２の半導体装
置チップと、上記第１のチップと上記第２の半導体装置
チップを電気的に接続する、チップ間に発生する放電を
抑制するためのチップ間放電抑制手段とを具備し、上記
第１のチップと上記第２の半導体装置チップは、上記第
１のチップの第１の平坦な表面が上記第２の半導体装置
の上記第２の平坦な主表面と平行になるように積層され
ていることを特徴とする、マルチチップ半導体装置構
造。 （２）上記第１のチップが第１の半導体装置チップから
なり、上記第１の半導体装置チップが第１の電力面を有
し、上記第２の半導体装置チップが第２の電力面を有
し、上記チップ間放電抑制手段が、上記第１の電力面と
上記第２の電力面とを電気的に結合することを特徴とす
る、上記（１）に記載の構造。 （３）上記第１の電力面と上記第２の電力面とが、それ
ぞれ第１の供給電圧を上記第１の半導体装置チップと上
記第２の半導体装置チップに供給することを特徴とす
る、上記（２）に記載の構造。 （４）上記第１の供給電圧が接地電圧Ｖｓｓであり、上
記チップ間放電抑制手段が、上記第１の電力面を上記第
２の電力面と短絡させることを特徴とする、上記（３）
に記載の構造。 （５）上記第１の電力面が第１の供給電圧を上記第１の
半導体装置チップに供給し、上記第２の電力面が第２の
供給電圧を上記第２の半導体装置チップに供給し、上記
第１の供給電圧が上記第２の供給電圧と異なることを特
徴とする、上記（２）に記載の構造。 （６）上記第１の半導体装置チップが第３の電力面を有
し、上記第２の半導体装置チップが第４の電力面を有
し、上記第３の電力面が上記第２の供給電圧を上記第１
の半導体装置チップに供給し、上記第４の電力面が上記
第１の供給電圧を上記第２の半導体装置チップに供給
し、上記チップ間放電抑制手段が上記第３の電力面と上
記第４の電力面をも電気的に結合することを特徴とす
る、上記（５）に記載の構造。 （７）上記チップ間放電抑制手段が、上記第１の電力面
を上記第４の電力面に電気的に結合し、上記第３の電力
面を上記第２の電力面に電気的に結合することを特徴と
する、上記（６）に記載の構造。 （８）上記第１の半導体装置チップが少なくとも１個の
外部接続手段を有し、上記第２の半導体装置チップが少
なくとも１個の外部接続手段を有し、上記第１の半導体
装置チップと上記第２の半導体装置チップが、それぞれ
チップ間放電抑制ネットワークを有し、上記第１の半導
体装置チップのチップ間放電抑制ネットワークが、その
少なくとも１個の外部接続手段を上記第１の電力面と上
記第３の電力面とに電気的に結合され、上記第２の半導
体装置チップのチップ間放電抑制ネットワークが、その
少なくとも１個の外部接続手段を上記第２の電力面と上
記第４の電力面とに電気的に結合され、上記第１の半導
体装置チップの少なくとも１個の外部接続手段が、前記
両方のチップ間放電抑制ネットワークおよび上記チップ
間放電抑制手段を介して、上記第２の半導体装置チップ
の少なくとも１個の外部接続手段に電気的に結合され、
その間に発生する放電を抑制することを特徴とする、上
記（７）に記載の構造。 （９）第３の半導体装置チップをさらに具備し、上記チ
ップ間放電抑制手段が上記第３の半導体装置チップ内に
設けられることを特徴とする、上記（１）に記載の構
造。 （１０）上記第３の半導体装置チップが第３の平坦な主
表面を有し、上記第３の半導体装置チップが、上記第１
の半導体装置チップおよび上記第２の半導体装置チップ
とともに積層され、上記第３の平坦な主表面が上記第１
および第２の平坦な主表面に平行であり、上記第３の半
導体装置チップが、上記マルチチップ半導体装置構造中
で末端の半導体装置チップを構成することを特徴とす
る、上記（９）に記載の構造。 （１１）上記末端の半導体装置チップが、複数の異なる
放電抑制ネットワークを具備し、上記チップ間放電抑制
手段が上記複数の異なる放電抑制ネットワークのうちの
１個の放電抑制ネットワークを具備することを特徴とす
る、上記（１０）に記載の構造。 （１２）上記チップ間放電抑制手段が、上記マルチチッ
プ半導体装置のマルチチップ構造の縁部表面上のメタラ
イゼーションを介して、上記第１のチップおよび上記第
２の半導体装置チップに電気的に結合されることを特徴
とする、上記（１１）に記載の構造。 （１３）上記チップ間放電抑制手段が、少なくとも一部
は上記第２の半導体装置チップ内に設けられることを特
徴とする、上記（１）に記載の構造。 （１４）上記チップ間放電抑制手段が双方向性であり、
上記第１のチップと上記第２の半導体装置チップとの間
に発生する正の放電および負の放電を抑制することを特
徴とする、上記（１）に記載の構造。 （１５）少なくとも部分的に第１の所定の回路機能を与
える第１の回路を有する第１の半導体装置チップと、上
記第１の半導体装置チップに電気的、機械的に結合さ
れ、上記第１の半導体装置チップの上記第１の回路に少
なくとも部分的に透過性の機能を与える第２の回路を有
する第２の半導体装置チップとを具備する、マルチチッ
プ半導体構造。 （１６）上記第２の半導体装置チップが上記第１の半導
体装置チップに与える透過性の機能が、静電放電保護機
能であることを特徴とする、上記（１５）に記載の構
造。 （１７）上記第１の半導体装置チップおよび上記第２の
半導体装置チップがマルチチップ半導体スタック内に設
けられ、マルチチップ半導体スタックの縁部表面上のメ
タライゼーションが、上記第１の半導体装置チップの基
板を上記第２の半導体装置チップの基板に電気的に結合
することを特徴とする、上記（１５）に記載の構造。 （１８）上記マルチチップ半導体スタックの縁部表面上
のメタライゼーションが、金属皮膜、導電性重合体、お
よび金属塗料のいずれかからなることを特徴とする、上
記（１７）に記載の構造。 （１９）第１の基板と、第１のＶｃｃ電源と、第１のＶ
ｓｓ電源と、第１の入出力接続点とを有し、さらに上記
第１の入出力接続点と上記第１のＶｃｃ電源との間、お
よび上記第１の入出力接続点と上記第１のＶｓｓ電源と
の間に電気的に結合された第１のチップ間静電放電保護
回路を有する、第１の半導体装置チップと、第２の基板
と、第２のＶｃｃ電源と、第２のＶｓｓ電源と、第２の
入出力接続点とを有し、さらに上記第２の入出力接続点
と上記第２のＶｃｃ電源との間、および上記第２の入出
力接続点と上記第２のＶｓｓ電源との間に電気的に結合
された第２のチップ間静電放電保護回路を有する、第２
の半導体装置チップと、上記第１のＶｃｃ電源が上記第
２のＶｃｃ電源に電気的に結合され、上記第１のＶｓｓ
電源が上記第２のＶｓｓ電源に電気的に結合され、上記
第１のＶｃｃ電源が上記第２のＶｓｓ電源に電気的に結
合され、上記第１のＶｓｓ電源が上記第２のＶｃｃ電源
に電気的に結合されるように、上記第１の半導体装置チ
ップと上記第２の半導体装置チップとを相互接続する、
チップ間静電放電保護ネットワークとを具備する、マル
チチップ半導体スタック。 （２０）上記チップ間静電放電保護ネットワークが、少
なくとも一部は上記第１の半導体装置チップ内に設けら
れることを特徴とする、上記（１９）に記載のマルチチ
ップ半導体スタック。 （２１）上記チップ間静電放電保護ネットワークが、少
なくとも一部は上記半導体装置スタックの末端層内に設
けられることを特徴とする、上記（１９）に記載のマル
チチップ半導体スタック。 （２２）上記末端層が、上記マルチチップ半導体スタッ
クへの外部電気接続用の接点パッドを有することを特徴
とする、上記（２１）に記載のマルチチップ半導体スタ
ック。 （２３）（ａ）第１の平坦な主表面を有する第１の半導
体装置チップと、第２の平坦な主表面を有する第２の半
導体装置チップとを、第１の平坦な主表面が第２の平坦
な主表面と平行になるように積層してマルチチップ・ス
タックを形成する工程と、（ｂ）上記第１の半導体装置
チップの基板が上記第２の半導体装置チップの基板に電
気的に接続されるように上記マルチチップ・スタックの
第１の縁部表面をメタライゼーションする工程と、
（ｃ）上記工程（ｂ）に続いて、上記半導体構造の第２
の縁部の表面に、少なくとも１個の上記第１の半導体装
置チップの外部接続点と、少なくとも１個の上記第２の
半導体装置チップの外部接続点とを有するメタライゼー
ション・パターンを形成する工程とを含む、半導体装置
の製造方法。
【図１】本発明による、同種の電力面を結合する、チッ
プ間放電抑制ネットワークを有する、マルチチップ半導
体構造の略図である。
プ間放電抑制ネットワークを有する、マルチチップ半導
体構造の略図である。
【図２】本発明による、異種の電力面を結合する、チッ
プ間放電抑制ネットワークを有する、マルチチップ半導
体構造の略図である。
プ間放電抑制ネットワークを有する、マルチチップ半導
体構造の略図である。
【図３】本発明による、チップ間およびチップ内放電抑
制ネットワークを有する、マルチチップ半導体構造の略
図である。
制ネットワークを有する、マルチチップ半導体構造の略
図である。
【図４】図２および図３の異種の電力面を結合する、放
電抑制ネットワークの一実施例の略図である。
電抑制ネットワークの一実施例の略図である。
【図５】本発明による、同種の入出力接続点間のチップ
間放電を抑制するチップ間およびチップ内放電抑制ネッ
トワークを有する、マルチチップ半導体構造の略図であ
る。
間放電を抑制するチップ間およびチップ内放電抑制ネッ
トワークを有する、マルチチップ半導体構造の略図であ
る。
【図６】本発明による、異種の入出力接続点間のチップ
間放電を抑制するチップ間およびチップ内放電抑制ネッ
トワークを有する、マルチチップ半導体構造の略図であ
る。
間放電を抑制するチップ間およびチップ内放電抑制ネッ
トワークを有する、マルチチップ半導体構造の略図であ
る。
【図７】本発明による、チップ間放電抑制回路を有す
る、マルチチップ半導体構造の部分斜視図である。
る、マルチチップ半導体構造の部分斜視図である。
【図８】本発明による、チップ間静電放電（ＥＳＤ）ネ
ットワークを有する、マルチチップ半導体構造の部分斜
視図である。
ットワークを有する、マルチチップ半導体構造の部分斜
視図である。
【図９】ピン型の端部表面相互接続バスおよび電源型の
端部表面相互接続バスに接続した、図８のチップ間ＥＳ
Ｄネットワークの一部を示す略図である。
端部表面相互接続バスに接続した、図８のチップ間ＥＳ
Ｄネットワークの一部を示す略図である。
【図１０】本発明の一態様による、チップ基板を相互接
続する端部表面導体を有する、マルチチップ半導体構造
の斜視図である。
続する端部表面導体を有する、マルチチップ半導体構造
の斜視図である。
【図１１】本発明による、チップ基板間の直接的電気相
互接続を有する、マルチチップ半導体構造中の２個の隣
接する半導体装置を示す部分立面図である。
互接続を有する、マルチチップ半導体構造中の２個の隣
接する半導体装置を示す部分立面図である。
【図１２】本発明による、チップ基板間の直接的電気相
互接続を有する、マルチチップ半導体構造中の２個の隣
接する半導体装置を示す部分斜視図である。
互接続を有する、マルチチップ半導体構造中の２個の隣
接する半導体装置を示す部分斜視図である。
【図１３】本発明による、チップ間放電抑制ネットワー
クが、第１の半導体装置チップの第１の電力面と第２の
電力面との間に電気的に接続され、第１の電力面が第２
の半導体装置チップの基板に電気的に接続された、チッ
プ基板間の直接的電気相互接続を有する、マルチチップ
半導体構造中の２個の隣接する半導体装置を示す部分立
面図である。
クが、第１の半導体装置チップの第１の電力面と第２の
電力面との間に電気的に接続され、第１の電力面が第２
の半導体装置チップの基板に電気的に接続された、チッ
プ基板間の直接的電気相互接続を有する、マルチチップ
半導体構造中の２個の隣接する半導体装置を示す部分立
面図である。
【図１４】本発明による、犠牲キャパシタが半導体装置
チップ間に設けられた、マルチチップ半導体構造中の２
個の隣接する半導体装置を示す部分立面図である。
チップ間に設けられた、マルチチップ半導体構造中の２
個の隣接する半導体装置を示す部分立面図である。
１０ 第１の電力面 １２ 第２の電力面 １４ 第３の電力面 １６ 第４の電力面 ２０ チップ間放電抑制ネットワーク ２０' チップ間放電抑制ネットワーク ２０" チップ間放電抑制ネットワーク ３０ チップ間放電抑制ネットワーク ４０ チップ間放電抑制ネットワーク ４２ 縁部表面 ４４ 外部接続点 ４６ バス ５０ マルチチップ・スタック ６４ マルチチップ・スタック ７０ マルチチップ・スタック ８０ マルチチップ・スタック １００ マルチチップ・スタック １２０ マルチチップ・スタック １４０ マルチチップ・スタック ５２ 末端層 ５４ 縁部表面のバス ５６ 接点パッド ５８ ＥＳＤ保護回路 ６０ 第１の抑制ネットワーク
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ポール・エヴァンス・ベークマン・ジュ ニア アメリカ合衆国05403 バーモント州サ ウス・バーリントン ベドフォード・グ リーン ３ (56)参考文献 特開 平４−112561（ＪＰ，Ａ) 特開 平６−295981（ＪＰ，Ａ) 特開 平７−14979（ＪＰ，Ａ) 特開 昭61−185958（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 25/04 - 25/075
Claims (20)
- 【請求項１】第１の平坦な主表面を有する第１のチップ
と、 第２の平坦な主表面を有する第２の半導体装置チップ
と、 上記第１のチップと上記第２の半導体装置チップを電気
的に接続する、チップ間に発生する放電を抑制するため
のチップ間放電抑制手段とを具備し、 上記第１のチップと上記第２の半導体装置チップは、上
記第１のチップの第１の平坦な表面が上記第２の半導体
装置の上記第２の平坦な主表面と平行になるように積層
されていることを特徴とする、マルチチップ半導体装置
構造。 - 【請求項２】上記第１のチップが第１の半導体装置チッ
プからなり、上記第１の半導体装置チップが第１の電力
面を有し、上記第２の半導体装置チップが第２の電力面
を有し、上記チップ間放電抑制手段が、上記第１の電力
面と上記第２の電力面とを電気的に結合することを特徴
とする、請求項１に記載のマルチチップ半導体装置構
造。 - 【請求項３】上記第１の電力面と上記第２の電力面と
が、それぞれ第１の供給電圧を上記第１の半導体装置チ
ップと上記第２の半導体装置チップに供給することを特
徴とする、請求項２に記載のマルチチップ半導体装置構
造。 - 【請求項４】上記第１の供給電圧が接地電圧Ｖｓｓであ
り、上記チップ間放電抑制手段が、上記第１の電力面を
上記第２の電力面と短絡させることを特徴とする、請求
項３に記載のマルチチップ半導体装置構造。 - 【請求項５】上記第１の電力面が第１の供給電圧を上記
第１の半導体装置チップに供給し、 上記第２の電力面が第２の供給電圧を上記第２の半導体
装置チップに供給し、上記第１の供給電圧が上記第２の
供給電圧と異なることを特徴とする、請求項２に記載の
マルチチップ半導体装置構造。 - 【請求項６】上記第１の半導体装置チップが第３の電力
面を有し、上記第２の半導体装置チップが第４の電力面
を有し、上記第３の電力面が上記第２の供給電圧を上記
第１の半導体装置チップに供給し、上記第４の電力面が
上記第１の供給電圧を上記第２の半導体装置チップに供
給し、上記チップ間放電抑制手段が上記第３の電力面と
上記第４の電力面をも電気的に結合することを特徴とす
る、請求項５に記載のマルチチップ半導体装置構造。 - 【請求項７】上記チップ間放電抑制手段が、上記第１の
電力面を上記第４の電力面に電気的に結合し、上記第３
の電力面を上記第２の電力面に電気的に結合することを
特徴とする、請求項６に記載のマルチチップ半導体装置
構造。 - 【請求項８】上記第１の半導体装置チップが少なくとも
１個の外部接続手段を有し、上記第２の半導体装置チッ
プが少なくとも１個の外部接続手段を有し、 上記第１の半導体装置チップと上記第２の半導体装置チ
ップが、それぞれチップ内放電抑制手段を有し、 上記第１の半導体装置チップのチップ内放電抑制手段
が、その少なくとも１個の外部接続手段を上記第１の電
力面と上記第３の電力面とに電気的に結合し、 上記第２の半導体装置チップのチップ内放電抑制手段
が、その少なくとも１個の外部接続手段を上記第２の電
力面と上記第４の電力面とに電気的に結合し、 上記第１の半導体装置チップの少なくとも１個の外部接
続手段が、上記チップ間放電抑制手段を介して、上記第
２の半導体装置チップの少なくとも１個の外部接続手段
に電気的に結合され、その間に発生する放電を抑制する
ことを特徴とする、請求項７に記載のマルチチップ半導
体装置構造。 - 【請求項９】第３の半導体装置チップをさらに具備し、
上記チップ間放電抑制手段が上記第３の半導体装置チッ
プ内に設けられることを特徴とする、請求項１に記載の
マルチチップ半導体装置構造。 - 【請求項１０】上記第３の半導体装置チップが第３の平
坦な主表面を有し、上記第３の半導体装置チップが、上
記第１の半導体装置チップおよび上記第２の半導体装置
チップとともに積層され、上記第３の平坦な主表面が上
記第１および第２の平坦な主表面に平行であり、上記第
３の半導体装置チップが、上記マルチチップ半導体装置
構造中で末端の半導体装置チップを構成することを特徴
とする、請求項９に記載のマルチチップ半導体装置構
造。 - 【請求項１１】上記末端の半導体装置チップが、複数の
異なる放電抑制手段を具備し、 上記チップ間放電抑制手段は、上記複数の異なる放電抑
制手段のうちの１個の放電抑制手段を含んでなることを
特徴とする、請求項１０に記載のマルチチップ半導体装
置構造。 - 【請求項１２】上記チップ間放電抑制手段が、上記マル
チチップ半導体装置のマルチチップ構造の縁部表面上の
メタライゼーションを介して、上記第１のチップおよび
上記第２の半導体装置チップに電気的に結合されること
を特徴とする、請求項１１に記載のマルチチップ半導体
装置構造。 - 【請求項１３】上記チップ間放電抑制手段が、少なくと
も一部は上記第２の半導体装置チップ内に設けられるこ
とを特徴とする、請求項１に記載のマルチチップ半導体
装置構造。 - 【請求項１４】上記チップ間放電抑制手段が双方向性で
あり、上記第１のチップと上記第２の半導体装置チップ
との間に発生する正の放電および負の放電を抑制するこ
とを特徴とする、請求項１に記載のマルチチップ半導体
装置構造。 - 【請求項１５】 前記チップ間放電抑制手段は、 上記第１のチップの基板が上記第２の半導体装置チップ
の基板に電気的に接続されるように、上記マルチチップ
半導体装置の１の縁部表面に設けた導電性材料であるこ
とを特徴とする、請求項１に記載のマルチチップ半導体
装置構造。 - 【請求項１６】 第１の基板と、第１のＶｃｃ電源と、第
１のＶｓｓ電源と、第１の入出力接続点とを有し、さら
に上記第１の入出力接続点と上記第１のＶｃｃ電源との
間、および上記第１の入出力接続点と上記第１のＶｓｓ
電源との間に電気的に結合された第１のチップ内静電放
電保護回路を有する、第１の半導体装置チップと、 第２の基板と、第２のＶｃｃ電源と、第２のＶｓｓ電源
と、第２の入出力接続点とを有し、さらに上記第２の入
出力接続点と上記第２のＶｃｃ電源との間、および上記
第２の入出力接続点と上記第２のＶｓｓ電源との間に電
気的に結合された第２のチップ内静電放電保護回路を有
する、第２の半導体装置チップと、 上記第１のＶｃｃ電源が上記第２のＶｃｃ電源に電気的
に結合され、上記第１のＶｓｓ電源が上記第２のＶｓｓ
電源に電気的に結合され、上記第１のＶｃｃ電源が上記
第２のＶｓｓ電源に電気的に結合され、上記第１のＶｓ
ｓ電源が上記第２のＶｃｃ電源に電気的に結合されるよ
うに、上記第１の半導体装置チップと上記第２の半導体
装置チップとを相互接続する、チップ間静電放電保護回
路網とを具備する、 マルチチップ半導体スタック。 - 【請求項１７】 上記チップ間静電放電保護回路網が、少
なくとも一部は上記第１の半導体装置チップ内に設けら
れることを特徴とする、請求項１６に記載のマルチチッ
プ半導体スタック。 - 【請求項１８】 上記チップ間静電放電保護回路網が、少
なくとも一部は上記半導体装置スタックの末端層内に設
けられることを特徴とする、請求項１６に記載のマルチ
チップ半導体スタック。 - 【請求項１９】 上記末端層が、上記マルチチップ半導体
スタックへの外部電気接続用の接点パッドを有すること
を特徴とする、請求項１８に記載のマルチチップ半導体
スタック。 - 【請求項２０】 （ａ）第１の平坦な主表面を有する第１
の半導体装置チップと、第２の平坦な主表面を有する第
２の半導体装置チップとを、第１の平坦な主表面が第２
の平坦な主表面と平行になるように積層してマルチチッ
プ・スタックを形成する工程と、 （ｂ）上記第１の半導体装置チップの基板が上記第２の
半導体装置チップの基板に電気的に接続されるように上
記マルチチップ・スタックの第１の縁部表面をメタライ
ゼーションし、チップ間放電抑制手段を形成する工程
と、 （ｃ）上記工程（ｂ）に続いて、上記半導体構造の第２
の縁部の表面に、少なくとも１個の上記第１の半導体装
置チップの外部接続点と、少なくとも１個の上記第２の
半導体装置チップの外部接続点とを有するメタライゼー
ション・パターンを形成する工程とを含む、 半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US392461 | 1995-02-22 | ||
| US08/392,461 US5703747A (en) | 1995-02-22 | 1995-02-22 | Multichip semiconductor structures with interchip electrostatic discharge protection, and fabrication methods therefore |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08250643A JPH08250643A (ja) | 1996-09-27 |
| JP3226152B2 true JP3226152B2 (ja) | 2001-11-05 |
Family
ID=23550701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03153796A Expired - Lifetime JP3226152B2 (ja) | 1995-02-22 | 1996-02-20 | チップ間静電放電防止マルチチップ半導体構造およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5703747A (ja) |
| JP (1) | JP3226152B2 (ja) |
Families Citing this family (48)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5703747A (en) * | 1995-02-22 | 1997-12-30 | Voldman; Steven Howard | Multichip semiconductor structures with interchip electrostatic discharge protection, and fabrication methods therefore |
| US5915167A (en) * | 1997-04-04 | 1999-06-22 | Elm Technology Corporation | Three dimensional structure memory |
| US6551857B2 (en) * | 1997-04-04 | 2003-04-22 | Elm Technology Corporation | Three dimensional structure integrated circuits |
| WO1999066556A1 (de) * | 1998-06-16 | 1999-12-23 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Vertikal integriertes mikroelektronisches system und verfahren zur herstellung |
| US6483736B2 (en) | 1998-11-16 | 2002-11-19 | Matrix Semiconductor, Inc. | Vertically stacked field programmable nonvolatile memory and method of fabrication |
| WO2000041242A1 (de) * | 1998-12-30 | 2000-07-13 | Infineon Technologies Ag | Halbleiteranordnung |
| US6256184B1 (en) | 1999-06-16 | 2001-07-03 | International Business Machines Corporation | Method and apparatus for providing electrostatic discharge protection |
| FI109641B (fi) * | 2000-03-10 | 2002-09-13 | Nokia Corp | Mikrofonirakenne |
| US8575719B2 (en) | 2000-04-28 | 2013-11-05 | Sandisk 3D Llc | Silicon nitride antifuse for use in diode-antifuse memory arrays |
| EP2988331B1 (en) | 2000-08-14 | 2019-01-09 | SanDisk Technologies LLC | Semiconductor memory device |
| JP4022040B2 (ja) * | 2000-10-05 | 2007-12-12 | 松下電器産業株式会社 | 半導体デバイス |
| US6429045B1 (en) | 2001-02-07 | 2002-08-06 | International Business Machines Corporation | Structure and process for multi-chip chip attach with reduced risk of electrostatic discharge damage |
| US7352199B2 (en) | 2001-02-20 | 2008-04-01 | Sandisk Corporation | Memory card with enhanced testability and methods of making and using the same |
| JP2002270759A (ja) | 2001-03-14 | 2002-09-20 | Matsushita Electric Ind Co Ltd | 半導体チップ及びマルチチップモジュール |
| US6897514B2 (en) | 2001-03-28 | 2005-05-24 | Matrix Semiconductor, Inc. | Two mask floating gate EEPROM and method of making |
| JP3794942B2 (ja) * | 2001-07-09 | 2006-07-12 | 松下電器産業株式会社 | マルチチップモジュール及びその接続テスト方法 |
| US6593624B2 (en) | 2001-09-25 | 2003-07-15 | Matrix Semiconductor, Inc. | Thin film transistors with vertically offset drain regions |
| US6841813B2 (en) | 2001-08-13 | 2005-01-11 | Matrix Semiconductor, Inc. | TFT mask ROM and method for making same |
| US6843421B2 (en) | 2001-08-13 | 2005-01-18 | Matrix Semiconductor, Inc. | Molded memory module and method of making the module absent a substrate support |
| US6525953B1 (en) | 2001-08-13 | 2003-02-25 | Matrix Semiconductor, Inc. | Vertically-stacked, field-programmable, nonvolatile memory and method of fabrication |
| US6784656B2 (en) * | 2001-08-30 | 2004-08-31 | Teradyne, Inc. | Hybrid conductor-board for multi-conductor routing |
| US6624485B2 (en) | 2001-11-05 | 2003-09-23 | Matrix Semiconductor, Inc. | Three-dimensional, mask-programmed read only memory |
| US7067914B2 (en) | 2001-11-09 | 2006-06-27 | International Business Machines Corporation | Dual chip stack method for electro-static discharge protection of integrated circuits |
| US6731011B2 (en) | 2002-02-19 | 2004-05-04 | Matrix Semiconductor, Inc. | Memory module having interconnected and stacked integrated circuits |
| US6853049B2 (en) | 2002-03-13 | 2005-02-08 | Matrix Semiconductor, Inc. | Silicide-silicon oxide-semiconductor antifuse device and method of making |
| US6737675B2 (en) | 2002-06-27 | 2004-05-18 | Matrix Semiconductor, Inc. | High density 3D rail stack arrays |
| AU2003255254A1 (en) * | 2002-08-08 | 2004-02-25 | Glenn J. Leedy | Vertical system integration |
| US6943294B2 (en) * | 2003-12-22 | 2005-09-13 | Intel Corporation | Integrating passive components on spacer in stacked dies |
| JP4652703B2 (ja) * | 2004-03-10 | 2011-03-16 | ルネサスエレクトロニクス株式会社 | 半導体回路装置及びマルチ・チップ・パッケージ |
| US7411767B2 (en) * | 2004-06-02 | 2008-08-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-domain ESD protection circuit structure |
| US7535105B2 (en) * | 2005-08-02 | 2009-05-19 | International Business Machines Corporation | Inter-chip ESD protection structure for high speed and high frequency devices |
| US20080174927A1 (en) * | 2007-01-22 | 2008-07-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Esd protection scheme for semiconductor devices having dummy pads |
| KR101321947B1 (ko) * | 2007-09-20 | 2013-11-04 | 삼성전자주식회사 | 정전기 방전 보호회로를 구비하는 반도체 장치 및 이장치의 테스트 방법 |
| TW200924148A (en) * | 2007-11-26 | 2009-06-01 | Ind Tech Res Inst | Structure of three-dimensional stacked dies with vertical electrical self-interconnections and method for manufacturing the same |
| US8080862B2 (en) | 2008-09-09 | 2011-12-20 | Qualcomm Incorporate | Systems and methods for enabling ESD protection on 3-D stacked devices |
| JP2010129958A (ja) * | 2008-12-01 | 2010-06-10 | Seiko Epson Corp | 半導体装置及び半導体装置の製造方法 |
| US8232625B2 (en) | 2009-03-26 | 2012-07-31 | International Business Machines Corporation | ESD network circuit with a through wafer via structure and a method of manufacture |
| US8330489B2 (en) | 2009-04-28 | 2012-12-11 | International Business Machines Corporation | Universal inter-layer interconnect for multi-layer semiconductor stacks |
| US8054597B2 (en) * | 2009-06-23 | 2011-11-08 | International Business Machines Corporation | Electrostatic discharge structures and methods of manufacture |
| US8730626B2 (en) * | 2011-10-04 | 2014-05-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Electrostatic discharge protection |
| US8933715B2 (en) * | 2012-04-08 | 2015-01-13 | Elm Technology Corporation | Configurable vertical integration |
| JP5543567B2 (ja) | 2012-10-22 | 2014-07-09 | 誠 雫石 | 半導体素子の製造方法 |
| CN104600687B (zh) * | 2015-01-06 | 2018-03-30 | 武汉新芯集成电路制造有限公司 | 三维集成电路的静电保护电路 |
| US9627395B2 (en) | 2015-02-11 | 2017-04-18 | Sandisk Technologies Llc | Enhanced channel mobility three-dimensional memory structure and method of making thereof |
| KR20160099891A (ko) * | 2015-02-13 | 2016-08-23 | 에스케이하이닉스 주식회사 | 정전기 방지 회로 및 이를 포함하는 반도체 장치 |
| JP6372437B2 (ja) * | 2015-07-30 | 2018-08-15 | ミツミ電機株式会社 | マルチチップ、電池保護装置及び電池パック |
| US9478495B1 (en) | 2015-10-26 | 2016-10-25 | Sandisk Technologies Llc | Three dimensional memory device containing aluminum source contact via structure and method of making thereof |
| US9907176B2 (en) * | 2016-03-28 | 2018-02-27 | Avx Corporation | Solid electrolytic capacitor module with improved planarity |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2289051A1 (fr) * | 1974-10-22 | 1976-05-21 | Ibm | Dispositifs a semi-conducteur du genre transistors a effet de champ et a porte isolee et circuits de protection cotre les surtensions |
| US4198696A (en) * | 1978-10-24 | 1980-04-15 | International Business Machines Corporation | Laser cut storage cell |
| US4608592A (en) * | 1982-07-09 | 1986-08-26 | Nec Corporation | Semiconductor device provided with a package for a semiconductor element having a plurality of electrodes to be applied with substantially same voltage |
| US4456800A (en) * | 1983-05-25 | 1984-06-26 | Allen-Bradley Company | Planar contact array switch having improved ground path for dissipating electrostatic discharges |
| US4727410A (en) * | 1983-11-23 | 1988-02-23 | Cabot Technical Ceramics, Inc. | High density integrated circuit package |
| WO1993013557A1 (en) * | 1985-02-14 | 1993-07-08 | Yoshiyuki Sato | Structure for mounting the semiconductor chips in a three-dimensional manner |
| US4677520A (en) * | 1985-09-13 | 1987-06-30 | James Price | Static charge protector for integrated circuits |
| KR900001398B1 (ko) * | 1987-11-30 | 1990-03-09 | 삼성전자 주식회사 | 양방성 입출력 셀 |
| US5012924A (en) * | 1990-03-19 | 1991-05-07 | R. H. Murphy Company, Inc. | Carriers for integrated circuits and the like |
| US5359211A (en) * | 1991-07-18 | 1994-10-25 | Harris Corporation | High voltage protection using SCRs |
| US5270261A (en) * | 1991-09-13 | 1993-12-14 | International Business Machines Corporation | Three dimensional multichip package methods of fabrication |
| US5477082A (en) * | 1994-01-11 | 1995-12-19 | Exponential Technology, Inc. | Bi-planar multi-chip module |
| US5521434A (en) * | 1994-10-17 | 1996-05-28 | International Business Machines Corporation | Semiconductor chip and electronic module with integrated surface interconnects/components |
| US5703747A (en) * | 1995-02-22 | 1997-12-30 | Voldman; Steven Howard | Multichip semiconductor structures with interchip electrostatic discharge protection, and fabrication methods therefore |
-
1995
- 1995-02-22 US US08/392,461 patent/US5703747A/en not_active Expired - Lifetime
-
1996
- 1996-02-20 JP JP03153796A patent/JP3226152B2/ja not_active Expired - Lifetime
-
1997
- 1997-07-10 US US08/889,256 patent/US5930098A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5703747A (en) | 1997-12-30 |
| JPH08250643A (ja) | 1996-09-27 |
| US5930098A (en) | 1999-07-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3226152B2 (ja) | チップ間静電放電防止マルチチップ半導体構造およびその製造方法 | |
| RU2469434C1 (ru) | Способ защиты от электростатического разряда в устройстве трехмерной (3-d) многоуровневой интегральной схемы, устройство (3-d) многоуровневой интегральной схемы и способ его изготовления | |
| US5721656A (en) | Electrostatc discharge protection network | |
| US6147857A (en) | Optional on chip power supply bypass capacitor | |
| US6846717B2 (en) | Semiconductor device having a wire bond pad and method therefor | |
| JP5063052B2 (ja) | 高速・高周波数デバイスのためのチップ間ｅｓｄ保護構造体 | |
| US20050087807A1 (en) | Integrated circuit bond pad structures and methods of making | |
| US20060250139A1 (en) | Bond pad structure comprising multiple bond pads with metal overlap | |
| US7602041B2 (en) | Input protection circuit preventing electrostatic discharge damage of semiconductor integrated circuit | |
| JPS63147357A (ja) | 静電気放電保護回路 | |
| CN212230426U (zh) | 集成电路装置 | |
| JP2012186484A (ja) | 多チップモジュール用ｅｓｄ回路を含む集積回路及びその方法 | |
| US7561390B2 (en) | Protection circuit in semiconductor circuit device comprising a plurality of chips | |
| US6043539A (en) | Electro-static discharge protection of CMOS integrated circuits | |
| JP3116916B2 (ja) | 回路装置、その製造方法 | |
| JP2010135391A (ja) | 半導体装置及び半導体装置の製造方法 | |
| US6946747B1 (en) | Semiconductor device and its manufacturing method | |
| US6753204B1 (en) | Method for assembling integrated circuits with protection of the circuits against electrostatic discharge | |
| US6784496B1 (en) | Circuit and method for an integrated charged device model clamp | |
| WO2005017999A1 (ja) | 半導体装置およびその製造方法 | |
| JP2791067B2 (ja) | モノリシック過電圧保護集合体 | |
| US20060054999A1 (en) | Semiconductor device | |
| TWI222208B (en) | Semiconductor integrated circuit device | |
| US20050127444A1 (en) | Semiconductor integrated circuit | |
| JP2004165246A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080831 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080831 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090831 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090831 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100831 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100831 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110831 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120831 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120831 Year of fee payment: 11 |
|
| S802 | Written request for registration of partial abandonment of right |
Free format text: JAPANESE INTERMEDIATE CODE: R311802 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120831 Year of fee payment: 11 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120831 Year of fee payment: 11 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S802 | Written request for registration of partial abandonment of right |
Free format text: JAPANESE INTERMEDIATE CODE: R311802 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120831 Year of fee payment: 11 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130831 Year of fee payment: 12 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |