WO2005017999A1 - 半導体装置およびその製造方法 - Google Patents

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Shin Iwabuchi
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Definitions

  • the present invention relates to a semiconductor device and a method of manufacturing the same. More specifically, the present invention relates to a semiconductor device to which a so-called multi-chip module (MCM) technology is applied, in which a plurality of semiconductor chips are assembled as one electronic component, and a method of manufacturing the same.
  • MCM multi-chip module
  • a semiconductor device using MCM technology a plurality of semiconductor chips having the same or different functions are mounted on a supporting substrate, but an internal circuit in which respective functional elements are formed on each semiconductor chip ( Core part), an external connection circuit (so-called interface circuit) drawn from each internal circuit, and an electrode pad connected to the external connection circuit. Is provided. And each semiconductor chip is connected by the wiring provided between the electrode pads. Electrode pads are used not only for chip-to-chip connections but also for needle placement during functional testing.
  • Such an MCM type semiconductor device achieves the same degree of high performance as a system LSI type semiconductor device in which the functions of a plurality of semiconductor chips are built into one semiconductor chip. This simplifies the design process and the wafer process, which is advantageous in terms of yield, manufacturing cost, and shortening of TAT (Turn Ardom and Timme).
  • the signal line from the internal circuit is once drawn out to the external connection circuit and then provided on the other semiconductor chip. It is connected to the external connection circuit. For this reason, the decrease in reliability becomes a problem due to the power consumption by the external connection circuit and the increase in the amount of heat generation in the semiconductor device resulting from this. There is also a problem that the area of the external connection circuit is wasted.
  • At least one of a plurality of semiconductor chips is made to have only a core portion.
  • a technology for disconnecting the external connection circuit mounted for connection with the outside of the chip is provided, such as connecting the external unit with an external device or other chip. It has been proposed. This technology not only wastes chip area but also enables high-speed operation and low power consumption.
  • connection between the core portion and an external device or another chip causes an external device (one semiconductor chip to the other
  • an external device one semiconductor chip to the other
  • connection wire bonding wire
  • the charge used for the semiconductor chip flows into the signal line between the chips, and the element used for the circuit inside the chip. It has been found that there are cases in which the characteristics of the metal are degraded or destroyed (all together as electrostatic damage).
  • the bumps are formed on the chip surface. It has also been found that the characteristics of the elements used in the internal circuit of the chip may be degraded or destroyed (collectively referred to as plasma damage) due to plasma damage.
  • the semiconductor device electrically connects signal lines connecting internal circuits formed in each of a plurality of semiconductor chips.
  • the first protection circuit is provided to prevent the semiconductor elements on the chip from being damaged in connection with the signal lines connecting the internal circuits, as well as being directly connected.
  • the form of the completed semiconductor device is not limited to a form in which a plurality of semiconductor chips are arranged adjacent to each other on a plane on a common support substrate (an interconnector or a mother board). It may be the one in which semiconductor chips of the above are stacked (face-down mounting). In the latter case, one of the two is used as the other supporting substrate, and there is no need to prepare an interposer separately, and the cost for the interposer is low and the cost is low. Is realized.
  • semiconductor elements in the internal circuit are prevented from being damaged due to electrical and direct connection between the internal circuit and the internal circuit on the other semiconductor chip.
  • the internal circuits of the multiple semiconductor chips are functionally tested with the first protection circuit installed.
  • the signal lines between the two internal circuits are electrically connected directly.
  • bonding wire or bumps may be used as a connection method.
  • an external connection circuit is formed in the part to be connected (target connection part) in the semiconductor chip
  • at least a part of the external connection circuit in the connection target part is a signal line.
  • the signal lines between the two internal circuits be electrically connected directly after electrical disconnection from the internal circuit side.
  • this disconnection for example, there is a method of disconnecting only the signal wiring to the internal circuit using dry etching such as laser blow or RIE (reactiv e etch), or a connection target portion.
  • a method of physically cutting and removing (separating) the semiconductor chip portion can be used. By doing this, it is possible to reduce the power consumption and prevent the problem of signal delay because the connection target portion does not use all or part of the external connection circuit.
  • the first protection circuit provided on the signal line directly connecting between the two internal circuits is a connection portion with the other internal circuit on at least one of the plurality of semiconductor chips, preferably on both chips. It is preferable to place on the signal line between the minute and the internal circuit on the semiconductor chip.
  • the external connection circuit when the external connection circuit is provided with a second protection circuit that protects the semiconductor element from damage when connected to an external device, the above first signal line directly connecting between the internal circuits is provided.
  • a protection circuit In effect, the first and second protection circuits are provided separately. Since the first protection circuit aims to protect the damage when directly connecting the internal circuits of both chips, its protection ability is sufficient to achieve the purpose. It only needs to have a protective ability.
  • a second protection circuit may be provided in the external connection circuit used for connection with an external device or a function test, etc., in order to protect the semiconductor element from damage at the time of connection, the second protection circuit The protection capability does not have to be the same as the protection capability of this second protection circuit.
  • the first protection circuit directly connects the internal circuits of both chips. It is not necessary after the connection process, as it is intended to protect the damage caused by the connection. In addition, if this protection circuit is present on the signal line, the load placed on the signal line is not preferred.
  • a protection circuit is functioned by using a switching circuit capable of turning on and off between input and output during the connection process. After the connection process is completed, the first protection circuit may be disconnected from the signal line by turning it off.
  • this switching circuit can also be a load on the signal line, so when designing the device circuit, provide the switching circuit in consideration of the circuit configuration of the protection circuit and switching circuit and the load on these signal lines. It is desirable to determine whether or not
  • the device by electrically connecting the internal circuits directly, power consumption is prevented and operation delay is prevented as compared with the case of connection through the external connection circuit.
  • the device can be operated at high speed.
  • a protection circuit is provided to protect the semiconductor elements on the chip from electrostatic damage and plasma damage when connecting the circuits. Therefore, when electrically connecting internal circuits directly or when forming a protruding electrode for connection, it is possible to protect the element from those damages, and to prevent the deterioration of the reliability and yield of the MCM device. be able to.
  • all or part of the external connection circuit is separated from the internal circuit side for the purpose of downsizing, low power consumption, or high speed, and an MCM type semiconductor device mounted with a plurality of semiconductors can be manufactured.
  • FIG. 1 is a plan view showing a first embodiment of a semiconductor device to which the present invention is applied.
  • FIGS. 2A to 2C are diagrams for explaining a configuration example of the external connection circuit and a connection method between chip internal circuits in the inter-chip connection section. (Part 1 )
  • FIGS. 3A to 3C are diagrams for explaining one configuration example of the external connection circuit and a connection method between chip internal circuits in the inter-chip connection portion. (Part 2)
  • FIGS. 4A to 4C are views for explaining a method of manufacturing the semiconductor device 1 of the first embodiment.
  • 5A to 5B are views for explaining a second embodiment of the semiconductor device to which the present invention is applied.
  • FIGS. 6A to 6B are diagrams for explaining a third embodiment of a semiconductor device to which the present invention is applied. (Part 1 )
  • Part 2 is a third embodiment of the semiconductor device to which the present invention is applied.
  • FIG. 8 shows a fourth embodiment of the semiconductor device to which the present invention is applied.
  • the same component is denoted by the same reference numeral, and the overlapping description will be omitted.
  • the semiconductor device of the present embodiment is proposed by the present applicant in Japanese Patent Application Nos. 2 0 0 2-6 7 9 6 9 and 2 0 0 2-1 9 0 6 4
  • the chip internal circuits formed on a plurality of semiconductor chips are electrically connected directly by employing a technology for separating the external connection circuits mounted for connection to the chip exterior.
  • a protection circuit which is a specific configuration, is provided on a signal line which directly electrically connects between the aforementioned chip internal circuits. The details will be described below.
  • FIG. 1 is a plan view showing a first embodiment of a semiconductor device to which the present invention is applied.
  • the semiconductor device 1 shown in this figure is a so-called MCM type semiconductor device in which a plurality of substantially square semiconductor chips 20 and 22 (shown in FIG. 1) are mounted on a supporting substrate 10. It is.
  • the first semiconductor chip 20 is, for example, a semiconductor chip for logic in which a gate circuit for signal processing is formed as the chip internal circuit 30.
  • the second semiconductor chip 22 is a semiconductor chip for memory in which, for example, a 32-bit bus DRAM (Dynamic RAM) circuit is formed as an internal circuit 32 in the chip.
  • DRAM Dynamic RAM
  • the semiconductor chip 2 0, 2 2 is, for example, on the support substrate 10, It is die-bonded with the path formation surface facing upward. Then, an insulating film (not shown) is formed on the support substrate 10 in a state of covering the semiconductor chips 2 0 and 2 2.
  • the semiconductor chips 20 and 22 are connected to a plurality of external connection circuits 40 and 42 drawn from the chip internal circuits 30 and 32 and to the external connection circuits 40 and 42, respectively.
  • the electrode pads 50 and 52 are provided.
  • the electrode pads 50, 52 are for carrying out a functional test of the semiconductor chips 20, 22.
  • the electrode pads 50, 52 are formed along the outer periphery of each of the semiconductor chips 20, 22. Are arranged.
  • the electrode pads 50, 52 are not provided in the inter-chip connection portion 1 1 between the semiconductor chips 20, 22.
  • the connection points 3 0 a 3 2 a of the chip internal circuits 3 0 3 2 2 are connected without connecting the electrode pads 5 0 5 2 and the external connection circuits 4 0 4 2.
  • 5 8 directly connect the semiconductor chips 20 and 22 with the connection wiring 1 2. Note that "without via electrode pad and external connection circuit” means "without passing through these members in terms of electrical signal".
  • Wiring portions (not shown) between the internal circuits 30 and 32 are electrically separated by dry etching means such as, for example, laser blotting or RIE (reactive ion etching), It may be connected by connection wiring 1 2 at connection points 5 6 and 5 8 on the side of the chip internal circuit 30 and 32 in the vicinity of the portion.
  • dry etching means such as, for example, laser blotting or RIE (reactive ion etching
  • the external connection circuit 4 to be separated Switching circuit that can electrically turn on and off between 0 a (4 2 a) and chip internal circuit 3 0 (3 2), that is, can switch electrical connection and separation (separating circuit) May be provided.
  • the circuit configuration of the control portion for the switching circuit may be, for example, a circuit configuration of a form made by an external signal, or the chip internal circuits 30 and 32 are connected by the connection wiring 12. At this time, this may be automatically detected to electrically disconnect the external connection circuit 40, 42 in the inter-chip connection portion 1 1 from the chip internal circuit 303.
  • Connection wiring 12 directly connecting chip internal circuits 30 and 32 is, for example, disposed on the above-described insulating film by patterning, and connection areas 30 a and 32 formed in the insulating film. Connection points 56 and 58 in the part a are connected to the chip internal circuits 3 0 and 3 2 of the respective semiconductor chips 20 and 22 through connection holes not shown.
  • connection areas 30a and 32a to which the connection wiring 12 is connected a part of the wiring (signal line) constituting the chip internal circuit 30 and 32 is formed in an electrode pad shape. Or the electrode By connecting the terminals, it is assumed that they have sufficient area for connection.
  • connection area 3 0 a As a specific configuration related to the present invention, connection area 3 0 a,
  • a protective member is provided to protect the semiconductor device (not shown) used in 2. This point will be described in detail later.
  • FIGS. 2A to 2C and 3A to 3C show an example of the configuration of the external connection circuits 40 and 42 and the chip internal circuit in the interchip connection section 1 1.
  • 32 are diagrams for explaining a connection method.
  • FIGS. 2A and 3A show an example of a method according to an embodiment of the present invention
  • FIG. 2B shows a patent application of Japanese Patent Application No. 2 0 0 2-6 7 9 6 9
  • An example of the method in 2 0 0 2-1 9 1 0 6 4 is shown.
  • FIGS. 2C and 3C show modified examples in the vicinity of the external connection circuits 40, 42 in the inter-chip connection portion 1 1.
  • I / O input / output, I; Input, ;; Output
  • an electrostatic protection circuit an example of a second protection circuit of the present invention
  • Needle pads for chip testing are applied to the electrode pads 50 (52) connected to the lead-out wiring 16 via 4 0 (42).
  • the power supply circuit 40 2 is provided for each of the external connection circuits 4 0 and 4 2 in the figure, the power supply circuit 4 0 2 is externally connected as described above. Instead of providing each path 40, 42, one power supply circuit 402 may be shared for a predetermined number of minutes or all of the external connection circuits 40, 42 minutes.
  • each external connection circuit 40 (42) and electrode pad 50 (52) are a plurality of (in the drawing, drawing out the chip internal circuit 30 (32)).
  • the configuration may be such that it is shared by the five internal wires 14 and transmitted to the electrode pad 50 (52) by one lead wire 16.
  • the external connection circuit 4 0 (4 2) stores, for example, a signal from the chip internal circuit 3 0 (3 2), performs serial signal processing to send a signal to the outside of the chip, and reverse signal processing.
  • the processing to restore the original signal is performed by an I / O circuit (not shown) in the external connection circuit 4 0 (4 2).
  • each internal wiring 14 from the chip internal circuit 3 0 (32) side is the connection point 5 6 (58 of the previous stage of external connection circuit 4 0 (4 2) ) Is also connected to the connection point 5 8 (5 6) of the other semiconductor chip 20.
  • the common electrode pad 50 (52) is used for needle testing for tip test.
  • each internal wiring 1 4 from the chip internal circuit 3 0 (3 2) side is an external connection circuit.
  • the connection point 5 6 (5 8) in the previous stage of the path 40 (4 2) is also connected to the connection point 5 8 (5 6) of the other semiconductor chip 20.
  • the predetermined number of external connection circuits 4 0 (4 2) configured as described above are arranged on the edge of the square semiconductor chip 20, 22.
  • the chip internal circuit 30 (32) side and the external connection circuit 40 (42) side are separated by the separation point SP 1 (SP; Electrically separate.
  • the internal wiring 14 connecting the chip internal circuit 3 0 (3 2) side to the external connection circuit 4 0 (4 2) side is cut off at separation point SP 1, and this separation point SP 1
  • the chip internal circuits 3 0 and 3 2 are connected electrically without passing through the electrode pads 5 0 and 5 2 and the external connection circuits 4 0 and 4 2. can do.
  • the external connection circuit 40 (42) which is no longer required may be separated not only electrically but also physically, or may be left as it is. If it is physically left, it is recommended to use an isolation circuit to electrically disconnect it from the signal line.
  • connection pad 5 9 Provide for 14 minutes of internal wiring in the vicinity of the target external connection circuit 4 0 a (4 2 a).
  • This connection pad 59 may be fine enough to allow connection with the other chip internal circuit 32 (30), and it is an electrode pad used also for needle contact for functional inspection. It may be much smaller than 5 0 (5 2).
  • each connection point 5 6 (5 8) corresponding to each internal wiring 14 is a separation boundary line.
  • the lines are arranged substantially parallel to the semiconductor chip 20 on the side of the semiconductor chip 20 (not limited to one line but may be a plurality of lines several times apart). Connect internal wiring 1 4 and connection pad 5 9 with internal lead 12 a from connection point 5 6 (5 8).
  • FIGS. 2A to 2C the cutting positions of the external connection circuit 40a, 42a and the electrode pads 50a, 52a to be cut off with respect to the chip internal circuit 30, 32 are shown in FIGS. 2A to 2C.
  • FIGS. 3A and 3B between the separation point SP 1 of the circuit shown in the figure, that is, between the chip internal circuits 30 and 32 and the external connection circuits 40a and 42a.
  • this is realized by providing a separation boundary on the separation point SP 1 which is also a position where the connection pad 5 9 is left on the chip internal circuit 30 0, 32 side. If this separation boundary is cut, the external connection circuit 40 a (42 a) and the electrode pad 50 a (52 a) are physically separated from the semiconductor chip 20 (22). .
  • the input / output I / O circuit 400, the power supply circuit 402, or the electrostatic protection circuit 404 are each partially Parts) are separated from the semiconductor chips 20 and 22 and the semiconductor chips 20 and 22 mounted on the support substrate 10 are separated from each other without the external connection circuits 40 and 42.
  • the chip internal circuits 30 and 32 of the semiconductor chip 20 and 22 are directly connected to each other.
  • the circuit consumes a large amount of power as compared to a semiconductor device in which the chip internal circuits 30 and 32 of the semiconductor chip 20 and 22 are connected through the external connection circuits 40 and 42.
  • the external connection circuits 40 and 42 By reducing the use of the external connection circuits 40 and 42, it is possible to reduce the power consumption of the external connection circuits 40 and 42.
  • the reliability of the semiconductor device 1 can be improved.
  • the external connection circuit 40 since the respective semiconductor chips 20 and 22 are electrically connected directly without passing through the external connection circuits 40 and 42 (for example, the IZO circuit 400), the external connection circuit 40 It is possible to prevent the operation delay due to the connection between the semiconductor chips 20 and 22 through 42, and to achieve high-speed operation of the semiconductor device 1.
  • the semiconductor chips 20 and 22 are directly connected between the chip internal circuits 30 and 32 of the semiconductor chips 20 and 22 without interposing the external connection circuits 40 and 42. Needless to say, no extra external connection circuit is connected to this chip internal circuit 3 0, 3 2 part. Therefore, the flow of current to the extra external connection circuit can be prevented, the power consumption can be surely reduced, and the semiconductor chip area for leaving the extra external connection circuit can be reduced. The size of the semiconductor device can be reduced.
  • the external connection circuits 40 and 42 are separated at the separation point SP 1 and the chip internal circuits 30 and 32 are connected to each other when connecting between chips.
  • electrostatic breakdown may occur due to the charge that has been charged on the chip.
  • the characteristics of the semiconductor elements (not shown) used for the chip internal circuits 3 0 and 3 2 may be degraded or destroyed.
  • the electrostatic discharge at the time of connection between chips and the plasma damage at the time of forming bumps on the chip surface due to the charges charged in such chips the chip internal circuit 3 0 3 2
  • a protective member for these problems is provided between the inter-chip connection portion 1 1 and the chip internal circuit 30, 32.
  • a diode 4 0 6 is connected to the connection area 3 0 a (3 2 a) of the semiconductor chip 2 0 (2 2).
  • a protection circuit (an example of the first protection circuit of the present invention) 4 0 6 is provided for the purpose of protecting electrostatic damage, which is composed of a, and the like.
  • the protection circuit 4 0 6 is a signal line electrically connecting the chip internal circuits 3 0 3 2 of the semiconductor chips 2 0 2 2 directly (connection wiring 1 2, internal lead wire 1 2 a, It may be provided at any position on the internal wiring 1 4). However, as shown in FIG. 3B, in order to ensure protection of the semiconductor elements of the chip internal circuits 30 and 32, as shown in FIG. It is preferable to provide a protective circuit 4 0 6 on the internal wiring 1 4 between the connection pad 5 9 and the chip internal circuit 3 0 (3 2) or on the internal lead 1 2 a.
  • One chip internal circuit 30 (32) is temporarily connected to the relay pad base via the relay base and the relay pad, and the relay pad base is connected to the other chip internal circuit 32 (30). It may be connected to In this case, the protective circuit 4 0 6 is disposed on the respective semiconductor chips 2 0 (2 2) in the same manner as described above, with the connection pads 5 9 and the chip internal circuits 3 0 (3 2). It is preferable to provide on the internal wiring 14 and the internal lead 12a between the two.
  • the protection circuit 40 6 may be disposed on the relay pad base, although this is not a sufficient aspect. Yes. In such an embodiment, while using the common semiconductor chips 20 and 22, the protection circuit 40 6 having an appropriate protection capability is selected according to the difference in the state of electrostatic generation due to environmental conditions and the like. Have the advantage of being
  • the resistance to static electricity of the semiconductor elements included in the chip internal circuits 3 0 3 2 on each of the semiconductor chips 2 0 2 2 2 is not limited to the same. Therefore, for example, the protection circuit 4 0 6 is It may be provided. In this case, since the resistance may be different for each signal line, the resistance may be weak for each signal line, that is, the semiconductor chip 20 side for a certain signal line and the semiconductor chip 2 for a certain signal line. On the side, the protection circuits 4 0 6 may be arranged separately.
  • the protection circuit 4 0 6 is intended to protect element damage (particularly damage caused by static electricity in this case) when directly connecting the chip internal circuit 3 0 3 2 2 of both semiconductor chips 2 0 2 2. As it is connected, it is just enough protection to achieve its protection function It has the ability and the protection function should work.
  • the protection ability of the protection circuit 4 0 6 is the electrostatic protection ability of the electrostatic protection circuit 4 0 4 provided in the external connection circuit 4 0 4 2 used for connection with an external device, a function inspection, etc. It may be different from
  • the externally connected circuits 40, 42 to be compared here are the externally connected circuits 40a, 42a which are separated from the semiconductor chips 20, 22 of the chip-to-chip connection portion 1 1 It may be an external connection circuit 40, 42 provided at another edge.
  • the protection circuit 4 0 6 is unnecessary after the completion of the connection process. Also, if there is a protection circuit 4 0 6 on the signal line (in the previous example, the internal wiring 1 4 or the internal lead 1 2 a), the protection circuit 4 0 6 is used for the chip internal circuits 3 0 3 2. It is better not to do this as it will be a load placed on the signal line. Therefore, after the connection process between chip internal circuits 30 and 32 is completed, it is recommended to electrically disconnect protection circuit 40 6 from the signal line. For example, in the connection configuration shown in FIG. 2A, the internal wiring 14 and the diode 4 0 6 a are separated at separation points SP 2 and SP 3 using dry etching such as, eg, laser deposition or RIE. It is better to separate the
  • the external connection is achieved. After disconnecting the circuits 4 0 and 4 2, they are directly connected by the connection wiring 1 2. Even if they are connected, the internal elements can be protected from electrostatic breakdown when the chip is connected. As a result, chip internal circuits 30 and 32 having element characteristics equivalent to those before the external connection circuits 40 and 42 are separated can be obtained. Therefore, it is possible to improve the reliability and yield of MCM devices with low power consumption and high-speed operability.
  • FIGS. 4A to 4C are views for explaining a method of manufacturing the semiconductor device 1 of the first embodiment.
  • semiconductor chips 1 20 and 1 2 2 are fabricated. These semiconductor chips 120 and 122 are the predecessors of the semiconductor chips 20 and 22 described with reference to FIG. 1.
  • the chip internal circuits 30 and 32 and the external connection circuits 40 and 42 In addition, electrode pads 50 and 52 are provided, respectively.
  • the number of external connection circuits 40, 42 necessary and sufficient for the functional inspection of the chip internal circuits 30, 32 are drawn out from the chip internal circuits 30, 32 in all directions. There is. Therefore, the number of externally connected circuits 40, 42 of the semiconductor chips 120, 122 and the number of electrode pads 50, 52 are the semiconductor chips described with reference to FIG.
  • the external connection circuits 40a and 42a and the electrode pads 50a and 52a are portions to be physically cut and removed in a later step.
  • the external connection circuits 40 and 42 drawn from the chip internal circuits 30 and 32 chips from which external connection circuits 40 a and 42 a of portions to be cut and removed in a later step are extracted. It is assumed that electrode pads (corresponding to connection pads 5 9 in FIGS. 3A to 3C), which are not shown, are formed in the internal circuits 30 and 32. This electrode pad can be connected to other chips in a later process. It may be fine.
  • connection signal lines between the chip internal circuits 30 and 32 on the semiconductor chips 120 and 122 connected to the electrode pads are provided on the internal wiring 14 and the internal lead wires 12a shown in FIGS. Shall be
  • each of such semiconductor chips 120 and 122 the electrode pads 50 and 52 which can also be used for inspection are needled, and the functional test of the chip internal circuits 30 and 32 is performed. Do. At this time, each of the semiconductor chips 1 20 and 1 2 2 functions in a wafer state provided with a plurality of semiconductor chips 1 20 and a wafer state provided with a plurality of semiconductor chips 1 2 2 It is preferable to conduct an inspection.
  • each of the individual semiconductor chips 1 20 and 1 2 2 formed on each wafer is a non-defective product, and then each wafer is ground from the back surface side to make each semiconductor chip 1 2 Divide into 0, 1 2 2 and pick up only those judged to be non-defective based on the result of this functional test.
  • FIG. 4B a part of the external connection circuits 40 a 42 a and the electrode pads 50 a in each of the semiconductor chips 120 and 122 are shown. , 5 2 a are divided into each chip from the wafer state, and are simultaneously cut and removed by dicing (cut off) to obtain the semiconductor chips 1 20 and 1 2 2 using FIG. It is molded into the state of the semiconductor chip 2 0, 2 2 of the described configuration.
  • Chips in the form of semiconductor chips 20, 22 are used.
  • the external connection circuits 40a and 42a and the electrode pads 50a and 52a to be removed here are external connection circuits 40 and 50 provided at the connection portions with other semiconductor chips in the next step. 4 2 and electrode pads 5 0, 5 2.
  • the cutting position of the external connection circuit 40a, 42a and electrode pad 50a, 52a with respect to the chip internal circuit 30, 32 is the same as in FIG. 3A where the connection pad 5 9 is left. To the boundary of the separation shown in Fig. 3C.
  • the semiconductor chips 1 20 and 1 2 2 are bonded on the support substrate 10. At this time, it is preferable to use a layout in which connection portions of the respective semiconductor chips 1 20 and 12 2 are disposed in proximity to each other.
  • an insulating film is formed on the supporting substrate 10 in a state of covering the respective semiconductor chips 120 and 122, and further, the semiconductor chips 120 and 210 are formed on the insulating film.
  • Form connection holes that reach the connection pads provided in the chip internal circuits 3 0, 3 2 of 1 2 2.
  • the input / output is connected to make the protection circuit 4 0 6 function, and the chip internal circuits 3 0 3 2 of each semiconductor chip 1 20 2 1 12 2 are directly connected through this connection hole.
  • the semiconductor device 1 shown in FIG. 1 is obtained by patterning the wiring on the insulating film. For example, in the circuit of the configuration described with reference to FIGS.
  • connection holes reaching connection pad 5 9 are formed, and connection pads in each of semiconductor chips 1 20 and 1 2 2 are formed. Connect between 5 and 9 with connection wiring 1 2. Then, after connecting the chip internal circuits 3 0 3 2, for example, using a dry etching method such as laser blow or RIE, Disconnect unnecessary protection circuit 4 0 6 from the signal line.
  • a dry etching method such as laser blow or RIE
  • the protection circuit 4 0 6 does not become a load on the chip internal circuits 3 0 3 2 during normal use. It is possible to prevent the decrease in operating speed due to the provision of the protection circuit 4 0 6.
  • the semiconductor device 1 in which the chip internal circuits 30 and 32 of the semiconductor chips 120 and 122 are connected without causing the problem of electrostatic damage in the connection pad 59, that is, reduction of power consumption and operation speed As well as being able to improve, it is possible to obtain a highly reliable semiconductor device.
  • the protection circuit 4 0 6 is separated from the signal line, but in the manufacturing process, the chip-to-chip connection 1 1 If the external connection circuits 40 a and 4 2 a of the part are to be left physically separated, the external connection circuits 4 0 a and 4 2 a can be electrically connected from the chip internal circuit 3 0, 3 2 side.
  • a separate circuit may be provided to separate them (see Japanese Patent Application No. 2 0 0 2-6 7 9 6 9 by the applicant).
  • the external connection circuits 40 a and 42 a are shared by a plurality of internal wirings 14 as described with reference to FIG. 2C. Is also applicable.
  • a separation circuit is provided between the internal circuit including the connection pad 5 9 shown in FIG. 3C and the external connection circuits 40 a and 42 a.
  • FIGS. 3A to 3C are views for explaining a second embodiment of the semiconductor device to which the present invention is applied.
  • the semiconductor device 1 of the second embodiment uses a switching circuit capable of turning on and off between the input and output, and a protection circuit 4 from a signal line directly connecting the chip internal circuits 3 0 and 3 2. It is characterized in that 0 6 is configured to be detachable.
  • the semiconductor chips 2 0 and 2 2 are different only in that they have switching circuits, and the plan view of the semiconductor device 1 is basically considered to be the same as that shown in FIG. Good.
  • a switching circuit 4 0 8 capable of turning on and off between the input and output is provided.
  • This switching circuit 4 0 8 is, for example, the signal line (in the figure, the internal wiring 1 4 or the internal lead 1 2 a) and the protection circuit 4 0 6 to which the connection pad 5 9 is connected by the external signal CNT. It is provided as a switch for switching the connection state of, and may be, for example, a simple analog switch type.
  • a switching circuit 4 0 8 is such that the external connection circuits 4 0 a and 4 2 a are shared by a plurality of internal wires 14 as described with reference to FIG. 2C. Is also applicable.
  • a switching circuit 4 0 8 is provided between the internal circuit including the connection pad 5 9 shown in FIG. 3C and the protection circuit 4 0 6.
  • the switching circuit 40 8 directly connects the chip internal circuits 3 0 and 3 2 with the signal lines and the protection circuit 4 0 6. There is an electrical disconnection between them. Therefore, when the protection circuit 4 0 6 is required as in the case of connection between the chip internal circuits 3 0 3 2, turn on the switching circuit 4 0 8 to connect the input / output By doing this, the protection circuit 4 0 6 can be connected on the signal line to be connected (that is, protected).
  • the switching circuit 4 0 8 is turned off to disconnect between its input and output.
  • Disconnect protection circuit 4 0 6 from the signal line of connection target (ie protection target). This prevents unnecessary load from being applied to the chip internal circuits 30 and 32. It is possible to achieve high-speed operation.
  • FIGS. 6A to 6B and 7A to 7B are diagrams for explaining a third embodiment of a semiconductor device to which the present invention is applied.
  • FIG. 6A is a plan view showing the third embodiment
  • FIG. 6B is a sectional view taken along the line A-A in this plan view
  • FIGS. 7A to 7B are views showing the details of the cross section along line A-A in the plan view of FIG. 6A.
  • the semiconductor device 1 of the third embodiment is characterized in that the semiconductor chips 20 and 22 are face-down mounted using bumps.
  • the other configuration is substantially the same as the configuration of the first or second embodiment, and the protection circuit is provided on the signal line directly connecting the chip internal circuits 30 and 32 of the inter-chip connection portion 1 1. 06 is provided.
  • this protection circuit 406 has the purpose of protecting the semiconductor element from electrostatic damage at the time of direct connection between the chip internal circuits 30 and 32 as well as the first and second embodiments. It is also used to protect semiconductor elements from plasma damage when forming bump electrodes (bumps) used for face-down mounting in place.
  • the semiconductor chips 20 and 22 are face-down mounted on a support substrate (here, interposer) 10 via the bump electrodes 51 which are an example of bumps.
  • the support substrate 10 is formed, for example, by forming the wiring 73 on the silicon substrate 71 at high density via the insulating film 72.
  • a part of the wiring 73 is formed in an electrode pad shape, and only the electrode pad 7 3 c, 7 3 d portion is exposed, and the other wiring 7 3 is covered with the insulating film 74.
  • the electrode pads 7 3 c are electrode pads for connecting the semiconductor chips 20 2 and 2 2 to the support substrate 10.
  • the electrode pad 7 3 d is an electrode pad for connecting the support substrate 10 to an external device, and is disposed, for example, at the periphery of the support substrate 10.
  • the connection between the semiconductor chips 20 and 22 is made by the bump electrode 51 and the wiring 73 of the support substrate 10 connected to the projecting electrode 51.
  • the bump electrode 5 1 is a part of the wiring constituting the chip internal circuit 3 0 3 2 of each semiconductor chip 2 0 2 2 2, for example, a part of the uppermost layer of a multilayer wiring as shown in FIG. And a connecting pad 5 9 shown in FIGS. 3A to 3C, and an electrode pad 7 3 c of the support substrate 10.
  • the chip internal circuits 30 and 32 in each of the semiconductor chips 20 and 22 are directly connected without the intervention of external connection circuits 40 and 42 including I / O circuits and the like.
  • electrode pads 50 and 52 provided on the semiconductor chips 20 and 22 are also formed on the supporting substrate 10 side in order to connect the semiconductor chips 20 and 22 with external devices. It is connected to the electrode pad 7 3 of the wiring 7 3 via the bump electrode 5 1.
  • the wire 7 3 to which the electrode pads 50 and 52 are connected is drawn out to the peripheral edge of the support substrate 10, and an external electrode pad 7 3 for connecting the drawn-out wiring portion to the outside. d is provided.
  • the electrode pads 50, 52 are connected to the internal circuits 30, 32 of the semiconductor chip 20, 22 via the external connection circuits 40, 42, whereby the semiconductor chip The internal circuit 30 0, 32 of the chip 2 0 2, and the external electrode pad 7 3 d of the support substrate 10 are connected via the external connection circuit 40, 4 2.
  • the semiconductor device 1 of the third embodiment can be connected to an external device by connecting the bonding wire 73 e to the external electrode pad 73 d.
  • the external electrode pads 7 3 d are also used to test multi-chip semiconductor devices.
  • a plug 77 made of a conductive material is embedded in the external substrate connection hole 76, and the surface of the plug 77 (surface on the silicon substrate 71 side) is used to connect this semiconductor device to an external device.
  • the bump electrode 7 8 is provided.
  • the bump electrode 78 is also used to test a multi-chip semiconductor device. Further, the surface of the external electrode pad 73 d may be exposed from the insulating film 74 as shown in the drawing, or may be covered with the insulating film 74.
  • the manufacturing method of the semiconductor device 1 of the third embodiment is as follows. First, as in the first embodiment, each semiconductor chip in which an internal circuit, an external connection circuit, and a connection pad are respectively formed. Are prepared on the surface of the wafer as the predecessors of the semiconductor chips 20 and 22 in FIGS. 6A to 6B, and each of the semiconductor chips is needled to each connection pad for each internal circuit. Perform functional inspection. Thereafter, the wafer is transferred to the respective semiconductor chips 20, 22 shown in FIGS. 6A to 6B. Divide and pick up only those that are judged to be non-defective products by functional inspection. In addition, connection signal lines between the chip internal circuits 30 and 32 on the semiconductor chip 20 and 22 connected to the portion where the bump electrode 51 will be formed later (FIG. 2A and FIG. 3A) The protective circuit shown in FIGS. 2A and 3A to 3C is provided on the internal wiring 14 and the internal lead wire 12a shown in FIG. 3C. It is assumed that
  • a bump electrode 5 1 is formed on a portion of the chip internal circuit 30 or 32 which is a connection portion with the semiconductor chip on the chip 52 and the other.
  • the formation of the bump electrodes 5 1 may be performed in the wafer state before the semiconductor chips 20 and 22 are divided.
  • the formation of the bump electrode 5 1 may be on the side of the support substrate 10 instead of the side of the semiconductor chips 20 and 22. Alternatively, it may be formed on both of the semiconductor chips 20 and 22 and the support substrate 10.
  • the state in which the protection circuit 4 0 6 is provided on the signal line means the state in which the protection circuit 4 0 6 is made to function, and the semiconductor chip 2 0 6 2 has a signal line and a protection circuit 4 When a switching circuit 4 0 8 is provided between 0 6 and 6 6, its input and output are connected. The same is true below.
  • 3 2 Mount the semiconductor chips 2 0 and 2 2 with the formation surfaces facing each other. At this time, the chip internal circuits 3 0 and 3 2 of the semiconductor chips 2 0 and 2 2 are directly connected via the wiring 7 3 of the support substrate 1 0 and the bump electrodes 5 1. By this, Complete semiconductor device 1
  • the chip internal circuits 3 0 3 2 of the semiconductor chips 20 2 2 2 can be obtained by the wiring 7 3 on the supporting substrate 10 side.
  • the semiconductor chips 20 and 22 are sufficiently reliable by the function test, the power consumption is reduced. And a semiconductor device capable of improving the high-speed operation.
  • the protection circuit 460 is provided on the signal line on which the bump electrode 51, which is an example of a bump, is formed, the bump (in this example, the bump electrode 51) is used as a chip. Even if the plasma current at the time of formation on the surface flows into the signal line to be formed of the bump electrode 51, it can be absorbed by the protection circuit 406, so that the plasma current makes it possible to Can be prevented from being degraded or destroyed.
  • the protective circuit 4 0 6 provided on the signal line, the bump electrode 5 1 and the wiring 7 3 of the support substrate 10 are connected to each other to connect the chip internal circuit 30 of the semiconductor chip 2 0 or 2 2. Since electrical connection is established between 32 directly, even if the electric charge on the semiconductor chip 20 2 or 2 2 flows into the signal line to be connected, it can be absorbed by the protection circuit 4 0 6. Therefore, it is possible to prevent static electricity from degrading or destroying the characteristics of elements used in the circuit inside the chip.
  • the protection circuit 4 0 6 of the chip internal circuits 3 0 3 2 can be used during normal use. Load and It will never be. As a result, unnecessary load can be prevented from being applied to the chip internal circuit 303, and high speed operation can be achieved.
  • the semiconductor device 1 of the third embodiment when the silicon substrate 7 1 is used as the support substrate 10, high density wiring 7 3 can be formed on the support substrate 10 side, and the semiconductor chip 2 can be formed. It is possible to connect between 0 and 22 with the shortest distance. Therefore, it is possible to prevent further signal delay and speed up. Furthermore, when both of the support substrate 10 and the semiconductor chips 20 and 22 are silicon substrates, their expansion coefficients are equal, so the junctions due to the heat stress (protrusion electrode) It is possible to prevent the disconnection of 5). Further, by using a silicon substrate having a thermal conductivity higher than that of the organic substrate as the support substrate 10, the semiconductor chips 20 and 22 generate heat when the chip internal circuits 30 and 32 are driven. However, since this heat can be dissipated more quickly, it is possible to prevent malfunction due to heat generation.
  • FIG. 8 is a cross-sectional view showing a fourth embodiment of the semiconductor device to which the present invention is applied.
  • the semiconductor device 1 of the fourth embodiment is characterized in that the semiconductor chips 20 and 22 are face-down mounted to each other.
  • the other configuration is the same as the configuration of the first or second embodiment, and the protection circuit is provided on the signal line directly connecting the chip internal circuits 30 and 32 of the inter-chip connection portion 1 1. 06 is provided.
  • This protection circuit 46 has the same purpose as that of the third embodiment, and in addition to the purpose of protecting the semiconductor element from electrostatic damage when the chip internal circuits 3 0 and 3 2 are directly connected, Face-down implementation It is also used for the purpose of protecting semiconductor elements from plasma damage when forming the bump electrodes (bumps) used for the purpose.
  • the semiconductor chip 20 is a support substrate for the semiconductor chip 2 2
  • the semiconductor chip 22 is a support substrate for the semiconductor chip 20. Is mounted face down through the bump electrode 5 1.
  • the semiconductor chip 20 is, for example, constituted only by the chip internal circuit 30.
  • the chip internal circuit 30 portion connected to the bump electrode 5 1 is a part of the wiring 8 1 constituting the chip internal circuit 3 0 It is assumed that (for example, a part of the uppermost layer in the illustrated multilayer wiring) is formed in an electrode pad shape, thereby having a sufficient area for connection.
  • the semiconductor chip 22 includes a chip internal circuit 32, a plurality of external connection circuits 42 drawn from the internal circuit, and electrode pads connected to the respective external connection circuits 4 2.
  • a part of the wiring 9 1 (for example, a part of the uppermost layer in the illustrated multilayer wiring) constituting the chip internal circuit 3 2 is formed in an electrode pad shape, and in this part, the bump electrode 5 1
  • An electrode pad 92 connected to each external connection circuit 4 2 is for connecting the semiconductor device on which the semiconductor chips 20 and 22 are mounted to an external device.
  • the semiconductor chip 2 It is arranged on the outer circumference side of 2.
  • a part of the interconnections 8 1 and 9 1 constituting the chip internal circuit 3 0 3 2 of each semiconductor chip 2 0 2 2 (for example, as shown in the drawing) Interposing the bump electrode 5 1 between the parts formed by forming a part of the top layer of the As a result, the chip internal circuits 3 0 3 2 of the semiconductor chips 2 0 2 2 2 are directly connected to each other without the use of an external connection circuit including an I 0 circuit or the like.
  • the method of manufacturing the semiconductor device 1 according to the fourth embodiment is as follows. First, as in the first embodiment, each semiconductor chip on which an internal circuit, an external connection circuit, and an electrode pad are formed is provided. 8 is fabricated on the wafer surface as a precursor of the semiconductor chips 20 and 22 in FIG. 8, and each of the semiconductor chips is needled to each electrode pad to perform a functional test of each internal circuit. Thereafter, the wafer is divided into the respective semiconductor chips 20 and 22 shown in FIG. 8, and only those which are judged as non-defective products in the functional inspection are picked up.
  • the necessary parts of the semiconductor chips formed on the wafer surface are left, and the other parts are cut and removed.
  • the semiconductor chip to be the precursor of the semiconductor chip 20 the external connection circuit and the electrode pad are cut and removed to obtain the semiconductor chip 20 consisting only of the chip internal circuit 30.
  • the semiconductor chip that is the precursor of the semiconductor chip 22 the chip internal circuit 32 and the necessary external connection circuit 42 and the electrode pad 92 connected to this are cut off and removed except for other parts.
  • a semiconductor chip 2 2 is obtained.
  • the semiconductor chips 20 and 22 may be laid out in such a manner that the electrode pads and the external connection circuit are not provided on one side of the chip previously connected to the internal connection circuit so that disconnection is not necessary. Use a chip that has been
  • the chip The bump electrode 5 1 is formed on the portion of the wiring forming the internal circuit 3 0 (or chip internal circuit 3 2) in the form of an electrode pad.
  • the bump electrodes 5 1 may be formed in a wafer state before the semiconductor chips 2 0 and 2 2 are divided. .
  • the semiconductor chip 2 0 and the semiconductor chip 2 2 are disposed with the surface on which the chip internal circuit 3 0 3 2 is formed facing each other,
  • the semiconductor chip 2 0 is mounted on the semiconductor chip 2 2 through 5 1.
  • the chip internal circuits 30 and 32 of the semiconductor chips 20 and 22 are directly connected via the protruding electrodes 51.
  • the semiconductor device 1 is completed.
  • an external connection circuit including an I / O circuit and the like is provided between the chip internal circuits 30 and 32 of the semiconductor chips 20 and 22. Since the semiconductor chips 20, 22 are directly connected without any intervention, the semiconductor chips 20, 22 whose reliability is sufficiently ensured by the function inspection are reduced, as in the first to third embodiments described above. And a semiconductor device capable of improving the high-speed operation.
  • the semiconductor chip 20 (or the semiconductor chip 22) is used as a support substrate, a so-called inverter is not required. It is possible to realize a low-cost MCM that does not require any additional cost.
  • the protection circuit 4 0 6 is provided on the signal line on which the bump electrode 51, which is an example of the bump, is formed, the bump (in this example, the bump electrode 5 1) is When the plasma current is formed on the surface, it flows into the signal line of Also, since it can be absorbed by the protective circuit 4 0 6, it is possible to prevent the characteristic of the element used for the circuit in the chip from being degraded or destroyed by the plasma current.
  • the semiconductor chip 2 0 is mounted on the semiconductor chip 2 2 via the protruding electrode 5 1, whereby the chips of the semiconductor chips 2 0 and 2 2 are provided. Since the internal circuits 30 and 32 are electrically connected directly, the semiconductor chip 2 0
  • the protection circuit 4 0 6 is disconnected from the signal line, so that the protection circuit 4 0 6 is connected to the chip internal circuits 3 0 and 3 2 in normal use. It will not be a burden. This eliminates unnecessary load on the chip internal circuit 30
  • the configuration in which one semiconductor chip 2 0 is disposed opposite to one semiconductor chip 2 2 is exemplified.
  • the present invention is not limited to this.
  • a configuration in which a plurality of semiconductor chips 20 are mounted on a semiconductor chip 2 2 as a supporting substrate, or the reverse configuration may be adopted, and a plurality of semiconductor chips mounted on one semiconductor chip are different.
  • a function or an internal circuit with the same function may be provided.
  • the semiconductor device of the present invention it is possible to directly connect the semiconductor chips in the circuit portion inside the chip. This makes it possible to prevent power consumption in the external connection circuit and to prevent an operation delay between semiconductor chips through the external connection circuit, thereby achieving high-speed operation and low operation in the MCM type semiconductor device. It becomes possible to achieve power consumption.
  • the protection circuit can be prevented from being added with the chip internal circuit by disconnecting the input / output of the switching circuit, thereby achieving high-speed operation.
  • a process of forming a bump on a connection target portion may be provided in a state where a protective circuit is provided on a signal line directly connecting between chip internal circuits.
  • a process of forming a bump on a connection target portion may be provided.
  • the protection circuit can be electrically connected from the signal line using dry etching such as laser blow or RIE after device fabrication is complete. Separation of the protection circuit It is possible to avoid the addition of the chip internal circuit and thereby achieve high-speed operation.

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Abstract

高速動作が可能で、かつ低消費電力化が可能であるとともに、ＭＣＭの信頼性や歩留まりの低下を防止することのできるＭＣＭ型の半導体装置である。チップ内部回路（３０），（３２）間の信号ラインを電気的に直接に接続することで、低消費電力化と高速化を図る。その信号ライン上には、静電気ダメージを保護する保護回路（４０６）を設ける。デバイス製造時、チップ内部回路（３０），（３２）間を接続配線（１２）により接続する際、保護回路（４０６）を信号ライン（内部引出線（１２ａ）、内部配線（１４））に接続しておくことで、半導体チップ（２０），（２２）に帯電している電荷が信号ライン上に流れ込んでも保護回路（４０６）により吸収することで、回路素子を静電気から保護する。接続完了後には、保護回路（４０６）を信号ラインから切り離すことで、通常使用時に、保護回路（４０６）がチップ内部回路（３０），（３２）の負荷となることがなく、動作速度の低下を防止できる。

Description

明細 半導体装置およびその製造方法 技術分野
本発明は半導体装置およびその製造方法に関する。 より詳細に は、 複数の半導体チップが 1つの電子部品として組み立てられて いる、 いわゆるマルチチップモジュール （M C M ； Multi- Chip Module ) 技術を適用した半導体装置およびその製造方法に関す る。 背景技術
電気製品の小型、 軽量、 低消費電力化といった要求に応えるた め、 半導体素子の高集積化技術とともに、 これらの半導体素子を 高密度に組み付ける実装技術も展開してきている。 そのような実 装技術のうち、 さらなる高密度実装を実現するため、 多層配線支 持基板やベアチップ実装などに加え、 複数の半導体素子 （半導体 チップ） を予め 1つの電子部品として同一の支持基板に搭載して 実装する M C M技術が開発されている。 この M C M技術は、 1つ の基板上に 2つ以上の半導体チップを組み込むことで、 実質的な 多機能化を実現している。
M C M技術を用いた半導体装置では、 支持基板上に同一もしく は異なる機能を有する複数の半導体チップを搭載するが、 各半導 体チップ上には、 それぞれの機能素子が形成された内部回路 （コ ァ部） と、 各内部回路から引き出された外部接続回路 （いわゆる インタフェース回路） と、 外部接続回路に接続された電極パッ ド が設けられる。 そして、 各半導体チップは、 電極パッ ド間に設け られた配線によって接続される。 電極パッ ドは、 チップ間接続だ けでなく、 機能検査時の針当てにも使われる。
このような M C M型の半導体装置では、 複数の半導体チップの 機能が 1つの半導体チップ内に作り込まれたシステム L S I 型 の半導体装置と比較して、 同程度の高機能化を実現しながらも、 設計工程およびウェハ工程が簡略化されるため、 歩留まりや製造 コス ト、 さらには T A T ( Tu r n Ar o und T i me) の短縮化と言った 点で有利である。
ところが、 従来の M C M型の半導体装置においては、 複数の半 導体チップの内部回路間を接続する際、 一旦内部回路からの信号 ラインを外部接続回路まで引き出し、 その後他方の半導体チップ に設けられている外部接続回路と接続するようにしている。 この ため、 外部接続回路による消費電力とこれに起因した半導体装置 内における発熱量の増加により、信頼性低下が問題となる。また、 外部接続回路が面積的に無駄であるという問題もある。
また半導体チップ内で、 内部回路から外部接続回路まで配線す るので、 チップ内部の信号の発生地点とチップ外部への信号の伝 達先との間の配線がかなり迂回することになる場合があり、 チッ プ面積の無駄や、 信号の伝達速度の低下、 すなわち高速動作が困 難になるという問題が生じる。
このような問題を解決する一手法として、 たとえば、 特開平 7 - 1 5 3 9 0 2号公報に記載のように、 複数の半導体チップのう ち少なく とも一方についてはコア部のみとし、 このコア部と外部 の機器や他のチップとを接続するというように、 チップ外部との 接続のために搭載されている外部接続回路を切り離す技術が提 案されている。 この技術により、 チップ面積の無駄を防止すると ともに、 高速動作が可能で、 かつ低消費電力化が可能になる。
しかしながら、 この特開平 7 — 1 5 3 9 0 2号公報に記載の技 術では、 コア部と外部の機器や他チップとを接続することに起因 して、 外部機器 （一方の半導体チップに対する他方の半導体チッ プを含む） との接続の際に接続配線 （ボンディイングワイヤ） を 使う場合には、 半導体チップに帯電した電荷がチップ間の信号ラ インに流れ込むことによって、 チップ内部回路に用いる素子の特 性が劣化したり破壊されたりする （纏めて静電気ダメージともい う） 場合があることが分かった。
また、 バンプ （Bump ; 突起電極） を使ってチップ間の接続を取 るフリ ップチップ方式や T A B ( T ap e au t oma t e d b on d i ng) 方式 の場合には、 バンプをチップ表面に形成する際のプラズマダメ一 ジにより、 チップ内部回路に用いる素子の特性が劣化したり破壊 されたりする （纏めてプラズマダメージともいう） ことがあるこ とも分かった。
これらの静電気ダメージやプラズマダメージの問題は、 M C M の信頼性や歩留まりを悪化させる原因となるので問題である。 本発明は、 上記事情に鑑みてなされたものであり、 高速動作が 可能で、 かつ低消費電力化が可能であるとともに、 M C Mの信頼 性や歩留ま りの低下を防止することのできる M C M型の半導体 装置およびその製造方法を提供することを目的とする。 発明の開示
本発明に係る半導体装置は、 複数の半導体チップのそれぞれに 形成されている内部回路同士を接続する信号ライ ンを電気的に 直接に接続されているものとするとともに、 内部回路同士を接続 する信号ラインの、 前記接続に関わるダメージからチップ上の半 導体素子を防止するための第 1 の保護回路を設けるようにした。
なお、完成した半導体装置の形態としては、共通の支持基板（ィ ンタポ一ザやマザ一ボード） 上に複数の半導体チップが平面上に 隣接して並べられて搭載された形態に限らず、 複数の半導体チッ プを積み重ねた状態 （フェイスダウン実装） のものであってもよ い。 後者の場合、 実質的には、 一方を他方の支持基板として用い たようになり、 イン夕ポーザを別途用意する必要がなく、 インタ ポ一ザ用のコス トが掛からない低コス トな M C M装置を実現で さる。
本発明に係る半導体装置の製造方法では、 先ず、 内部回路と、 他方の半導体チップ上の内部回路との間での電気的かつ直接的 な接続に関わるダメージから内部回路内の半導体素子を防止す るための第 1 の保護回路とを搭載した状態で、 複数の半導体チッ プについてそれぞれ、 内部回路の機能検査を行なう。
この後、 少なく とも第 1 の保護回路を搭載した状態のままで、 双方の内部回路間の信号ラインを電気的に直接に接続する。 接続 手法としては、 たとえばボンディ ングワイヤーやバンプを利用す るとよい。
なお、 半導体チップにおける前述の接続の対象となる部分 （接 続対象部分） に外部接続回路が形成されている場合には、 この接 続対象部分の外部接続回路における少なく とも一部を信号ライ ン （つまり内部回路側） から電気的に切り離した後に、 双方の内 部回路間の信号ラインを電気的に直接に接続するようにすると よい。 この切離しの手法としては、 たとえばレーザブローや R I E ( r e ac t i ve i on e t c h i ng) などの ドライエッチングを利用して、 内部回路との間の信号配線のみを切断する方法や、 接続対象部分 の半導体チップ部分を物理的に切断除去 （切り離す） する方法を 用いることができる。 こうすることで、接続対象部分については、 外部接続回路の全体もしく は一部を使用しないようになるので、 消費電力を抑えることができるし、 信号遅延の問題を防止するこ ともできる。
双方の内部回路間を直接に接続する信号ライ ン上に設けられ る第 1 の保護回路は、 複数の半導体チップのうち少なく とも一方 好ましくは双方のチップ上において、 他方の内部回路との接続部 分と当該半導体チップ上の内部回路との間の信号ライ ン上に配 置するのがよい。
また、 外部接続回路が外部機器との接続時におけるダメージか ら半導体素子を保護する第 2の保護回路を備えている場合、 前述 の内部回路間を直接に接続する信号ライ ン上に第 1 の保護回路 を設ける。事実上、第 1 と第 2の保護回路とが別々に設けられる。 なお、 第 1 の保護回路は、 チップ双方の内部回路間を直接に接 続する際のダメージを保護する ことを目的とするものであるか ら、 その保護能力は、 その目的を達成するに足りるだけの保護能 力を有していればよい。 外部機器との接続や機能検査などに使用 される外部接続回路内にも接続時のダメージから半導体素子を 保護する目的で第 2の保護回路が設けられることがあるが、 第 1 の保護回路の保護能力は、 この第 2 の保護回路の保護能力と同じ である必要はない。
また、 第 1 の保護回路は、 チップ双方の内部回路間を直接に接 続する際のダメージを保護することを目的とするものであるか ら、 接続工程終了後には不要なものである。 また、 信号ライン上 にこの保護回路が存在すると信号ライ ン上に配された負荷とな るので、 むしろない方が好ましい。
よって、 接続工程終了後には、 この第 1 の保護回路を信号ライ ンから電気的に切り離すようにするのがよい。 この切離しの手法 としては、 たとえばレーザブローや： I Eなどの ドライエツチン グを利用することの他に、 入出力間をオンオフ可能な切替回路を 使用して、 接続工程時にはオンさせることで保護回路を機能させ 接続工程終了後はオフさせることで第 1 の保護回路を信号ライ ンから切り離すようにしてもよい。
なお、 この切替回路も信号ライ ンの負荷となり得るので、 デバ イス回路設計時には、 保護回路および切替回路の各回路構成と、 それらの信号ラインに対する負荷とを考慮して、 切替回路を設け ることが好ましいのか否かを判断するのがよい。
本発明の上記構成に依れば、 内部回路間を電気的に直接に接続 することで、 外部接続回路を介して接続する場合より も、 電力消 費が防止されるとともに、 動作遅延が防止され、 高速動作が可能 な装置にすることができる。
加えて、 内部回路間を電気的に直接に接続している信号ライン 上に、 回路間を接続する際の静電気やプラズマによるダメージか らチップ上の半導体素子を保護する保護回路を設けるようにし たので、 内部回路間を電気的に直接に接続する際や接続用の突起 電極を形成する際、 それらのダメージから素子を保護することが 可能となり、 M C M装置の信頼性や歩留まりの低下を防止するこ とができる。 つまり、 小型化、 低消費電力化、 あるいは高速化を目的として 外部接続回路の全部もしくは一部を内部回路側から切り離して、 複数の半導体を搭載した M C M型の半導体装置を製造するよう にしても、 内部回路間を直接に接続する信号ライン上に保護回路 を備えることで、 小型化、 低消費電力化、 あるいは高速化を達成 するのと同時に、 M C Mの信頼性向上と歩留まりの向上をも可能 にできる。 図面の簡単な説明
第 1 図は、 本発明を適用した半導体装置の第 1実施形態を示す 平面図である。
第 2 A図乃至第 2 C図は、 外部接続回路の一構成例と、 チップ 間接続部におけるチップ内部回路間の接続手法を説明する図で ある。 （その 1 )
第 3 A図乃至第 3 C図は、 外部接続回路の一構成例と、 チップ 間接続部におけるチップ内部回路間の接続手法を説明する図で ある。 （その 2 )
第 4 A図乃至第 4 C図は、 第 1実施形態の半導体装置 1 の製造 方法を説明する図である。
第 5 A図乃至第 5 B図は、 本発明を適用した半導体装置の第 2 実施形態を説明する図である。
第 6 A図乃至第 6 B図は、 本発明を適用した半導体装置の第 3 実施形態を説明する図である。 （その 1 )
第 7 A図乃至第 7 B図は、 本発明を適用した半導体装置の第 3 実施形態を説明する図である。 （その 2 )
第 8図は、 本発明を適用した半導体装置の第 4実施形態を示す 断面図である。 発明を実施するための最良の形態
以下、 図面を参照して本発明の実施形態について詳細に説明す る。 なお、 後述する各実施形態において同一の構成要素には同一 の符号を付し、 重複する説明は省略する。 なお、 本実施形態の半 導体装置は、 本出願人が特願 2 0 0 2 - 6 7 9 6 9号ゃ特願 2 0 0 2 - 1 9 1 0 6 4号にて提案している、 チップ外部との接続の ために搭載されている外部接続回路を切り離す技術を採用して、 複数の半導体チップ上に形成されているチップ内部回路間を電 気的に直接に接続するとともに、 本発明特有の構成である保護回 路を、 前述のチップ内部回路間を電気的に直接接続している信号 ライン上に設けるようにしている。 以下具体的に説明する。
<第 1実施形態 >
第 1 図は、 本発明を適用した半導体装置の第 1実施形態を示す 平面図である。 この図に示す半導体装置 1 は、略方形状の複数（第 1 図では 2つで示す） の半導体チップ 2 0， 2 2 を支持基板 1 0 上に搭載してなる、 いわゆる M C M型の半導体装置である。
ここで、 第 1 の半導体チップ 2 0 は、 たとえば信号処理用の口 ジック回路がチップ内部回路 3 0 として形成されたロジック用 の半導体チップである。 一方、 第 2 の半導体チップ 2 2は、 たと えば 3 2 ビッ トバスの D R A M ( Dynam i c RAM ) 回路がチップ内 部回路 3 2 として形成されたメモリ用の半導体チップである。 な お、 半導体チップ 2 0， 2 2 のチップ内部回路 3 0 , 3 2 の構成 は、 これらに限定されない。
半導体チップ 2 0， 2 2は、 たとえば、 支持基板 1 0上に、 回 路形成面を上方に向けた状態でダイボンディ ングされている。 そ して、 これらの半導体チップ 2 0 , 2 2を覆う状態で、 支持基板 1 0上には、 図示を省略した絶縁膜が形成されている。
また、 半導体チップ 2 0， 2 2 には、 それぞれのチップ内部回 路 3 0， 3 2から引き出された複数の外部接続回路 4 0， 4 2 と、 各外部接続回路 4 0， 4 2に接続された電極パッ ド 5 0， 5 2 と が設けられている。
電極パッ ド 5 0， 5 2は、 半導体チップ 2 0 , 2 2 の機能検査 を行なうためのものであり、 たとえば第 1 図に示したように、 各 半導体チップ 2 0 , 2 2の外周に沿って配置されている。
一方、 半導体チップ 2 0， 2 2間のチップ間接続部 1 1 には、 この電極パッ ド 5 0 , 5 2は設けられていない。 そして、 電極パ ッ ド 5 0， 5 2および外部接続回路 4 0 , 4 2 を介することなく、 チップ内部回路 3 0， 3 2同士を接続エリア 3 0 a， 3 2 aの接 続ポイント 5 6 , 5 8 にて直接に接続配線 1 2 によって半導体チ ップ 2 0， 2 2間の接続を取ることとする。 なお、 "電極パッ ド および外部接続回路を介することなく " とは、 "電気信号的にこ れらの部材を経由することなく "、 と言う意味である。
チップ間接続部 1 1 の電極パッ ド 5 0 , 5 2 と外部接続回路 4 0 , 4 2が、 半導体装置 1完成時には事実上不要となるので、 た とえば、 チップ間接続部 1 1 の電極パッ ド 5 0 , 5 2 と切離対象 の外部接続回路 4 0， 4 2 とを物理的に切り離すことで、 このチ ップ間接続部 1 1 の両者間を近接させるようにしてもよい。 この 状態を示したのが第 1 図である。
また、 チップ間接続部 1 1 の電極パッ ド 5 0， 5 2 と外部接続 回路 4 0 , 4 2 とを他の 3辺と同様に物理的には残しつつ、 チッ プ内部回路 3 0， 3 2 との間の配線部分 （図示せず） を、 たとえ ばレーザブロ一または R I E (reactive ion etching) などの ド ライエッチング手段によって電気的に切り離しておき、 その切り 離した部分の近傍におけるチップ内部回路 3 0， 3 2側の接続ポ イント 5 6 , 5 8 にて、 接続配線 1 2 により接続するようにして もよい。
また、 チップ間接続部 1 1 の電極パッ ド 5 0， 5 2 と外部接続 回路 4 0 , 4 2 とを他の 3辺と同様に物理的には残しつつ、 切離 対象の外部接続回路 4 0 a ( 4 2 a ) とチップ内部回路 3 0 ( 3 2 ) との間に、 両者間を電気的にオンオフ可能な、 すなわち電気 的な接続と分離とを切替可能な切替回路 （分離回路） を設けるよ うにしてもよい。 この切替回路に対する制御部分の回路構成とし ては、 たとえば外部からの信号によりなされる形態の回路構成と してもよいし、 あるいは接続配線 1 2によってチップ内部回路 3 0， 3 2が接続された時点で、 自動的にこれを検知してチップ間 接続部 1 1部分の外部接続回路 4 0， 4 2 をチップ内部回路 3 0 3 2 に対して電気的に切り離すような構成としてもよい。
チップ内部回路 3 0， 3 2 を直接に接続する接続配線 1 2は、 たとえば、 上述した絶縁膜上にパタ一ニングによって配設され、 この絶緣膜に形成された接続エリア 3 0 a , 3 2 a部分の接続ポ イント 5 6， 5 8 にて、 図示しない接続孔を介して各半導体チッ プ 2 0 , 2 2のチップ内部回路 3 0 , 3 2 に接続されるようにす る。
なお、 接続配線 1 2が接続される接続エリア 3 0 a , 3 2 a部 分は、 チップ内部回路 3 0 , 3 2 を構成する配線 （信号線） の一 部を電極パッ ド状に成形してなるか、 またはこの信号線に電極パ ッ ドを接続させることで、 接続に十分な面積を有していることと する。
また、 本発明に関わる特有の構成として、 接続エリア 3 0 a ,
3 2 aには、 チップに帯電した電荷によるチップ間接続時の静電 破壊や、 電気的に接続する際に用いるバンプをチップ表面に形成 する際のプラズマダメージから、 チップ内部回路 3 0， 3 2 に用 いる図示しない半導体素子を保護するための保護部材が設けら れるようになっている。 この点については、後で詳しく説明する。
<外部回路と保護付きチップ間接続 >
第 2 A図乃至第 2 C図および第 3 A図乃至第 3 C図は、 外部接 続回路 4 0， 4 2の一構成例と、 チップ間接続部 1 1 におけるチ ップ内部回路 3 0， 3 2間の接続手法を説明する図である。 ここ で、 第 2 A図および第 3 A図は、 本発明の一実施形態における手 法の一例を示し、 第 2 B図は、 特願 2 0 0 2 - 6 7 9 6 9号ゃ特 願 2 0 0 2 — 1 9 1 0 6 4号における手法の一例を示す。 また、 第 2 C図および第 3 C図は、 チップ間接続部 1 1 における外部接 続回路 4 0 , 4 2近傍の変形例を示す。
外部接続回路 4 0 , 4 2 としては、 たとえば、 第 2 A図， 第 2 B図に示すように、 I / O (入出力、 I ； Input, 〇 ； Output ) 回路 4 0 0、 電源回路 4 0 2、 さ らには静電保護回路 （本発明の 第 2の保護回路の一例） 4 0 4などによって構成されている。 機 能検査時には、 それぞれの内部配線 1 4から個別に外部接続回路
4 0 ( 4 2 ) を経由した引出配線 1 6 と接続されている電極パッ ド 5 0 ( 5 2 ) に、 チップテス トのための針当てがなされる。 なお、 図では、 各外部接続回路 4 0 , 4 2 に対して電源回路 4 0 2 を設けているが、 このように、 電源回路 4 0 2 を外部接続回 路 4 0， 4 2 ごとに設けるのではなく、 所定数分や全ての外部接 続回路 4 0 , 4 2分について、 1つの電源回路 4 0 2 を共用する 構成としてもよい。
また、 第 2 C図に示すように、 各外部接続回路 4 0 ( 4 2 ) お よび電極パッ ド 5 0 ( 5 2 ) は、 チップ内部回路 3 0 ( 3 2 ) を 引き出す複数（図面においては 5本）の内部配線 1 4で共有され、 それを 1つの引出配線 1 6にて電極パッ ド 5 0 ( 5 2 ) に伝達す る構成であってもよい。 この場合、外部接続回路 4 0 ( 4 2 ) は、 たとえばチップ内部回路 3 0 ( 3 2 ) からの信号を蓄え、 直列信 号処理をしてチップ外部に信号を送り、 また逆の信号処理をして 元の信号に復元するという処理を、 外部接続回路 4 0 ( 4 2 ) 内 の図示しない I / O回路にて行なう構成とする。
第 2 C図に示す構成の外部接続回路 4 0 ( 4 2 ) では、 チップ 内部回路 3 0 ( 3 2 ) からの内部配線 1 4は、 外部接続回路 4 0 ( 4 2 ) に接続され、 直列信号処理が外部接続回路 4 0 ( 4 2 ) 内でなされ、 内部配線 1 4の本数より も少ない数の電極パッ ド 5 0 ( 5 2 ) に接続されている。 また、 チップ間接続部 1 1 に関し ては、 チップ内部回路 3 0 ( 3 2 ) 側からの各内部配線 1 4が、 外部接続回路 4 0 ( 4 2 ) の前段の接続ポイント 5 6 ( 5 8 ) に おいて、 他方の半導体チップ 2 0の接続ポイント 5 8 ( 5 6 ) へ も接続されるようになっている。 機能検査時には、 共用化された 電極パッ ド 5 0 ( 5 2 ) に、 チップテス トのための針当てがなさ れる。 こうすることで、 テス ト時に必要な信号線の数より も少な い電極パッ ド 5 0 ( 5 2 ) を使って少ないピン数で機能検査を行 なう ことができる。 また、 チップ間接続部 1 1 に関しては、 チッ プ内部回路 3 0 ( 3 2 ) 側からの各内部配線 1 4が、 外部接続回 路 4 0 ( 4 2 ) の前段の接続ポイント 5 6 ( 5 8 ) において、 他 方の半導体チップ 2 0の接続ポイン ト 5 8 ( 5 6 ) へも接続され るようになっている。
上記のような構成の外部接続回路 4 0 ( 4 2 ) が、 第 1 図に示 したように方形状の半導体ップ 2 0， 2 2の縁辺に所定数分だけ 配される。 一方、 チップ間接続部 1 1部分については、 チップ内 部回路 3 0 ( 3 2 ) 側と外部接続回路 4 0 ( 4 2 ) 側とを、 分離 ポイント S P 1 ( S P ； Separat ion Point ) にて電気的に分離 する。
たとえば、 チップ内部回路 3 0 ( 3 2 ) 側と外部接続回路 4 0 ( 4 2 ) 側とを接続している内部配線 1 4を分離ポイント S P 1 で切断し、 この分離ポイ ン ト S P 1 よ り もチップ内部回路 3 0 ( 3 2 ) 側の接続ポイント 5 6 · ( 5 8 ) にて、 他方のチップ内部 回路 3 2 ( 3 0 ) 側の接続ポイント 5 8 ( 5 6 ) と、 接続配線 1 2により接続するようにする。 こうすることで、 チップ間接続部 1 1 については、チップ内部回路 3 0 , 3 2 を、電極パッ ド 5 0 , 5 2および外部接続回路 4 0 , 4 2 を電気的に経由することなく 接続することができる。
なお、 この際には、 もはや不要となる外部接続回路 4 0 ( 4 2 ) を、 電気的だけではなく、 物理的にも切り離すようにしてもよい し、 そのまま残しておいてもよい。 物理的には残しておく場合に は、 分離回路を使用して、 信号ラインから電気的に切り離す手法 を用いるとよい。
たとえば、 チップ間接続部 1 1 については、 第 3 A図および第 3 B図に示すように、 他方のチップ内部回路 3 2 ( 3 0 ) との間 を接続配線 1 2 により接続を取るための接続パッ ド 5 9 を切離 対象の外部接続回路 4 0 a ( 4 2 a ) の近傍に内部配線 1 4分だ け設ける。この接続パッ ド 5 9は、他方のチップ内部回路 3 2 ( 3 0 ) との間の接続を図ることができる程度に微細なものでよく、 機能検査用の針当てにも使われる電極パッ ド 5 0 ( 5 2 ) に比べ ると遙かに小さくてよい。
ここで、 第 2 C図に示す外部接続回路 4 0の場合には、 第 3 C 図に示すように、 各内部配線 1 4に対応する各接続ポイント 5 6 ( 5 8 ) を分離の境界線と略平行に半導体チップ 2 0側にて列 (一列に限らず数個おきの複数列でもよい） に並ぶようにする。 内部配線 1 4 と接続パッ ド 5 9 との間は、 接続ポイント 5 6 ( 5 8 ) からの内部引出線 1 2 aにて接続する。
そして、 チップ内部回路 3 0， 3 2 に対する切離対象の外部接 続回路 4 0 a , 4 2 aや電極パッ ド 5 0 a , 5 2 aの切断位置は、 第 2 A図乃至第 2 C図に示す回路図の分離ポイント S P 1、 すな わちチップ内部回路 3 0， 3 2 と外部接続回路 4 0 a， 4 2 a と の間で、 第 3 A図および第 3 B図に示したように、 チップ内部回 路 3 0， 3 2側に接続パッ ド 5 9 を残す位置でもある分離ボイン ト S P 1上に分離の境界を設けることで実現する。 この分離の境 界で切断すれば、 外部接続回路 4 0 a ( 4 2 a ) や電極パッ ド 5 0 a ( 5 2 a ) が半導体チップ 2 0 ( 2 2 ) から物理的に切り離 される。
以上のような構成の半導体装置 1 においては、 入出力 I / O回 路 4 0 0、 電源回路 4 0 2、 あるいは静電保護回路 4 0 4につい て、 それぞれ一部 （接続されるチップ間の部分） を半導体チップ 2 0 , 2 2から切り離し、 支持基板 1 0上に搭載された半導体チ ップ 2 0， 2 2間を、外部接続回路 4 0 , 4 2 を介することなく、 半導体チップ 2 0， 2 2のチップ内部回路 3 0， 3 2部分間にお いて直接接続する構成となっている。
このため、外部接続回路 4 0， 4 2 を介して半導体チップ 2 0， 2 2のチップ内部回路 3 0， 3 2間が接続されている半導体装置 と比較して、 消費電力の大きな回路である外部接続回路 4 0， 4 2の使用を削減することで、 外部接続回路 4 0， 4 2での電力消 費の低減を図ることができる。 また、 半導体装置 1 の信頼性の向 上を図ることも可能になる。
加えて、 外部接続回路 4 0 , 4 2 (たとえば I Z O回路 4 0 0 ) を介さずに各半導体チップ 2 0 , 2 2を電気的に直接に接続する ようにしているので、 外部接続回路 4 0， 4 2 を介して半導体チ ップ 2 0 , 2 2間を接続することによる動作遅延を防止し、 半導 体装置 1 の高速動作を達成することが可能になる。
また、 半導体チップ 2 0 , 2 2間が、 外部接続回路 4 0， 4 2 を介することなく、 半導体チップ 2 0 , 2 2のチップ内部回路 3 0 , 3 2部分間において直接接続されていると言うだけではなく このチップ内部回路 3 0 , 3 2部分に余分な外部接続回路が接続 されていない。 このため、 この余分な外部接続回路への電流の流 れ込みが防止され、 確実に電力消費の低減を図ることができ、 ま た余分な外部接続回路を残すための半導体チップ面積分を縮小 でき、 半導体装置の小型化を図ることができる。
特に、 第 2 C図を用いて説明したように、 外部接続回路 4 0 , 4 2が、 チップ内部回路 3 0， 3 2 を引き出す複数の内部配線 1 4で共有される場合、 外部接続回路 4 0 , 4 2 において大きな電 力が消費されることになるが、 チップ内部回路 3 0， 3 2間の接 続部分には、 このような外部接続回路 4 0， 4 2が設けられてい ないため、 大幅に電力消費を防止することができる。
ただし、 第 2 B図に示すように、 分離ポイント S P 1 にて外部 接続回路 4 0， 4 2の切り離しを行ない、 チップ間接続の際にチ ップ内部回路 3 0， 3 2同士を接続配線 1 2により直接に接続し た場合にはチップに帯電した電荷による静電破壊が生じ得る。 こ のため、 チップ内部回路 3 0 , 3 2 に用いる、 図示しない半導体 素子の特性が劣化したり破壊されたりすることがある。
そこで、 本実施形態の構成においては、 このようなチップに帯 電した電荷による、 チップ間接続時の静電破壊やバンプをチップ 表面に形成する際のプラズマダメージから、 チップ内部回路 3 0 3 2 に用いる半導体素子を保護するため、 これら問題点に対する 保護部材を、 チップ間接続部 1 1 とチップ内部回路 3 0， 3 2 と の間に設けるようにしている。具体的には、第 2 A図や第 3 A図、 第 3 C図に示すように、 半導体チップ 2 0 ( 2 2 ) の接続エリア 3 0 a ( 3 2 a ) 部分に、 ダイオード 4 0 6 aなどからなる静電 気ダメージを保護する目的の保護回路 （本発明の第 1 の保護回路 の一例） 4 0 6 を設けている。
保護回路 4 0 6 は、 半導体チップ 2 0， 2 2のチップ内部回路 3 0 , 3 2間を電気的に直接に接続している信号ライン （接続配 線 1 2、 内部引出線 1 2 a、 内部配線 1 4 ) 上の何れかの位置に 設けてあればよい。 ただし、 各チップ内部回路 3 0 , 3 2の半導 体素子を確実に保護するという点では、 第 3 B図に示すように、 それぞれの半導体チップ 2 0 ( 2 2 ) 上において、 それぞれの接 続パッ ド 5 9 とチップ内部回路 3 0 ( 3 2 ) との間の内部配線 1 4や内部引出線 1 2 a上に保護回路 4 0 6 を設けるのがよい。 なお、 必ずしも好ましい手法といえないが、 たとえば中継パッ ドベースと中継パッ ドを介することで、 一方のチップ内部回路 3 0 ( 3 2 ) から一旦中継パッ ドベースへ接続し、 さ らにこの中継 パッ ドベースから他方のチップ内部回路 3 2 ( 3 0 ) へと接続す るようにしてもよい。 この場合の保護回路 4 0 6の配置位置は、 前述と同様に、それぞれの半導体チップ 2 0 ( 2 2 )上において、 それぞれの接続パッ ド 5 9 とチップ内部回路 3 0 ( 3 2 ) との間 の内部配線 1 4や内部引出線 1 2 a上に設けるのがよい。
また、 半導体チップ 2 0， 2 2上の半導体素子を静電気ダメ一 ジから保護する能力の観点では、 必ずしも十分な態様ではないが 保護回路 4 0 6 を中継パッ ドベースへ配置するようにしてもよ い。 このような態様を採ると、 共通の半導体チップ 2 0， 2 2 を 使用していながら、 環境条件などによる静電気の発生状況の違い に応じて、 適切な保護能力を持つ保護回路 4 0 6 を選択して使用 できる利点がある。
なお、 各半導体チップ 2 0 , 2 2上のチップ内部回路 3 0 , 3 2が備える半導体素子の静電気に対する耐性は同じとは限らな いので、 たとえば耐性の弱い方にのみ保護回路 4 0 6 を設けても よい。 この場合、 その耐性は信号ラインごとに異なる場合もある から、 信号ラインごとに耐性の弱い方に、 すなわち、 ある信号ラ インについては半導体チップ 2 0側に、 ある信号ラインについて は半導体チップ 2 2側に、 というようにバラバラに保護回路 4 0 6 を配置させてもよい。
保護回路 4 0 6は、 半導体チップ 2 0， 2 2双方のチップ内部 回路 3 0， 3 2間を直接に接続する際の素子ダメージ （ここでは 特に静電気によるダメージ） を保護することを目的とするもので あるから、 接続時にその保護機能を達成するに足りるだけの保護 能力を有し、 その保護機能が働けばよい。
よって、 保護回路 4 0 6 の保護能力は、 外部機器との接続や機 能検査などに使用される外部接続回路 4 0 , 4 2内に設けられる 静電保護回路 4 0 4の静電保護能力と異なっていてよい。 なお、 こ こで比較対象となる外部接続回路 4 0 , 4 2は、 チップ間接続 部 1 1 の半導体チップ 2 0， 2 2から切り離される外部接続回路 4 0 a , 4 2 aであってもよいし、 他の辺縁部に設けられている 外部接続回路 4 0， 4 2であってもよい。 これによつて、 たとえ ばより小さい面積の保護回路 4 0 6 を備えることで、 チップ面積 の縮小化を図りつつ、 チップの信頼性や歩留まりの向上に加えて 低コス ト化も図ることもできる。
また、 同様の理由から、 保護回路 4 0 6は、 接続工程終了後に は不要なものである。 また、 信号ライン （前例では内部配線 1 4 や内部引出線 1 2 a ) 上に保護回路 4 0 6が存在すると、 チップ 内部回路 3 0 , 3 2にとつては、 この保護回路 4 0 6が信号ライ ン上に配された負荷となるので、 むしろない方が好ましい。 よつ て、 チップ内部回路 3 0， 3 2間の接続工程終了後には、 保護回 路 4 0 6 を信号ライ ンから電気的に切り離すよう にするのがよ い。 たとえば、 第 2 A図に示した接続構成では、 たとえばレーザ プロ一や R I Eなどのドライエッチングを利用して、 分離ポイン ト S P 2， S P 3 にて、 内部配線 1 4 とダイオード 4 0 6 a とを 切り離すのがよい。
このように、 チップ間接続部 1 1 においてチップ内部回路 3 0 3 2間を電気的に直接に接続するとともに、 その信号ライン上に 保護回路 4 0 6 を設けた構成に依れば、 外部接続回路 4 0 , 4 2 の切離しを行なった後に、 両者を直接に接続配線 1 2 によって接 続しても、 そのチップ接続時の静電破壊から内部素子を保護する ことができる。 これにより、 外部接続回路 4 0， 4 2 を切り離す 前と同等な素子特性を持つチップ内部回路 3 0， 3 2 を得ること ができる。 よって、 低消費電力と高速動作性を備えた M C M装置 の信頼性や歩留まりを向上させることができる。
<半導体装置の製造方法 >
第 4 A図乃至第 4 C図は、 第 1実施形態の半導体装置 1 の製造 方法を説明する図である。 第 4 A図に示すように、 半導体チップ 1 2 0， 1 2 2 を作製する。 これらの半導体チップ 1 2 0， 1 2 2は、 第 1 図を用いて説明した半導体チップ 2 0 , 2 2の前身で あり、 チップ内部回路 3 0， 3 2、 外部接続回路 4 0， 4 2、 さ らには電極パッ ド 5 0， 5 2がそれぞれ設けられている。 特に、 チップ内部回路 3 0， 3 2からは、 このチップ内部回路 3 0 , 3 2 の機能検査を行なうために必要十分な個数の外部接続回路 4 0 , 4 2が、 その四方に引き出されている。 このため、 この半導 体チップ 1 2 0 , 1 2 2の外部接続回路 4 0， 4 2の数、 および 電極パッ ド 5 0 , 5 2の個数は、 第 1 図を用いて説明した半導体 チップ 2 0， 2 2 におけるこれらの個数より も多くなつている。 なお、 図中、 外部接続回路 4 0 a， 4 2 aおよび電極パッ ド 5 0 a , 5 2 aが、 後の工程で物理的に切断除去される部分である。 なお、 チップ内部回路 3 0， 3 2から引き出された外部接続回 路 4 0， 4 2のうち、 後の工程で切断除去される部分の外部接続 回路 4 0 a， 4 2 aが引き出されるチップ内部回路 3 0 , 3 2部 分には、 図示を省略した電極パッ ド （第 3 A図乃至第 3 C図の接 続パッ ド 5 9 に対応） が形成されていることとする。 この電極パ ッ ドは、 後の工程で他のチップ間との接続を図ることができる程 度に微細なものでよい。
また、 図示を省略するが、 この電極パッ ドと接続されている、 半導体チップ 1 2 0 , 1 2 2上のチップ内部回路 3 0 , 3 2間の 接続信号ライン （第 2 A図や第 3 A図乃至第 3 C図に示した内部 配線 1 4や内部引出線 1 2 a ) 上には、 第 2 A図や第 3 A図乃至 第 3 C図に示した保護回路 4 0 6が設けられているものとする。
次いで、 このような各半導体チップ 1 2 0 , 1 2 2 に関し、 検 査用としても使用可能な電極パッ ド 5 0， 5 2 に針当てし、 チッ プ内部回路 3 0， 3 2の機能検査を行なう。 この際、 各半導体チ ップ 1 2 0， 1 2 2は、 複数の半導体チップ 1 2 0が設けられた ウェハ状態、 および複数の半導体チップ 1 2 2が設けられたゥェ ハ状態にて機能検査を行なう ことが好ましい。
そして、 各ウェハに形成された個々の半導体チップ 1 2 0 , 1 2 2 について、 良品であるか否かの判断を行ない、 その後、 各ゥ ェハを裏面側から研削して各半導体チップ 1 2 0 , 1 2 2 に分割 し、 この機能検査の結果に基づいて良品と判定されたもののみを ピックアップする。
なお、 以上のような機能検査の後、 第 4 B図に示すように、 各 半導体チップ 1 2 0 , 1 2 2における一部の外部接続回路 4 0 a 4 2 aおよび電極パッ ド 5 0 a , 5 2 aが設けられている部分を ウェハ状態から各チップに分割する際、 同時にダイシングにより 切断除去する （切り落とす） ことで、 半導体チップ 1 2 0 , 1 2 2 を、 第 1図を用いて説明した構成の半導体チップ 2 0， 2 2の 状態に成形する。
もしくは、 切断しなくてもよいように、 予め内部接続回路に接 続するチップの一辺には、 電極パッ ドゃ外部接続回路を設けない ようなレイアウ トにして半導体チップ 2 0， 2 2の形態にしてお いたチップを用いる。
ここで除去する外部接続回路 4 0 a， 4 2 aおよび電極パッ ド 5 0 a , 5 2 aは、 次の工程で、 他の半導体チップとの接続部分 に設けられた外部接続回路 4 0， 4 2および電極パッ ド 5 0 , 5 2であることとする。 なお、 チップ内部回路 3 0， 3 2に対する 外部接続回路 4 0 a , 4 2 aや電極パッ ド 5 0 a , 5 2 aの切断 位置は、 接続パッ ド 5 9 を残すような第 3 A図乃至第 3 C図に示 した分離の境界である。
次に、 第 4 C図に示すように、 支持基板 1 0上に、 半導体チッ プ 1 2 0， 1 2 2 をダイボンディ ングする。 この際、 各半導体チ ップ 1 2 0 , 1 2 2の接続部分同士が近接して配置されるような レイァゥ トとすることが好ましい。
この後、 図示を省略するが、 各半導体チップ 1 2 0 , 1 2 2 を 覆う状態で、 支持基板 1 0上に絶縁膜を形成し、 さ らにこの絶縁 膜に各半導体チップ 1 2 0 , 1 2 2 のチップ内部回路 3 0， 3 2 に設けた接続パッ ドに達する接続孔を形成する。 そして、 入出力 間を接続して保護回路 4 0 6 を機能させるとともに、 この接続孔 を介して各半導体チップ 1 2 0 , 1 2 2のチップ内部回路 3 0 , 3 2 を直接接続する状態で、 絶縁膜上に配線をパターン形成する ことにより、 第 1 図に示した半導体装置 1 を得る。 たとえば、 第 3 A図乃至第 3 C図を用いて説明した構成の回路においては、 接 続パッ ド 5 9 に達する接続孔を形成し、 各半導体チップ 1 2 0 , 1 2 2 における接続パッ ド 5 9間を接続配線 1 2で接続する。 そして、 チップ内部回路 3 0 , 3 2 を接続した後には、 たとえ ばレーザブローや R I Eなどのドライエッチング手法を用いて、 もはや不要な保護回路 4 0 6 を信号ライ ンから切り離すように する。
このような製造方法では、 必要十分な個数の外部接続回路 4 0 4 2を用いてチップ内部回路 3 0， 3 2の機能検査が行なわれた 後に、 不必要な外部接続回路 4 0 a , 4 2 aをチップ内部回路 3 0， 3 2 に対して切り離した状態で、 半導体チップ 1 2 0， 1 2 2間の接続がチップ内部回路 3 0 , 3 2間においてなされる。 またこの際には、 保護回路 4 0 6 を搭載した状態でチップ内部 回路 3 0， 3 2間を接続するので、その際に半導体チップ 1 2 0 , 1 2 2 に帯電している電荷が接続対象の信号ライ ン上に流れ込 んでも、保護回路 4 0 6 により吸収できるので、静電気によって、 チップ内部回路に用いる素子の特性が劣化したり破壊されたり することを防止することができる。 また、 接続完了後には、 保護 回路 4 0 6 を信号ラインから切り離すようにすることで、 通常使 用時に、 保護回路 4 0 6がチップ内部回路 3 0 , 3 2の負荷とな ることがなく、 保護回路 4 0 6 を設けることに起因した動作速度 の低下を防止することができる。
このため、 機能検査によって十分な信頼性を保証された半導体 チップ 1 2 0， 1 2 2 を用いつつ、 この機能検査の際に用いた外 部接続回路 4 0 a， 4 2 aを介さずに接続パッ ド 5 9 にて静電気 ダメージの問題を起こすことなく、 半導体チップ 1 2 0 , 1 2 2 のチップ内部回路 3 0， 3 2 を接続した半導体装置 1、 すなわち 電力消費の低減および動作速度の向上が可能であるとともに、 信 頼性の高い半導体装置を得ることができる。
なお、 上記では、 保護回路 4 0 6 を信号ラインから切り離すこ とについてのみ述べたが、 製造工程においてチップ間接続部 1 1 部分の外部接続回路 4 0 a , 4 2 aを物理的に切り離さずに残し ておく場合には、 この外部接続回路 4 0 a， 4 2 aをチップ内部 回路 3 0， 3 2側から電気的に分離する分離回路を設けるように してもよい （本出願人による特願 2 0 0 2 - 6 7 9 6 9号参照）。
こうすることで、 たとえばチップ内部回路 3 0 , 3 2の機能検 查時のように外部接続回路 4 0 a , 4 2 aを必要とする場合には これらを接続させることができる一方、 外部接続回路 4 0 a , 4 2 aを必要としない場合には、 外部接続回路 4 0 a , 4 2 aを切 り離し、 不必要な外部接続回路 4 0 a , 4 2 aへの電流の流れ込 みを防止し、 電力消費を確実に低減することが可能になる。
なお、 このような分離回路を備えた構成は、 第 2 C図を用いて 説明したような、 外部接続回路 4 0 a， 4 2 aが、 複数の内部配 線 1 4で共有される構成にも適用可能である。 この場合、 第 3 C 図に示した接続パッ ド 5 9 を含む内部回路と外部接続回路 4 0 a , 4 2 a との間に分離回路が設けられることになる。
<第 2実施形態 >
第 5 A図乃至第 5 B図は、 本発明を適用した半導体装置の第 2 実施形態を説明する図である。 この図は、 第 2実施形態の第 3 A 図乃至第 3 C図に対応するものである。 この第 2実施形態の半導 体装置 1は、 入出力間をオンオフ可能な切替回路を用いて、 チッ プ内部回路 3 0 , 3 2間を直接に接続している信号ラインから保 護回路 4 0 6 を切離可能に構成している点に特徴を有する。 半導 体チップ 2 0 , 2 2 としては、 切替回路を備えている点が異なる だけであり、 半導体装置 1 の平面図は、 基本的には、 第 1 図に示 したものと同じと考えてよい。
一方、チップ間接続部 1 1部分の回路構成としては、たとえば、 第 5 A図に示すように、 他方の半導体チップ 2 2 ( 2 0 ) のチッ プ内部回路 3 2 ( 3 0 ) と接続される接続パッ ド 5 9 と保護回路 4 0 6 との間に、 入出力間をオンオフ可能な切替回路 4 0 8 を備 えている。 この切替回路 4 0 8は、 たとえば外部からの信号 C N Tにより、 接続パッ ド 5 9が接続されている信号ライン （図では 内部配線 1 4や内部引出線 1 2 a ) と保護回路 4 0 6 との接続状 態を切り換えるスィッチとして設けられているもので、 たとえば 簡単なアナログスィツチ形式のものであってもよい。
このような切替回路 4 0 8 を備えた構成は、 第 2 C図を用いて 説明したような、 外部接続回路 4 0 a， 4 2 aが、 複数の内部配 線 1 4で共有される構成にも適用可能である。 この場合、 第 3 C 図に示した接続パッ ド 5 9 を含む内部回路と保護回路 4 0 6 と の間に切替回路 4 0 8が設けられる。
このように、 第 2実施形態の半導体装置 1 に依れば、 切替回路 4 0 8 によって、 チップ内部回路 3 0 , 3 2 を直接に接続してい る信号ライ ンと保護回路 4 0 6 との間の電気的な切り離しが行 なわれる。 このため、 チップ内部回路 3 0 , 3 2間を接続する際 のように保護回路 4 0 6 を必要とする場合には、 切替回路 4 0 8 をオンさせて、 その入出力間を接続状態とすることで、 保護回路 4 0 6 を接続対象 （すなわち保護対象） の信号ライン上に接続さ せることができる。
一方、 チップ内部回路 3 0， 3 2間を接続し終えた保護回路 4 0 6 を必要としない時点では、 切替回路 4 0 8 をオフさせて、 そ の入出力間を切断状態とすることで、 保護回路 4 0 6 を接続対象 (すなわち保護対象） の信号ラインから切り離す。 これにより不 必要な負荷をチップ内部回路 3 0 , 3 2 に与えることを防止する ことができ、 高速動作の達成を図ることが可能になる。
<第 3実施形態 >
第 6 A図乃至第 6 B図および第 7 A図乃至第 7 B図は、 本発明 を適用した半導体装置の第 3実施形態を説明する図である。 ここ で、 第 6 A図は、 第 3実施形態を示す平面図であり、 第 6 B図は この平面図における A— A線断面図である。 第 7 A図乃至第 7 B 図は、 第 6 A図の平面図における A— A線断面の詳細を示した図 である。
第 6 A図乃至第 6 B図および第 7 A図に示すように、 第 3実施 形態の半導体装置 1は、 半導体チップ 2 0， 2 2がバンプを利用 してフェイスダウン実装されている点に特徴がある。 その他の構 成は第 1 あるいは第 2実施形態の構成と概ね同じであり、 チップ 間接続部 1 1 のチップ内部回路 3 0， 3 2 を直接に接続している 信号ライン上には保護回路 4 0 6が設けられている。 この保護回 路 4 0 6は、 第 1 あるいは第 2実施形態と同様に、 チップ内部回 路 3 0， 3 2間を直接に接続する際の静電気ダメージから半導体 素子を保護する目的の他に、 フェイスダウン実装のために使用さ れる突起電極 （バンプ） を所定位置に形成する際のプラズマダメ ージから半導体素子を保護する目的にも使われる。
なお、 ここでは、 チップ間接続部 1 1 の外部接続回路 4 0 a， 4 2 aを物理的に切断除去していない形態の半導体チップ 2 0 , 2 2 をフェイスダウン実装した場合を代表して例示して説明を 行なう。
第 3実施形態の半導体装置 1 においては、 半導体チップ 2 0， 2 2が、 バンプの一例である突起電極 5 1 を介して支持基板 （こ こではインタポーザ） 1 0 にフェイスダウン実装されている。 こ の支持基板 1 0は、 たとえばシリ コン基板 7 1上に絶縁膜 7 2 を 介して高密度に配線 7 3を形成してなる。 また、 配線 7 3の一部 が電極パッ ド状に形成されおり、 これらの電極パッ ド 7 3 c， 7 3 d部分のみを露出させて、 他の配線 7 3 を絶縁膜 7 4で覆った 構成となっている。 ここで、 電極パッ ド 7 3 cは、 半導体チップ 2 0， 2 2 と支持基板 1 0 との接続を図るための電極パッ ドであ る。 一方、 電極パッ ド 7 3 dは、 支持基板 1 0 と外部機器との接 続を図るための電極パッ ドであり、 たとえば支持基板 1 0の周縁 部に配置される。
半導体チップ 2 0 , 2 2間の接続は、 突起電極 5 1、 および突 起電極 5 1 に接続された支持基板 1 0 の配線 7 3 によってなさ れている。 突起電極 5 1 は、 各半導体チップ 2 0 , 2 2のチップ 内部回路 3 0 , 3 2 を構成する配線の一部、 たとえば図示したよ うな多層配線の、 最上層の一部を電極パッ ド状に成形してなる部 分や、 第 3 A図乃至第 3 C図に示した接続パッ ド 5 9 と、 支持基 板 1 0 の電極パッ ド 7 3 c との間に狭持されている。 これにより I / O回路などを含む外部接続回路 4 0， 4 2 を介することなく 各半導体チップ 2 0 , 2 2におけるチップ内部回路 3 0 , 3 2間 が直接接続される。
また、 半導体チップ 2 0， 2 2 と外部機器との接続を図るため に、 半導体チップ 2 0 , 2 2 に設けられた電極パッ ド 5 0 , 5 2 も、 支持基板 1 0側に形成された配線 7 3 の電極パッ ド 7 3 じ に 対して、 突起電極 5 1 を介して接続されている。 この電極パッ ド 5 0 , 5 2が接続された配線 7 3 は、 支持基板 1 0 の周縁に引き 出され、 この引き出された配線部分に外部との接続を図るための 外部電極パッ ド 7 3 dが設けられている。 電極パッ ド 5 0， 5 2は、 半導体チップ 2 0， 2 2のチップ内 部回路 3 0， 3 2 に対して外部接続回路 4 0 , 4 2 を介して接続 されており、 これにより半導体チップ 2 0 , 2 2のチップ内部回 路 3 0， 3 2 と、 支持基板 1 0の外部電極パッ ド 7 3 d とが、 外 部接続回路 4 0， 4 2 を介して接続される。
この第 3実施形態の半導体装置 1 は、 外部電極パッ ド 7 3 dに ボンディ ングワイヤー 7 3 e を接続する ことで外部機器との接 続が図られる。 なお、 外部電極パッ ド 7 3 dは、 マルチチップ化 された半導体装置のテス トを行なうためにも用いられる。
なお、 第 7 B図に示すように、 外部電極パッ ド 7 3 dに達する 外部基板接続用ホール 7 6が、 シリ コン基板 7 1および絶縁膜 7 2 に設けられている形態の支持基板 1 0 を使用することもでき る。 外部基板接続用ホール 7 6内には導電性材料からなるプラグ 7 7が埋め込まれ、 プラグ 7 7の表面（シリ コン基板 7 1側の面） には、 この半導体装置を外部機器に接続するための突起電極 7 8 が設けられている。 なお、 突起電極 7 8は、 マルチチップ化され た半導体装置のテス トを行なうためにも用いられる。 また、 外部 電極パッ ド 7 3 dの表面は、 図示したように絶縁膜 7 4から露出 していてもよいし、 絶縁膜 7 4で覆われていてもよい。
第 3実施形態の半導体装置 1 の製造方法は、 以下の通りである 先ず、 第 1実施形態と同様に、 内部回路、 外部接続回路、 さ らに は接続パッ ドがそれぞれ形成された各半導体チップを、 第 6 A図 乃至第 6 B図における半導体チップ 2 0 , 2 2の前身としてゥェ ハ表面に作製し、 これらの各半導体チップに関して、 各接続パッ ドに針当てして各内部回路の機能検査を行なう。 その後、 ウェハ を、 第 6 A図乃至第 6 B図に示した各半導体チップ 2 0， 2 2 に 分割して、 機能検査で良品と判断されたもののみをピックアップ する。 また、 後に突起電極 5 1が形成される部分と接続されてい る、 半導体チップ 2 0， 2 2上のチップ内部回路 3 0， 3 2間の 接続信号ライン （第 2 A図や第 3 A図乃至第 3 C図に示した内部 配線 1 4や内部引出線 1 2 a ) 上には、 第 2 A図や第 3 A図乃至 第 3 C図に示した保護回路 4 0 6が設けられているものとする。
そして、 この半導体チップ 2 0， 2 2 において、 保護回路 4 0 6 を信号ライン上に設けた状態で、 チップ内部回路 3 0 , 3 2 と の接続状態が保たれている電極パッ ド 5 0 , 5 2上、 および他の 半導体チップとの接続部分となるチップ内部回路 3 0， 3 2部分 上に、 突起電極 5 1 を形成する。 突起電極 5 1 の形成は、 半導体 チップ 2 0， 2 2 を分割する前のウェハ状態で行なう とよい。 ま た、突起電極 5 1 の形成は、半導体チップ 2 0， 2 2側ではなく、 支持基板 1 0側であってもよい。 もしくは、 半導体チップ 2 0 , 2 2および支持基板 1 0の双方に形成してもよい。
こ こで、 保護回路 4 0 6 を信号ライン上に設けた状態とは、 保 護回路 4 0 6 を機能させた状態を意味し、 半導体チップ 2 0 . 2 2が信号ライ ンと保護回路 4 0 6 との間に切替回路 4 0 8 を備 えている場合には、 その入出力間を接続した状態である。 以下同 様である。
この後、 保護回路 4 0 6 を信号ライン上に設けた状態で、 配線 7 3、 および電極パッ ド 7 3 c , 7 3 dが形成された支持基板 1 0上に、 チップ内部回路 3 0， 3 2形成面を対向させて半導体チ ップ 2 0 , 2 2 を実装する。 この際、 支持基板 1 0 の配線 7 3、 および突起電極 5 1 を介して、 半導体チップ 2 0 , 2 2のチップ 内部回路 3 0 , 3 2間が直接接続されるようにする。 これにより、 半導体装置 1 を完成させる。
第 3実施形態のような構成の半導体装置 1およびその製造方 法であっても、 支持基板 1 0側の配線 7 3 によって、 半導体チッ プ 2 0， 2 2 のチップ内部回路 3 0 , 3 2間が直接接続されるた め、 上述した第 1や第 2実施形態と同様に、 機能検査によって十 分な信頼性を保証された半導体チップ 2 0 , 2 2 を用いつつ、 電 力消費の低減および高速動作の向上が可能な半導体装置を得る ことができる。
加えて、 バンプの一例である突起電極 5 1が形成される信号ラ イン上には保護回路 4 0 6を設けておくようにしているので、 バ ンプ （本例では突起電極 5 1 ) をチップ表面に形成する際のブラ ズマ電流が突起電極 5 1 形成対象の信号ライン上に流れ込んで も、 保護回路 4 0 6 により吸収できるので、 プラズマ電流によつ て、 チップ内部回路に用いる素子の特性が劣化したり破壊された りすることを防止することができる。
また、 保護回路 4 0 6 を信号ライン上に設けた状態で、 突起電 極 5 1 と支持基板 1 0 の配線 7 3 とを接続させて半導体チップ 2 0 , 2 2 のチップ内部回路 3 0 , 3 2間を電気的に直接に接続 するので、 その際に半導体チップ 2 0， 2 2 に帯電している電荷 が接続対象の信号ライン上に流れ込んでも、 保護回路 4 0 6 によ り吸収できるので、 静電気によって、 チップ内部回路に用いる素 子の特性が劣化したり破壊されたりすることを防止することが できる。
また、 接続完了後、 すなわちフェイスダウン実装完了後は、 保 護回路 4 0 6 を信号ラインから切り離すようにすることで、 通常 使用時に、 保護回路 4 0 6がチップ内部回路 3 0， 3 2 の負荷と なることもない。 これにより不必要な負荷をチップ内部回路 3 0 3 2に与えることを防止することができ、 高速動作の達成を図る ことが可能になる。
また、 第 3実施形態の半導体装置 1 において、 支持基板 1 0 に シリコン基板 7 1 を用いた場合には、 支持基板 1 0側への高密度 な配線 7 3 の形成が可能となり、 半導体チップ 2 0， 2 2間を最 短距離で接続することができる。 よって、 さらなる信号遅延の防 止と高速化が可能になる。 さらに、 支持基板 1 0および半導体チ ップ 2 0， 2 2 の両方がシリ コン基板を用いたものである場合、 これらの膨張係数が等しいため、 熱ス ト レスに起因する接合部 (突起電極 5 1 による） の断線を防止できる。 また、 有機基板と 比較して熱伝導率の高いシリ コン基板を支持基板 1 0 として用 いることで、 チップ内部回路 3 0， 3 2の駆動によって半導体チ ップ 2 0 , 2 2が発熱しても、 この熱をより早く放熱することが 可能であるため、 発熱に起因する動作不良を防止することもでき る。
<第 4実施形態 >
第 8図は、 本発明を適用した半導体装置の第 4実施形態を示す 断面図である。 この第 4実施形態の半導体装置 1 は、 半導体チッ プ 2 0， 2 2同士をフェイスダウン実装している点に特徴を有す る。 その他の構成は第 1 あるいは第 2実施形態の構成と同じであ り、 チップ間接続部 1 1 のチップ内部回路 3 0 , 3 2 を直接に接 続している信号ライン上には保護回路 4 0 6が設けられている。
この保護回路 4 0 6は、 第 3実施形態と同様の目的のもので、 チップ内部回路 3 0 , 3 2間を直接に接続する際の静電気ダメー ジから半導体素子を保護する目的の他に、 フェイスダウン実装の ために使用される突起電極 （バンプ） を所定位置に形成する際の プラズマダメージから半導体素子を保護する目的にも使われる。 第 8図に示すように、 第 4実施形態の半導体装置 1 は、 半導体 チップ 2 0が半導体チップ 2 2 に対する支持基板となり、 半導体 チップ 2 2が半導体チップ 2 0 に対する支持基板となっており、 これらが突起電極 5 1 を介してフェイスダウン実装されている。 半導体チップ 2 0は、 たとえばチップ内部回路 3 0のみで構成 されており、 突起電極 5 1 と接続されるチップ内部回路 3 0部分 は、 このチップ内部回路 3 0 を構成する配線 8 1 の一部 （たとえ ば図示した多層配線における最上層の一部） を電極パッ ド状に形 成してなり、 これにより接続に十分な面積を有していることとす る。
一方、 半導体チップ 2 2は、 チップ内部回路 3 2 と、 この内部 回路から引き出された複数の外部接続回路 4 2、 各外部接続回路 4 2 に接続された電極パッ ドを備えている。 このうち、 チップ内 部回路 3 2 を構成する配線 9 1 の一部 （たとえば図示した多層配 線における最上層の一部） は電極パッ ド状に形成され、 この部分 において突起電極 5 1 を介して半導体チップ 2 0 との接続がな されている。 各外部接続回路 4 2 に接続された電極パッ ド 9 2は これらの半導体チップ 2 0 , 2 2が搭載された半導体装置と、 外 部機器との接続を図るためのものであり、 半導体チップ 2 2の外 周側に配置されている。
以上のように、 第 4実施形態の半導体装置 1 は、 各半導体チッ プ 2 0 , 2 2のチップ内部回路 3 0， 3 2 を構成する配線 8 1 , 9 1 の一部 （たとえば図示したような多層配線の最上層の一部） を電極パッ ド状に成形してなる部分間に突起電極 5 1 を狭持す ることにより、 I 〇回路などを含む外部接続回路を介すことな く、 半導体チップ 2 0， 2 2のチップ内部回路 3 0 , 3 2同士が 直接接続される。
第 4実施形態の半導体装置 1 の製造方法は、 以下の通りである 先ず、 第 1実施形態と同様に、 内部回路、 外部接続回路、 さ らに は電極パッ ドがそれぞれ形成された各半導体チップを、 第 8図に おける半導体チップ 2 0 , 2 2の前身としてウェハ表面に作製し これらの各半導体チップに関して、 各電極パッ ドに針当てして各 内部回路の機能検査を行なう。 その後、 ウェハを、 第 8図に示し た各半導体チップ 2 0， 2 2 に分割して、 機能検査で良品と判断 されたもののみをピックアップする。
ウェハを各半導体チップ 2 0， 2 2 に分割する場合には、 ゥェ ハ表面に形成された半導体チップの必要部分を残し、 他の部分を 切断除去する。 たとえば、 半導体チップ 2 0の前身となる半導体 チップからは、 外部接続回路および電極パッ ドを切断除去し、 チ ップ内部回路 3 0 のみからなる半導体チップ 2 0 を得る。 また、 半導体チップ 2 2の前身となる半導体チップからは、 チップ内部 回路 3 2 と必要部の外部接続回路 4 2およびこれに接続された 電極パッ ド 9 2のみを残して他の部分を切断除去して半導体チ ップ 2 2 を得る。
もしくは、 切断しなくてもよいように、 予め内部接続回路に接 続するチップの一辺には、 電極パッ ドゃ外部接続回路を設けない ようなレイアウ トにして半導体チップ 2 0， 2 2の形態にしてお いたチップを用いる。
そして、 この半導体チップ 2 0 (または半導体チップ 2 2 ) に おいて、 保護回路 4 0 6 を信号ライン上に設けた状態で、 チップ 内部回路 3 0 (またはチップ内部回路 3 2 ) を構成する配線を電 極パッ ド状とした部分上に突起電極 5 1 を形成する。 なお、 突起 電極 5 1 の形成は、 半導体チップ 2 0 , 2 2 を分割する前のゥェ ハ状態で行なう とよい。 .
この後、 保護回路 4 0 6 を信号ライン上に設けた状態で、 半導 体チップ 2 0 と半導体チップ 2 2 とをチップ内部回路 3 0 , 3 2 形成面を対向させて配置し、 突起電極 5 1 を介して半導体チップ 2 2上に半導体チップ 2 0 を実装する。 この際、 突起電極 5 1 を 介して、 半導体チップ 2 0 , 2 2のチップ内部回路 3 0， 3 2間 が直接接続されるようにする。 これにより、 半導体装置 1 を完成 させる。
第 4実施形態のような構成の半導体装置およびその製造方法 であっても、 半導体チップ 2 0， 2 2のチップ内部回路 3 0 , 3 2間が、 I / O回路などを含む外部接続回路を介すことなく直接 接続されるため、 上述した第 1〜第 3実施形態と同様に、 機能検 査によって十分な信頼性を保証された半導体チップ 2 0， 2 2 を 用いつつ、 電力消費の低減および高速動作の向上が可能な半導体 装置を得ることができる。
また、 第 4実施形態に依れば、 半導体チップ 2 0 (または半導 体チップ 2 2 ) を支持基板として用いていることで、 いわゆるィ ン夕ポ一ザを必要としないため、 イ ンタポ一ザ用のコス トが掛か らない低コス トな M C Mの実現が可能である。
加えて、 バンプの一例である突起電極 5 1が形成される信号ラ イン上には保護回路 4 0 6 を設けておくようにしているので、 ) ンプ （本例では突起電極 5 1 ) をチップ表面に形成する際のブラ ズマ電流が突起電極 5 1形成対象の信号ライ ン上に流れ込んで も、 保護回路 4 0 6 により吸収できるので、 プラズマ電流によつ て、 チップ内部回路に用いる素子の特性が劣化したり破壊された りすることを防止することができる。
また、 保護回路 4 0 6を信号ライン上に設けた状態で、 突起電 極 5 1 を介して半導体チップ 2 2上に半導体チップ 2 0 を実装 することで、 半導体チップ 2 0 , 2 2のチップ内部回路 3 0， 3 2間を電気的に直接に接続するので、 その際に半導体チップ 2 0
2 2 に帯電している電荷が接続対象の信号ライ ン上に流れ込ん でも、 保護回路 4 0 6 によ り吸収できるので、 静電気によって、 チップ内部回路に用いる素子の特性が劣化したり破壊されたり することを防止することができる。
また、 接続完了後、 すなわちフェイスダウン実装完了後は、 保 護回路 4 0 6 を信号ラインから切り離すようにすることで、 通常 使用時に、 保護回路 4 0 6がチップ内部回路 3 0， 3 2の負荷と なることもない。 これにより不必要な負荷をチップ内部回路 3 0
3 2 に与えることを防止することができ、 高速動作の達成を図る ことが可能になる。
なお、 第 4実施形態においては、 1つの半導体チップ 2 2 に対 して 1 つの半導体チップ 2 0 を対向配置する構成を例示したが これに限定されることはない。 たとえば、 半導体チップ 2 2 を支 持基板として、 これに複数の半導体チップ 2 0 を実装した構成や. この逆の構成であってもよく、 1つの半導体チップに実装する複 数の半導体チップは異なる機能または同一機能の内部回路が設 けられたものであってよい。
以上説明したように、 本発明の半導体装置に依れば、 チップ内 部回路部分において直接的に半導体チップ間の接続を図る こと により、 外部接続回路での電力消費を防止しつつ、 当該外部接続 回路を介することによる半導体チップ間での動作遅延を防止す ることが可能になり、 M C M型の半導体装置における高速動作お よび低消費電力化を達成することが可能になる。
また、 チップ内部回路間を直接に接続する信号ラインと保護回 路との間に切替回路を設けておく ことで、 デバイス製造時にはそ の入出力間を接続状態にしてチップ内部回路間を直接に接続し たりあるいはバンプを形成することで、 静電気ダメージやプラズ マダメージから回路素子を保護することができる。 また、 デバイ ス製造完了後には、 切替回路の入出力間を切断状態にすることで この保護回路がチップ内部回路の付加となることを回避し、 これ によって高速動作の達成を図ることができる。
また、 本発明の半導体装置の製造方法に依れば、 チップ内部回 路間を直接に接続する信号ライン上に保護回路を設けた状態で、 —接続対象部分にバンプを形成する工程を設けたり、 あるいは必要 十分な外部接続回路を用いて内部回路の機能検査を行なった後、 チップ内部回路間を直接に接続する信号ライ ン上に保護回路を 設けた状態で、 内部回路部分間において直接的に半導体チップ間 の接続を行なう工程を設けるようにした。 これにより、 十分な信 頼性を保証された半導体チップを用いつつ、 所望の低消費電力化 高速化を達成するのと同時に、 M C Mの信頼性向上と歩留まりの 向上が可能になる半導体装置が得られる。
また、 半導体チップが、 保護回路を信号ラインから分離可能な 切替回路を備えていない場合であっても、 デバイス製造完了後に レーザブローや R I Eなどの ドライエッチングを利用して保護 回路を信号ラインから電気的に分離することで、 この保護回路が チップ内部回路の付加となることを回避し、 これによつて高速動 作の達成を図ることができる。

Claims

請求の範囲
1 . 半導体素子にて構成された、 少なく とも内部回路が形成さ れている半導体チップを、 複数個備えて構成されている半導体装 置であって、
前記複数の半導体チップのそれぞれに形成されている前記内 部回路同士を接続する信号ライ ンが電気的に直接に接続されて いるとともに、
前記内部回路同士を接続する信号ラインの、 前記接続に関わる ダメージから前記半導体素子を防止するための第 1 の保護回路 が設けられている
ことを特徴とする半導体装置。
2 . 前記第 1 の保護回路は、 前記複数の半導体チップのうち少 なく とも一方のチップ上における、 他方の前記内部回路との接続 部分と当該半導体チップ上の前記内部回路との間の信号ライン 上に配置されている
ことを特徴とする請求の範囲第 1項に記載の半導体装置。
3 . 前記第 1 の保護回路は、 前記複数の半導体チップの何れの チップ上において、 それぞれ前記他方の内部回路との接続部分と 当該半導体チップ上の前記内部回路との間の信号ライン上に配 置されている
ことを特徴とする請求の範囲第 2項に記載の半導体装置。
4 . 前記半導体チップには、 前記信号ラインと電気的に接続さ れ、 当該信号ラインの信号を外部機器に伝達するとともに、 当該 接続に関わるダメージから前記半導体素子を防止するための第 2の保護回路を具備した外部接続回路が形成されており、 前記第 1 の保護回路は、 前記第 2の保護回路とは別に、 前記内 部回路同士を接続する信号ライン上に設けられる
ことを特徴とする請求の範囲第 1項に記載の半導体装置。
5 . 前記半導体チップには、 前記信号ラインと電気的に接続さ れ、 当該信号ラインの信号を外部機器に伝達するとともに、 当該 接続に関わるダメージから前記半導体素子を防止するための第 2の保護回路を具備した外部接続回路が形成されており、 前記保護回路の前記ダメージに対する保護能力は、 前記外部接 続回路が備える、 前記第 2の保護回路の保護能力と異なる
ことを特徴とする請求の範囲第 1項に記載の半導体装置。
6 . 前記第 1 の保護回路を構成する回路部材の少なく とも一部 の前記信号ラインに対する電気的な接続と切断とを切替可能な 切替回路を備えていることを特徴とする請求の範囲第 1項に記 載の半導体装置。
7 . 半導体素子にて構成された、 少なく とも内部回路が形成さ れている半導体チップを、 複数個備えて構成されている半導体装 置を製造する方法であって、
前記内部回路と、 他方の半導体チップ上の前記内部回路との間 での電気的かつ直接的な接続に関わるダメージから当該内部回 路内の半導体素子を防止するための保護回路とが形成された前 記複数の半導体チップについて、 前記保護回路を機能させた状態 で、 前記複数の半導体チップの各内部回路間を、 電気的に直接に 接続する接続工程
を備えることを特徴とする半導体装置の製造方法。
8 . 半導体素子にて構成された、 少なく とも内部回路が形成さ れている半導体チップを、 複数個備えて構成されている半導体装 置を製造する方法であって、
前記内部回路と、 他方の半導体チップ上の前記内部回路との間 での電気的かつ直接的な接続に関わるダメージから当該内部回 路内の半導体素子を防止するための保護回路とが形成された前 記複数の半導体チップについて、 前記保護回路を機能させた状態 で、 前記複数の半導体チップの各内部回路間を電気的に直接に接 続するための突起電極を形成する電極形成工程
を備えることを特徴とする半導体装置の製造方法。
9 . 前記保護回路を機能させた状態で、 前記電極形成工程によ つて形成された前記突起電極を用いて、 前記複数の半導体チップ の各内部回路間を電気的に直接に接続する接続工程を備える こ とを特徴とする請求の範囲第 8項に記載の半導体装置の製造方 法。
1 0 . 前記接続工程の前に、前記複数の半導体チップについて、 当該半導体チップごとに前記内部回路の機能検査を行なう検査 工程を備える ことを特徴とする請求の範囲第 7項または 9項に 記載の半導体装置の製造方法。
1 1 . 前記半導体チップには、 前記内部回路からの信号ライン と電気的に接続され、 当該信号ラインの信号を外部機器に伝達す る外部接続回路が形成されており、
前記検査工程と前記接続工程との間に、 前記内部回路同士を直 接に接続する対象となる信号ライ ンに対して設けられた前記外 部接続回路の少なく とも一部を電気的に分離する分離工程
をさ らに備えたことを特徴とする請求の範囲第 1 0項に記載 の半導体装置の製造方法。 .
1 2 . 前記検査工程を、 前記半導体チップ上に形成された前記 外部接続回路を介して行なう ことを特徴とする請求の範囲第 1 0項に記載の半導体装置の製造方法。
1 3 . 前記接続工程の後、 前記保護回路を構成する回路部材の 少なく とも一部を、 前記内部回路同士を直接に接続している信号 ライ ンから電気的に分離する分離工程をさ らに備えることを特 徵とする請求の範囲第 7項に記載の半導体装置の製造方法。
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