KR20060052876A - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

Info

Publication number
KR20060052876A
KR20060052876A KR1020067001643A KR20067001643A KR20060052876A KR 20060052876 A KR20060052876 A KR 20060052876A KR 1020067001643 A KR1020067001643 A KR 1020067001643A KR 20067001643 A KR20067001643 A KR 20067001643A KR 20060052876 A KR20060052876 A KR 20060052876A
Authority
KR
South Korea
Prior art keywords
circuit
chip
connection
semiconductor
internal
Prior art date
Application number
KR1020067001643A
Other languages
English (en)
Inventor
신 이와부치
Original Assignee
소니 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 가부시끼 가이샤 filed Critical 소니 가부시끼 가이샤
Publication of KR20060052876A publication Critical patent/KR20060052876A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/62—Protection against overvoltage, e.g. fuses, shunts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

고속동작이 가능하고, 또한 저소비전력화가 가능한 동시에, MCM의 신뢰성이나 수율의 저하를 방지할 수 있는 MCM형의 반도체장치이다. 칩 내부회로(30), (32)간의 신호라인을 전기적으로 직접 접속하는 것으로, 저소비전력화와 고속화를 도모한다. 그 신호라인상에는, 정전기 손상을 보호하는 보호회로(406)를 설치한다. 디바이스 제조시, 칩 내부회로(30), (32)간을 접속배선(12)에 의해 접속할 때, 보호회로(406)를 신호라인(내부인출선(12a), 내부배선(14))에 접속하여 두는 것으로, 반도체칩(20), (22)에 대전하고 있는 전하가 신호라인상에 흘러들어가도 보호회로(406)에 의해 흡수하는 것으로, 회로소자를 정전기로부터 보호한다. 접속완료 후에는, 보호회로(406)를 신호라인으로부터 분리하는 것으로, 통상 사용시에, 보호회로(406)가 칩 내부회로(30), (32)의 부하가 되는 일이 없고, 동작속도의 저하를 방지할 수 있다.

Description

반도체장치 및 그 제조방법{Semiconductor device and method for making the same}
본 발명은 반도체장치 및 그 제조방법에 관한 것이다. 보다 상세하게는, 복수의 반도체칩이 1개의 전자부품으로서 조립되어 있는, 이른바 멀티 칩 모듈(MCM : Multi-Chip Module) 기술을 적용한 반도체장치 및 그 제조방법에 관한 것이다.
전기제품의 소형, 경량, 저소비전력화와 같은 요구에 응하기 위해, 반도체소자의 고집적화 기술과 함께, 이러한 반도체소자를 고밀도로 조립하는 실장기술도 전개되어 오고 있다. 그러한 실장기술 중, 한층 더 고밀도실장을 실현하기 위해, 다층배선 지지기판이나 베어칩실장 등에 더하여, 복수의 반도체소자(반도체칩)를 미리 1개의 전자부품으로서 동일한 지지기판에 탑재하여 실장하는 MCM 기술이 개발되고 있다. 이 MCM 기술은, 1개의 기판상에 2개 이상의 반도체칩을 편성하는 것으로, 실질적인 다기능화를 실현하고 있다.
MCM 기술을 이용한 반도체장치에서는, 지지기판상에 동일 또는 다른 기능을 가지는 복수의 반도체칩을 탑재하지만, 각 반도체칩상에는, 각각의 기능소자가 형성된 내부회로(코어부)와, 각 내부회로로부터 인출된 외부접속회로(이른바 인터페이스회로)와, 외부접속회로에 접속된 전극패드가 설치된다. 그리고, 각 반도체 칩은, 전극패드간에 설치된 배선에 의해서 접속된다. 전극패드는, 칩간 접속뿐만 아니라, 기능검사시 바늘을 댈(접촉) 때에도 사용된다.
이와 같은 MCM형의 반도체장치에서는, 복수의 반도체칩의 기능이 1개의 반도체칩내에 만들어진 시스템(LSI)형의 반도체장치와 비교하여, 동일한 정도의 고기능화를 실현하면서도, 설계공정 및 웨이퍼공정이 간략화되기 때문에, 수율이나 제조비용, 또한 TAT(Turn Around Time)의 단축화와 같은 점에서 유리하다.
그런데, 종래의 MCM형의 반도체장치에 있어서는, 복수의 반도체칩의 내부회로간을 접속할 때, 일단 내부회로로부터의 신호라인을 외부접속회로까지 인출하고, 그 후 다른 쪽의 반도체칩에 설치되어 있는 외부접속회로와 접속하도록 하고 있다. 이 때문에, 외부접속회로에 의한 소비전력과 이것에 기인한 반도체장치내에 있어서의 발열량의 증가에 의해, 신뢰성 저하가 문제가 된다. 또한, 외부접속회로가 면적면에서 쓸모없다라고 하는 문제도 있다.
또한 반도체칩내에서, 내부회로로부터 외부접속회로까지 배선하므로, 칩 내부의 신호발생지점과 칩 외부로의 신호의 전달처와의 사이의 배선이 상당히 우회하게 되는 경우가 있고, 칩 면적의 낭비나, 신호의 전달속도의 저하, 즉 고속동작이 곤란하게 된다고 하는 문제가 발생한다.
이와 같은 문제를 해결하는 한 수단으로서, 예를 들면, 특개평7-153902호 공보에 기재하는 바와 같이, 복수의 반도체칩 중 적어도 한쪽에 대해서는 코어부만으로 하고, 이 코어부와 외부의 기기나 다른 칩을 접속한다고 하는 바와 같이, 칩 외부와의 접속을 위해 탑재되어 있는 외부접속회로를 분리하는 기술이 제안되고 있 다. 이 기술에 의해, 칩 면적의 낭비를 방지하는 동시에, 고속동작이 가능하고, 또한 저소비전력화가 가능하게 된다.
그렇지만, 이 특개평7-153902호 공보에 기재의 기술에서는, 코어부와 외부의 기기나 다른 칩을 접속하는 것에 기인하여, 외부기기(한쪽의 반도체칩에 대한 다른 쪽의 반도체칩을 포함한다)와 접속할 때에 접속배선(본딩와이어)을 사용하는 경우에는, 반도체칩에 대전(帶電)한 전하가 칩간의 신호라인에 흘러들어감으로써, 칩 내부회로에 이용하는 소자의 특성이 열화하거나 파괴되거나 하는(통합해서 정전기 손상이라고도 한다) 경우가 있는 것을 알 수 있다.
또한, 범프(Bump ; 돌기전극)를 사용하여 칩간의 접속을 취하는 플립칩 방식이나 TAB(Tape automated bonding) 방식의 경우에는, 범프를 칩 표면에 형성할 때의 플라스마 손상에 의해, 칩 내부회로에 이용하는 소자의 특성이 열화하거나 파기되거나 하는(통합해서 플라스마 손상이라고 한다) 경우가 있는 것도 알 수 있다.
이러한 정전기 손상이나 플라스마 손상의 문제는, MCM의 신뢰성이나 수율을 악화시키는 원인이 되므로 문제이다.
본 발명은, 상기 사정에 감안하여 이루어진 것이며, 고속동작이 가능하고, 또한 저소비전력화가 가능한 동시에, MCM의 신뢰성이나 수율의 저하를 방지할 수 있는 MCM형의 반도체장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명에 관한 반도체장치는, 복수의 반도체칩의 각각에 형성되어 있는 내부회로끼리를 접속하는 신호라인을 전기적으로 직접 접속되어 있는 것으로 하는 동시에, 내부회로끼리를 접속하는 신호라인의, 상기 접속에 관한 손상으로부터 칩상의 반도체소자를 방지하기 위한 제 1보호회로를 설치하도록 했다.
또한, 완성한 반도체장치의 형태로서는, 공통의 지지기판(인터포저나 머더보드)상에 복수의 반도체칩이 평면상에 인접하여 배열되어 탑재된 형태에 한정되지 않고, 복수의 반도체칩을 포개어 쌓은 상태(페이스다운 실장)의 것이어도 좋다. 후자의 경우, 실질적으로는, 한쪽을 다른 쪽의 지지기판으로서 이용한 바와 같이 되고, 인터포저를 별도로 준비할 필요가 없고, 인터포저용의 비용이 들지 않는 저비용인 MCM 장치를 실현할 수 있다.
본 발명에 관한 반도체장치의 제조방법에서는, 우선, 내부회로와, 다른 쪽 반도체칩상의 내부회로와의 사이에서의 전기적이며 직접적인 접속에 관한 손상으로부터 내부회로내의 반도체소자를 방지하기 위한 제 1보호회로를 탑재한 상태에서, 복수의 반도체칩에 대해서 각각, 내부회로의 기능검사를 실시한다.
이 후, 적어도 제 1보호회로를 탑재한 상태인 채로, 쌍방의 내부회로간의 신호라인을 전기적으로 직접 접속한다. 접속수법으로서는, 예를 들면 본딩와이어나 범프를 이용하면 좋다.
또한, 반도체칩에 있어서의 상술한 접속대상이 되는 부분(접속대상부분)에 외부접속회로가 형성되어 있는 경우에는, 이 접속대상부분의 외부접속회로에 있어서의 적어도 일부를 신호라인(즉 내부회로 측)으로부터 전기적으로 분리한 후에, 쌍방의 내부회로간의 신호라인을 전기적으로 직접 접속하도록 하면 좋다.
이 분리의 수법으로서는, 예를 들면 레이저블로나 RIE(reactive ion etching) 등의 드라이 에칭을 이용하여, 내부회로와의 사이의 신호배선만을 절단하는 방법이나, 접속대상부분의 반도체칩 부분을 물리적으로 절단제거(분리)하는 방법을 이용할 수 있다. 이렇게 하는 것으로, 접속대상부분에 대해서는, 외부접속회로의 전체 또는 일부를 사용하지 않게 되므로, 소비전력을 억제할 수 있고, 신호지연의 문제를 방지할 수도 있다.
쌍방의 내부회로간을 직접 접속하는 신호라인상에 설치되는 제 1보호회로는, 복수의 반도체칩 중 적어도 한쪽, 바람직하게는 쌍방의 칩상에 있어서, 다른 쪽 내부회로와의 접속부분과 상기 반도체칩상의 내부회로와의 사이의 신호라인상에 배치하는 것이 좋다.
또한, 외부접속회로가 외부기기와의 접속시에 있어서의 손상으로부터 반도체소자를 보호하는 제 2보호회로를 갖추고 있는 경우, 상술한 내부회로간을 직접 접속하는 신호라인상에 제 1보호회로를 설치한다. 사실상, 제 1과 제 2보호회로가 따로따로 설치된다.
또한, 제 1보호회로는, 칩 쌍방의 내부회로간을 직접 접속할 때의 손상을 보호하는 것을 목적으로 하는 것이기 때문에, 그 보호능력은, 그 목적을 달성하기에 충분한 만큼의 보호능력을 가지고 있다면 좋다. 외부기기와의 접속이나 기능검사 등에 사용되는 외부접속회로내에도 접속시의 손상으로부터 반도체소자를 보호하는 목적으로 제 2보호회로가 설치되는 경우가 있지만, 제 1보호회로의 보호능력은, 이 제 2보호회로의 보호능력과 동일할 필요는 없다.
또한, 제 1보호회로는, 칩 쌍방의 내부회로간을 직접 접속할 때의 손상을 보호하는 것을 목적으로 하는 것이기 때문에, 접속공정종료 후에는 불필요한 것이다. 또한, 신호라인상에 이 보호회로가 존재하면 신호라인상에 배치된 부하가 되므로, 오히려 없는 쪽이 바람직하다.
따라서, 접속공정종료 후에는, 이 제 1보호회로를 신호라인으로부터 전기적으로 분리하도록 하는 것이 좋다. 이 분리의 수법으로서는, 예를 들면 레이저블로나 RIE 등의 드라이 에칭을 이용하는 것 외에, 입출력간을 온 오프 가능한 전환회로를 사용하여, 접속공정시에는 온시키는 것으로 보호회로를 기능시키고, 접속공정종료 후는 오프시키는 것으로 제 1보호회로를 신호라인으로부터 분리하도록 하여도 좋다.
또한, 이 전환회로도 신호라인의 부하가 될 수 있으므로, 디바이스 회로설계시에는, 보호회로 및 전환회로의 각 회로구성과, 그러한 신호라인에 대한 부하를 고려하여, 전환회로를 설치하는 것이 바람직할지 아닌지를 판단하는 것이 좋다.
본 발명의 상기 구성에 의하면, 내부회로간을 전기적으로 직접 접속하는 것으로, 외부접속회로를 통해 접속하는 경우보다도, 전력소비가 방지되는 동시에, 동작지연이 방지되며, 고속동작이 가능한 장치로 할 수 있다.
덧붙여서, 내부회로간을 전기적으로 직접 접속하고 있는 신호라인상에, 회로간을 접속할 때의 정전기나 플라스마에 의한 손상으로부터 칩상의 반도체소자를 보호하는 보호회로를 설치하도록 했으므로, 내부회로간을 전기적으로 직접 접속할 때나 접속용의 돌기전극을 형성할 때, 그러한 손상으로부터 소자를 보호하는 것이 가능하게 되며, MCM 장치의 신뢰성이나 수율의 저하를 방지할 수 있다.
즉, 소형화, 저소비전력화, 혹은 고속화를 목적으로서 외부접속회로의 전부 또는 일부를 내부회로측으로부터 분리하여, 복수의 반도체를 탑재한 MCM형의 반도체장치를 제조하도록 하여도, 내부회로간을 직접 접속하는 신호라인상에 보호회로를 갖추는 것으로, 소형화, 저소비전력화, 혹은 고속화를 달성하는 것과 동시에, MCM의 신뢰성 향상과 수율의 향상도 가능하게 할 수 있다.
도 1은, 본 발명을 적용한 반도체장치의 제 1실시형태를 나타내는 평면도이다.
도 2a 내지 도 2c는, 외부접속회로의 일 구성예와, 칩간 접속부에 있어서의 칩 내부회로간의 접속수법을 설명하는 도면이다.(그 1)
도 3a 내지 도 3c는, 외부접속회로의 일 구성예와, 칩간 접속부에 있어서의 칩 내부회로간의 접속수법을 설명하는 도면이다.(그 2)
도 4a 내지 도 4c는, 제 1실시형태의 반도체장치(1)의 제조방법을 설명하는 도면이다.
도 5a 내지 도 5b는, 본 발명을 적용한 반도체장치의 제 2실시형태를 설명하는 도면이다.
도 6a 내지 도 6b는, 본 발명을 적용한 반도체장치의 제 3실시형태를 설명하는 도면이다.(그 1)
도 7a 내지 도 7b는, 본 발명을 적용한 반도체장치의 제 3실시형태를 설명하는 도면이다.(그 2)
도 8은, 본 발명을 적용한 반도체장치의 제 4실시형태를 나타내는 단면도이다.
이하, 도면을 참조하여 본 발명의 실시형태에 대해서 상세하게 설명한다. 또한, 후술하는 각 실시형태에 있어서 동일한 구성요소에는 동일한 부호를 붙이고, 중복하는 설명은 생략한다. 또한, 본 실시형태의 반도체장치는, 본 출원인이 특원2002-67969호나 특원2002-191064호에서 제안하고 있는, 칩 외부와의 접속을 위해 탑재되어 있는 외부접속회로를 분리하는 기술을 채용하여, 복수의 반도체칩상에 형성되어 있는 칩 내부회로간을 전기적으로 직접 접속하는 동시에, 본 발명 특유의 구성인 보호회로를, 상술한 칩 내부회로간을 전기적으로 직접 접속하고 있는 신호라인상에 설치하도록 하고 있다. 이하 구체적으로 설명한다.
<제 1실시형태>
제 1도는, 본 발명을 적용한 반도체장치의 제 1실시형태를 나타내는 평면도이다. 이 도면에 나타내는 반도체장치(1)는, 대략 사각형의 복수(제 1도에서는 2개로 나타낸다)의 반도체칩(20, 22)을 지지기판(10)상에 탑재하여 이루어지는, 이른바 MCM형의 반도체장치이다.
여기에서, 제 1반도체칩(20)은, 예를 들면 신호처리용의 논리회로가 칩 내부회로(30)로서 형성된 논리용의 반도체칩이다. 한편, 제 2반도체칩(22)은, 예를 들면 32비트 버스의 DRAM(Dynamic RAM)회로가 칩 내부회로(32)로서 형성된 메모리용의 반도체칩이다. 또한, 반도체칩(20, 22)의 칩 내부회로(30, 32)의 구성은, 이것들에 한정되지 않는다.
반도체칩(20, 22)은, 예를 들면, 지지기판(10)상에, 회로형성면을 위쪽에 향한 상태에서 다이본딩되어 있다. 그리고, 이러한 반도체칩(20, 22)을 덮은 상태에서, 지지기판(10)상에는, 도시를 생략한 절연막이 형성되어 있다.
또한, 반도체칩(20, 22)에는, 각각의 칩 내부회로(30, 32)로부터 인출된 복수의 외부접속회로(40, 42)와, 각 외부접속회로(40, 42)에 접속된 전극패드(50, 52)가 설치되어 있다.
전극패드(50, 52)는, 반도체칩(20, 22)의 기능검사를 실시하기 위한 것이며, 예를 들면 제 1도에 나타낸 바와 같이, 각 반도체칩(20, 22)의 외주(外周)에 따라서 배치되어 있다.
한편, 반도체칩(20, 22)간의 칩간 접속부(11)에는, 이 전극패드(50, 52)는 설치되어 있지 않다. 그리고, 전극패드(50, 52) 및 외부접속회로(40, 42)를 통하지 않고, 칩 내부회로(30, 32)끼리를 접속영역(30a, 32a)의 접속포인트(56, 58)에서 직접 접속배선(12)에 의해서 반도체칩(20, 22)간의 접속을 취하게 한다. 또한, "전극패드 및 외부접속회로를 통하지 않고"란, "전기신호적으로 이러한 부재를 경유하지 않고", 라고 하는 의미이다.
칩간 접속부(11)의 전극패드(50, 52)와 외부접속회로(40, 42)가, 반도체장치(1) 완성시에는 사실상 불필요하게 되므로, 예를 들면, 칩간 접속부(11)의 전극패드(50, 52)와 분리대상의 외부접속회로(40, 42)를 물리적으로 분리하는 것으로, 이 칩간 접속부(11)의 양자간을 근접시키도록 하여도 좋다. 이 상태를 나타낸 것이 제 1도이다.
또한, 칩간 접속부(11)의 전극패드(50, 52)와 외부접속회로(40, 42)를 다른 변과 동일하게 물리적으로는 계속 남기고, 칩 내부회로(30, 32)와의 사이의 배선부분(도시하지 않음)을, 예를 들면 레이저블로 또는 RIE(reactive ion etching) 등의 드라이 에칭 수단에 의해서 전기적으로 분리하여 두고, 그 분리한 부분의 근방에 있어서의 칩 내부회로(30, 32) 측의 접속포인트(56, 58)에서, 접속배선(12)에 의해 접속하도록 하여도 좋다.
또한, 칩간 접속부(11)의 전극패드(50, 52)와 외부접속회로(40, 42)를 다른 3 변과 동일하게 물리적으로는 계속 남기고, 분리대상의 외부접속회로(40a(42a))와 칩 내부회로(30(32))와의 사이에, 양자간을 전기적으로 온 오프 가능한, 즉 전기적인 접속과 분리를 전환 가능한 전환회로(분리회로)를 설치하도록 하여도 좋다. 이 전환회로에 대한 제어부분의 회로구성으로서는, 예를 들면 외부로부터의 신호에 의해 이루어진 형태의 회로구성으로 하여도 좋고, 혹은 접속배선(12)에 의해서 칩 내부회로(30, 32)가 접속된 시점에서, 자동적으로 이것을 검지하여 칩간 접속부(11) 부분의 외부접속회로(40, 42)를 칩 내부회로(30, 32)에 대해서 전기적으로 분리하는 구성으로 하여도 좋다.
칩 내부회로(30, 32)를 직접 접속하는 접속배선(12)은, 예를 들면, 상술한 절연막상에 패터닝에 의해서 설치되며, 이 절연막에 형성된 접속영역(30a, 32a) 부분의 접속포인트(56, 58)에서, 도시하지 않은 접속구멍을 통해 각 반도체칩(20, 22)의 칩 내부회로(30, 32)에 접속되도록 한다.
또, 접속배선(12)이 접속되는 접속영역(30a, 32a) 부분은, 칩 내부회로(30, 32)를 구성하는 배선(신호선)의 일부를 전극패드형으로 형성하여 이루어지든지, 또는 이 신호선에 전극패드를 접속시키는 것으로, 접속에 충분한 면적을 가지고 있는 것으로 한다.
또한, 본 발명에 관한 특유의 구성으로서, 접속영역(30a, 32a)에는, 칩에 대전한 전하에 의한 칩간 접속시의 정전파괴나, 전기적으로 접속할 때에 이용하는 범프를 칩 표면에 형성할 때의 플라스마 손상으로부터, 칩 내부회로(30, 32)에 이용하는 도시하지 않은 반도체소자를 보호하기 위한 보호부재가 설치되도록 되어 있다. 이 점에 대해서는, 다음에 상세하게 설명한다.
<외부회로와 보호기능이 첨부된 칩간 접속>
제 2a도 내지 제 2c도 및 제 3a도 내지 제 3c도는, 외부접속회로(40, 42)의 일 구성예와, 칩간 접속부(11)에 있어서의 칩 내부회로(30, 32)간의 접속수법을 설명하는 도면이다. 여기에서, 제 2a도 및 제 3a도는, 본 발명의 일 실시형태에 있어서의 수법의 일례를 나타내고, 제 2b도는, 특원2002-64969호나 특원2002-191064호에 있어서의 수법의 일례를 나타낸다. 또한, 제 2c도 및 제 3c도는, 칩간 접속부(11)에 있어서의 외부접속회로(40, 42) 근방의 변형예를 나타낸다.
외부접속회로(40, 42)로서는, 예를 들면, 제 2a도, 제 2b도에 나타내는 바와 같이, I/O(입출력, I : Input, O ; Output)회로(400), 전원회로(402), 또한 정전보호회로(본 발명의 제 2보호회로의 일례)(404) 등에 의해서 구성되어 있다. 기능검사시에는, 각각의 내부배선(14)으로부터 개별로 외부접속회로(40(42))를 경유한 인출배선(16)과 접속되어 있는 전극패드(50(52))에, 칩 테스트를 위한 바늘 접촉이 이루어진다.
또한, 도면에서는, 각 외부접속회로(40, 42)에 대해서 전원회로(402)를 설치하고 있지만, 이와 같이, 전원회로(402)를 외부접속회로(40, 42)마다 설치하는 것이 아닌, 소정수분이나 모든 외부접속회로(40, 42)분에 대해서, 1개의 전원회로(402)를 공용하는 구성으로 하여도 좋다.
또한, 제 2c도에 나타내는 바와 같이, 각 외부접속회로(40(42)) 및 전극패드(50(52))는, 칩 내부회로(30(32))를 인출하는 복수(도면에 있어서는 5개)의 내부배선(14)에서 공유되며, 그것을 1개의 인출배선(16)에서 전극패드(50(52))로 전달하는 구성이어도 좋다. 이 경우, 외부접속회로(40(42))는, 예를 들면 칩 내부회로(30(32))로부터의 신호를 축적하고, 직렬신호처리를 하여 칩 외부에 신호를 보내고, 또한 반대의 신호처리를 하여 원래의 신호로 복원한다고 하는 처리를, 외부접속회로(40(42)) 내의 도시하지 않는 I/O 회로에서 실시하는 구성으로 한다.
제 2c도에 나타내는 구성의 외부접속회로(40(42))에서는, 칩 내부회로(30(32))로부터의 내부배선(14)은, 외부접속회로(40(42))에 접속되며, 직렬신호처리가 외부접속회로(40(42)) 내에서 이루어지며, 내부배선(14)의 개수보다도 적은 수의 전극패드(50(52))에 접속되어 있다. 또한, 칩간 접속부(11)에 관해서는, 칩 내부회로(30(32) 측으로부터의 각 내부배선(14)이, 외부접속회로(40(42))의 전 단계의 접속포인트(56(58))에 있어서, 다른 쪽의 반도체칩(20)의 접속포인트(58(56))로도 접속되도록 되어 있다. 기능검사시에는, 공용화된 전극패드 (50(52))에, 칩 테스트를 위한 바늘 접촉이 이루어진다. 이렇게 하는 것으로, 테스트시에 필요한 신호선의 수보다도 적은 전극패드(50(52))를 사용하여 적은 핀 수로 기능검사를 실시할 수 있다. 또한, 칩간 접속부(11)에 관해서는, 칩 내부회로(30(32)) 측으로부터의 각 내부배선(14)이, 외부접속회로(40(42))의 전 단계의 접속포인트(56(58))에 있어서, 다른 쪽의 반도체칩(20)의 접속포인트(58(56))로도 접속되도록 되어 있다.
상기와 같은 구성의 외부접속회로(40(42))가, 제 1도에 나타낸 바와 같이 사각형 모양의 반도체칩(20, 22)의 가장자리 변에 소정수분만큼 분배된다. 한편, 칩간 접속부(11) 부분에 대해서는, 칩 내부회로(30(32)) 측과 외부접속회로(40(42)) 측을, 분리포인트(SP1)(SP ; Separation Point)에서 전기적으로 분리한다.
예를 들면, 칩 내부회로(30(32)) 측과 외부접속회로(40(42)) 측을 접속하고 있는 내부배선(14)을 분리포인트(SP1)에서 절단하고, 이 분리포인트(SP1)보다도 칩 내부회로(30(32)) 측의 접속포인트(56(58))에서, 다른 쪽의 칩 내부회로(32(30)) 측의 접속포인트(58(56))와, 접속배선(12)에 의해 접속하도록 한다. 이렇게 하는 것으로, 칩간 접속부(11)에 대해서는, 칩 내부회로(30, 32)를, 전극패드(50, 52) 및 외부접속회로(40, 42)를 전기적으로 경유하지 않고, 접속할 수 있다.
또한, 이때에는, 이미 불필요하게 되는 외부접속회로(40(42))를, 전기적뿐만이 아니고, 물리적으로도 분리하도록 하여도 좋고, 그대로 남겨 두어도 좋다. 물리적으로는 남겨 두는 경우에는, 분리회로를 사용하여, 신호라인으로부터 전기적 으로 분리하는 수법을 이용하면 좋다.
예를 들면, 칩간 접속부(11)에 대해서는, 제 3a도 및 제 3b도에 나타내는 바와 같이, 다른 쪽의 칩 내부회로(32(30)와의 사이를 접속배선(12)에 의해 접속을 하기 위한 접속패드(59)를 분리대상의 외부접속회로(40a(42a))의 근방에 내부배선(14)분만큼 설치한다. 이 접속패드(59)는, 다른 쪽의 칩 내부회로(32(30))와의 사이의 접속을 시도할 수 있는 정도로 미세한 것이 좋고, 기능검사용의 바늘 접촉에도 사용되는 전극패드(50(52))에 비하면 훨씬 작아도 좋다.
여기에서, 제 2c도에 나타내는 외부접속회로(40)의 경우에는, 제 3c도에 나타내는 바와 같이, 각 내부배선(14)에 대응하는 각 접속포인트(56(58))를 분리의 경계선과 대략 평행하게 반도체칩(20) 측에서 열(일렬에 한정하지 않고 몇 개 간격의 복수열이어도 좋다)로 배열되도록 한다. 내부배선(14)과 접속패드(59)와의 사이는, 접속포인트(56(58))로부터의 내부인출선(12a)에서 접속한다.
그리고, 칩 내부회로(30, 32)에 대한 분리대상의 외부접속회로(40a, 42a)나 전극패드(50a, 52a)의 절단위치는, 제 2a도 내지 제 2c도에 나타내는 회로도의 분리포인트(SP1), 즉 칩 내부회로(30, 32)와 외부접속회로(40a, 42a)와의 사이에서, 제 3a도 및 제 3b도에 나타낸 바와 같이, 칩 내부회로(30, 32) 측에 접속패드(59)를 남기는 위치이기도 한 분리포인트(SP1)상에 분리의 경계를 설치하는 것으로 실현한다. 이 분리의 경계에서 절단하면, 외부접속회로(40a(42a))나 전극패드(50a(52a))가 반도체칩(20(22))으로부터 물리적으로 분리된다.
이상과 같은 구성의 반도체장치(1)에 있어서는, 입출력(I/O) 회로(400), 전 원회로(402), 혹은 정전보호회로(404)에 대해서, 각각 일부(접속되는 칩간의 부분)를 반도체칩(20, 22)으로부터 분리하고, 지지기판(10)상에 탑재된 반도체칩(20, 22)간을, 외부접속회로(40, 42)를 통하지 않고, 반도체칩(20, 22)의 칩 내부회로(30, 32) 부분간에 있어서 직접 접속하는 구성으로 되어 있다.
이 때문에, 외부접속회로(40, 42)를 통해 반도체칩(20, 22)의 칩 내부회로(30, 32)간이 접속되어 있는 반도체장치와 비교하여, 소비전력이 큰 회로인 외부접속회로(40, 42)의 사용을 삭감하는 것으로, 외부접속회로(40, 42)에서의 전력소비의 저감을 도모할 수 있다. 또한, 반도체장치(1)의 신뢰성 향상을 도모하는 것도 가능하다.
덧붙여서, 외부접속회로(40, 42)(예를 들면 I/O 회로(400))를 통하지 않고 각 반도체칩 내부회로(20, 22)를 전기적으로 직접 접속하도록 하고 있으므로, 외부접속회로(40, 42)를 통해 반도체칩(20, 22)간을 접속하는 것에 의한 동작지연을 방지하고, 반도체장치(1)의 고속동작을 달성하는 것이 가능하게 된다.
또한, 반도체칩(20, 22)간이, 외부접속회로(40, 42)를 통하지 않고, 반도체칩(20, 22)의 칩 내부회로(30, 32) 부분간에 있어서 직접 접속되어 있다고 하는 것뿐만 아니라, 이 칩 내부회로(30, 32) 부분에 여분인 외부접속회로가 접속되어 있지 않다. 이 때문에, 이 여분인 외부접속회로로 전류가 흘러들어가는 것이 방지되며, 확실히 전력소비의 저감을 도모할 수 있고, 또한 여분인 외부접속회로를 남기기 위한 반도체칩 면적분을 축소할 수 있고, 반도체장치의 소형화를 도모할 수 있다.
특히, 제 2c도를 이용하여 설명한 바와 같이, 외부접속회로(40, 42)가, 칩 내부회로(30, 32)를 인출하는 복수의 내부배선(14)에서 공유되는 경우, 외부접속회로(40, 42)에 있어서 큰 전력이 소비되게 되지만, 칩 내부회로(30, 32)간의 접속부분에는, 이와 같은 외부접속회로(40, 42)가 설치되어 있지 않기 때문에, 대폭으로 전력소비를 방지할 수 있다.
단, 제 2b도에 나타내는 바와 같이, 분리포인트(SP1)에서 외부접속회로(40, 42)의 분리를 실시하고, 칩간 접속할 때에 칩 내부회로(30, 32)끼리를 접속배선(12)에 의해 직접 접속한 경우에는 칩에 대전한 전하에 의한 정전파괴가 발생할 수 있다. 이 때문에, 칩 내부회로(30, 32)에 이용하는, 도시하지 않은 반도체소자의 특성이 열화하거나 파괴되거나 하는 경우가 있다.
그래서, 본 실시형태의 구성에 있어서는, 이와 같은 칩에 대전한 전하에 의한, 칩간 접속시의 정전파괴나 범프를 칩 표면에 형성할 때의 플라스마 손상으로부터, 칩 내부회로(30, 32)에 이용하는 반도체소자를 보호하기 위해, 이러한 문제점에 대한 보호부재를, 칩간 접속부(11)와 칩 내부회로(30, 32)와의 사이에 설치하려고 하고 있다. 구체적으로는, 제 2a도나 제 3a도 제 3c도에 나타내는 바와 같이, 반도체칩(20(22))의 접속영역(30a(32a)) 부분에, 다이오드(406a) 등으로 이루어지는 정전기 손상을 보호하는 목적의 보호회로(본 발명의 제 1보호회로의 일례)(406)를 설치하고 있다.
보호회로(406)는, 반도체칩(20, 22)의 칩 내부회로(30, 32)간을 전기적으로 직접 접속하고 있는 신호라인(접속배선(12), 내부인출선(12a), 내부배선(14))상의 어느 쪽인가의 위치에 설치해 두면 좋다. 단, 각 칩 내부회로(30, 32)의 반도체소자를 확실히 보호한다고 하는 점에서는, 제 3b도에 나타내는 바와 같이, 각각의 반도체칩(20(22))상에 있어서, 각각의 접속패드(59)와 칩 내부회로(30(32))와의 사이의 내부배선(14)이나 내부인출선(12a)상에 보호회로(406)를 설치하는 것이 좋다.
또한, 반드시 바람직한 수법이라고는 할 수 없지만, 예를 들면 중계패드베이스와 중계패드를 개입하는 것으로, 한쪽의 칩 내부회로(30(32))로부터 일단 중계패드베이스로 접속하고, 또한 이 중계패드베이스로부터 다른 쪽의 칩 내부회로(32(30))와 접속하도록 하여도 좋다. 이 경우의 보호회로(406)의 배치위치는, 상술과 동일하게, 각각의 반도체칩(20(22))상에 있어서, 각각의 접속패드(59)와 칩 내부회로(30(32))와의 사이의 내부배선(14)이나 내부인출선(12a)상에 설치하는 것이 좋다.
또한, 반도체칩(20, 22)상의 반도체소자를 정전기 손상으로부터 보호하는 능력의 관점에서는, 반드시 충분한 모양은 아니지만, 보호회로(406)를 중계패드베이스로 배치하도록 하여도 좋다. 이와 같은 모양을 취하면, 공통의 반도체칩(20, 22)을 사용하고 있으면서, 경계조건 등에 의한 정전기의 발생상황이 다른 것에 따라서, 적절한 보호능력을 가지는 보호회로(406)를 선택하여 사용할 수 있는 이점이 있다.
또한, 각 반도체칩(20, 22)상의 칩 내부회로(30, 32)가 갖추는 반도체소자의 정전기에 대한 내성(耐性)은 동일하다고는 한정할 수 없으므로, 예를 들면 내성이 약한 쪽에만 보호회로(406)를 설치하여도 좋다. 이 경우, 그 내성은 신호라인마 다 다른 경우도 있으므로, 신호라인마다 내성이 약한 쪽에, 즉, 어느 신호라인에 대해서는 반도체칩(20) 측에, 어느 신호라인에 대해서는 반도체칩(22) 측에, 와 같이 각각 보호회로(406)를 배치시켜도 좋다.
보호회로(406)는, 반도체칩(20, 22) 쌍방의 칩 내부회로(30, 32)간을 직접 접속할 때의 소자 손상(여기에서는 특히 정전기에 의한 손상)을 보호하는 것을 목적으로 하는 것이기 때문에, 접속시에 그 보호기능을 달성함에 충분한 만큼의 보호능력을 가지고, 그 보호기능이 작용하면 좋다.
따라서, 보호회로(406)의 보호능력은, 외부기기와의 접속이나 기능검사 등에 사용되는 외부접속회로(40, 42) 내에 설치되는 정전보호회로(404)의 정전보호능력과 달라도 좋다. 또한, 여기에서 비교대상이 되는 외부접속회로(40, 42)는, 칩간 접속부(11)의 반도체칩(20, 22)으로부터 분리되는 외부접속회로(40a, 42a)여도 좋고, 다른 변 가장자리부에 설치되어 있는 외부접속회로(40, 42)여도 좋다. 이것에 의해서, 예를 들면 보다 작은 면적의 보호회로(406)를 갖추는 것으로, 칩 면적의 축소화를 계속 도모하고, 칩의 신뢰성이나 수율의 향상에 더하여, 저비용화도 도모할 수 있다.
또한, 동일한 이유에서, 보호회로(406)는, 접속공정종료 후에는 불필요한 것이다. 또한, 신호라인(상기 예에서는 내부배선(14)이나 내부인출선(12a))상에 보호회로(406)가 존재하면, 칩 내부회로(30, 32)에 있어서는, 이 보호회로(406)가 신호라인상에 배치된 부하가 되므로, 오히려 없는 쪽이 바람직하다. 따라서, 칩 내부회로(30, 32)간의 접속공정종료 후에는, 보호회로(406)를 신호라인으로부터 전 기적으로 분리하도록 하는 것이 좋다. 예를 들면, 제 2a도에 나타낸 접속구성에서는, 예를 들면 레이저블로나 RIE 등의 드라이 에칭을 이용하여, 분리포인트(SP2, SP3)에서, 내부배선(14)과 다이오드(406a)를 분리하는 것이 좋다.
이와 같이, 칩간 접속부(11)에 있어서 칩 내부회로(30, 32)간을 전기적으로 직접 접속하는 동시에, 그 신호라인상에 보호회로(406)를 설치한 구성에 의하면, 외부접속회로(40, 42)의 분리를 실시한 후에, 양자를 직접 접속배선(12)에 의해서 접속하여도, 그 칩 접속시의 정전파괴로부터 내부소자를 보호할 수 있다. 이것에 의해, 외부접속회로(40, 42)를 분리하기 전과 동등한 소자특성을 가지는 내부회로(30, 32)를 얻을 수 있다. 따라서, 저소비전력과 고속동작성을 갖춘 MCM 장치의 신뢰성이나 수율을 향상시킬 수 있다.
<반도체장치의 제조방법>
제 4a도 내지 제 4c도는, 제 1실시형태 반도체장치(1)의 제조방법을 설명하는 도면이다. 제 4a도에 나타내는 바와 같이, 반도체칩(120, 122)을 제작한다. 이러한 반도체칩(120, 122)은, 제 1도를 이용하여 설명한 반도체칩(20, 22)의 전신(前身)이며, 칩 내부회로(30, 32), 외부접속회로(40, 42), 또한 전극패드(50, 52)가 각각 설치되어 있다. 특히, 칩 내부회로(30, 32)에서는, 이 칩 내부회로(30, 32)의 기능검사를 실시하기 위해 필요 충분한 개수의 외부접속회로(40, 42)가, 그 사방에 인출되어 있다. 이 때문에, 이 반도체칩(120, 122)의 외부접속회로(40, 42)의 수 및 전극패드(50, 52)의 개수는, 제 1도를 이용하여 설명한 반도체칩(20, 22)에 있어서의 이러한 개수보다도 많게 되어 있다. 또한, 도면 중, 외부접속회 로(40a, 42a) 및 전극패드(50a, 52a)가, 다음의 공정에서 물리적으로 절단 제거되는 부분이다.
또한, 칩 내부회로(30, 32)로부터 인출된 외부접속회로(40, 42) 중, 다음의 공정에서 절단 제거되는 부분의 외부접속회로(40a, 42a)가 인출되는 칩 내부회로(30, 32) 부분에는, 도시를 생략한 전극패드(제 3a도 내지 제 3c도의 접속패드(59)에 대응)가 형성되어 있는 것으로 한다. 이 전극패드는, 다음의 공정에서 다른 칩간과의 접속을 시도할 수 있을 정도로 미세한 것이어도 좋다.
또한, 도시를 생략하지만, 이 전극패드와 접속되어 있는, 반도체칩(120, 122)상의 칩 내부회로(30, 32)간의 접속신호라인(제 2a도나 제 3a도 내지 제 3c도에 나타낸 내부배선(14)이나 내부인출선(12a))상에는, 제 2a도나 제 3a도 내지 제 3c도에 나타낸 보호회로(406)가 설치되어 있는 것으로 한다.
다음으로, 이와 같은 각 반도체칩(120, 122)에 관해, 검사용으로서도 사용 가능한 전극패드(50, 52)에 바늘을 대고, 칩 내부회로(30, 32)의 기능검사를 실시한다. 이때, 각 반도체칩(120, 122)은, 복수의 반도체칩(120)이 설치된 웨이퍼상태 및 복수의 반도체칩(122)이 설치된 웨이퍼상태에서 기능검사를 실시하는 것이 바람직하다.
그리고, 각 웨이퍼에 형성된 개개의 반도체칩(120, 122)에 대해서, 좋은 물품인지 아닌지의 판단을 실시하고, 그 후, 각 웨이퍼를 뒷면 측으로부터 연삭(硏削)하여 각 반도체칩(120, 122)에 분할하고, 이 기능검사의 결과에 의거하여 좋은 물품이라고 판정된 것만을 픽업한다.
또한, 이상과 같은 기능검사 후, 제 4b도에 나타내는 바와 같이, 각 반도체칩(120, 122)에 있어서의 일부의 외부접속회로(40a, 42a) 및 전극패드(50a, 52a)가 설치되어 있는 부분을, 웨이퍼상태로부터 각 칩에 분할할 때, 동시에 다이싱(dicing)에 의해 절단 제거하는(끊어 떨어뜨리는) 것으로, 반도체칩(120, 122)을 제 1도를 이용하여 설명한 구성의 반도체칩(20, 22) 상태로 형성한다.
또는, 절단하지 않아도 좋도록, 미리 내부접속회로에 접속하는 칩의 한 변에는, 전극패드나 외부접속회로를 설치하지 않는 바와 같은 레이아웃으로 하여 반도체칩(20, 22)의 형태로 하여 둔 칩을 이용한다.
여기에서 제거하는 외부접속회로(40a, 42a) 및 전극패드(50a, 52a)는, 다음의 공정에서, 다른 반도체칩과의 접속부분에 설치된 외부접속회로(40, 42) 및 전극패드(50, 52)인 것으로 한다. 또한, 칩 내부회로(30, 32)에 대한 외부접속회로(40a, 42a)나 전극패드(50a, 52a)의 절단위치는, 접속패드(59)를 남기는 바와 같은 제 3a도 내지 제 3c도에 나타낸 분리의 경계이다.
다음에, 제 4c도에 나타내는 바와 같이, 지지기판(10)상에, 반도체칩(120, 122)을 다이본딩한다. 이때, 각 반도체칩(120, 122)의 접속부분끼리가 근접하여 배치되는 바와 같은 레이아웃으로 하는 것이 바람직하다.
이 후, 도시를 생략하지만, 각 반도체칩(120, 122)을 덮은 상태에서, 지지기판(10)상에 절연막을 형성하고, 또한 이 절연막에 각 반도체칩(120, 122)의 칩 내부회로(30, 32)에 설치한 접속패드에 도달하는 접속구멍을 형성한다. 그리고, 입출력 사이를 접속하여 보호회로(406)를 기능시키는 동시에, 이 접속구멍을 통해 각 반도체칩(120, 122)의 칩 내부회로(30, 32)를 직접 접속하는 상태에서, 절연막상에 배선을 패턴 형성함으로써, 제 1도에 나타낸 반도체장치(1)를 얻는다. 예를 들면, 제 3a도 내지 제 3c도를 이용하여 설명한 구성의 회로에 있어서는, 접속패드(59)에 도달하는 접속구멍을 형성하고, 각 반도체칩(120, 122)에 있어서의 접속패드(59)간을 접속배선(12)에서 접속한다.
그리고, 칩 내부회로(30, 32)를 접속한 후에는, 예를 들면 레이저블로나 RIE 등의 드라이 에칭 수법을 이용하여, 이미 불필요한 보호회로(406)를 신호라인으로부터 분리하도록 한다.
이와 같은 제조방법에서는, 필요 충분한 개수의 외부접속회로(40, 42)를 이용하여 칩 내부회로(30, 32)의 기능검사가 실시된 후에, 불필요한 외부접속회로(40a, 42a)를 칩 내부회로(30, 32)에 대해서 분리한 상태에서, 반도체칩(120, 122)간의 접속이 칩 내부회로(30, 32)간에 있어서 이루어진다.
또 이때에는, 보호회로(406)를 탑재한 상태에서 칩 내부회로(30, 32)간을 접속하므로, 그때에 반도체칩(120, 122)에 대전하고 있는 전하가 접속대상의 신호라인상에 흘러들어가도, 보호회로(406)에 의해 흡수할 수 있으므로, 정전기에 의해서, 칩 내부회로에 이용하는 소자의 특성이 열화하거나 파괴되거나 하는 것을 방지할 수 있다. 또한, 접속완료 후에는, 보호회로(406)를 신호라인으로부터 분리하도록 하는 것으로, 통상 사용시는, 보호회로(406)가 칩 내부회로(30, 32)의 부하가 되는 경우가 없고, 보호회로(406)를 설치하는 것에 기인한 동작속도의 저하를 방지할 수 있다.
이 때문에, 기능검사에 의해서 충분한 신뢰성이 보증된 반도체칩(120, 122)을 계속 이용하면서, 이 기능검사시에 이용한 외부접속회로(40a, 42a)를 통하지 않고 접속패드(59)에서 정전기 손상의 문제를 일으키지 않고, 반도체칩(120, 122)의 칩 내부회로(30, 32)를 접속한 반도체장치(1), 즉 전력소비의 저감 및 동작속도의 향상이 가능한 동시에, 신뢰성이 높은 반도체장치를 얻을 수 있다.
또한, 상기에서는, 보호회로(406)를 신호라인으로부터 분리하는 것에 대한 것만 기술했지만, 제조공정에 있어서 칩간 접속부(11) 부분의 외부접속회로(40a, 42a)를 물리적으로 분리하지 않고 남겨 두는 경우에는, 이 외부접속회로(40a, 42a)를 칩 내부회로(30, 32) 측으로부터 전기적으로 분리하는 분리회로를 설치하도록 하여도 좋다(본 출원인에 의한 특원2002-67969호 참조).
이와 같이 하는 것으로, 예를 들면 칩 내부회로(30, 32)의 기능검사시와 같이 외부접속회로(40a, 42a)를 필요로 하는 경우에는, 이것들을 접속시킬 수 있는 한편, 외부접속회로(40a, 42a)를 필요로 하지 않는 경우에는, 외부접속회로(40a, 42a)를 분리하고, 불필요한 외부접속회로(40a, 42a)로 전류가 흘러들어가는 것을 방지하고, 전력소비를 확실히 저감하는 것이 가능하게 된다.
또한, 이와 같은 분리회로를 갖춘 구성은, 제 2c도를 이용하여 설명한 바와 같은, 외부접속회로(40a, 42a)가, 복수의 내부배선(14)에서 공유되는 구성에도 적용 가능하다. 이 경우, 제 3c도에 나타낸 접속패드(59)를 포함하는 내부회로와 외부접속회로(40a, 42a)와의 사이에 분리회로가 설치되게 된다.
<제 2실시형태>
제 5a도 내지 제 5b도는, 본 발명을 적용한 반도체장치의 제 2실시형태를 설명하는 도면이다. 이 도면은, 제 2실시형태의 제 3a도 내지 제 3c도에 대응하는 것이다. 이 제 2실시형태의 반도체장치(1)는, 입출력간을 온 오프 가능한 전환회로를 이용하여, 칩 내부회로(30, 32)간을 직접 접속하고 있는 신호라인으로부터 보호회로(406)를 분리 가능하게 구성하고 있는 점에 특징을 가진다. 반도체칩(20, 22)으로서는, 전환회로를 갖추고 있는 점이 다를 뿐이고, 반도체장치(1)의 평면도는, 기본적으로는, 제 1도에 나타낸 것과 동일하다고 생각해도 좋다.
한편, 칩간 접속부(11) 부분의 회로구성으로서는, 예를 들면, 제 5a도에 나타내는 바와 같이, 다른 쪽의 반도체칩(22(20))의 칩 내부회로(32(30))와 접속되는 접속패드(59)와 보호회로(406)와의 사이에, 입출력간을 온 오프 가능한 전환회로(408)를 갖추고 있다. 이 전환회로(408)는, 예를 들면 외부로부터의 신호(CNT)에 의해, 접속패드(59)가 접속되어 있는 신호라인(도면에서는 내부배선(14)이나 내부인출선(12a))과 보호회로(406)와의 접속상태를 바꾸는 스위치로서 설치되어 있는 것으로, 예를 들면 간단한 아날로그스위치 형식의 것이어도 좋다.
이와 같은 전환회로(408)를 갖춘 구성은, 제 2c도를 이용하여 설명한 바와 같은, 외부접속회로(40a, 42a)가, 복수의 내부배선(14)에서 공유되는 구성에도 적용 가능하다. 이 경우, 제 3c도에 나타내는 접속패드(59)를 포함하는 내부회로와 보호회로(406)와의 사이에 전환회로(408)가 설치된다.
이와 같이, 제 2실시형태의 반도체장치(1)에 의하면, 전환회로(408)에 의해서, 칩 내부회로(30, 32)를 직접 접속하고 있는 신호라인과 보호회로(406)와의 사 이의 전기적인 분리가 실시된다. 이 때문에, 칩 내부회로(30, 32)간을 접속할 때와 같이 보호회로(406)를 필요로 하는 경우에는, 전환회로(408)를 온시켜서, 그 입출력간을 접속상태로 하는 것으로, 보호회로(406)를 접속대상(즉 보호대상)의 신호라인상에 접속시킬 수 있다.
한편, 칩 내부회로(30, 32)간을 접속을 끝낸 보호회로(406)를 필요로 하지 않는 시점에서는, 전환회로(408)를 오프시켜서, 그 입출력간을 절단상태로 하는 것으로, 보호회로(406)를 접속대상(즉 보호대상)의 신호라인으로부터 분리한다. 이것에 의해 불필요한 부하를 칩 내부회로(30, 32)에 부여하는 것을 방지할 수 있고, 고속동작의 달성을 도모하는 것이 가능하게 된다.
<제 3실시형태>
제 6a도 내지 6b도 및 제 7a도 내지 제 7b도는, 본 발명을 적용한 반도체장치의 제 3실시형태를 설명하는 도면이다. 여기에서, 도 6a도는, 제 3실시형태를 나타내는 평면도이며, 제 6b도는 이 평면도에 있어서의 A-A선 단면도이다. 도 7a도 내지 제 7b도는, 제 6a도의 평면도에 있어서의 A-A선 단면의 상세를 나타낸 도면이다.
제 6a도 내지 제 6b도 및 제 7a도에 나타내는 바와 같이, 제 3실시형태의 반도체장치(1)는, 반도체칩(20, 22)이 범프를 이용하여 페이스다운 실장되어 있는 점에 특징이 있다. 그 외의 구성은 제 1 혹은 제 2실시형태의 구성과 대체적으로 동일하며, 칩간 접속부(11)의 칩 내부회로(30, 32)를 직접 접속하고 있는 신호라인상에는 보호회로(406)가 설치되어 있다. 이 보호회로(406)는, 제 1 혹은 제 2실 시형태와 동일하게, 칩 내부회로(30, 32)간을 직접 접속할 때의 정전기 손상으로부터 반도체소자를 보호하는 목적 외에, 페이스다운 실장하기 위해 사용되는 돌기전극(범프)을 소정 위치에 형성할 때의 플라스마 손상으로부터 반도체소자를 보호하는 목적으로도 사용된다.
또한, 여기에서는, 칩간 접속부(11)의 외부접속회로(40a, 42a)를 물리적으로 절단 제거하고 있지 않은 형태의 반도체칩(20, 22)을 페이스다운 실장한 경우를 대표하여 예시하여 설명을 실시한다.
제 3실시형태의 반도체장치(1)에 있어서는, 반도체칩(20, 22)이, 범프의 일례인 돌기전극(51)을 통해 지지기판(여기에서는 인터포저)(10)에 페이스다운 실장되어 있다. 이 지지기판(10)은, 예를 들면 실리콘기판(71)상에 절연막(72)을 통해 고밀도로 배선(73)을 형성하여 이루어진다. 또한, 배선(73)의 일부가 전극패드형으로 형성되어 있고, 이러한 전극패드(73c, 73d) 부분만을 노출시켜서, 다른 배선(73)을 절연막(74)으로 덮은 구성으로 되어 있다. 여기에서, 전극패드(73c)는, 반도체칩(20, 22)과 지지기판(10)과의 접속을 도모하기 위한 전극패드이다. 한편, 전극패드(73d)는, 지지기판(10)과 외부기기와의 접속을 도모하기 위한 전극패드이며, 예를 들면 지지기판(10)의 주연부(周緣部)에 배치된다.
반도체칩(20, 22)간의 접속은, 돌기전극(51) 및 돌기전극(51)에 접속된 지지기판(10)의 배선(73)에 의해서 이루어지고 있다. 돌기전극(51)은, 각 반도체칩(20, 22)의 칩 내부회로(30, 32)를 구성하는 배선의 일부, 예를 들면 도시한 바와 같은 다층배선의, 최상층의 일부를 전극패드형으로 성형하여 이루어지는 부분이나, 제 3a도 내지 제 3c도에 나타낸 접속패드(59)와, 지지기판(10)의 전극패드(73c)와의 사이에 협지(狹持)되어 있다. 이것에 의해, I/O 회로 등을 포함하는 외부접속회로(40, 42)를 통하지 않고, 각 반도체칩(20, 22)에 있어서의 칩 내부회로(30, 32)간이 직접 접속된다.
또한, 반도체칩(20, 22)과 외부기기와의 접속을 도모하기 위해, 반도체칩(20, 22)에 설치된 전극패드(50, 52)도, 지지기판(10) 측에 형성된 배선(73)의 전극패드(73c)에 대해서, 돌기전극(51)을 통해 접속되어 있다. 이 전극패드(50, 52)가 접속된 배선(73)은, 지지기판(10)의 주연(周緣)에 인출되며, 이 인출된 배선부분에 외부와의 접속을 도모하기 위한 외부전극패드(73d)가 설치되어 있다.
전극패드(50, 52)는, 반도체칩(20, 22)의 칩 내부회로(30, 32)에 대해서 외부접속회로(40, 42)를 통해 접속되어 있고, 이것에 의해 반도체칩(20, 22)의 칩 내부회로(30, 32)와, 지지기판(10)의 외부전극패드(73d)가, 외부접속회로(40, 42)를 통해 접속된다.
이 제 3실시형태의 반도체장치(1)는, 외부전극패드(73d)에 본딩와이어(73e)를 접속하는 것으로 외부기기와의 접속을 도모할 수 있다. 또한, 외부전극패드(73d)는, 멀티칩화된 반도체장치의 테스트를 실시하기 위해서도 이용된다.
또한, 제 7b도에 나타내는 바와 같이, 외부전극패드(73d)에 도달하는 외부기판 접속용 홀(76)이, 실리콘기판(71) 및 절연막(72)에 설치되어 있는 형태의 지지기판(10)을 사용할 수도 있다. 외부기판 접속용 홀(76) 내에는 도전성재료로 이루어지는 플러그(77)가 끼워지며, 플러그(77)의 표면(실리콘기판(71) 측의 면))에 는, 이 반도체장치를 외부기기에 접속하기 위한 돌기전극(78)이 설치되어 있다. 또한, 돌기전극(78)은, 멀티칩화된 반도체장치의 테스트를 실시하기 위해서도 이용된다. 또한, 외부전극패드(73d)의 표면은, 도시한 바와 같이 절연막(74)으로부터 노출하고 있어도 좋고, 절연막(74)으로 덮여 있어도 좋다.
제 3실시형태의 반도체장치(1)의 제조방법은, 이하대로이다. 우선, 제 1실시형태와 동일하게, 내부회로, 외부접속회로, 또한 접속패드가 각각 형성된 각 반도체칩을, 제 6a도 내지 제 6b도에 있어서의 반도체칩(20, 22)의 전신으로서 웨이퍼표면에 제작하고, 이러한 각 반도체칩에 관하여, 각 접속패드에 바늘을 대서 각 내부회로의 기능검사를 실시한다. 그 후, 웨이퍼를, 제 6a도 내지 제 6b도에 나타낸 각 반도체칩(20, 22)으로 분할하여, 기능검사에서 좋음 품질이라고 판단된 것만을 픽업한다. 또한, 다음에 돌기전극(51)이 형성되는 부분과 접속되어 있는, 반도체칩(20, 22)상의 칩 내부회로(30, 32)간의 접속신호라인(제 2a도나 제 3a도 내지 제 3c도에 나타낸 내부배선(14)이나 내부인출선(12a))상에는, 제 2a도나 제 3a도 내지 제 3c도에 나타낸 보호회로(406)가 설치되어 있는 것으로 한다.
그리고, 이 반도체칩(20, 22)에 있어서, 보호회로(406)를 신호라인상에 설치된 상태에서, 칩 내부회로(30, 32)와의 접속상태가 유지되어 있는 전극패드(50, 52)상 및 다른 반도체칩과의 접속부분이 되는 칩 내부회로(30, 32) 부분상에, 돌기전극(51)을 형성한다. 돌기전극(51)의 형성은, 반도체칩(20, 22)을 분할하기 전의 웨이퍼상태에서 실시하면 좋다. 또한, 돌기전극(51)의 형성은, 반도체칩(20, 22) 측이 아니고, 지지기판(10) 측이어도 좋다. 또는, 반도체칩(20, 22) 및 지 지기판(10)의 쌍방에 형성해도 좋다.
여기에서, 보호회로(406)를 신호라인상에 설치한 상태란, 보호회로(406)를 기능시킨 상태를 의미하고, 반도체칩(20, 22)이 신호라인과 보호회로(406)와의 사이에 전환회로(408)를 갖추고 있는 경우에는, 그 입출력간을 접속한 상태이다. 이하 동일하다.
이 후, 보호회로(406)를 신호라인상에 설치한 상태에서, 배선(73) 및 전극패드(73c, 73d)가 형성된 지지기판(10)상에, 칩 내부회로(30, 32) 형성면을 대향시켜서 반도체칩(20, 22)을 실장한다. 이때, 지지기판(10)의 배선(73) 및 돌기전극(51)을 통해, 반도체칩(20, 22)의 칩 내부회로(30, 32)간이 직접 접속되도록 한다. 이것에 의해, 반도체장치(1)를 완성시킨다.
제 3실시형태와 같은 구성의 반도체장치(1) 및 그 제조방법에 있어서도, 지지기판(10) 측의 배선(73)에 의해서, 반도체칩(20, 22)의 칩 내부회로(30, 32)간이 직접 접속되기 때문에, 상술한 제 1이나 제 2실시형태와 동일하게, 기능검사에 의해서 충분한 신뢰성이 보증된 반도체칩(20, 22)을 계속 이용하면서, 전력소비의 저감 및 고속동작의 향상이 가능한 반도체장치를 얻을 수 있다.
덧붙여서, 범프의 일례인 돌기전극(51)이 형성되는 신호라인상에는 보호회로(406)를 설치하여 두도록 하고 있으므로, 범프(본 예에서는 돌기전극(51))를 칩 표면에 형성할 때의 플라스마 전류가 돌기전극(51) 형성대상의 신호라인상에 흘러들어가도, 보호회로(406)에 의해 흡수할 수 있으므로, 플라스마 전류에 의해서, 칩 내부회로에 이용하는 소자의 특성이 열화하거나 파괴되거나 하는 것을 방지할 수 있다.
또한, 보호회로(406)를 신호라인상에 설치한 상태에서, 돌기전극(51)과 지지기판(10)의 배선(73)을 접속시켜서 반도체칩(20, 22)의 칩 내부회로(30, 32)간을 전기적으로 직접 접속하므로, 그때에 반도체칩(20, 22)에 대전하고 있는 전하가 접속대상의 신호라인상에 흘러들어가도, 보호회로(406)에 의해 흡수할 수 있으므로, 정전기에 의해서, 칩 내부회로에 이용하는 소자의 특성이 열화하거나 파괴되거나 하는 것을 방지할 수 있다.
또한, 접속완료 후, 즉 페이스다운 실장완료 후는, 보호회로(406)를 신호라인으로부터 분리하도록 하는 것으로, 통상 사용시에, 보호회로(406)가 칩 내부회로(30, 32)의 부하가 되는 일도 없다. 이것에 의해 불필요한 부하를 칩 내부회로(30, 32)에 가하는 것을 방지할 수 있고, 고속동작의 달성을 도모하는 것이 가능하게 된다.
또한, 제 3실시형태의 반도체장치(1)에 있어서, 지지기판(10)에 실리콘기판(71)을 이용한 경우에는, 지지기판(10) 측으로의 고밀도인 배선(73)의 형성이 가능하게 되며, 반도체칩(20, 22)간을 최단거리로 접속할 수 있다. 따라서, 한층 더 신호지연의 방지와 고속화가 가능하게 된다. 또한, 지지기판(10) 및 반도체칩(20, 22)의 양쪽이 실리콘기판을 이용한 것인 경우, 이러한 팽창계수가 동일하기 때문에, 열 스트레스에 기인하는 접합부(돌기전극(51)에 의한)의 단선을 방지할 수 있다. 또한, 유기기판과 비교하여 열전도율이 높은 실리콘기판을 지지기판(10)으로서 이용하는 것으로, 칩 내부회로(30, 32)의 구동에 의해서 반도체칩(20, 22) 이 발열하여도, 이 열을 보다 빨리 방열하는 것이 가능하기 때문에, 발열에 기인하는 동작불량을 방지할 수도 있다.
<제 4실시형태>
도 8도는, 본 발명을 적용한 반도체장치의 제 4실시형태를 나타내는 단면도이다. 이 제 4실시형태의 반도체장치(1)는, 반도체칩(20, 22)끼리를 페이스다운 실장하고 있는 점에 특징을 가진다. 그 밖의 구성은 제 1 혹은 제 2실시형태의 구성과 동일하며, 칩간 접속부(11)의 칩 내부회로(30, 32)를 직접 접속하고 있는 신호라인상에는 보호회로(406)가 설치되어 있다.
이 보호회로(406)는, 제 3실시형태와 동일한 목적의 것으로, 칩 내부회로(30, 32)간을 직접 접속할 때의 정전기 손상으로부터 반도체소자를 보호하는 목적 외에, 페이스다운 실장을 위해 사용되는 돌기전극(범프)을 소정위치에 형성할 때의 플라스마 손상으로부터 반도체소자를 보호하는 목적에도 사용된다.
도 8도에 나타내는 바와 같이, 도 4실시형태의 반도체장치(1)는, 반도체칩(20)이 반도체칩(22)에 대한 지지기판이 되며, 반도체칩(22)이 반도체칩(20)에 대한 지지기판으로 되어 있고, 이것들이 돌기전극(51)을 통해 페이스다운 실장되어 있다.
반도체칩(20)은, 예를 들면 칩 내부회로(30)만으로 구성되어 있고, 돌기전극(51)과 접속되는 칩 내부회로(30) 부분은, 이 칩 내부회로(30)를 구성하는 배선(81)의 일부(예를 들면 도시한 다층배선에 있어서의 최상층의 일부)를 전극패드형으로 형성하고 있고, 이것에 의해 접속에 충분한 면적을 가지고 있는 것으로 한다.
한편, 반도체칩(22)은, 칩 내부회로(32)와, 이 내부회로로부터 인출된 복수의 외부접속회로(42), 각 외부접속회로(42)에 접속된 전극패드를 갖추고 있다. 이 중, 칩 내부회로(32)를 구성하는 배선(91)의 일부(예를 들면 도시한 다층배선에 있어서의 최상층의 일부)는 전극패드형으로 형성되며, 이 부분에 있어서 돌기전극(51)을 통해 반도체칩(20)과의 접속이 이루어지고 있다. 각 외부접속회로(42)에 접속된 전극패드(92)는, 이러한 반도체칩(20, 22)이 탑재된 반도체장치와, 외부기기와의 접속을 도모하기 위한 것이며, 반도체칩(22)의 외주 측에 배치되어 있다.
이상과 같이, 제 4실시형태의 반도체장치(1)는, 각 반도체칩(20, 22)의 칩 내부회로(30, 32)를 구성하는 배선(81, 91)의 일부(예를 들면 도시한 바와 같은 다층배선의 최상층의 일부)를 전극패드형으로 성형하여 이루어지는 부분간에 돌기전극(51)을 협지함으로써, I/O 회로 등을 포함하는 외부접속회로를 개입하지 않고, 반도체칩(20, 22)의 칩 내부회로(30, 32)끼리가 직접 접속된다.
제 4실시형태의 반도체장치(1)의 제조방법은, 이하대로이다. 우선, 제 1실시형태와 동일하게, 내부회로, 외부접속회로, 또한 전극패드가 각각 형성된 각 반도체칩을, 제 8도에 있어서의 반도체칩(20, 22)의 전신으로서 웨이퍼표면에 제작(製作)하고, 이러한 각 반도체칩에 관해서, 각 전극패드에 바늘을 대서 각 내부회로의 기능검사를 실시한다. 그 후, 웨이퍼를, 제 8도에 나타낸 각 반도체칩(20, 22)에 분할하여, 기능검사에서 좋은 품질이라고 판단된 것만을 픽업한다.
웨이퍼를 각 반도체칩(20, 22)에 분할하는 경우에는, 웨이퍼표면에 형성된 반도체칩의 필요부분을 남기고, 다른 부분을 절단 제거한다. 예를 들면, 반도체 칩(20)의 전신이 되는 반도체칩으로부터는, 외부접속회로 및 전극패드를 절단 제거하고, 칩 내부회로(30)만으로 이루어지는 반도체칩(20)을 얻는다. 또한, 반도체칩(22)의 전신이 되는 반도체칩으로부터는, 칩 내부회로(32)와 필요부의 외부접속회로(42) 및 이것에 접속된 전극패드(92)만을 남기고 다른 부분을 절단 제거하여 반도체칩(22)을 얻는다.
또는, 절단하지 않아도 좋도록, 미리 내부접속회로에 접속하는 칩의 한 변에는, 전극패드나 외부접속회로를 설치하지 않는 바와 같은 레이아웃으로 하여 반도체칩(20, 22)의 형태로 하여 둔 칩을 이용한다.
그리고, 이 반도체칩(20)(또는 반도체칩(22))에 있어서, 보호회로(406)를 신호라인상에 설치한 상태에서, 칩 내부회로(30)(또는 칩 내부회로(32))를 구성하는 배선을 전극패드형으로 한 부분상에 돌기전극(51)을 형성한다. 또한, 돌기전극(51)의 형성은, 반도체칩(20, 22)을 분할하기 전의 웨이퍼상태에서 실시하면 좋다.
이 후, 보호회로(406)를 신호라인상에 설치한 상태에서, 반도체칩(20)과 반도체칩(22)을 칩 내부회로(30, 32) 형성면을 대향시켜서 배치하고, 돌기전극(51)을 통해 반도체칩(22)상에 반도체칩(20)을 실장한다. 이때, 돌기전극(51)을 통해, 반도체칩(20, 22)의 칩 내부회로(30, 32)간이 직접 접속되도록 한다. 이것에 의해, 반도체장치(1)를 완성시킨다.
제 4실시형태와 같은 구성의 반도체장치 및 그 제조방법에 있어서도, 반도체칩(20, 22)의 칩 내부회로(30, 32)간이, I/O 회로 등을 포함하는 외부접속회로를 개입하지 않고 직접 접속되기 때문에, 상술한 제 1 ~ 제 3실시형태와 동일하게, 기 능검사에 의해서 충분한 신뢰성이 보증된 반도체칩(20, 22)을 계속 이용하고, 전력소비의 저감 및 고속동작의 향상이 가능한 반도체장치를 얻을 수 있다.
또한, 제 4실시형태에 의하면, 반도체칩(20)(또는 반도체칩(22))을 지지기판으로서 이용하고 있는 것으로, 이른바 인터포저를 필요로 하지 않기 때문에, 인터포저용의 비용이 들지 않는 저비용인 MCM의 실현이 가능하다.
덧붙여서, 범프의 일례인 돌기전극(51)이 형성되는 신호라인상에는 보호회로(406)를 설치해 두도록 하고 있으므로, 범프(본 예에서는 돌기전극(51))를 칩 표면에 형성할 때의 플라스마 전류가 돌기전극(51) 형성대상의 신호라인상에 흘러들어가도, 보호회로(406)에 의해 흡수할 수 있으므로, 플라스마 전류에 의해서, 칩 내부회로에 이용하는 소자의 특성이 열화하거나 파괴되거나 하는 것을 방지할 수 있다.
또한, 보호회로(406)를 신호라인상에 설치한 상태에서, 돌기전극(51)을 통해 반도체칩(22)상에 반도체칩(20)을 실장하는 것으로, 반도체칩(20, 22)의 칩 내부회로(30, 32)간을 전기적으로 직접 접속하므로, 그때에 반도체칩(20, 22)에 대전하고 있는 전하가 접속대상의 신호라인상에 흘러들어가도, 보호회로(406)에 의해 흡수할 수 있으므로, 정전기에 의해서, 칩 내부회로에 이용하는 소자의 특성이 열화하거나 파괴되거나 하는 것을 방지할 수 있다.
또한, 접속완료 후, 즉 페이스다운 실장완료 후는, 보호회로(406)를 신호라인으로부터 분리하도록 하는 것으로, 통상 사용시는, 보호회로(406)가 칩 내부회로(30, 32)의 부하가 되는 일도 없다. 이것에 의해 불필요한 부하를 칩 내부회로 (30, 32)에 가하는 것을 방지할 수 있고, 고속동작의 달성을 도모하는 것이 가능하게 된다.
또한, 제 4실시형태에 있어서는, 1개의 반도체칩(22)에 대해서 1개의 반도체칩(20)을 대향 배치하는 구성을 예시했지만 이것에 한정되는 것은 아니다. 예를 들면, 반도체칩(22)을 지지기판으로서, 이것에 복수의 반도체칩(20)을 실장한 구성이나, 이 반대의 구성이어도 좋고, 1개의 반도체칩에 실장하는 복수의 반도체칩은 다른 기능 또는 동일 기능의 내부회로가 설치된 것이어도 좋다.
이상 설명한 바와 같이, 본 발명의 반도체장치에 의하면, 칩 내부회로 부분에 있어서 직접적으로 반도체칩간의 접속을 도모하는 것에 의해, 외부접속회로에서의 전력소비를 계속 방지하면서, 상기 외부접속회로를 개입시킴으로써 반도체칩간에서의 동작지연을 방지하는 것이 가능하게 되고, MCM형의 반도체장치에 있어서의 고속동작 및 저소비전력화를 달성하는 것이 가능하게 된다.
또한, 칩 내부회로간을 직접 접속하는 신호라인과 보호회로와의 사이에 전환회로를 설치해 두는 것으로, 디바이스 제조시에는 그 입출력간을 접속상태로 하여 칩 내부회로간을 직접 접속하거나 혹은 범프를 형성하는 것으로, 정전기 손상이나 플라스마 손상으로부터 회로소자를 보호할 수 있다. 또한, 디바이스 제조완료 후에는, 전환회로의 입출력간을 절단상태로 하는 것으로, 이 보호회로가 칩 내부회로의 부가로 되는 것을 회피하고, 이것에 의해서 고속동작의 달성을 도모할 수 있다.
또한, 본 발명의 반도체장치의 제조방법에 의하면, 칩 내부회로간을 직접 접속하는 신호라인상에 보호회로를 설치한 상태에서, 접속대상부분에 범프를 형성하는 공정을 설치하거나, 혹은 필요 충분한 외부접속회로를 이용하여 내부회로의 기능검사를 실시한 후, 칩 내부회로간을 직접 접속하는 신호라인상에 보호회로를 설치한 상태에서, 내부회로부분간에 있어서 직접적으로 반도체칩간의 접속을 실시하는 공정을 설치하도록 했다. 이것에 의해, 충분한 신뢰성이 보증된 반도체칩을 계속 이용하면서, 소망하는 저소비전력화, 고속화를 달성하는 것과 동시에, MCM의 신뢰성 향상과 수율의 향상이 가능하게 되는 반도체장치를 얻을 수 있다.
또한, 반도체칩이, 보호회로를 신호라인으로부터 분리 가능한 전환회로를 갖추고 있지 않은 경우에 있어서도, 디바이스 제조완료 후에, 레이저블로나 RIE 등의 드라이 에칭을 이용하여 보호회로를 신호라인으로부터 전기적으로 분리하는 것으로, 이 보호회로가 칩 내부회로의 부가로 되는 것을 회피하고, 이것에 의해서 고속동작의 달성을 도모할 수 있다.

Claims (13)

  1. 반도체소자로 구성된, 적어도 내부회로가 형성되어 있는 반도체칩을, 복수개 갖추어서 구성되어 있는 반도체장치에 있어서,
    상기 복수의 반도체칩의 각각에 형성되어 있는 상기 내부회로끼리를 접속하는 신호라인이 전기적으로 직접 접속되어 있는 동시에,
    상기 내부회로끼리를 접속하는 신호라인의, 상기 접속에 관한 손상으로부터 상기 반도체소자를 방지하기 위한 제 1보호회로가 설치되어 있도록 구성된 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서,
    상기 제 1보호회로는, 상기 복수의 반도체칩 중 적어도 한쪽의 칩상에 있어서의, 다른 쪽의 상기 내부회로와의 접속부분과 상기 반도체칩상의 상기 내부회로와의 사이의 신호라인상에 배치되어 있도록 구성된 것을 특징으로 하는 반도체장치.
  3. 제 2항에 있어서,
    상기 제 1보호회로는, 상기 복수의 반도체칩의 어느 칩상에 있어서, 각각 상기 다른 쪽 내부회로와의 접속부분과 상기 반도체칩상의 상기 내부회로와의 사이의 신호라인상에 배치되어 있도록 구성된 것을 특징으로 하는 반도체장치.
  4. 제 1항에 있어서,
    상기 반도체칩에는, 상기 신호라인과 전기적으로 접속되며, 상기 신호라인의 신호를 외부기기에 전달하는 동시에, 상기 접속에 관한 손상으로부터 상기 반도체소자를 방지하기 위한 제 2보호회로를 구비한 외부접속회로가 형성되어 있고,
    상기 제 1보호회로는, 상기 제 2보호회로와는 별도로, 상기 내부회로끼리를 접속하는 신호라인상에 설치되도록 구성된 것을 특징으로 하는 반도체장치.
  5. 제 1항에 있어서,
    상기 반도체칩에는, 상기 신호라인과 전기적으로 접속되며, 상기 신호라인의 신호를 외부기기에 전달하는 동시에, 상기 접속에 관한 손상으로부터 상기 반도체소자를 방지하기 위한 제 2보호회로를 구비한 외부접속회로가 형성되어 있고,
    상기 보호회로의 상기 손상에 대한 보호능력은, 상기 외부접속회로가 갖추는, 상기 제 2보호회로의 보호능력과 다르도록 구성된 것을 특징으로 하는 반도체장치.
  6. 제 1항에 있어서,
    상기 제 1보호회로를 구성하는 회로부재의 적어도 일부의 상기 신호라인에 대한 전기적인 접속과 절단이 전환 가능한 전환회로를 갖추고 있도록 구성된 것을 특징으로 하는 반도체장치.
  7. 반도체소자로 구성된, 적어도 내부회로가 형성되어 있는 반도체칩을, 복수개 갖추어서 구성되어 있는 반도체장치를 제조하는 방법에 있어서,
    상기 내부회로와, 다른 쪽 반도체칩상의 상기 내부회로와의 사이에서의 전기적인 동시에 직접적인 접속에 관한 손상으로부터 상기 내부회로내의 반도체소자를 방지하기 위한 보호회로가 형성된 상기 복수의 반도체칩에 대해서, 상기 보호회로를 기능시킨 상태에서, 상기 복수의 반도체칩의 각 내부회로간을, 전기적으로 직접 접속하는 접속공정을 갖추도록 구성된 것을 특징으로 하는 반도체장치의 제조방법.
  8. 반도체소자로 구성된, 적어도 내부회로가 형성되어 있는 반도체칩을, 복수개 갖추어서 구성되어 있는 반도체장치를 제조하는 방법에 있어서,
    상기 내부회로와, 다른 쪽 반도체칩상의 상기 내부회로와의 사이에서의 전기적인 동시에 직접적인 접속에 관한 손상으로부터 상기 내부회로내의 반도체소자를 방지하기 위한 보호회로가 형성된 상기 복수의 반도체칩에 대해서, 상기 보호회로를 기능시킨 상태에서, 상기 복수의 반도체칩의 각 내부회로간을 전기적으로 직접 접속하기 위한 돌기전극을 형성하는 전극형성공정을 갖추도록 구성된 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제 8항에 있어서,
    상기 보호회로를 기능시킨 상태에서, 상기 전극형성공정에 의해서 형성된 상 기 돌기전극을 이용하여, 상기 복수의 반도체칩의 각 내부회로간을 전기적으로 직접 접속하는 접속공정을 갖추도록 구성된 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제 7항 또는 9항에 있어서,
    상기 접속공정 전에, 상기 복수의 반도체칩에 대해서, 상기 반도체칩마다 상기 내부회로의 기능검사를 실시하는 검사공정을 갖추도록 구성된 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제 10항에 있어서,
    상기 반도체칩에는, 상기 내부회로로부터의 신호라인과 전기적으로 접속되며, 상기 신호라인의 신호를 외부기기에 전달하는 외부접속회로가 형성되어 있고,
    상기 검사공정과 상기 접속공정과의 사이에, 상기 내부회로끼리를 직접 접속하는 대상이 되는 신호라인에 대해서 설치된 상기 외부접속회로의 적어도 일부를 전기적으로 분리하는 분리공정을 더욱 갖추도록 구성된 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제 10항에 있어서,
    상기 검사공정을, 상기 반도체칩상에 형성된 상기 외부접속회로를 통해 실시하도록 구성된 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제 7항에 있어서,
    상기 접속공정 후, 상기 보호회로를 구성하는 회로부재의 적어도 일부를, 상기 내부회로끼리를 직접 접속하고 있는 신호라인으로부터 전기적으로 분리하는 분리공정을 더욱 갖추도록 구성된 것을 특징으로 하는 반도체장치의 제조방법.
KR1020067001643A 2003-08-19 2004-08-11 반도체장치 및 그 제조방법 KR20060052876A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003294936A JP4264640B2 (ja) 2003-08-19 2003-08-19 半導体装置の製造方法
JPJP-P-2003-00294936 2003-08-19

Publications (1)

Publication Number Publication Date
KR20060052876A true KR20060052876A (ko) 2006-05-19

Family

ID=34191069

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067001643A KR20060052876A (ko) 2003-08-19 2004-08-11 반도체장치 및 그 제조방법

Country Status (7)

Country Link
US (1) US20070262465A1 (ko)
EP (1) EP1657746A4 (ko)
JP (1) JP4264640B2 (ko)
KR (1) KR20060052876A (ko)
CN (1) CN100524704C (ko)
TW (1) TWI260759B (ko)
WO (1) WO2005017999A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7960984B2 (en) 2007-09-20 2011-06-14 Samsung Electronics Co., Ltd. Semiconductor device having ESD protection circuit and method of testing the same

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7528494B2 (en) * 2005-11-03 2009-05-05 International Business Machines Corporation Accessible chip stack and process of manufacturing thereof
US8243467B2 (en) * 2007-02-13 2012-08-14 Nec Corporation Semiconductor device
US9466545B1 (en) * 2007-02-21 2016-10-11 Amkor Technology, Inc. Semiconductor package in package
KR101003116B1 (ko) * 2008-08-08 2010-12-21 주식회사 하이닉스반도체 패드를 제어하는 반도체 메모리 장치 및 그 장치가 장착된 멀티칩 패키지
US8097956B2 (en) 2009-03-12 2012-01-17 Apple Inc. Flexible packaging for chip-on-chip and package-on-package technologies
CN102184268A (zh) * 2010-10-13 2011-09-14 天津蓝海微科技有限公司 防静电放电和防闩锁效应保护电路规则的自动检查方法
KR102394796B1 (ko) * 2016-10-26 2022-05-06 주식회사 엘엑스세미콘 멀티칩 구조의 반도체 장치 및 그를 이용한 반도체 모듈
JP2019054216A (ja) * 2017-09-19 2019-04-04 東芝メモリ株式会社 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3453803B2 (ja) * 1993-06-15 2003-10-06 株式会社日立製作所 電子回路基板の配線修正方法およびその装置
JPH08167703A (ja) * 1994-10-11 1996-06-25 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法、ならびにメモリコアチップ及びメモリ周辺回路チップ
US5731945A (en) * 1995-02-22 1998-03-24 International Business Machines Corporation Multichip semiconductor structures with consolidated circuitry and programmable ESD protection for input/output nodes
US5548135A (en) * 1995-05-12 1996-08-20 David Sarnoff Research Center, Inc. Electrostatic discharge protection for an array of macro cells
US6586266B1 (en) * 1999-03-01 2003-07-01 Megic Corporation High performance sub-system design and assembly
US6141245A (en) * 1999-04-30 2000-10-31 International Business Machines Corporation Impedance control using fuses
JP3271614B2 (ja) * 1999-05-17 2002-04-02 日本電気株式会社 半導体装置
US6838766B2 (en) * 2000-03-21 2005-01-04 Sanyo Electric Co., Ltd. Semiconductor device
JP4441974B2 (ja) * 2000-03-24 2010-03-31 ソニー株式会社 半導体装置の製造方法
US6556409B1 (en) * 2000-08-31 2003-04-29 Agere Systems Inc. Integrated circuit including ESD circuits for a multi-chip module and a method therefor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7960984B2 (en) 2007-09-20 2011-06-14 Samsung Electronics Co., Ltd. Semiconductor device having ESD protection circuit and method of testing the same

Also Published As

Publication number Publication date
TWI260759B (en) 2006-08-21
WO2005017999A1 (ja) 2005-02-24
TW200522327A (en) 2005-07-01
CN1836326A (zh) 2006-09-20
JP4264640B2 (ja) 2009-05-20
JP2005064355A (ja) 2005-03-10
CN100524704C (zh) 2009-08-05
US20070262465A1 (en) 2007-11-15
EP1657746A1 (en) 2006-05-17
EP1657746A4 (en) 2010-06-16

Similar Documents

Publication Publication Date Title
JP4731883B2 (ja) ダブルスタックされたｂｇａパッケージ及び多重スタックされたｂｇａパッケージ
US7795713B2 (en) Semiconductor device and method for producing the same
JP5342154B2 (ja) 半導体装置の製造方法
EP1897138B1 (en) Semiconductor device and mounting structure thereof
US8456020B2 (en) Semiconductor package and method of manufacturing the same
KR20080094251A (ko) 웨이퍼 레벨 패키지 및 그 제조방법
JP2004063761A (ja) 半導体装置
CN212230426U (zh) 集成电路装置
US9478525B2 (en) Semiconductor device
KR20030000529A (ko) 복수의 중앙 패드형 반도체 칩이 적층된 패키지 소자 및그 제조 방법
KR20010090556A (ko) 반도체 장치 및 그 제조 방법
US20080006930A1 (en) Semiconductor package
US20050139987A1 (en) Semiconductor integrated circuit device
KR100910614B1 (ko) 반도체 장치 및 그의 제조방법
KR101333387B1 (ko) 파워 및 접지 관통 비아를 갖는 패키지
KR20060052876A (ko) 반도체장치 및 그 제조방법
GB2370691A (en) Multi chip module ESD protection
US6646342B2 (en) Semiconductor chip and multi-chip module
US6753595B1 (en) Substrates for semiconductor devices with shielding for NC contacts
US6734504B1 (en) Method of providing HBM protection with a decoupled HBM structure
JP5855458B2 (ja) 集積回路においてｉ／ｏクラスタを形成するための方法及び装置
JP2007134552A (ja) 半導体装置
JP5000130B2 (ja) 半導体チップ
US11646313B2 (en) Semiconductor and circuit structures, and related methods
US7193314B2 (en) Semiconductor devices and substrates used in thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application