JP3271614B2 - 半導体装置 - Google Patents
半導体装置Info
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
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- H01L2224/4912—Layout
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、機能素子の隙間を
埋めるためにダミーチップを埋め込み、配線形成時に多
くのプラズマダメージを回避する半導体装置に係り、チ
ップのベアチップ実装時に半導体の前工程プロセスと類
似した技術を用いる半導体装置に関する。
埋めるためにダミーチップを埋め込み、配線形成時に多
くのプラズマダメージを回避する半導体装置に係り、チ
ップのベアチップ実装時に半導体の前工程プロセスと類
似した技術を用いる半導体装置に関する。
【０００２】
【従来の技術】従来のプレーナー技術を用いたマルチチ
ップ実装の一例が、特開昭５４−８４９８４号公報に記
載の半導体集積回路が提案されている。しかしながら特
開昭５４−８４９８４号公報に記載の半導体集積回路
は、公報記載の実施例には層間膜に１μｍ以下のＣＶＤ
を用いる例が記載されている。
ップ実装の一例が、特開昭５４−８４９８４号公報に記
載の半導体集積回路が提案されている。しかしながら特
開昭５４−８４９８４号公報に記載の半導体集積回路
は、公報記載の実施例には層間膜に１μｍ以下のＣＶＤ
を用いる例が記載されている。
【０００３】また、さらに従来の分割半導体集積回路お
よびその製造技術の一例が、特開平７−２０２１１５号
公報に記載されている。この公報に記載された半導体装
置の製造は、半導体ウエハから切り出したままの状態の
複数のＩＣベアチップを所定の位置に配置し、物理的支
持力を有する仮止め表面上に、仮止め表面とＩＣベアチ
ップの回路形成面とが接触するように一時的に固定する
仮止めし、複数のＩＣベアチップを仮止め表面上に一時
的に固定したまま、物理的支持力を有する支持基板に、
複数のＩＣベアチップに回路形成面と反対側の面を接着
して固定する接着し、仮止め表面上に一時的に固定され
た状態を解除するものである。
よびその製造技術の一例が、特開平７−２０２１１５号
公報に記載されている。この公報に記載された半導体装
置の製造は、半導体ウエハから切り出したままの状態の
複数のＩＣベアチップを所定の位置に配置し、物理的支
持力を有する仮止め表面上に、仮止め表面とＩＣベアチ
ップの回路形成面とが接触するように一時的に固定する
仮止めし、複数のＩＣベアチップを仮止め表面上に一時
的に固定したまま、物理的支持力を有する支持基板に、
複数のＩＣベアチップに回路形成面と反対側の面を接着
して固定する接着し、仮止め表面上に一時的に固定され
た状態を解除するものである。
【０００４】
【発明が解決しようとする課題】特開昭５４−８４９８
４号公報に記載の半導体集積回路は、チップ−チップ間
の平均間隔は５０μｍ程度であり、最初からチップ間を
埋め込むことを想定していないものである。
４号公報に記載の半導体集積回路は、チップ−チップ間
の平均間隔は５０μｍ程度であり、最初からチップ間を
埋め込むことを想定していないものである。
【０００５】つまり、各ベアチップの外形バラツキのサ
ブミクロン制御が困難であり、チップ膜厚で数μｍ，縦
横寸法も数μｍの誤差がある。チップを正確に所定の位
置に配置できない。多少の位置ズレを考慮したチップ間
隔が必要である。さらにチップ厚は薄くするとしても数
１０μｍの厚みが必要であり、チップ間には数１０μｍ
の巨大な溝が存在していることになる。プレーナー技術
で用いられるチップ間配線の厚みは、２μｍ前後，幅１
μｍ程度である。チップ間に存在する垂直な面を露光す
るのが困難なため、この巨大な溝をまたいで配線するの
は不可能に近い。この場合、チップ−チップ間を層間絶
縁膜で埋め込むことは不可能である。
ブミクロン制御が困難であり、チップ膜厚で数μｍ，縦
横寸法も数μｍの誤差がある。チップを正確に所定の位
置に配置できない。多少の位置ズレを考慮したチップ間
隔が必要である。さらにチップ厚は薄くするとしても数
１０μｍの厚みが必要であり、チップ間には数１０μｍ
の巨大な溝が存在していることになる。プレーナー技術
で用いられるチップ間配線の厚みは、２μｍ前後，幅１
μｍ程度である。チップ間に存在する垂直な面を露光す
るのが困難なため、この巨大な溝をまたいで配線するの
は不可能に近い。この場合、チップ−チップ間を層間絶
縁膜で埋め込むことは不可能である。
【０００６】ＭＣＭ等の従来のチップ実装方式はワイヤ
ボンディング等の空中配線を用いているため、ダミーチ
ップの必要性はない。しかしながらこの方式では、プレ
ーナー技術による配線形成に比べ、配線密度が落ちる。
ボンデング時のＥＳＤ破壊防止のため保護トランジスタ
(Ｉ／Ｏバッファ)が必要である。Ｉ／Ｏバッファが存在
するとチップ間の情報伝達速度が激減する他，チップサ
イズの増大，Ｉ／Ｏトランジスタに求められる特性と通
常トランジスタに求められる特性とのミスマッチによる
製造コストの増大する。空中配線方式では、チップ間を
またがる多層配線の形成が困難等の問題があった。また
さらに特開平７−２０２１１５号公報に記載の半導体装
置の製造でも上述の問題はあり得た。
ボンディング等の空中配線を用いているため、ダミーチ
ップの必要性はない。しかしながらこの方式では、プレ
ーナー技術による配線形成に比べ、配線密度が落ちる。
ボンデング時のＥＳＤ破壊防止のため保護トランジスタ
(Ｉ／Ｏバッファ)が必要である。Ｉ／Ｏバッファが存在
するとチップ間の情報伝達速度が激減する他，チップサ
イズの増大，Ｉ／Ｏトランジスタに求められる特性と通
常トランジスタに求められる特性とのミスマッチによる
製造コストの増大する。空中配線方式では、チップ間を
またがる多層配線の形成が困難等の問題があった。また
さらに特開平７−２０２１１５号公報に記載の半導体装
置の製造でも上述の問題はあり得た。
【０００７】本発明は、チップ間を埋め込み材で充填し
やすい様にダミーチップをチップ間の隙間に存在させ、
チップ間に広い隙間が生じないようにすることにある。
さらに機能素子の大きさに制限を設けてチップ間に隙間
が出来ない様にすることも可能だが機能素子自体のチッ
プコストを上昇させてしまう。機能素子に比べダミーチ
ップは、安価および短ＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ
Ｔｉｍｅ）で製造することができるため設計自由度の
増大及び低コスト化を実現できる。
やすい様にダミーチップをチップ間の隙間に存在させ、
チップ間に広い隙間が生じないようにすることにある。
さらに機能素子の大きさに制限を設けてチップ間に隙間
が出来ない様にすることも可能だが機能素子自体のチッ
プコストを上昇させてしまう。機能素子に比べダミーチ
ップは、安価および短ＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ
Ｔｉｍｅ）で製造することができるため設計自由度の
増大及び低コスト化を実現できる。
【０００８】本発明の目的は、機能素子とダミーチップ
とを実装し、プラズマダメージを回避する半導体装置を
提供することにある。
とを実装し、プラズマダメージを回避する半導体装置を
提供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
機能素子と、ダミーチップとが電気的に接続され、隙間
無く搭載された実装基板を備える半導体装置において、
前記機能素子間の配線形成時に生じるプラズマダメージ
による電荷が前記ダミーチップへ流れることを特徴とす
る。
機能素子と、ダミーチップとが電気的に接続され、隙間
無く搭載された実装基板を備える半導体装置において、
前記機能素子間の配線形成時に生じるプラズマダメージ
による電荷が前記ダミーチップへ流れることを特徴とす
る。
【００１０】また、本発明の半導体装置は、機能素子
と、ダミーチップとが電気的に接続され、隙間無く搭載
された実装基板を備える半導体装置において、前記ダミ
ーチップは、複数のダイオード素子を有し、前記ダイオ
ード素子が回路装置として機能することなく、半導体配
線形成時のプラズマを通すことを特徴とする。
と、ダミーチップとが電気的に接続され、隙間無く搭載
された実装基板を備える半導体装置において、前記ダミ
ーチップは、複数のダイオード素子を有し、前記ダイオ
ード素子が回路装置として機能することなく、半導体配
線形成時のプラズマを通すことを特徴とする。
【００１１】
【発明の実施の形態】本発明の実施例の構成を図１〜図
４を参照し詳細に説明する。図１は、本発明の実装基板
のチップ配置図を示す。図２は、本発明のダミーチップ
の断面を示す図である。図３は、本発明のダイオードを
アレイ状に並べた図である。図４は、本発明のダイオー
ド接続を示す図である。
４を参照し詳細に説明する。図１は、本発明の実装基板
のチップ配置図を示す。図２は、本発明のダミーチップ
の断面を示す図である。図３は、本発明のダイオードを
アレイ状に並べた図である。図４は、本発明のダイオー
ド接続を示す図である。
【００１２】本発明の半導体装置は、図１に示すように
機能素子１０とダミーチップ１２とを実装基板１４へ搭
載するものである。実装基板１４には、ＤＲＡＭ，Ｆｌ
ａｓｈ，Ｂｉｐ，ＭＰＵ等の機能素子１０を搭載したチ
ップの他、Ｉ／Ｏ専用チップが搭載され、機能素子の存
在しないダミーチップ１２を１つ以上配置する。この
時、各チップの膜厚は出来る限り薄く均一になる様に加
工されている。
機能素子１０とダミーチップ１２とを実装基板１４へ搭
載するものである。実装基板１４には、ＤＲＡＭ，Ｆｌ
ａｓｈ，Ｂｉｐ，ＭＰＵ等の機能素子１０を搭載したチ
ップの他、Ｉ／Ｏ専用チップが搭載され、機能素子の存
在しないダミーチップ１２を１つ以上配置する。この
時、各チップの膜厚は出来る限り薄く均一になる様に加
工されている。
【００１３】しかしながら各チップの大きさは様々であ
り、機能素子１０だけを実装基板１４に配置した場合、
チップ間に隙間が発生してしまう場合が生じる。この隙
間を埋める様に、機能素子１０と同じ膜厚をもつ機能素
子１０の存在しないダミーチップ１２を１つ以上配置す
る。これによりチップ間に広い隙間が生じることを防止
できる。このダミーチップ１２は、配線形成時の電荷の
逃がし領域としてダイオード素子を形成しておく。
り、機能素子１０だけを実装基板１４に配置した場合、
チップ間に隙間が発生してしまう場合が生じる。この隙
間を埋める様に、機能素子１０と同じ膜厚をもつ機能素
子１０の存在しないダミーチップ１２を１つ以上配置す
る。これによりチップ間に広い隙間が生じることを防止
できる。このダミーチップ１２は、配線形成時の電荷の
逃がし領域としてダイオード素子を形成しておく。
【００１４】図１に示されるように、全てのベアチップ
を近接させて配置した実装基板において、チップ間に広
い隙間が出来ないようダミーチップ１２を配置する必要
がある。ダミーチップ１２上にはチップ間配線が形成さ
れるが、チップ間配線形成時にドライエッチングやＣＶ
Ｄ等のプラズマ処理を行う場合は、配線がアンテナとな
って電荷を集めてしまい、その配線に接続されたトラン
ジスタが破壊されてしまうという問題がある。ダミーチ
ップ中に保護ダイオードを設けることにより、このチャ
ージアップによるデバイスの破壊を防止する役目があ
る。
を近接させて配置した実装基板において、チップ間に広
い隙間が出来ないようダミーチップ１２を配置する必要
がある。ダミーチップ１２上にはチップ間配線が形成さ
れるが、チップ間配線形成時にドライエッチングやＣＶ
Ｄ等のプラズマ処理を行う場合は、配線がアンテナとな
って電荷を集めてしまい、その配線に接続されたトラン
ジスタが破壊されてしまうという問題がある。ダミーチ
ップ中に保護ダイオードを設けることにより、このチャ
ージアップによるデバイスの破壊を防止する役目があ
る。
【００１５】ダイオード素子の形成方法は、図２に示す
ようにＰ型シリコンにＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉ
ｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法を用いて局所
酸化（３０００Å）を行い、拡散層の窓を開けておく。
この後、前面にリンもしくはヒ素を注入し、拡散層部の
０．６μｍ程度のコンタクトホールを開口する。この
後、コンタクトホールを覆うように全面にＴｉ（３００
Å），ＴｉＮ（１０００Å），ＡｌＳｉＣｕ（５０００
Å）の順にスパッタを行う。その後、Ａｌのパターニン
グを行い、ＳｉＯＮ（１００００Å）／ＳｉＯ 2 （１２
００Å）構造のカバー膜を形成する。
ようにＰ型シリコンにＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉ
ｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法を用いて局所
酸化（３０００Å）を行い、拡散層の窓を開けておく。
この後、前面にリンもしくはヒ素を注入し、拡散層部の
０．６μｍ程度のコンタクトホールを開口する。この
後、コンタクトホールを覆うように全面にＴｉ（３００
Å），ＴｉＮ（１０００Å），ＡｌＳｉＣｕ（５０００
Å）の順にスパッタを行う。その後、Ａｌのパターニン
グを行い、ＳｉＯＮ（１００００Å）／ＳｉＯ 2 （１２
００Å）構造のカバー膜を形成する。
【００１６】このダイオード素子は、図３に示すように
ダミーチップ全面にアレイ状に並べておく。４枚のマス
クを用いることによりダイオード素子を搭載したダミー
チップが完成する。このときダイオードの数は、多い方
がよい。
ダミーチップ全面にアレイ状に並べておく。４枚のマス
クを用いることによりダイオード素子を搭載したダミー
チップが完成する。このときダイオードの数は、多い方
がよい。
【００１７】次に、以下に各機能素子を搭載した複数の
チップを１つの基板上に搭載し、半導体前工程と同様な
方法で配線を行うシステム オン ア モジュールの製
造手順を説明する。
チップを１つの基板上に搭載し、半導体前工程と同様な
方法で配線を行うシステム オン ア モジュールの製
造手順を説明する。
【００１８】まず従来からの公知の方法にて目的とする
ＬＳＩチップを別々に作成する。作成するＬＳＩの種類
は、ＤＲＡＭ，Ｆｌａｓｈ，Ｂｉｐ，ＭＰＵ等のデバイ
スで構成し、その目的に合わせてどのような組み合わせ
を用いても構わない。この時、各チップにはＩ／Ｏを搭
載せず、Ｉ／Ｏ専用チップを準備するのが理想的であ
る。また、ＧａＡｓ等のＳｉ以外の素材を用いても構わ
ない。各チップはそれぞれ最適な拡散プロセスにて製造
される。(ＤＲＡＭは微細加工重視，Ｆｌａｓｈは信頼
性重視，ＭＰＵは高速度及び多層配線重視である。これ
らを１チップに混載するシステム オン ア チップ
は、チップサイズ増大による歩留まり低下，各機能の最
適製造プロセスのミスマッチによる性能劣化，コスト増
大，長ＴＡＴ化を引き起こす。)この後公知の方法によ
りウエハーからチップを分離する。この時チップの膜厚
は出来る限り薄くするのが望ましい。一般にウエハー裏
面を公知の方法を用いて２５０μｍ程度に研削し、チッ
プを切り離した後公知の方法にて裏面のエッチング処理
を施し１００μｍ以下になるように薄膜化する。この段
階でチップは、母体チップとして保管される。この時メ
モリーチップ等は、容量に応じて複数のチップサイズを
揃えておく必要がある。
ＬＳＩチップを別々に作成する。作成するＬＳＩの種類
は、ＤＲＡＭ，Ｆｌａｓｈ，Ｂｉｐ，ＭＰＵ等のデバイ
スで構成し、その目的に合わせてどのような組み合わせ
を用いても構わない。この時、各チップにはＩ／Ｏを搭
載せず、Ｉ／Ｏ専用チップを準備するのが理想的であ
る。また、ＧａＡｓ等のＳｉ以外の素材を用いても構わ
ない。各チップはそれぞれ最適な拡散プロセスにて製造
される。(ＤＲＡＭは微細加工重視，Ｆｌａｓｈは信頼
性重視，ＭＰＵは高速度及び多層配線重視である。これ
らを１チップに混載するシステム オン ア チップ
は、チップサイズ増大による歩留まり低下，各機能の最
適製造プロセスのミスマッチによる性能劣化，コスト増
大，長ＴＡＴ化を引き起こす。)この後公知の方法によ
りウエハーからチップを分離する。この時チップの膜厚
は出来る限り薄くするのが望ましい。一般にウエハー裏
面を公知の方法を用いて２５０μｍ程度に研削し、チッ
プを切り離した後公知の方法にて裏面のエッチング処理
を施し１００μｍ以下になるように薄膜化する。この段
階でチップは、母体チップとして保管される。この時メ
モリーチップ等は、容量に応じて複数のチップサイズを
揃えておく必要がある。
【００１９】この後、公知の方法にて実装基板上の各々
のベアチップを数μｍ間隔に近接させ，かつ表面の高さ
を合わせて固定する。機能素子１０だけで全てのチップ
間隔を近接できない場合は、ダイオード素子入りのダミ
ーチップ１２を空白領域に搭載する。
のベアチップを数μｍ間隔に近接させ，かつ表面の高さ
を合わせて固定する。機能素子１０だけで全てのチップ
間隔を近接できない場合は、ダイオード素子入りのダミ
ーチップ１２を空白領域に搭載する。
【００２０】この後、チップ間に存在する溝を埋め込む
平坦化処理を行う。チップ間の埋め込みは、公知の方法
である液体系ＳｉＯ 2 を溝の中に流し込み固化する方
法，サランラップ状の薄い絶縁シートを表面に貼りつけ
る方法，はけ状のもので接着剤を表面に塗り溝の中に接
着剤を流し込む方法等がある。この時チップ間に段差が
発生してしまう。この場合、半導体前工程と同じプレー
ナー技術によるチップ間配線が不可能になり、システム
オン ア モジュールは実現できない。
平坦化処理を行う。チップ間の埋め込みは、公知の方法
である液体系ＳｉＯ 2 を溝の中に流し込み固化する方
法，サランラップ状の薄い絶縁シートを表面に貼りつけ
る方法，はけ状のもので接着剤を表面に塗り溝の中に接
着剤を流し込む方法等がある。この時チップ間に段差が
発生してしまう。この場合、半導体前工程と同じプレー
ナー技術によるチップ間配線が不可能になり、システム
オン ア モジュールは実現できない。
【００２１】この後、図４に示すように半導体前工程と
同様な手法を用いてチップ間配線を行う。必要箇所にコ
ンタクトをとりダイオード接続を行う。この時、ダミー
チップ上を走るチップ間配線はｍｍ単位の長さを持って
おり、配線形成時に多くのプラズマダメージにさらされ
る。チャージアップにより配線に電荷が溜まり、逃げ場
を失った電荷がその配線に接続されているトランジスタ
のゲート酸化膜を破壊してしまう。一般に（配線の側面
積）／（接続されているゲート酸化膜の面積）比が１０
０００を超えるとゲート酸化膜破壊による歩留まり低下
が発生する。ゲート酸化膜破壊が疑われる配線をダミー
チップ上のダイオード素子に接続させておくと、配線中
に溜まった電荷はダミーチップに逃げることによりトラ
ンジスタの破壊を防止できる。
同様な手法を用いてチップ間配線を行う。必要箇所にコ
ンタクトをとりダイオード接続を行う。この時、ダミー
チップ上を走るチップ間配線はｍｍ単位の長さを持って
おり、配線形成時に多くのプラズマダメージにさらされ
る。チャージアップにより配線に電荷が溜まり、逃げ場
を失った電荷がその配線に接続されているトランジスタ
のゲート酸化膜を破壊してしまう。一般に（配線の側面
積）／（接続されているゲート酸化膜の面積）比が１０
０００を超えるとゲート酸化膜破壊による歩留まり低下
が発生する。ゲート酸化膜破壊が疑われる配線をダミー
チップ上のダイオード素子に接続させておくと、配線中
に溜まった電荷はダミーチップに逃げることによりトラ
ンジスタの破壊を防止できる。
【００２２】次に、本発明の他の実施例を説明する。上
述のダミーチップには、チップ間配線形成時のプラズマ
ダメージから機能素子を守るため、電荷の逃がし領域を
設ける構造であっても構わない。具体的には、ダミーチ
ップをＰ型Ｓｉ基板にて形成し、その中に多数のＮ型の
領域を設けておく構造である。これは機能素子としては
役に立たないが、チップ間配線とＮ型領域とをつなげる
ことにより配線形成時のプラズマダメージから機能素子
を保護することができる。
述のダミーチップには、チップ間配線形成時のプラズマ
ダメージから機能素子を守るため、電荷の逃がし領域を
設ける構造であっても構わない。具体的には、ダミーチ
ップをＰ型Ｓｉ基板にて形成し、その中に多数のＮ型の
領域を設けておく構造である。これは機能素子としては
役に立たないが、チップ間配線とＮ型領域とをつなげる
ことにより配線形成時のプラズマダメージから機能素子
を保護することができる。
【００２３】
【発明の効果】本発明の半導体装置は、配線形成時に多
くのプラズマダメージにさらされるため、ゲート酸化膜
破壊が疑われる配線をダミーチップ上のダイオード素子
に接続させておくことで、配線中に溜まった電荷をダミ
ーチップに逃すことにより機能素子の破壊を防止するこ
とができる。ダミーチップにより機能素子間の隙間を小
さくできる。また、これらにより歩留まりをあげること
ができ、デバイスの製造工程を短くすることが可能とな
る。
くのプラズマダメージにさらされるため、ゲート酸化膜
破壊が疑われる配線をダミーチップ上のダイオード素子
に接続させておくことで、配線中に溜まった電荷をダミ
ーチップに逃すことにより機能素子の破壊を防止するこ
とができる。ダミーチップにより機能素子間の隙間を小
さくできる。また、これらにより歩留まりをあげること
ができ、デバイスの製造工程を短くすることが可能とな
る。
【図１】本発明の実装基板のチップ配置図を示す。
【図２】本発明のダミーチップの断面を示す図である。
【図３】本発明のダイオードをアレイ状に並べた図であ
る。
る。
【図４】本発明のダイオード接続を示す図である。
１０ 機能素子 １２ ダミーチップ １４ 実装基板
Claims (4)
- 【請求項１】機能素子と、ダミーチップとが電気的に接
続され、隙間無く搭載された実装基板を備える半導体装
置において、 前記機能素子間の配線形成時に生じるプラズマダメージ
による電荷が前記ダミーチップへ流れることを特徴とす
る半導体装置。 - 【請求項２】機能素子と、ダミーチップとが電気的に接
続され、隙間無く搭載された実装基板を備える半導体装
置において、 前記ダミーチップは、複数のダイオード素子を有し、前
記ダイオード素子が回路装置として機能することなく、
半導体配線形成時のプラズマを通す ことを特徴とする半
導体装置。 - 【請求項３】前記機能素子は、ＲＡＭ，ＭＰＵ，フラッ
シュメモリ，ＲＯＭおよびＩ／Ｏチップのうち少なくと
も１つであることを特徴とする請求項２記載の半導体装
置。 - 【請求項４】前記複数のダイオード素子は、シリコン基
板上にアレイ状に一様に形成されることを特徴とする請
求項２または３記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13554699A JP3271614B2 (ja) | 1999-05-17 | 1999-05-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13554699A JP3271614B2 (ja) | 1999-05-17 | 1999-05-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000332202A JP2000332202A (ja) | 2000-11-30 |
| JP3271614B2 true JP3271614B2 (ja) | 2002-04-02 |
Family
ID=15154320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13554699A Expired - Fee Related JP3271614B2 (ja) | 1999-05-17 | 1999-05-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
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Families Citing this family (2)
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|---|---|---|---|---|
| JP4264640B2 (ja) * | 2003-08-19 | 2009-05-20 | ソニー株式会社 | 半導体装置の製造方法 |
| JP4163610B2 (ja) | 2003-12-22 | 2008-10-08 | 株式会社東芝 | 不揮発性半導体記憶装置 |
-
1999
- 1999-05-17 JP JP13554699A patent/JP3271614B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2000332202A (ja) | 2000-11-30 |
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