KR101542887B1 - 칩 패키지 상호작용 안정도를 증진시키기 위한 스트레스 완화 갭들을 포함하는 반도체 디바이스 - Google Patents

칩 패키지 상호작용 안정도를 증진시키기 위한 스트레스 완화 갭들을 포함하는 반도체 디바이스 Download PDF

Info

Publication number
KR101542887B1
KR101542887B1 KR1020117007301A KR20117007301A KR101542887B1 KR 101542887 B1 KR101542887 B1 KR 101542887B1 KR 1020117007301 A KR1020117007301 A KR 1020117007301A KR 20117007301 A KR20117007301 A KR 20117007301A KR 101542887 B1 KR101542887 B1 KR 101542887B1
Authority
KR
South Korea
Prior art keywords
sub
metallization
substrate
circuit elements
region
Prior art date
Application number
KR1020117007301A
Other languages
English (en)
Other versions
KR20110057196A (ko
Inventor
마이클 그릴베르거
매트히아스 우베 레흐르
Original Assignee
어드밴스드 마이크로 디바이시즈, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어드밴스드 마이크로 디바이시즈, 인코포레이티드 filed Critical 어드밴스드 마이크로 디바이시즈, 인코포레이티드
Publication of KR20110057196A publication Critical patent/KR20110057196A/ko
Application granted granted Critical
Publication of KR101542887B1 publication Critical patent/KR101542887B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

단일의 칩 영역을 개별 서브 구역들(하나 이상의 스트레스 완화 영역들(280a, 280b)을 기반으로 하는 200a, 200b, 200c)로 분할함으로써, 서브 구역들 각각에서의 열적으로 유발된 스트레스가 복합 집적 회로들의 동작 동안 감소될 수 있고, 그럼으로써 로우-k 유전체 물질 혹은 ULK 물질을 포함하는 복합 금속화 시스템들의 전체 신뢰도가 증진된다. 결과적으로, 종래의 방식과 비교하여, 반도체 칩(200)의 측면 치수의 증가와 결합된 많은 수의 적층된 금속화 층들이 사용될 수 있다.

Description

칩 패키지 상호작용 안정도를 증진시키기 위한 스트레스 완화 갭들을 포함하는 반도체 디바이스{A SEMICONDUCTOR DEVICE INCLUDING STRESS RELAXATION GAPS FOR ENHANCING CHIP PACKAGE INTERACTION STABILITY}
일반적으로, 본 개시 내용은 집적 회로들의 제조에 관한 것으로, 특히 칩과 패키지 간의 열적 부정합에 의해 야기되는 칩-패키지 상호작용을 감소시키는 기술에 관한 것이다.
반도체 디바이스는, 임의의 적절한 물질로 만들어진 실질적으로 디스크 형상의 기판들 상에 전형적으로 형성된다. 복잡도가 높은 전자 회로들을 포함하는 대다수의 반도체 디바이스들이 현재 사용되고 있으며, 가까운 장래에 실리콘을 기반으로 제조될 것이고, 이로 인해 SOI(Silicon On Insulator) 기판과 같은 실리콘 기판 및 실리콘 함유 기판은, 마이크로프로세서, SRAM, ASIC(Application Specific IC), SoC(System on Chip), 등과 같은 반도체 디바이스를 형성하기 위해 사용가능한 베이스 물질(base material)이 될 것이다. 개별의 직접 회로들이 웨이퍼 상에 어레이로 정렬되고, 여기서 대부분의 제조 단계들(정교한 집적 회로들에서는 수백 개 이상의 개별 프로세스 단계들을 포함할 수 있음)은, 포토리소그래피 프로세스, 계측 프로세스, 및 기판의 다이싱 이후 개별 디바이스들의 패키징을 제외하고는, 기판 상의 모든 칩 구역(chip area)들에 대해 동시에 수행된다. 따라서, 경제적 제약으로 인해, 반도체 제조자들은 기판 치수를 꾸준히 증가시키려 하고 있으며, 그럼으로써 또한 실제 반도체 디바이스를 생산할 수 있는 구역을 증가시키고, 이에 따라 생산 수율을 증가시키려 하고 있다.
기판 구역을 증가시키는 것에 추가하여, 프로세스 제어를 위해 사용될 수 있는 테스트 구조 및/또는 반도체 디바이스에 대해 가능한 한 많은 기판 구역을 실제 사용할 수 있도록 하기 위해, 소정의 기판 크기에 대해 기판 구역의 활용도를 최적화시키는 것이 또한 중요하다. 소정의 기판 크기에 대해 이용가능한 표면 구역을 최대화하려는 시도에 있어서, 회로 소자들의 피처 크기는 꾸준히 줄어들게 된다. 매우 정교한 반도체 디바이스들의 피처 크기를 감축시키려는 계속되는 요구로 인해, 로우-K 유전체 물질과 결합된 구리가 소위 상호연결 구조를 형성할 때 대안적으로 종종 사용되는바, 이 상호연결 구조들은 금속 라인 층들 및 중간 비아 층들을 포함하고, 이것은 층 내의 상호연결로서의 금속 라인들 및 층 내 상호연결로서의 비아들을 포함하며, 이들은 일반적으로 집적 회로의 원하는 기능을 제공하기 위해 개별 회로 소자들을 연결시킨다. 전형적으로, 서로의 상부 상에 적층되는 복수의 금속 라인 층들 및 비아 층들은, 모든 내부 회로 소자들과 I/O(Input(입력)/Output(출력)), 고려 중인 회로 설계의 파워와 그라운드 패드 간의 상호연결을 실현하기 위해 필요하다.
스케일링도 매우 높은 집적 회로에 있어서, 신호 전파 지연은, 이제 더 이상 전계 효과 트랜지스터들 등과 같은 회로 소자들에 의해 제한되지 않지만, 훨씬 더 많이 증가된 수의 전기적 상호연결들을 필요로 하는 회로 소자들의 증가된 밀도로 인해, 금속 라인들의 가까운 근접에 의해 제한되는바, 이는 단면적의 감소로 인한 라인들의 전도도 감소와 함께 라인 대 라인 커패시턴스가 증가하기 때문이다. 이러한 이유로, 실리콘 다이옥사이드(k>3.6) 및 실리콘 나이트라이드(k>5)와 같은 종래의 유전체들은 보다 낮은 유전율을 갖는 유전체 물질로 대체되는바, 이것은 또한 3 이하의 비유전율을 갖는 로우-k 유전체로 언급되기도 한다. 그러나, 로우-k 물질의 밀도 및 기계적 안정도 혹은 강도는, 널리 입증된 유전체 실리콘 다이옥사이드 및 실리콘 나이트라이드와 비교하여 크게 낮을 수 있다. 결과적으로, 금속화 시스템의 형성 및 집적 회로의 후속 제조 프로세스 동안, 생산 수율은, 로우-k 유전체 층들과 같은 민감성 유전체 물질들의 기계적 특성 및 다른 물질로의 이들의 부착도에 따라 달라질 수 있다.
3.0 및 훨씬 낮은 유전 상수를 갖는 고급 유전체 물질들의 감소된 기계적 안정도의 문제에 추가하여, 디바이스 신뢰도는, 서로 다른 물질들의 대응하는 열 팽창의 열적 부정합에 의해 일어나는 칩과 패키지 간의 상호작용으로 인해, 정교한 반도체 디바이스들의 동작 동안 이러한 물질들의 제공에 의해 영향을 받을 수 있다. 예를 들어, 복합 집적 회로의 제조시, 패키지 캐리어를 칩에 연결시킴에 있어 콘택 기술이 점점더 많이 사용될 수 있고, 이것은 플립 칩 패키징 기술로서 알려져 있다. 적절한 콘택 패드들이 칩의 맨 마지막 금속 층의 주변에 위치할 수 있고, 이들이 비아를 통해 패키지의 대응하는 단자들에 연결될 수 있는, 잘 확립된 와이어 본딩 기술과는 반대로, 플립 칩 기술에서는, 각각의 범프 구조가 마지막 금속화 층 상에 형성될 수 있는바, 이것은 예를 들어 패키지의 각각의 콘택 패드와 콘택될 수 있는 솔더 물질로 구성될 수 있다. 따라서, 범프 물질을 리플로우시킨 후에, 신뢰가능한 전기적 및 기계적 연결이 마지막 금속화 층과 패키지 캐리어의 콘택 패드들 간에 확립될 수 있다. 이러한 방식으로, 마지막 금속화 층의 전체 칩 구역에 걸쳐, 감소된 콘택 저항 및 기생 커패시턴스와 함께, 매우 많은 수의 전기적 연결들이 제공될 수 있고, 그럼으로써 CPU와 같은 복합 집적 회로, 저장 메모리 등을 위해 요구될 수 있는 I/O (입력/출력) 능력이 제공될 수 있다. 범프 구조를 패키지 캐리어와 연결시키는 대응하는 프로세스 시퀀스 동안, 칩 상에 형성되는 범프들 각각과 패키지 기판 상에 제공될 수 있는 범프들 혹은 패드들 간의 신뢰가능한 연결이 확립되도록, 어느 정도의 압력 및/또는 열이 복합 디바이스에 인가될 수 있다. 그러나, 열적으로 혹은 기계적으로 유발된 스트레스는 또한, 전형적으로 로우-k 유전체 혹은 심지어 울트라 로우-k(Ultra Low-K)(ULK) 유전체 물질을 포함할 수 있는, 보다 하부에 놓인 금속화 층들에 영향을 미칠 수 있고, 이로 인해 기계적 안정도 및 다른 물질로의 부착도의 감소로 인한 이러한 민감성 물질들의 디래미네이션(delamination)에 의해 결함의 생성 가능성이 크게 증가된다. 더욱이, 대응하는 패키지 기판에 부착된, 완성된 반도체 디바이스의 동작 동안 또한, 실리콘 기반의 반도체 칩과 패키지 기판의 열 팽창 동작에서의 상당량의 부정합으로 인한 상당량의 기계적 스트레스가 일어날 수도 있는데, 왜냐하면 정교한 집적 회로를 대량 생산할 때, 경제적 제약으로 인해, 패키지용으로 특정 기판 물질, 예를 들어 유기 물질의 사용이 요구되는데, 이 물질은 전형적으로 실리콘 칩과 비교하여 상이한 열 전도도 및 열 팽창 계수를 나타낼 수 있기 때문이다. 결과적으로, 도 1a 및 도 1b를 참조하여 보다 상세히 설명되는 바와 같이, 금속화 시스템이 조기에 파손될 수 있다.
도 1a는 적절한 폴리머 물질 등과 같은 유기 물질로 실질적으로 구성된 패키지 기판(170)에 범프 구조(160)에 의해 연결된 반도체 다이 혹은 칩(100)을 포함하는 집적 회로(150)의 단면도를 도식적으로 나타낸 것이다. 반도체 칩(100)은 전형적으로, 집적 회로(150)의 성능 및 회로 레이아웃의 전체 구성에 따라, 기판(101)(예를 들어, 실리콘 기판 혹은 SOI 기판)을 포함할 수 있다. 더욱이, 실리콘 기반의 반도체 층(102)이 전형적으로 기판(101) "위에" 제공될 수 있고, 여기서 반도체 층(102)은, 집적 회로(150)의 필요한 기능적 동작에 의해 요구될 수 있는 바에 따라, 매우 많은 수의 회로 소자들(예를 들어, 트랜지스터, 커패시터, 저항 등)을 포함할 수 있다. 앞서 설명된 바와 같이, 회로 소자들의 임계 치수들의 계속적인 감축은 결과적으로, 대량 생산 기술에 의해 생산되는 현재 이용가능한 정교한 반도체 디바이스들에서의 트랜지스터들의 임계 치수가 대략 50 nm 및 이보다 훨씬 작아지게 할 수 있다. 더욱이, 반도체 칩(100)은 금속화 시스템(110)을 포함할 수 있는바, 이는 고급 디바이스들에서 복수의 금속화 층들, 즉 디바이스 레벨의 복수의 금속화 층들을 포함할 수 있고, 여기서 금속 라인들 및 비아들이 적절한 유전체 물질에 매립될 수 있다. 앞서 언급된 바와 같이, 다양한 금속화 층들에서 사용되는 대응하는 유전체 물질들의 적어도 일부는, 인접하는 금속 라인들의 기생 커패시턴스가 가능한 한 낮게 유지되도록 하기 위해 기계적 안정도가 감소된 물질들로 구성될 수 있다. 앞서 설명된 바와 같이, 범프 구조(160)의 적어도 일부는 금속화 시스템(110)의 일부로서 제공될 수 있고, 여기서 예를 들어 솔더 물질로 구성된 대응하는 범프들은 시스템(110)의 맨 마지막 금속화 층 상에 제공될 수 있다. 반면에, 패키지 기판(170)은, 열 및/또는 기계적 압력의 인가시 각각의 기계적 및 전기적 연결을 확립하기 위해 대응하는 범프들과 콘택될 수 있는, (적절한 위치에 배치됨과 아울러 치수를 갖는) 콘택 패드들(미도시)을 포함할 수 있다. 더욱이, 패키지 기판(170)은, 범프 구조(160)의 범프들을 대응하는 단자들과 연결시키기 위한 임의의 적절한 전도성 라인들을 포함할 수 있는바, 그 다음에 이것은 인쇄 배선판(printed wiring board) 등과 같은 다른 주변 컴포넌트들에 대한 전기적 인터페이스를 확립할 수 있다. 설명의 편의를 위해, 패키지 기판(170)에서의 임의의 이러한 전도성 라인들은 도시되지 않았다.
집적 회로(150)의 동작 동안, 반도체 칩(100) 내에 열이 발생될 수 있는바, 예를 들어, 반도체 층(102) 내에 그리고 위에 형성된 회로 소자들에 의해 발생될 수 있고, 이것은 기판(101)의 전체 열 전도도에 따라, 예를 들어, 금속화 시스템(110) 및 범프 구조(160)를 통해 그리고/또는 기판(101)을 통해 발산될 수 있다. 예를 들어, SOI 기판의 열 발산 능력은, 반도체 층(102)을 나머지 기판 물질과 분리 분리시킬 수 있는 매립된 절연 옥사이드 층의 감소된 열 전도도로 인해, 순수한 실리콘 기판과 비교하여 매우 낮을 수 있다. 따라서, 주요 열 발산 경로는 범프 구조(160) 및 패키지 기판(170)이 될 수 있다. 결과적으로, 적당하게 높은 평균 온도가 반도체 칩(100)에 생성될 수 있고, 그리고 또한 패키지 기판(170)에 생성될 수 있고, 여기서 앞서 언급된 바와 같이, 이러한 두 개의 컴포넌트들 간의 열 팽창 계수의 부정합은 상당량의 기계적 스트레스를 일으킬 수 있다. 예를 들어, 화살표(103 및 173)에 의해 표시된 바와 같이, 패키지 기판(170)은 반도체 칩(100)과 비교하여 증가된 열 팽창을 나타낼 수 있고, 여기서, 이에 따른 대응하는 부정합은 결과적으로, 상당한 정도의 열적 스트레스를, 특히 반도체 칩(100)과 패키지 기판(170) 사이에 "계면"에서, 일으킬 수 있는바, 즉, 특히 범프 구조(160)와 금속화 시스템(110)은 집적 회로(150)의 동작 동안 열적 부정합에 의해 발생된 상당량의 전단력을 받을 수 있다. 고급 유전체 물질의 감소된 기계적 안정도 및 감소된 부착도로 인해, 집적 회로(150)의 전체 신뢰도에 영향을 미칠 수 있는 대응하는 결함들이 발생할 수 있다.
도 1b는 집적 회로(150)를 동작시킬 때의 전형적인 상황에서 금속화 시스템(110)의 일부를 확대한 도면을 도식적으로 나타낸다. 도시된 바와 같이, 금속화 시스템(110)은 복수의 금속화 층들을 포함할 수 있고, 여기서는 설명의 편의를 위해 두 개의 금속화 층들(120 및 130)이 도시되었다. 예를 들어, 금속화 층(120)은 유전체 물질(121)을 포함할 수 있고, 여기에는 대응하는 금속 라인들(122) 및 비아들(123)이 매립될 수 있다. 마찬가지로, 금속화 층(130)은 유전체 물질(131)과, 그리고 각각의 금속 라인들(132) 및 비아들(133)을 포함할 수 있다. 더욱이, 전형적으로 금속화 층들(120, 130)은 에칭 정지/캡핑 층들(124, 134)을 각각 포함할 수 있고, 이들은 구리 등을 한정시키는, 에칭 정지 능력 면에서 원하는 특성을 갖는 적절한 물질의 형태로 용이하게 제공될 수 있다. 더욱이, 앞서 설명된 바와 같이, 금속화 시스템(110)에서의 금속화 층들의 적어도 일부는, 에칭 정지/캡핑 층들(124, 134)로서 종종 사용될 수 있는, 실리콘 나이트라이드, 실리콘 카바이드, 질소 함유 실리콘 카바이드와 같은 다른 유전체들과 비교하여 크게 감소된 기계적 안정도를 나타낼 수 있는 로우-k 유전체 물질 혹은 ULK 물질 형태의 민간성 유전체 물질을 포함할 수 있다. 결과적으로, 집적 회로의 동작 동안, 화살표(103, 173)(도 1a 참조)에 의해 표시된 바와 같이 열 팽창에 관한 서로 다른 동작으로 인해, 상당량의 기계적 스트레스가 103a에 의해 표시된 바와 같이 금속화 층들(120, 130)로 전달될 수 있다. 결과적으로, 기계적 스트레스(103a)가 또한 유전체 물질들(131 및 121)에 널리 퍼질 수 있고, 그럼으로써 다소 두드러진 스트레인된 상태가 유발될 수 있으며, 이는 결과적으로 결함(121a, 131a)을 생성시키며, 이것은 최종적으로 보다 하부에 놓인 물질들(124, 134) 각각으로부터의 어느 정도의 디래미네이션을 일으키는데, 이는 물질들(121, 131)과 같은 ULK 유전체 물질들의 에칭 정지/캡핑 층들(124, 134)에 대한 접착도가, 실리콘 다이옥사이드 등과 같은 종래의 유전체 물질들과 비교하여 감소될 수 있기 때문이다. 따라서, 결과적으로 발생된 디래미네이션은 최종적으로 금속화 시스템(110)의 조기 파손을 일으킬 수 있고, 이로 인해 집적 회로(150)의 전체 신뢰도가 감소하게 된다(도 1a 참조).
정교한 금속화 시스템들의 신뢰도 감소 문제는, 대응하는 금속간 유전체들의 유전 상수가 더욱 감소될 수 있음과 아울러 동시에 그 대응하는 칩 구역의 치수가 집적 회로의 전체 기능을 훨씬 더 증진시키기 위해 증가될 수 있는, 고급 프로세스 기술에서 훨씬 더 악화된다. 반면에, 전체 회로 레이아웃의 복잡도 증가는 또한, 앞서 설명된 바와 같이, 다수의 적층된 금속화 층들의 증가를 요구할 수 있고, 이것은 추가적으로 기계적 안정도를 감소시켜며, 이로 인해 복합 집적 회로의 신뢰도는 훨씬 더 감소하게 된다. 더욱이, 범프 구조(160)(도 1a 참조)를 제공함으로써 패키지 기판과 반도체 칩의 적정하게 단단한 기계적 결합이 생성될 수 있는바, 이것은 따라서 그 발생된 기계적 스트레스를 범프 구조(160) 아래에 제공되는 금속화 층들로 "효과적으로" 전달할 수 있고, 따라서, 약한 컴포넌트들, 즉 로우-k 유전체 물질들은 특히 주기적 동작 모드가 집적 회로(150)의 동작 동안 사용될 수 있는 때 주기적으로 발생할 수 있는 상당량의 기계적 스트레스 힘을 수용해야만 할 것이다.
이러한 이유로, 종래의 방법에서, 고급 유전체 물질들을 포함하는 금속화 시스템들이 사용되는 경우 성능을 고려하는 경우, 반도체 칩의 전체 크기는 수용가능한 레벨에서 전체 기계적 스트레스 성분이 유지되도록 하기 위해 적절한 치수로 제한돼야만 한다. 다른 경우에, 금속화 층들의 수는 제한될 수 있고, 그럼으로써, 또한 패킹 밀도 및/또는 회로 레이아웃의 복잡도가 제한될 수 있다. 또 다른 종래의 방법에서, 덜 고급인 유전체 물질이 전체 기계적 안정도를 증진시키기 위해 사용될 수 있다(이로 인해 집적 회로의 성능은 희생됨).
앞서 설명된 상황을 고려하여 볼 때, 본 개시 내용은, 정교한 반도체 디바이스의 금속화 시스템들의 신뢰도가 증진될 수 있으며, 아울러 앞서 확인된 문제들 중 하나 이상의 영향을 없애거나 혹은 적어도 감소시킬 수 있는 기술 및 반도체 디바이스에 관한 것이다.
일반적으로, 본 개시 내용은 금속화 시스템의 신뢰도가 증가될 수 있고 그럼에도 불구하고 고급 유전체 물질을 포함하는 원하는 수의 금속화 레벨을 제공할 수 있는 기술 및 반도체 디바이스에 관한 것이다. 이러한 목적을 달성하기 위해, 단일의 다이 영역은 어느 정도까지 기계적으로 분리될 수 있는 둘 이상의 부분들로 "분할"될 수 있고, 이에 따라 임의의 사용된 스트레스 성분들이 적절한 크기의 상기 둘 이상의 부분들에 작용할 수 있어, 기존의 기계적 스트레스 상태가 수용됨과 아울러 그럼에도 불구하고 원하는 안정도가 제공될 수 있다. 단일 칩 구역을 기계적 상호작용이 감소된 둘 이상의 부분들로 분할함과 아울러 또한 개별 부분들 간의 전기적 연결을 유지시키는 것은, 본 명세서에 개시되는 일부 예시적 실시형태에서, 스트레스 완화 영역(stress relaxation region)들 혹은 "확장(expansion)" 갭(gap)들을 제공함으로써 달성될 수 있는바, 이 스트레스 완화 영역들 혹은 확장 갭들은 하나 이상의 금속화 층들을 통하여 연장할 수 있고 그리고, 본 명세서에서 개시되는 일부 실시예들에서는, 반도체 칩의 기판으로 혹은 반도체 칩의 기판을 통하여 연장할 수도 있다. 스트레스 완화 영역들은, 반도체 디바이스와 비교하여, 예를 들어, 열 팽창, 탄성, 등에 있어 서로 다른 특성을 가질 수 있고, 이에 따라 대응하는 "분리(decoupling)"가 예를 들어, 반도체 칩에 대한 열적 부정합을 갖는 각각의 패키지 기판에 기반을 둔 반도체 디바이스의 동작 동안 달성될 수 있음과 아울러, 그리고/또는 패키징 및 범프 구조의 패키지 기판으로의 연결과 같은 특정 제조 단계 동안 달성될 수 있는바, 이로 인해 종래 방법에서 상당량의 신뢰도 감소를 일으킬 수 있는 결함의 생성 확률이 감소될 수 있다. 결과적으로, 고려하고 있는, 원하는 정도의 전기적 성능 및/또는 회로 레이 아웃의 복잡도가 유지될 수 있고, 그럼에도 불구하고 단일의 반도체 칩의 적어도 두 부분들의 기계적 분리에 근거하는 증진된 신뢰도가 제공될 수 있다.
본 명세서에서 개시되는 하나의 예시적 반도체 디바이스는, 기판과, 그리고 상기 기판 위에 형성되는 반도체 물질을 포함한다. 더욱이, 상기 반도체 디바이스는, 상기 반도체 물질 내에 그리고 위에 형성되는 복수의 회로 소자들과, 그리고 상기 복수의 회로 소자들 위에 형성되는 금속화 시스템(metallization system)을 포함하고, 여기서, 상기 금속화 시스템은, 패키지 기판에 연결되도록 구성된 최종 콘택 층 및 하나 이상의 금속화 층들을 포함한다. 추가적으로, 상기 반도체 디바이스는 적어도 상기 금속화 시스템에 제공되는 스트레스 완화 영역을 포함하고, 여기서, 상기 스트레스 완화 영역은 상기 금속화 시스템을 적어도 제 1 부분과 제 2 부분으로 분할하고, 상기 스트레스 완화 영역은, 상기 제 1 부분과 상기 제 2 부분을 전기적으로 연결하도록, 상기 하나 이상의 금속화 층들 중 적어도 하나에 금속 라인 부분을 포함한다.
본 명세서에서 개시되는 또 다른 예시적 반도체 디바이스는, 기판과, 그리고 상기 기판 위에 위치하는 반도체 물질 내에 그리고 위에 형성되는 복수의 트랜지스터 소자들을 포함한다. 더욱이, 복수의 적층된 금속화 층들이 제공되고, 여기서 상기 금속화 층들 중 적어도 하나는 로우-k 유전체 물질(low-k dielectric material)에 형성되는 금속 라인들을 포함한다. 최종적으로, 상기 반도체 디바이스는 상기 복수의 적층된 금속화 층들 각각을 통하여 연장하는 확장 갭(expansion gap)을 포함하며, 여기서, 상기 확장 갭은 상기 기판으로 연장한다.
본 명세서에서 개시되는 하나의 예시적 방법은 반도체 디바이스의 형성에 관한 것이다. 상기 방법은 복수의 트랜지스터 소자들을 포함하는 반도체 층 위에 하나 이상의 금속화 층들을 형성하는 것을 포함한다. 추가적으로, 상기 방법은 상기 하나 이상의 금속화 층들 중 적어도 하나를 통하여 연장하는 적어도 하나의 트렌치를 형성하는 것을 포함하며, 여기서 상기 트렌치는 상기 하나 이상의 금속화 층들 중 상기 적어도 하나를 제 1 부분과 제 2 부분으로 분할한다.
본 개시 내용의 또 다른 실시예들은 첨부되는 특허청구범위에서 정의되고, 첨부되는 도면을 참조하여 설명되는 다음의 상세한 설명을 통해 더욱 명백하게 될 것이다.
도 1은 종래 설계에 따른 범프 구조에 의해 연결된 반도체 칩과 패키지 기판을 포함하는 집적 회로의 단면도를 도식적으로 나타낸 것이다.
도 1b는 종래 프로세스 방식에 따라 제공되는 민감성 유전체 물질들을 포함하는 반도체 칩의 금속화 시스템의 일부를 도식적으로 확대한 도면이다.
도 2a 및 도 2b는, 본 발명의 예시적 실시예들에 따른, 서로 간의 상호 기계적 상호작용이 감소됨과 아울러 치수가 감소된 각각의 서브 구역들을 정의할 수 있는 각각의 스트레스 완화 영역(이것은 또한 확장 갭으로 언급되기도 함)들을 포함하는 반도체 칩들의 상면도를 도식적으로 나타낸 것이다.
도 2c는 본 명세서에서 개시되는 예시적 실시예들에 따른, 금속화 시스템에서의 결함의 생성 가능성을 감소시키기 위해, 치수가 감소된 반도체 칩의 두 개 혹은 그 이상의 부분들을 제공하기 위한, 스트레스 완화 영역 혹은 분리 영역을 포함하는 반도체 칩의 단면도를 도식적으로 나타낸 것이다.
도 2d는 본 발명의 또 다른 예시적 실시예에 따른, 스트레스 완화 영역의 일부를 도식적으로 나타낸 상면도이고, 여기서는 금속 라인들의 비선형 구성에 근거하여 서브 부분들로의 전기적 연결을 위한 다수의 변형들이 제시되고 있다.
도 2e는 본 발명의 예시적 실시예들에 따른 금속화 시스템을 통하여 연장하는 트렌치를 형성하기 위한 제조 단계 동안의 복합 금속화 시스템을 포함하는 반도체 칩의 일부의 단면도를 도식적으로 나타낸 것이다.
도 2f 및 도 2g는 본 발명의 또 다른 실시예들에 따른, 대응하는 에칭 프로세스의 복잡도가 감소되도록 수개의 단계들로 스트레스 완화 영역을 형성함에 있어서의 다양한 제조 단계 동안의 반도체 디바이스의 단면도를 도식적으로 나타낸 것이다.
도 2h는 본 발명의 또 다른 예시적 실시예들에 따른, 반도체 기판으로 연장하는 확장 갭 혹은 스트레스 완화 영역을 포함하는 반도체 디바이스의 단면도를 도식적으로 나타낸 것이고, 여기서 기계적 분리는 최종 제조 단계에서 기판의 후면의 물질을 제거함으로써 증진될 수 있다.
본 개시 내용이 다음의 상세한 설명 및 도면에서 예시되는 바와 같은 실시예들을 참조하여 설명되지만, 다음의 상세한 설명 및 도면은 본 명세서에서 개시되는 특정적인 예시적 실시예들로만 본 발명의 개시 내용을 한정시키려는 의도로 제공되는 것이 아님을 이해해야 하며, 오히려 본 명세서에 설명되고 있는 예시적 실시예들은 단지 본 개시 내용의 다양한 실시형태의 예를 제시하고자 하는 것이며, 본 발명의 범위는 첨부되는 특허청구범위에 의해 정의되는 바와 같다.
일반적으로, 본 개시 내용은 고급 반도체 디바이스들에서의 금속화 시스템들의 신뢰도 감소 문제에 대처하는 것으로, 이 문제는, 특정 제조 단계 동안, 그리고 특히 반도체 칩의 열 팽창 계수와 비교하여 다른 열 팽창 계수를 갖는 패키지 기판에 연결되어 있을 때의 집적 회로의 동작 동안, 금속화 시스템에 가해진 기계적 스트레스에 의해 일어날 수 있다. 이러한 목적을 달성하기 위해, 본 명세서에서 개시되는 원리는, 기계적 스트레스 힘에 관하여 반도체 칩의 유효 크기를 "감축"시키고 아울러 전기적 동작에 관하여 원하는 증가된 칩 치수를 유지시키는 것을 고려한다. 즉, 칩 크기는 원하는 복합적인 전체 회로 레이아웃에 의해 요구되는 바와 같은 요건들에 따라 선택될 수 있고, 여기서 또한 일정 양의 칩 구역이 일정 지대 혹은 영역의 제공을 위해 따로 마련될 수 있는데, 이 영역은 다이 영역을 둘 이상의 서브 구역들로 "기계적으로" 분할할 수 있음과 아울러 전체적으로 다이 구역의 전기적 일체성을 유지시킬 수 있다. 결과적으로, 확장 갭들, 스트레스 완화 영역들, 기계적 분리 영역들 등으로도 언급될 수 있는 이러한 영역들은, 개별 서브 구역들이, 예를 들어 열 팽창 계수의 부정합으로 인해 발생될 수 있는 기계적 스트레스에 응답할 수 있도록 하는바, 이 경우 스트레스 완화 영역에 의해 분리된 이웃하는 서브 구역들에서의 영향은 크게 감소한다. 결과적으로, 각각의 개별 서브 구역들의 크기는 임계 크기보다 작게 유지될 수 있는데, 이보다 큰 경우, 달리 금속화 층들의 수에 관한 요건이 주어진다면, 본 명세서에서 사용되는 유전체 물질 등에 대해 수용할 수 없는 신뢰도 손실을 관측할 수 있다. 반면에, 전체 다이 구역의 전기적 "단일성(unity)"은 개별 서브 구역들 간에 금속 라인들을 적절하게 제공함으로써 유지될 수 있는바, 그러나 이것은 어는 정도의 부피 축소 혹은 확장을 견디도록 구성될 수 있고, 이러한 부피 축소 혹은 확장은 제조 시퀀스 동안 그리고/또는 디바이스의 동작 동안 기계적 스트레스 및/또는 열적 상태에 의해 일어날 수 있다. 일부 예시적 실시예들에서, 대응하는 스트레스 완화 영역은, 예를 들어 반도체 칩과 그 부착되는 패키지 기판 간의 열적 부정합에 의해 일어나는 임의의 발생하는 기계적 스트레스의 크기를 제한하도록 적어도 임계적 금속화 층들 내에 제공될 수 있고, 반면, 다른 경우에, 스트레스 완화 영역은 전체 금속화 시스템을 통하여 연장할 수 있거나 혹은 심지어 반도체 칩의 기판 물질을 통하여 확장할 수 있다. 일부 예시적 실시예에서, 스트레스 완화 영역은, 열적 그리고 기계적 스트레스에 관하여 다양한 서브 구역들의 원하는 응답이 얻어지도록 적절한 물질로 충전될 수 있다. 즉, 대응하는 충전 물질은, 예를 들어 탄성, 열 팽창 계수, 열 전도도 등에 관하여, 반도체 칩의 초기 물질과 비교하여 다른 특성을 가질 수 있다. 이러한 방식으로, 스트레스 완화 영역들은 디바이스 및 프로세스 요건에 따라 조정될 수 있는바, 여기서 서로 다른 영역들에는 필요한 경우 서로 다른 특성들이 제공될 수 있거나, 혹은 심지어 단일의 완화 영역 내에도 서로 다른 특성들을 갖는 충전 물질들이 제공될 수 있다. 예를 들어, 패키지 기판과 비교하여 유사한 열 팽창 특성을 갖는 충전 물질이 예를 들어 유기 충전 물질의 형태로 사용될 수 있고, 그럼으로써 측면 스트레스 성분이 제공될 수 있으며, 이는 앞서 설명된 바와 같이 금속화 시스템에서 유발될 수 있는 대응하는 기계적 스트레스 성분을 어느 정도 중화시킬 수 있다. 즉, 패키지 기판의 증가된 열 팽창 동안, 금속화 층들에 유발되는 대응하는 인장성 스트레스는, 스트레스 완화 영역(즉, 그 안에 함유된 대응하는 충전 물질)로부터 나오는 대응하는 압축성 스트레스에 의해 적어도 어는 정도까지 보상될 수 있다. 앞서 나타낸 바와 같이, 충전 물질의 특성은, 특정 디바이스 레벨에 대한 완화 영역의 대응하는 "응답"이 특정적으로 설계되도록, 예를 들어, 깊이 방향을 따라 변할 수 있다. 예를 들어, 금속화 시스템의 다른 부분들에서, 충전 물질의 압축성 동작이 보다 하부 레벨의 디바이스 레벨에 혹은 기판 내에 제공될 수 있는 경우, 충전 물질의 증진된 열 전도도 및/또는 전기 전도도는, 열 전도도가 증진된 충전 물질이, 매립된 절연 층을 통하여 연장할 수 있을 때, 예를 들어 SOI 기판의 전체 열 특성을 증진시키기 위해, 이로운 것으로 고려될 수 있다. 다른 경우에, 충전 물질의 적어도 일부분은 다양한 디바이스 레벨들을 연결하는 전기적 콘택으로서 사용될 수 있거나, 혹은 전기적으로 전도성인 충전 물질을 효율적인 차폐물로서 사용함으로써 다양한 서브 구역들의 전기적 내성을 증진시키기 위해 사용될 수 있다. 예를 들어, 높은 스위칭 속도 등을 갖는 회로를 포함하는 로직 부분들과 같은 반도체 칩의 고성능 서브 구역들은, 임계적 서브 구역을 실질적으로 완전히 측면으로 둘러싸는 스트레스 완화 영역에 전도성 충전 물질을 제공함으로써, 효과적으로 차폐될 수 있다. 다른 경우에, 스트레스 완화 영역들의 적어도 일부분에, 용량성 구조와 같은 전기적으로 활성화된 구조가 구현될 수 있는바, 이것은 기계적 스트레스 및 열적 스트레스에 응답할 수 있고, 그럼으로써 다양한 서브 구역들의 상태를 효과적으로 모니터링할 수 있다. 다른 경우에, 적절한 분리 커패시터들이, 충전 물질과, 그리고 스트레스 완화 영역들의 대응하는 구성을 기반으로 하여 확립될 수 있다. 결과적으로, 일부 예시적 실시예들에서의 기계적 특성에 추가하여, 증진된 열 발산, 스위칭 노이즈의 차폐, 열 감지 애플리케이션 등과 같은 추가적인 기능들이 스트레스 완화 영역 혹은 적어도 그 일부분을 사용하여 구현될 수 있다. 따라서, 고려되는 회로 레이아웃의 복잡도 및 금속화 시스템의 소정의 구성에 대한 신뢰도 증진에 추가하여, 전체 성능 증진이 획득될 수 있다.
도 2a 내지 도 2h를 참조하여, 이제 다른 예시적 실시예들이 보다 상세히 설명될 것이다.
도 2a는 소정의 회로 레이아웃에 따른 하나 이상의 기능적 회로 유닛들을 수용하도록 특정 측면 치수들을 갖는 반도체 칩의 상면도를 도식적으로 나타낸 것이다. 즉, 반도체 칩(200)은, 소정의 회로 구성에 의해 요구된 전기적 성능을 획득하기 위해, 그 안에 다수의 회로 소자들이 형성될 수 있는 크기의 치수를 가질 수 있다. 더욱이, 예를 들어, 금속화 시스템(도 2a에서는 미도시) 등의 아키텍처에 관한 반도체 칩(200)의 전체 구성은, 예를 들어, 앞서에서도 설명된 바와 같이, 로우-k 유전체, ULK 물질 등과 같은 고급 유전체 물질들을 갖는 하나 이상의 대응하는 금속화 층들(미도시)을 제공함으로써, 원하는 성능 레벨이 획득되도록 선택될 수 있다. 이해해야만 하는 것으로서, 반도체 칩(200)은 더 많은 수의 회로 소자들을 포함할 수 있으며, 그럼으로써 종래 반도체 디바이스들과 비교하여 전기적 성능의 소정의 표준을 갖는 대응하는 기능적 유닛들의 증가된 복잡도가 제공될 수 있는바, 이는 칩(200)의 측면 치수가, 종래 방법에서의 경우에서와 같이 대응하는 패키지 기판과 결합된 열적 성능에 의해 제한되지 않기 때문인데, 종래 방법에서는 금속화 시스템의 소정의 기술 표준에 있어서, 즉 금속화 층들의 수와 그 안에 사용된 유전체 물질들에 관한 그 구성이 금속화 시스템의 필요한 신뢰도의 관점에서 제한돼야만 한다. 이러한 목적을 달성하기 위해, 일부 예시적 실시예들에서, 반도체 칩(200)은 하나 이상의 스트레스 완화 영역들(280a, 280b)을 기반으로 하여 둘 이상의 서브 구역들(200a, 200b, 200c)로 "분할"될 수 있다. 즉, 앞서 설명된 바와 같이, 영역들(280a, 280b)은 인접하는 서브 구역들에 대하여 어느 정도의 기계적 분리 효과를 제공할 수 있고, 그럼으로써 열적으로 유발된 스트레스 성분에 대한 응답이 증진될 수 있고, 이것은 반도체 칩(200)의 대응하는 금속화 시스템의 신뢰도 증진으로 직접적으로 나타낼 수 있다. 예를 들어, 영역들(280a, 280b)은 적절한 물질로 적어도 부분적으로 충전될 수 있는 트렌치를 나타낼 수 있는바, 이 적절한 물질은, 개별 영역들(200a, ..., 200c)이 그 이웃하는 서브 구역에 크게 영향을 미침이 없이 기계적 스트레스에 대해 응답할 수 있게 하는 물질이다. 예를 들어, 대응하는 충전 물질은 인접하는 서브 구역들에 부착될 수 있고, 그럼에도 불구하고 어느 정도의 탄성을 제공하여, 영역들(280a, 280b)의 완충 효과로 인해, 대응하는 서브 구역들이 인접 서브 구역들에 큰 영향을 미침이 없이 수축 혹은 확장할 수 있다. 제시된 실시예에서, 스트레스 완화 영역(280b)은, 확장 혹은 수축에 의한 열적으로 혹은 기계적으로 유발된 스트레스에 관한 서브 구역(200c)의 응답을, 인접하는 서브 구역(200b)에 큰 영향을 실질적으로 미침이 없이, 가능하게 할 수 있는바, 서브 구역(200b)도 또한 인접하는 서브 구역들(200a, 200c)에 상당량의 기계적 스트레스를 생성시킴 없이 개별적으로 확장 혹은 수축될 수 있다. 결과적으로, 반도체 칩(200)이 패키지 기판에 부착될 때, 서브 구역들(200a, 200b, 200c)은 패키지 기판의 열적으로 유발된 수축 혹은 확장을 개별적으로 따를 수 있음과 아울러, 동시에, 칩(200)의 금속화 시스템의 기계적 능력과 호환가능한 레벨에서 결과적인 스트레스 성분을 유지시킬 수 있다.
반면에, 전체적으로 칩(200)의 전기적 일체성은, 도 2c 및 도 2d를 참조하여 이후 설명되는 바와 같이, 다양한 서브 구역들(200a, 200b, 20Oc) 간의 각각의 전기적 연결을 유지시킴으로써 유지될 수 있다. 일부 예시적 실시예에서, 전기적 연결에 관해, 서브 구역들(200a, 200c)은, 이러한 구역들이 칩(200)의 전체 회로의 기능적 유닛들을 나타낼 수 있도록 선택될 수 있고, 이 경우 단지 적절히 낮은 개수의 전기적 연결들만이, 구역들(20Oa, ..., 200c)에 의해 나타내지는 다양한 기능적 유닛들 간에 확립돼야만 할 것이다. 예를 들어, CPU와 같은, 정교한 집적 회로의 메모리 구역은, 영역들(280a, 280b) 중 하나에 의해 다른 서브 구역들(예를 들어, CPU 코어, 파워 전자부 등)로부터 분리될 수 있는 기능적 유닛으로서 고려될 수 있다. 다른 경우에, 영역들(280a, 280b)의 구성 및 이에 따른 서브 구역들(200a, ..., 200c)의 구성은, 금속화 시스템에서의 금속 라인들의 "밀도"와 같은 다른 기준에 대하여 선택될 수 있고, 이 경우, 금속 라인들의 밀도 감소는, 그 안에 영역들(280a, 280b) 중 하나를 배치하는 것, 동작 동안 칩(200) 내의 온도 분포, 칩(200)의 특정 구역에서 추가적인 열적 기능 및/또는 전기적 기능을 제공하는 것 등에 있어 유리한 것으로 고려될 수 있다. 예를 들어, 앞서 언급된 바와 같이, 영역들(280a, 280b)의 적어도 일부분은 또한 특히 SOI 디바이스에서 전체 열 전도도를 증진시키기 위해 사용될 수 있어, 구역들(200a, ..., 200c) 중 하나 이상의 구역은 동작 동안, 열 발생 증가 구역을 나타낼 수 있다.
도 2b는 스트레스 완화 영역들(280a, ..., 280g)의 대응하는 네트워크에 의해 정의되는 적절하게 많은 개수의 서브 구역들(200a, ..., 200n)을 갖는 반도체 칩(200)을 도식적으로 나타낸다. 예시된 바와 같이, 다양한 서브 구역들(200a, ..., 20On)의 크기 및 형상은 전체 디바이스 요건에 따라 영역들(280a, ..., 280g)에 의해 개별적으로 조정될 수 있다.
도 2c는 도 2a의 섹션 lle에 따른 반도체 칩(200)의 일부의 단면도를 도식적으로 나타낸 것이다. 예시된 바와 같이, 칩(200)은 기판(201)을 포함할 수 있고, 이 기판(201)은 그 위에 반도체 층(202)을 형성하기 위한 임의의 적절한 캐리어 물질을 나타낼 수 있으며, 반도체 층 내에 그리고 위에는 트랜지스터, 커패시터, 등과 같은 회로 소자들이 형성될 수 있다. 예를 들어, 기판(201)은, SOI 구성이 고려되는 경우, 적어도 칩(200)의 일부 구역들에서 매립 절연 층(201a)을 포함할 수 있는 실리콘 기판을 나타낼 수 있다. 그러나, 본 명세서에서 개시되는 원리들은 반도체 층이 적절한 캐리어 물질 위에 형성될 수 있는 임의의 적절한 칩 구성에도 적용될 수 있음을 이해해야만 한다. 더욱이, 반도체 칩(200)은 금속화 시스템(210)을 포함할 수 있는바, 이 금속화 시스템(210)은, 예를 들어 금속화 층의 개수, 그 안에 통합되는 유전체 물질의 타입, 등에 관하여, 원하는 구성을 가질 수 있다. 예를 들어, 금속화 시스템(210)은 복수의 금속화 층들(220, 230, 240)을 포함할 수 있고, 그 각각은 서브 구역들(200b, 200c) 내에 배치되는 회로 소자들의 전기적 연결들을 제공하도록 복수의 금속 라인들 및 비아들을 포함할 수 있다. 설명의 편의를 위해, 임의의 이러한 금속 라인들 및 비아들이 도 2c에서 도시되지는 않았다. 금속화 층들(220, 230, 240) 중 적어도 일부는, 앞서 설명된 바와 같이, 고급 유전체 물질을 포함할 수 있다. 예를 들어, 금속화 층들(220, 230, 240) 각각은 유전체 물질(221, 231, 241)을 각각 포함할 수 있는바, 이들은 로우-k 유전체 물질 혹은 ULK 물질을 포함할 수 있다. 더욱이, 금속화 층들(220, 230, 240) 중 적어도 일부는, 스트레스 완화 영역(280b)을 걸쳐 서브 구역(200c)이 서브 구역(200b)과 전기적으로 연결되도록 하기 위해, 금속 라인(222, 232, 242)을 각각 포함할 수 있다. 금속 라인들(222, 232, 242)을 구역들(200c, 200b)의 디바이스 층(202) 내의 회로 소자들과 연결시키기 위한 대응하는 상호연결 구조가 도 2c에서는 도시되지 않았음을 이해해야 한다.
더욱이, 기판(200)은 전체 금속화 시스템(210), 반도체 레벨(202), 및 기판(201)(이것은 가능하게는 매립된 절연 층(201a)을 포함할 수 있음)을 통하여 연장할 수 있는 영역(280b)을 포함할 수 있다. 다른 예시적 실시예에서, 이후 설명되는 바와 같이, 만약 측면 스트레스 전달의 기계적 분리 혹은 단절이 단지 특정 디바이스 레벨들 내에만 있는 것으로 적절히 고려될 수 있다면, 영역(280b)은 특정 깊이까지 연장할 수 있다. 영역(280b)은, 기계적 분리에 관하여 원하는 특성을 제공하는 적절한 충전 물질(281)로 충전될 수 있는 트렌치를 나타낼 수 있다. 예를 들어, 복수의 폴리머 물질들이 종래 기술에서 이용가능한데, 이것은 앞서 설명된 바와 같이, 구역들(200c, 200b)에 대한 충분한 부착도를 제공할 수 있어, 후속 프로세싱 동안 칩(200)의 기계적 안정도를 어느 정도 유지시킴과, 아울러 그럼에도 불구하고 구역들(200c, 200b)의 개별적 확장 및 축소를 어느 정도까지 가능하게 한다. 일부 예시적 실시예들에서, 충전 물질(281)은, 이후 제조 단계에서 반도체 회로(200)에 연결될 패키지 기판의 물질의 열 팽창 계수에 가까운 열 팽창 계수를 갖는 물질의 형태로 제공될 수 있다. 다른 경우에, 탄성이 증진된 물질이 사용될 수 있고, 반면 다른 경우에, 추가적으로 혹은 대안적으로, 열 전도도가 증진된 충전 물질이 영역(280b) 내의 적어도 특정 높이 레벨까지 제공될 수 있다. 예를 들어, SOI 구성의 경우에, 기판(201)의 열 발산 능력은, 적어도 반도체 층(202)으로부터 매립 절연 층(210a)을 통해 기판(201)으로 확장하는 부분에 대해 영역(208b) 내에 열 전도도가 증진된 물질을 제공함으로써, 크게 증진될 수 있다. 따라서, 일반적으로 SOI 디바이스들의 열등한 열적 동작은, 열 전도도가 증진된 적절한 충전 물질(281)을 영역(280b)에 제공함으로써 크게 증진될 수 있다.
도 2d는 서브 구역들(200c 및 200b)을 연결하는 금속 라인들(222, 232, 242)을 설계하는 다양한 변형들을 도식적으로 나타낸 것이다. 즉, 금속 라인들(222, 232, 242)은 영역(280b)을 걸쳐 연장하는 비선형 라인 부분을 포함할 수 있는바, 이는 영역(200c, 200b) 간의 후속 기계적 변위가, 전기적 연결에 부정적 영향을 미침이 없이, 가능하게 할 수 있다. 예시된 바와 같이, 임의 타입의 "구부러진" 구성이, 영역(280b) 내의 비선형 라인 부분(242a)에 대해 사용될 수 있고, 이에 따라 금속 라인(242)의 원하는 "유연성(flexibility)"이 제공될 수 있으며, 또한 금속 라인들(232, 222)에 대해서도 제공될 수 있는데, 이것은 도 2d에서는 도시되지 않았다.
도 2e는 도 2a의 섹션 lle를 따른 또 다른 단면도를 도식적으로 나타낸 것이다. 예시된 바와 같이, 반도체 디바이스(200)는 기판(201)을 포함할 수 있고, 그 위에는 디바이스 층(202) 및 금속화 시스템(210)이 형성된다. 금속화 시스템(210)은 마지막 금속화 층으로서 범프 구조(260)를 가질 수 있는바, 이 범프 구조는, 집적 회로(150)(도 1a 참조)를 참조하여 또한 설명된 바와 같이, 패키지 기판으로 연결되도록 설계될 수 있다. 예를 들어, 범프 구조(260)는 적절한 유전체 물질(261) 및 대응하는 범프들(262)을 포함할 수 있고, 이것은 적절한 "언더범프(underbump)" 금속(262) 상에 형성될 수 있으며, 이것은 또한 금속화 층(240)의 금속 영역(243)에 연결될 수 있다. 앞서 언급된 바와 같이, 금속화 시스템(210)은 임의 개수의 금속화 층들을 포함할 수 있고, 여기서는 설명의 편의를 위해 세 개의 층들(220, 230, 240)이 도시되었다. 금속화 시스템(210)은 서브 구역(200c)에 배치된 회로 소자들(204c)과 서브 구역(200b)에 배치된 회로 소자들(204b)의 전기적 연결을 제공할 수 있다. 더욱이, 금속화 시스템(210)은, 앞서 설명된 바와 같이, 서브 구역들(200c, 200b)이 전기적으로 연결되도록 적절한 금속 라인들 및 상호연결 구조들을 포함할 수 있다. 설명의 편의를 위해, 단일의 금속 라인(222)이 일정 구역(이 구역은 영역(280b)이 대응하는 에칭 마스크(205)에 근거하여 형성될 구역임)을 걸쳐 전기적 연결을 제공되도록 도시되었다.
도 2a 내지 도 2e에 도시된 바와 같은 반도체 디바이스(200)가 다음과 같은 프로세스를 기반으로 형성될 수 있다. 회로 소자들(204c, 204b) 및 다른 구역들에서의 임의의 다른 회로 소자들이, 앞서 설명된 바와 같이, 반도체 디바이스(200)를 서브 구역들(200a, ..., 200b)(도 2a 및 도 2b 참조)로 그룹화한다는 점에서, 이러한 회로 소자들의 위치를 적절히 정의함으로써 형성된다. 회로 소자들(204c, 204d)을 형성하는 제조 시퀀스는, 설계 규칙에 의해 요구된 바대로 임계 치수를 갖고 아울러 원하는 전기적 동작을 갖는 회로 소자들이 형성되도록 임의의 적절한 기술을 포함할 수 있다. 예를 들어, 정교한 애플리케이션에서, 회로 소자들(204c, 204b)의 임계 치수(예를 들어, 전계 효과 트랜지스터들의 게이트 길이, 등과 같은 것)는 대략 50 nm 및 그 이하일 수 있다. 이후, 회로 소자들(204c, 204b)과 금속화 시스템(210) 간의 인터페이스를 나타내기 위해 적절한 콘택 구조(206)가 형성될 수 있다. 그 다음에, 다양한 금속화 층들(220, 230, 240)이 형성될 수 있으며, 여기서 로우-k 유전체 물질들과 같은 원하는 물질과 결합된 적절한 프로세스 기술이 사용될 수 있다. 더욱이, 구역들(200c, 200b) 간의 전기적 연결의 원하는 기계적 "탄성"이 획득되도록, 영역(280b)에 대응하는 구역에서, 연결 금속 라인들(예를 들어, 라인(222))에는 비선형 부분이 제공될 수 있다. 마지막으로, 범프 구조(206)가 시스템(210)의 최종 금속화 층으로서 형성될 수 있고, 여기서 또한 적절한 프로세스 기술이 적용될 수 있고, 그럼으로써 영역(280b)과 간섭하지 않도록 범프(262)의 위치가 적절하게 선택될 수 있다. 다음으로, 에칭 마스크(205)가 레지스트 마스크 형태로, 가능하게는 하드 마스크 물질(예를 들어, 실리콘 나이트라이드, 실리콘 다이옥사이드, 등과 같은 것)과 결합하여 제공될 수 있다. 마스크(205)는 영역(280b)의 측면 치수가 정의되도록 개구(205a)를 가질 수 있다. 예를 들어, 구역들(200c, 200b)의 예측된 열적 확장 혹은 수축에 따라(이것은 또한, 개별 서브 구역들의 크기에 따라 달라질 수 있음), 폭(205w)은 수 ㎛ 내지 ㎛의 십분의 몇 범위 내에 있을 수 있다.
다른 예시적 실시예에서, 에칭 마스크(205)의 제공이 범프(262)의 존재와 호환가능하지 않을 때, 마스크(205)는 범프들(262)의 형성 이전에 제공될 수 있고, 그리고 금속화 시스템(210)을 통해 그리고 가능하게는 디바이스 층(202)을 통해 그리고 기판(201)으로의 에칭 및 대응하는 트렌치의 후속 충전을 위한 대응하는 프로세스 시퀀스(207)가 범프들(262)을 형성하기 이전에 수행될 수 있다. 프로세스 시퀀스(207) 동안, 이방성 에칭 방식(이것은 플루오린(fluorine) 혹은 에칭 화학물질을 포함하는 플루오린을 기반으로 할 수 있음)이 사용될 수 있어, 임의의 금속 라인들(예를 들어, 라인(222)과 같은 것)에 관하여 선택적으로 유전체 물질을 통한 에칭이 수행될 있고, 이 금속 라인들은 적절한 전도성 혹은 유전체 에칭 정지 물질로 캡핑될 수 있는바, 따라서 대응하는 에칭 프로세스 동안 금속 라인(222)의 일체성이 보장될 수 있다. 예를 들어, 다수의 전도성 캡 물질들은 다수의 잘 확립된 플라즈마 보조 에칭 방식에 관하여 높은 에칭 저항을 가질 수 있어(여기서 또한 구리는 그 자체적으로 플라즈마 보조 에칭 기술에 의해 에칭되기 어려울 수 있음), 원하는 에칭 선택도가 획득될 수 있다. 다른 경우에, 에칭 및 대응하는 영역(280b)의 재충전을 위한 시퀀스(207)가, 이후 설명될 바와 같이, 대응하는 패터닝 시퀀스에 부과될 임의의 제약들이 완화되도록 다수의 프로세스 단계들의 시퀀스로서 수행될 수 있다. 따라서, 대응하는 트렌치를 특정 깊이까지 에칭한 이후, 또는 적절한 충전 물질이, 충전될 물질의 특성 및 타입에 따라, 예를 들어, CVD 기술, 스핀온 기술 등에 의해, 증착될 수 있다.
도 2f는 또 다른 예시적 실시예에 따른 반도체 디바이스(200)를 도식적으로 나타낸 것으로, 여기서 영역(208b)은 수 개의 단계들로 형성될 수 있다. 예시된 바와 같이, 금속화 층(220)과 같은 하나 이상의 금속화 층들을 형성한 이후, 적어도 금속화 층(220)을 통한 그리고 가능하게는 디바이스 층(202)을 통한 에칭 수행을 위해 마스크(205b)가 제공될 수 있는바, 이에 따라 에칭 프로세스의 제어도는 적당하게 많은 수의 디바이스 레벨들이 에칭돼야만 하는 프로세스 기술과 비교하여 증진될 수 있다.
도 2g는 금속화 층(220)으로 트렌치(282b)를 에칭한 이후의 반도체 디바이스(200)를 도식적으로 나타낸 것으로, 영역(280b)의 전체적 구성에 의해 요구된 바대로, 트렌치(282b)는 기판(201)까지 연장할 수 있거나, 기판으로 혹은 기판을 통하여 연장할 수 있다. 이후에, 대응하는 증착 프로세스(207a)가, 앞서 설명된 바와 같이, 적절한 충전 물질로 트렌치(282b)를 재충전하기 위해 수행될 수 있다. 프로세스(207a)는, 충전 물질의 특성에 따라, 가능하게는 에칭 프로세스와 결합된 다수의 증착 프로세스를 포함할 수 있음을 이해해야 한다. 예를 들어, 열 전도도가 증진된 물질이 트렌치(282b)의 하위 부분에 충전될 수 있다(특히, 앞서 설명된 바와 같이, 트렌치(282b)가 매립 절연 층을 통하여 연장할 수 있을 때). 만약 또 다른 타입의 물질이 트렌치(282b)에 충전돼야만 한다면, 임의의 과다 물질은, 예를 들어 각각의 에칭 프로세스에 의해 제거될 수 있고, 후속적으로 다른 충전 물질이 증착될 수 있다. 다른 경우에, 전도성 물질이, 예를 들어, 트렌치(282b)의 측벽 부분들 상에, 컨포멀 증착 프로세스를 수행함으로써, 증착될 수 있는바(이 경우, 유전체 물질의 후속 증착이 수행됨), 여기서 또한, 필요한 경우, 이전에 증착된 전도성 물질의 일부는 금속화 층(220)의 전기적 동작과 간섭하지 않도록 하기 위해 제거될 수 있다. 이 경우에, 영역(280b)은 또한 전자기 내성에 관해 증진된 차폐 효과를 제공할 수 있다. 다른 경우에, 대응하는 전도성 물질은 트렌치(282b)의 하부로부터 제거될 수 있어, 용량성 구조가 획득될 수 있는바, 이 구조는 전기적 모니터링 태스크, 전하 저장 등을 위해 사용될 수 있다.
트렌치(282b)를 재충전한 이후, 추가적인 금속화 층들을 형성하고 앞서 설명된 바와 같은 대응하는 제조 시퀀스를 반복함으로써 후속 프로세싱이 계속될 수 있어, 완화된 프로세스 조건에 기반하여 영역(280b)의 또 다른 부분이 제공될 수 있다.
도 2h는 또 다른 예시적 실시예에 따른 더 진행된 제조 단계에서의 반도체 디바이스(200)의 단면도를 도식적으로 나타낸 것이다. 예시된 바와 같이, 영역(280b)은 금속화 시스템(210)을 통해 그리고 기판(201)으로 연장할 수 있고, 그러나, 여기서 기판(201)의 잔존 두께(210r)는, 기판(201)의 프로세싱 및 핸들링 동안 반도체 디바이스(200)의 기계적 일체성 증진을 제공하기 위해, 유지될 수 있다. 즉, 영역(280b)에 대한 트렌치를 에칭하는 것, 트렌치를 재충전하는 것 등을 위한 대응하는 핸들링 동작 동안, 잔존 두께(210r)는 증진된 일체성을 제공할 수 있는바, 비록 패키지 기판에 부착되는 경우 디바이스(200)의 동작 동안 구역들(20Oc, 200b)을 기계적으로 분리하기 위해 바람직할 수는 바와 같이 영역(280b)의 충전 물질이 증진된 탄성을 가질 수 있는 경우에도 그러하다. 따라서, 기판(201)을 다이싱하기 이전에 전체 제조 시퀀스에서의 최종 단계에서, 잔존 두께(210r)는 기판(201)의 후면(201b)으로부터 영역(210b)이 "노출"되도록 하기 위해 감소될 수 있다. 이러한 목적을 달성하기 위해, 적절한 그라인딩 프로세스가 수행될 수 있고, 그리고/또는 에칭 프로세스가 사용될 수 있는바, 이를 위한 잘 확립된 에칭 방식 혹은 연만 방식이 이용가능하다. 이러한 방식으로, 영역(280b)은 나머지 기판(201)을 완전히 통하여 연장할 수 있고, 또한 그 감소된 두께는 증진된 전기적 성능 및 열적 성능을 제공할 수 있다. 더욱이, 영역(280b)에 의해 제공되는 기계적 분리 효과의 효율은 또한 기판(201)의 두께를 감소시킴으로써 증진될 수 있다. 이후, 개별 반도체 칩들을 분리하기 위해 기판(201)을 다이싱하고 그리고, 예를 들어 도 1a를 참조하여 설명된 봐와 같이, 적절한 패키지 기판에 이 칩들을 부착시킴으로써, 후속 프로세싱이 계속될 수 있다.
결과적으로, 본 개시 내용은 반도체 디바이스, 집적 회로, 및 그 형성 기술을 제공하는바, 여기서 개별 반도체 칩을 둘 이상의 서브 구역들로 분할함으로써 금속화 시스템의 신뢰도 증진이 달성될 수 있으며, 이 서브 구역들은 적절한 확장 갭 혹은 스트레스 완화 영역에 의해 분리될 수 있는바, 이로 인해, 복수의 개별 서브 구역들 및 대응하는 패키지 기판이 포함된 반도체 칩을 포함하는 집적 회로의 동작 동안 일어날 수 있는 기계적 스트레스의 양을 제한할 수 있다. 이러한 방식으로, 종래 기술에서의 경우와 같이, 반도체 칩의 특정의 적절하게 낮은 전체 측면 치수로 실질적으로 제한됨이 없이, 원하는 많은 수의 금속화 레벨들을 갖는 로우-k 유전체 물질들을 기반으로 하는 복합 금속화 시스템이 사용될 수 있다. 따라서, 소정의 전기적 성능을 위해, 종래 디바이스와 비교하여 금속화 시스템의 신뢰도를 희생시킴 없이 단일의 반도체 칩에 더 많은 기능들이 통합될 수 있다.
본 개시 내용의 또 다른 수정 및 변형은 본 발명의 상세한 설명을 고려하는 경우 본 발명의 기술분야에서 숙련된 기술을 가진 자들에게는 명백하게 될 것이다. 따라서, 본 발명의 상세한 설명은 단지 예시적인 것으로 해석돼야 하며, 아울러, 본 명세서에서 개시되는 원리를 수행하는 일반적인 방식을 본 발명의 기술분야에서 숙련된 자들에게 가르칠 목적으로 제공되는 것이다. 본 명세서에서 제시되고 설명되는 형태들은 현재 바람직한 실시예들로서 고려되고 있음을 이해해야 한다.

Claims (25)

  1. 반도체 디바이스(semiconductor device)로서,
    반도체 물질을 포함하는 디바이스 기판(device substrate) 내에 그리고 위에 형성되는 제 1 복수의 회로 소자들 및 제 2 복수의 회로 소자들과;
    상기 제 1 복수의 회로 소자들 및 상기 제 2 복수의 회로 소자들 위에 형성되는 금속화 시스템(metallization system)과, 여기서 상기 금속화 시스템은 패키지 기판(package substrate)에 연결되도록 되어 있는 최종 콘택 층(final contact layer) 및 하나 이상의 금속화 층(metallization layer)들을 포함하고;
    적어도 상기 금속화 시스템에 제공되는 스트레스 완화 영역(stress relaxation region)과, 여기서 상기 스트레스 완화 영역은 상기 제 1 복수의 회로 소자들 위에 형성되는 상기 금속화 시스템의 제 1 서브 구역(sub-area)을 정의함과 아울러 적어도 상기 제 2 복수의 회로 소자들 위에 형성되는 상기 금속화 시스템의 제 2 서브 구역으로부터 상기 제 1 서브 구역을 분리시키고; 그리고
    상기 하나 이상의 금속화 층들 중 적어도 하나에 형성되는 금속 라인 부분 부분(metal line portion)을 포함하여 구성되며,
    상기 금속 라인 부분은, 상기 제 1 서브 구역 아래의 상기 제 1 복수의 회로 소자들 중 적어도 하나와 상기 제 2 서브 구역 아래의 상기 제 2 복수의 회로 소자들 중 적어도 하나를 전기적으로 연결하도록, 상기 제 1 서브 구역으로부터 상기 제 2 서브 구역으로 상기 스트레스 완화 영역을 걸쳐 연장하는 것을 특징으로 하는 반도체 디바이스.
  2. 제1항에 있어서,
    상기 스트레스 완화 영역은 상기 디바이스 기판으로 연장하는 것을 특징으로 하는 반도체 디바이스.
  3. 제2항에 있어서,
    상기 스트레스 완화 영역은 상기 디바이스 기판을 통하여 연장하는 것을 특징으로 하는 반도체 디바이스.
  4. 제1항에 있어서,
    상기 스트레스 완화 영역은, 상기 반도체 물질의 열 팽창 계수와는 다른 열 팽창 계수를 갖는 충전 물질(fill material)을 포함하는 것을 특징으로 하는 반도체 디바이스.
  5. 제4항에 있어서,
    상기 충전 물질은 상기 패키지 기판의 열 팽창 계수와 동일한 열 팽창 계수를 갖는 것을 특징으로 하는 반도체 디바이스.
  6. 제1항에 있어서,
    상기 디바이스 기판 내에 그리고 위에 형성되는 하나 이상의 추가적인 복수의 회로 소자들을 더 포함하고,
    상기 스트레스 완화 영역은 상기 적어도 하나 이상의 추가적인 복수의 회로 소자들 각각 위에 각각 형성되는 상기 금속화 시스템의 적어도 하나 이상의 추가적인 서브 구역들을 정의함과 아울러 상기 적어도 하나 이상의 추가적인 서브 구역들 각각을 상기 제 1 서브 구역과 상기 제 2 서브 구역 각각으로부터 분리시키고, 상기 적어도 하나 이상의 추가적인 서브 구역들 중 적어도 일부는 상기 하나 이상의 금속화 층들의 하나 이상의 금속 라인들에 의해 전기적으로 연결되는 것을 특징으로 하는 반도체 디바이스.
  7. 제1항에 있어서,
    범프 구조(bump structure)를 더 포함하고,
    상기 범프 구조는 상기 패키지 기판을 상기 최종 콘택 층에 연결시키는 것을 특징으로 하는 반도체 디바이스.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 하나 이상의 금속화 층들 중 적어도 하나는 3.0 이하의 유전 상수(dielectric constant)를 갖는 유전체 물질을 포함하는 것을 특징으로 하는 반도체 디바이스.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 스트레스 완화 영역은 1 ㎛ 내지 50 ㎛ 범위의 폭을 갖는 것을 특징으로 하는 반도체 디바이스.
  10. 제1항에 있어서,
    상기 금속 라인 부분은 비선형 라인 부분(non-linear line portion)을 나타내는 것을 특징으로 하는 반도체 디바이스.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 회로 소자들 중 적어도 일부 회로 소자가 가질 수 있는 한계적 의미의 치수인 임계 치수(critical dimension)는 50 nm 이하인 것을 특징으로 하는 반도체 디바이스.
  12. 제1항에 있어서,
    상기 스트레스 완화 영역은 트렌치 구조(trench structure)를 포함하는 것을 특징으로 하는 반도체 디바이스.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 스트레스 완화 영역은 유기 충전 물질(organic fill material)을 포함하는 것을 특징으로 하는 반도체 디바이스.
  14. 반도체 디바이스로서,
    반도체 물질을 포함하는 기판 내에 그리고 위에 형성되는 복수의 트랜지스터 소자들과;
    복수의 적층된 금속화 층들을 포함하는 금속화 시스템과, 여기서 상기 적층된 금속화 층들 중 적어도 하나는 로우-k 유전체 물질(low-k dielectric material)로 형성되는 금속 라인들을 포함하고; 그리고
    상기 복수의 적층된 금속화 층들 각각을 통하여 연장됨과 아울러 상기 반도체 물질로 연장하는 확장 갭(expansion gap)을 포함하여 구성되고,
    상기 확장 갭은 상기 금속화 시스템의 복수의 서브 구역들을 정의하고 분리시키며, 상기 복수의 서브 구역들 각각은 상기 복수의 트랜지스터 소자들의 적어도 일부분 위에 형성되는 것을 특징으로 하는 반도체 디바이스.
  15. 제14항에 있어서,
    상기 금속화 층들 중 적어도 일부에서 상기 확장 갭을 걸쳐 연장하는 금속 라인 부분들을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  16. 제15항에 있어서,
    상기 금속 라인 부분들은 상기 확장 갭의 폭의 변화를 수용하도록 비선형인 것을 특징으로 하는 반도체 디바이스.
  17. 제14항에 있어서,
    상기 확장 갭은 상기 기판의 열 팽창 계수와는 다른 열 팽창 계수를 갖는 충전 물질을 포함하는 것을 특징으로 하는 반도체 디바이스.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제17항에 있어서,
    상기 충전 물질은 유기 물질인 것을 특징으로 하는 반도체 디바이스.
  19. 제14항에 있어서,
    상기 확장 갭은 상기 기판을 통하여 연장하는 것을 특징으로 하는 반도체 디바이스.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제14항에 있어서,
    상기 복수의 트랜지스터 소자들 중 적어도 일부 트랜지스터 소자가 가질 수 있는 한계적 의미의 최소 설계 치수인 최소 임계 설계 치수(minimal critical design dimension)는 50 nm 이하인 것을 특징으로 하는 반도체 디바이스.
  21. 제14항에 있어서,
    상기 확장 갭은 트렌치 구조를 포함하는 것을 특징으로 하는 반도체 디바이스.
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
KR1020117007301A 2008-08-29 2009-08-28 칩 패키지 상호작용 안정도를 증진시키기 위한 스트레스 완화 갭들을 포함하는 반도체 디바이스 KR101542887B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
DE102008044984A DE102008044984A1 (de) 2008-08-29 2008-08-29 Halbleiterbauelement mit Verspannungsrelaxationsspalte zur Verbesserung der Chipgehäusewechselwirkungsstabilität
DE102008044984.9 2008-08-29
US12/507,348 2009-07-22
US12/507,348 US7982313B2 (en) 2008-08-29 2009-07-22 Semiconductor device including stress relaxation gaps for enhancing chip package interaction stability

Publications (2)

Publication Number Publication Date
KR20110057196A KR20110057196A (ko) 2011-05-31
KR101542887B1 true KR101542887B1 (ko) 2015-08-07

Family

ID=41724085

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020117007301A KR101542887B1 (ko) 2008-08-29 2009-08-28 칩 패키지 상호작용 안정도를 증진시키기 위한 스트레스 완화 갭들을 포함하는 반도체 디바이스

Country Status (5)

Country Link
US (1) US7982313B2 (ko)
JP (1) JP2012501077A (ko)
KR (1) KR101542887B1 (ko)
CN (1) CN102132406B (ko)
DE (1) DE102008044984A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11658131B2 (en) 2020-06-08 2023-05-23 Samsung Electronics Co., Ltd. Semiconductor package with dummy pattern not electrically connected to circuit pattern

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009023377B4 (de) 2009-05-29 2017-12-28 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung eines Mikrostrukturbauelements mit einer Metallisierungsstruktur mit selbstjustiertem Luftspalt
US8169076B2 (en) * 2009-06-16 2012-05-01 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structures having lead-free solder bumps
DE102010002453B4 (de) * 2010-02-26 2018-05-09 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren und Messystem zur Bewertung der Metallstapelintegrität in komplexen Halbleiterbauelementen durch mechanisches Verspannen von Chipkontakten
US8759209B2 (en) * 2010-03-25 2014-06-24 Stats Chippac, Ltd. Semiconductor device and method of forming a dual UBM structure for lead free bump connections
DE102010030760B4 (de) * 2010-06-30 2014-07-24 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Halbleiterbauelement mit Durchgangskontaktierungen mit einem Verspannungsrelaxationsmechanismus und Verfahren zur Herstellung eines solchen
DE102011080545A1 (de) * 2011-08-05 2013-02-07 Robert Bosch Gmbh Halbleitersubstrat eines elektronischen Bauelementes
US8664041B2 (en) * 2012-04-12 2014-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method for designing a package and substrate layout
US9690156B2 (en) 2013-03-29 2017-06-27 Sharp Kabushiki Kaisha Active matrix substrate and display device
US9263405B2 (en) * 2013-12-05 2016-02-16 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device
US9583380B2 (en) 2014-07-17 2017-02-28 Globalfoundries Inc. Anisotropic material damage process for etching low-K dielectric materials
US9443956B2 (en) 2014-12-08 2016-09-13 Globalfoundries Inc. Method for forming air gap structure using carbon-containing spacer
KR102264675B1 (ko) * 2014-12-09 2021-06-15 삼성전자주식회사 반도체 장치 및 그 형성방법
US9768058B2 (en) 2015-08-10 2017-09-19 Globalfoundries Inc. Methods of forming air gaps in metallization layers on integrated circuit products
JP2019054199A (ja) * 2017-09-19 2019-04-04 東芝メモリ株式会社 半導体装置
US12087703B2 (en) * 2018-12-04 2024-09-10 Hitachi Astemo, Ltd. Semiconductor device and in-vehicle electronic control device using the same
KR102589686B1 (ko) 2019-08-12 2023-10-16 삼성전자주식회사 패키지 기판 및 이를 포함하는 반도체 패키지
US20220037145A1 (en) * 2020-07-31 2022-02-03 Psiquantum, Corp. Silicon nitride films having reduced interfacial strain
US20230178486A1 (en) * 2021-12-02 2023-06-08 Qorvo Us, Inc. Backside metallization for semiconductor assembly

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060012012A1 (en) 2004-07-15 2006-01-19 Ping-Wei Wang Semiconductor device with crack prevention ring and method of manufacture thereof
US6989600B2 (en) 2000-04-20 2006-01-24 Renesas Technology Corporation Integrated circuit device having reduced substrate size and a method for manufacturing the same
US7087452B2 (en) 2003-04-22 2006-08-08 Intel Corporation Edge arrangements for integrated circuit chips
US7253492B2 (en) 2004-02-27 2007-08-07 Infineon Technologies Ag Semiconductor structure with via structure

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5354695A (en) * 1992-04-08 1994-10-11 Leedy Glenn J Membrane dielectric isolation IC fabrication
JPH0722583A (ja) * 1992-12-15 1995-01-24 Internatl Business Mach Corp <Ibm> 多層回路装置
US6731007B1 (en) * 1997-08-29 2004-05-04 Hitachi, Ltd. Semiconductor integrated circuit device with vertically stacked conductor interconnections
JP3660799B2 (ja) * 1997-09-08 2005-06-15 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US7161175B2 (en) * 1997-09-30 2007-01-09 Jeng-Jye Shau Inter-dice signal transfer methods for integrated circuits
US6352923B1 (en) * 1999-03-01 2002-03-05 United Microelectronics Corp. Method of fabricating direct contact through hole type
US20020160563A1 (en) * 2000-03-14 2002-10-31 International Business Machines Corporation Practical air dielectric interconnections by post-processing standard CMOS wafers
JP2001319928A (ja) * 2000-05-08 2001-11-16 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2003142485A (ja) * 2001-11-01 2003-05-16 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2003209134A (ja) * 2002-01-11 2003-07-25 Hitachi Ltd 半導体装置及びその製造方法
US6624515B1 (en) * 2002-03-11 2003-09-23 Micron Technology, Inc. Microelectronic die including low RC under-layer interconnects
JP4489345B2 (ja) * 2002-12-13 2010-06-23 株式会社ルネサステクノロジ 半導体装置の製造方法
US7208837B2 (en) * 2004-02-10 2007-04-24 United Microelectronics Corp. Semiconductor chip capable of implementing wire bonding over active circuits
US7341761B1 (en) * 2004-03-11 2008-03-11 Novellus Systems, Inc. Methods for producing low-k CDO films
US7109093B2 (en) * 2004-03-22 2006-09-19 International Business Machines Corporation Crackstop with release layer for crack control in semiconductors
JP4439976B2 (ja) * 2004-03-31 2010-03-24 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
JP2006190839A (ja) * 2005-01-06 2006-07-20 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
KR100652395B1 (ko) * 2005-01-12 2006-12-01 삼성전자주식회사 다이-휨이 억제된 반도체 소자 및 그 제조방법
US20060267154A1 (en) * 2005-05-11 2006-11-30 Pitts Robert L Scribe seal structure for improved noise isolation
JP5096669B2 (ja) * 2005-07-06 2012-12-12 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
US7381635B2 (en) * 2005-07-18 2008-06-03 International Business Machines Corporation Method and structure for reduction of soft error rates in integrated circuits
JP2007115988A (ja) 2005-10-21 2007-05-10 Renesas Technology Corp 半導体装置
US8022552B2 (en) * 2006-06-27 2011-09-20 Megica Corporation Integrated circuit and method for fabricating the same
KR100826979B1 (ko) * 2006-09-30 2008-05-02 주식회사 하이닉스반도체 스택 패키지 및 그 제조방법
DE102007050610A1 (de) * 2006-10-24 2008-05-08 Denso Corp., Kariya Halbleitervorrichtung, Verdrahtung einer Halbleitervorrichtung und Verfahren zum Bilden einer Verdrahtung
US7566915B2 (en) * 2006-12-29 2009-07-28 Intel Corporation Guard ring extension to prevent reliability failures

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6989600B2 (en) 2000-04-20 2006-01-24 Renesas Technology Corporation Integrated circuit device having reduced substrate size and a method for manufacturing the same
US7087452B2 (en) 2003-04-22 2006-08-08 Intel Corporation Edge arrangements for integrated circuit chips
US7253492B2 (en) 2004-02-27 2007-08-07 Infineon Technologies Ag Semiconductor structure with via structure
US20060012012A1 (en) 2004-07-15 2006-01-19 Ping-Wei Wang Semiconductor device with crack prevention ring and method of manufacture thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11658131B2 (en) 2020-06-08 2023-05-23 Samsung Electronics Co., Ltd. Semiconductor package with dummy pattern not electrically connected to circuit pattern

Also Published As

Publication number Publication date
CN102132406B (zh) 2015-01-07
JP2012501077A (ja) 2012-01-12
US20100052147A1 (en) 2010-03-04
DE102008044984A1 (de) 2010-07-15
KR20110057196A (ko) 2011-05-31
CN102132406A (zh) 2011-07-20
US7982313B2 (en) 2011-07-19

Similar Documents

Publication Publication Date Title
KR101542887B1 (ko) 칩 패키지 상호작용 안정도를 증진시키기 위한 스트레스 완화 갭들을 포함하는 반도체 디바이스
CN107808860B (zh) 扇出晶片级封装型半导体封装及包含其的叠层封装型半导体封装
US8598714B2 (en) Semiconductor device comprising through hole vias having a stress relaxation mechanism
KR101178299B1 (ko) 범프 패드 구조 및 그 제조방법
US8004079B2 (en) Chip package structure and manufacturing method thereof
US8120177B2 (en) Wafer level package having a stress relief spacer and manufacturing method thereof
JP5412506B2 (ja) 半導体装置
US10930619B2 (en) Multi-wafer bonding structure and bonding method
CN104904006A (zh) 半导体器件以及其制造方法
US8039958B2 (en) Semiconductor device including a reduced stress configuration for metal pillars
KR20070075284A (ko) 반도체 장치 및 그 제조방법
TWI581387B (zh) 封裝結構及其製法
KR100791080B1 (ko) 금속 패드 구조체를 갖는 전자 장치 및 그 제조방법
TWI773400B (zh) 半導體元件及其製造方法
US8508053B2 (en) Chip package including multiple sections for reducing chip package interaction
US20110101531A1 (en) Thermo-mechanical stress in semiconductor wafers
KR20110128897A (ko) 하부에 감소된 지름을 갖는 금속 필러들을 포함하는 반도체 디바이스의 금속화 시스템
US6020647A (en) Composite metallization structures for improved post bonding reliability
US11309249B2 (en) Semiconductor package with air gap and manufacturing method thereof
TWI527189B (zh) 半導體基板及其製法
US7091122B2 (en) Semiconductor device and method of manufacturing the same
JP4728079B2 (ja) 半導体装置用基板および半導体装置
WO2010049087A2 (en) A semiconductor device including a reduced stress configuration for metal pillars
US8603911B2 (en) Semiconductor device and fabrication method thereof
WO2010022970A1 (en) A semiconductor device including stress relaxation gaps for enhancing chip package interaction stability

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee